KR20240094127A - 낸드 플래시 소자 - Google Patents

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KR20240094127A
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김학선
손낙진
이동진
임준희
김성수
조한민
함치웅
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삼성전자주식회사
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    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

본 발명의 기술적 사상은, 트랜지스터를 포함하는 주변 회로를 포함하는 낸드 플래시 소자에 있어서, 상기 트랜지스터는, 소자 분리 영역에 의해 한정된 활성 영역 상에 배치된 제1 게이트 구조체; 및 상기 제1 게이트의 양 측의 상기 활성 영역 내에 제1 방향으로 각각 연장되어 배치된 복수의 소스 및 드레인 영역들을 포함하고, 상기 복수의 소스 및 드레인 영역들은, 상기 제1 게이트에 인접하여 배치되고, 상기 제1 방향에 수직인 제2 방향으로 제1 폭을 가지는 제1 저농도 소스 및 드레인 도핑 영역; 및 상기 제1 저농도 소스 및 드레인 도핑 영역과 일체로 연결되고, 상기 제1 게이트를 기준으로 상기 제1 저농도 소스 및 드레인 도핑 영역보다 멀리 배치되고, 상기 제2 방향으로의 제2 폭을 가지는 제2 저농도 소스 및 드레인 도핑 영역을 포함하고, 상기 제2 폭은 상기 제1 폭보다 작은 것을 특징으로 하는 낸드 플래시 소자를 제공한다.

Description

낸드 플래시 소자{NAND FLASH DEVICE}
본 발명의 기술적 사상은 낸드 플래시 소자 및 이를 포함하는 전자 시스템에 관한 것으로서, 보다 상세하게는 트랜지스터를 포함하는 낸드 플래시 소자 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 대용량의 데이터를 저장할 수 있는 낸드 플래시 소자, 예컨대 플래시 메모리 장치가 제안되고 있다. 플래쉬 메모리 장치는 트랜지스터, 예컨대 고전압 트랜지스터를 포함할 수 있다. 고전압 트랜지스터는 항복 전압 특성 및 전류 특성을 향상시키는 것이 필요하다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 항복 전압 특성 및 전류 특성을 향상시킬 수 있는 낸드 플래시 소자를 제공하는 데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상술한 낸드 플래시 소자를 포함하는 전자 시스템을 제공하는 데 있다.
상기 과제를 해결하기 위하여 본 발명의 기술적 사상은, 트랜지스터를 포함하는 주변 회로를 포함하는 낸드 플래시 소자에 있어서, 상기 트랜지스터는, 소자 분리 영역에 의해 한정된 활성 영역 상에 배치된 제1 게이트 구조체; 및 상기 제1 게이트의 양 측의 상기 활성 영역 내에 제1 방향으로 각각 연장되어 배치된 복수의 소스 및 드레인 영역들을 포함하고, 상기 복수의 소스 및 드레인 영역들은, 상기 제1 게이트에 인접하여 배치되고, 상기 제1 방향에 수직인 제2 방향으로 제1 폭을 가지는 제1 저농도 소스 및 드레인 도핑 영역; 및 상기 제1 저농도 소스 및 드레인 도핑 영역과 일체로 연결되고, 상기 제1 게이트를 기준으로 상기 제1 저농도 소스 및 드레인 도핑 영역보다 멀리 배치되고, 상기 제2 방향으로의 제2 폭을 가지는 제2 저농도 소스 및 드레인 도핑 영역을 포함하고, 상기 제2 폭은 상기 제1 폭보다 작은 것을 특징으로 하는 낸드 플래시 소자를 제공한다.
상기 과제를 해결하기 위하여 본 발명의 기술적 사상은, 복수의 트랜지스터들을 포함하는 주변 회로를 포함하는 낸드 플래시 소자에 있어서, 상기 트랜지스터들 각각은, 소자 분리 영역에 의해 한정된 활성 영역 상에 제1 방향으로 나란히 이격되어 배치되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 한 쌍의 게이트 구조체; 및 상기 한 쌍의 게이트 구조체의 각각의 양측의 상기 활성 영역 내에 상기 제1 방향과 상기 제2 방향으로 각각 연장되어 배치된 복수의 소스 및 드레인 영역들을 포함하고, 상기 복수의 소스 및 드레인 영역들은, 상기 한 쌍의 게이트 구조체를 사이에 두고 그 양측에 각각 배치되고 상기 제2 방향으로의 제1 폭을 가지는 제1 저농도 소스 및 드레인 도핑 영역; 및 상기 제1 저농도 소스 및 드레인 도핑 영역과 일체로 연결되고, 상기 한 쌍의 게이트 구조체를 기준으로 상기 제1 저농도 소스 및 드레인 도핑 영역보다 멀리 배치되고, 상기 제2 방향으로의 제2 폭을 가지는 제2 저농도 소스 및 드레인 도핑 영역을 포함하고, 상기 제2 폭은 상기 게이트 구조체에서 멀어질수록 작아지는 것을 특징으로 하는 낸드 플래시 소자를 제공한다.
상기 과제를 해결하기 위하여 본 발명의 기술적 사상은, 기판에 마련된 복수의 트랜지스터들을 포함하는 주변 회로; 및 상기 주변 회로에 의해 제어되는 메모리 셀 어레이를 포함하고, 상기 트랜지스터들 각각은, 상기 기판 내에 형성된 테이프진 형상을 가진 트렌치 내에 위치한 소자 분리 영역; 상기 소자 분리 영역에 의해 한정된 활성 영역 상에 배치되고 제1 방향으로 서로 이격되어 배치되고 상기 제1 방향과 수직인 제2 방향으로 연장된 한 쌍의 게이트 구조체; 및 상기 한 쌍의 게이트 구조체 각각의 양측의 상기 활성 영역 내에 상기 제1 방향으로 각각 연장되어 위치한 소스 및 드레인 영역들을 포함하고, 상기 소스 및 드레인 영역들은, 상기 한 쌍의 게이트 구조체 각각의 인접 영역의 상기 기판 내에 위치한 제1 저농도 소스 및 드레인 도핑 영역, 및 상기 제1 저농도 소스 및 드레인 도핑 영역보다 상기 한 쌍의 게이트 구조체 각각을 기준으로 멀리 배치된 제2 저농도 소스 및 드레인 도핑 영역을 포함하는 저농도 소스 및 드레인 도핑 영역들; 및 상기 제2 저농도 소스 및 드레인 도핑 영역의 내부에 위치하고 상기 저농도 소스 및 드레인 도핑 영역들보다 도핑 농도가 높은 제1 고농도 소스 및 드레인 도핑 영역을 포함하고, 상기 제1 저농도 소스 및 드레인 도핑 영역은 상기 제1 방향으로의 제1 폭, 및 상기 제2 방향으로의 제2 폭을 가지고, 상기 제2 저농도 소스 및 드레인 도핑 영역은 상기 제1 방향으로의 제3 폭, 상기 제2 방향으로의 제4 폭을 가지는 제2 저농도 소스 및 드레인 도핑 영역을 포함하고, 상기 제1 폭은 상기 제3 폭보다 작고, 상기 제2 폭은, 상기 제4 폭보다 큰 것을 특징으로 하는 낸드 플래시 소자를 제공한다.
본 발명의 기술적 사상이 제공하는 낸드 플래시 소자는, 게이트 구조체에 인접하여 배치된 제1 저농도 소스 및 드레인 도핑 영역과, 상기 게이트 구조체에 멀리 배치된 제2 저농도 소스 및 드레인 도핑 영역을 포함한다. 이때, 상기 제2 저농도 소스 및 드레인 도핑 영역의 게이트 구조체 연장 방향으로의 폭은 제1 저농도 소스 및 드레인 도핑 영역의 게이트 구조체 연장 방향으로의 폭보다 작을 수 있다. 따라서, 저농도 소스 및 드레인 도핑 영역의 전체 저항은 작아질 수 있다.
다시 말해, 본 발명의 낸드 플래시 소자에 포함되는 트랜지스터, 예컨대 고전압 트랜지스터는 제1 저농도 소스 및 드레인 도핑 영역들 및 제2 소스 및 드레인 도핑 영역들의 레이아웃을 변경하여 항복 전압(breakdown voltage) 특성 및 전류 특성을 향상시킬 수 있다.
본 발명을 통해 이뤄지는 기술적 효과들은 이상에서 언급한 기술적 효과들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 낸드 플래시 소자의 블록도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 낸드 플래시 소자의 개략적인 사시도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 낸드 플래시 소자의 개략적인 사시도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 낸드 플래시 소자의 메모리 셀 어레이(MCA)의 등가 회로도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 낸드 플래시 소자의 일부 영역의 개략적인 평면도이다.
도 6 내지 도 8은 본 발명의 기술적 사상의 일 실시예에 따른 낸드 플래시소자를 상세하게 설명하기 위한 도면들이다.
도 9a 내지 도 9d는 본 발명의 기술적 사상의 일 실시예에 의한 낸드 플래시 소자에 포함되는 트랜지스터를 설명하기 위한 평면도 및 단면도들이다.
도 10a 내지 도 10d는 본 발명의 기술적 사상의 다른 실시예에 의한 낸드 플래시 소자에 포함되는 트랜지스터를 설명하기 위한 평면도 및 단면도들이다.
도 11a 내지 도 11d는 본 발명의 기술적 사상의 다른 실시예에 의한 낸드 플래시 소자에 포함되는 트랜지스터를 설명하기 위한 평면도 및 단면도들이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 낸드 플래시 소자를 설명하는 단면도이다.
도 13은 본 발명의 기술적 사상의 낸드 플래시 소자를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 낸드 플래시 소자를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
이하, 본 발명의 실시예들은 첨부 도면들을 참조하여 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 낸드 플래시 소자의 블록도이다.
구체적으로, 낸드 플래시 소자(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 메모리 셀 어레이(20)는 주변 회로(30)에 의해 제어될 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1, BLK2, ... BLKp)을 포함할 수 있다. 메모리 셀 블록들(BLK1, BLK2, ..., BLKp) 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 블록들(BLK1, BLK2, ..., BLKp)은 비트 라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 제어 로직(38), 및 공통 소스 라인 드라이버(39)를 포함할 수 있다. 주변 회로(30)는 낸드 플래시 소자(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 메모리 셀 어레이(20)로부터 독출된(read-out) 데이터의 오류를 정정하기 위한 오류 정정 회로, 입출력 인터페이스 등 다양한 회로들을 더 포함할 수 있다.
일부 실시예에서, 주변 회로(30)를 구성하는 각 구성 요소들은 복수개의 트랜지스터들, 예컨대 모스 트랜지스터들을 포함할 수 있다. 일부 실시예에서, 주변 회로(30)를 구성하는 각 구성 요소들은 복수개의 트랜지스터들, 예컨대 고전압 트랜지스터들을 포함할 수 있다. 일부 실시예에서, 고전압 트랜지스터들은 항복 전압(breakdown voltage)이 5V 내지 10V, 또는 10V 이상인 트랜지스터를 의미할 수 있다
메모리 셀 어레이(20)는 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있고, 비트 라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있다. 메모리 셀 어레이(20)에서, 메모리 셀 블록들(BLK1, BLK2, ..., BLKp)에 포함된 메모리 셀은 플래쉬 메모리 셀일 수 있다. 메모리 셀 어레이(20)는 3차원 메모리 셀 어레이를 포함할 수 있다. 3차원 메모리 셀 어레이는 복수의 낸드(NAND) 스트링들을 포함할 수 있으며, 낸드 스트링들 각각은 수직으로 적층된 복수의 워드 라인(WL)들에 연결된 복수의 메모리 셀들을 포함할 수 있다.
주변 회로(30)는 낸드 플래시 소자(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있고, 낸드 플래시 소자 (10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다. 로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1, BLK2, ..., BLKp) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 복수의 데이터 라인들(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 데이터 입출력 회로(36)는 프로그램 동작시 메모리 콘트롤러(도시 생략)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 데이터 입출력 회로(36)는 독출 동작시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 메모리 콘트롤러에 제공할 수 있다.
데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다. 주변 회로(30)는 ESD(Electro Static Discharge) 회로 및 풀-업/풀-다운 드라이버(pull-up/pull-down driver)를 더 포함할 수 있다.
제어 로직(38)은 메모리 콘트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 제어 로직(38)은 제어 신호(CTRL)에 응답하여 낸드 플래시 소자(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들면, 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
공통 소스 라인 드라이버(39)는 공통 소스 라인(CSL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 공통 소스 라인 드라이버(39)는 제어 로직(38)의 바이어스 신호(CTRL_BIAS)를 기초로 공통 소스 라인(CSL)에 공통 소스 전압(예를 들면, 전원 전압) 또는 접지 전압을 인가할 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 낸드 플래시 소자의 개략적인 사시도이다.
구체적으로, 낸드 플래시 소자(10)는 수직 방향(Z 방향, 제3 방향)으로 서로 오버랩되어 있는 셀 어레이 구조물(CAS) 및 주변 회로 구조물(PCS)을 포함할 수 있다. 수평 방향(X 방향 또는 -X 방향)은 제1 방향이라 칭할 수 있다. 수평 방향(Y 방향 또는 -Y 방향)은 제2 방향이라 칭할 수 있다. 셀 어레이 구조물(CAS)은 도 1의 메모리 셀 어레이(20)를 포함할 수 있다.
일부 실시예에서, 주변 회로 구조물(PCS)은 복수개의 트랜지스터들, 예컨대 모스 트랜지스터들을 포함할 수 있다. 일부 실시예에서, 주변 회로 구조물(PCS)은 복수개의 트랜지스터들, 예컨대 고전압 트랜지스터들을 포함할 수 있다. 일부 실시예에서, 고전압 트랜지스터들은 항복 전압(breakdown voltage)이 5 내지 10V, 또는 10V 이상인 트랜지스터를 의미할 수 있다. 주변 회로 구조물(PCS)은 도 1의 주변 회로(30)를 포함할 수 있다.
셀 어레이 구조물(CAS)은 복수의 타일들(tiles, 24)을 포함할 수 있다. 타일들(24)은 각각 복수의 메모리 셀 블록들(BLK1, BLK2, ..., BLKp)을 포함할 수 있다. 메모리 셀 블록들(BLK1, BLK2, ..., BLKp)은 각각 3차원적으로 배열된 메모리 셀들을 포함할 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 낸드 플래시 소자의 개략적인 사시도이다.
구체적으로, 낸드 플래시 소자(10-1)는 수평 방향(X 방향, 제1 방향)으로 배열되어 있는 셀 어레이 구조물(CAS) 및 주변 회로 구조물(PCS)을 포함할 수 있다. 주변 회로 구조물(PCS)은 도 3과 다르게 수평 방항(-X 방향, 제1 방향)으로 배치될 수 도 있다. 수평 방향(Y 방향 또는 -Y 방향)은 제2 방향이라 칭할 수 있고, 수직 방향(Z 방향)은 제3 방향이라 칭할 수 있다.
셀 어레이 구조물(CAS)은 도 1의 메모리 셀 어레이(20)를 포함할 수 있다. 일부 실시예에서, 주변 회로 구조물(PCS)은 도 2에서 설명한 복수개의 트랜지스터들, 예컨대 모스 트랜지스터들이나 고전압 트랜지스터들을 포함할 수 있다. 주변 회로 구조물(PCS)은 도 1의 주변 회로(30)를 포함할 수 있다.
셀 어레이 구조물(CAS)은 도 2와 마찬가지로 복수의 타일들(tiles, 24)을 포함할 수 있다. 타일들(24)은 각각 복수의 메모리 셀 블록들(BLK1, BLK2, ..., BLKp)을 포함할 수 있다. 메모리 셀 블록들(BLK1, BLK2, ..., BLKp)은 각각 3차원적으로 배열된 메모리 셀들을 포함할 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 낸드 플래시 소자의 메모리 셀 어레이(MCA)의 등가 회로도이다.
구체적으로, 도 4에는 수직 채널 구조를 갖는 수직형 낸드(NAND) 플래시 메모리 장치의 등가 회로도가 예시되어 있다. 도 1 내지 도 3의 메모리 셀 블록들(BLK1, BLK2, ..., BLKp)은 각각 도 4에 예시한 회로 구성을 가지는 메모리 셀 어레이(MCA)를 포함할 수 있다.
메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링들(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인들(BL 또는 BL1, BL2,..., BLm), 복수의 워드 라인들(WL 또는 WL1, WL2, ..., WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다.
비트 라인(BL)과 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링들(MS)이 형성될 수 있다. 도 4에는 메모리 셀 스트링들(MS)이 각각 1개의 접지 선택 라인(GSL)과 2개의 스트링 선택 라인(SSL)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예들 들면, 메모리 셀 스트링들(MS)은 각각 1개의 스트링 선택 라인(SSL)을 포함할 수도 있다.
메모리 셀 스트링들(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터들(MC1, MC2, ..., MCn-1, MCn)을 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터들(MC1, MC2, ..., MCn-1, MCn)은 각각 워드 라인(WL)에 연결될 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 낸드 플래시 소자의 일부 영역의 개략적인 평면도이다.
구체적으로, 낸드 플래시 소자(100)의 셀 어레이 구조물(CAS)은 상부 기판(110)과, 상부 기판(110) 상에 배치된 복수의 메모리 셀 블록들(BLK1, BLK2, ..., BLKp)을 포함할 수 있다.
상부 기판(110)의 하부에는 도 2에 도시한 바와 같은 주변 회로 구조물(PCS)이 배치될 수 있다. 복수의 메모리 셀 블록들(BLK1, BLK2, ..., BLKp)은 상부 기판(110)을 사이에 두고 주변 회로 구조물(PCS)과 수직 방향(Z 방향, 제3 방향)으로 오버랩될 수 있다. 상부 기판(110)의 하부에 배치된 주변 회로 구조물(PCS)은 도 1의 주변 회로(30)를 포함할 수 있다.
셀 어레이 구조물(CAS)은 메모리 셀 영역(MEC)과, 메모리 셀 영역(MEC)의 수평 방향(X 방향) 양측에 배치된 연결 영역(CON)을 포함할 수 있다. 복수의 메모리 셀 블록들(BLK1, BLK2, ..., BLKp)은 각각 메모리 셀 영역(MEC) 및 연결 영역(CON)에 걸쳐 수평 방향(X 방향)으로 연장되는 메모리 스택 구조물(MST)을 포함할 수 있다.
메모리 스택 구조물(MST)은 상부 기판(110) 상의 메모리 셀 영역(MEC) 및 연결 영역(CON)에서 수직 방향(Z 방향, 제3 방향)으로 서로 오버랩되도록 적층되어 있는 복수의 게이트 라인들(130)을 포함할 수 있다. 복수의 메모리 스택 구조물(MST) 각각에서 복수의 게이트 라인들(130)은 게이트 스택(GS)을 구성할 수 있다.
복수의 메모리 스택 구조물(MST) 각각에서 복수의 게이트 라인들(130)은 도 4의 접지 선택 라인(GSL), 복수의 워드 라인(WL), 및 스트링 선택 라인(SSL)을 구성할 수 있다. 복수의 게이트 라인들(130)은 상부 기판(110)로부터의 거리가 멀어질수록 X-Y 평면에서의 면적이 점차 감소될 수 있다. 수직 방향(Z 방향, 제3 방향)으로 서로 오버랩되어 있는 복수의 게이트 라인들(130) 각각의 중앙부는 메모리 셀 영역(MEC)을 구성하고, 복수의 게이트 라인들(130) 각각의 에지부는 연결 영역(CON)을 구성할 수 있다.
상부 기판(110) 상에는 메모리 셀 영역(MEC) 및 연결 영역(CON)에서 수평 방향(X 방향)으로 길게 연장되는 복수의 워드 라인 컷 구조물들(WLC)이 배치될 수 있다. 복수의 워드 라인 컷 구조물들(WLC)은 수평 방향(Y 방향, 제2 방향)으로 서로 이격된 상태로 배치될 수 있다. 복수의 메모리 셀 블록들(BLK1, BLK2, ..., BLKp)은 복수의 워드 라인 컷 구조물들(WLC) 각각의 사이에 하나씩 배치될 수 있다.
도 6 내지 도 8은 본 발명의 기술적 사상의 일 실시예에 따른 낸드 플래시소자를 상세하게 설명하기 위한 도면들이다.
구체적으로, 도 6은 도 5의 복수의 메모리 셀 블록들(BLK1, BLK2, ..., BLKp)을 구성할 수 있는 메모리 셀 블록(BLK11, BLK12)의 일부 구성을 보여주는 평면도이다. 도 7은 도 6의 X1-X1’선 단면에 따른 일부 구성 요소들을 확대하여 도시한 단면도이다. 도 8은 도 6의 Y1 - Y1’선 단면에 따른 일부 구성 요소들을 확대하여 도시한 단면도이다.
도 6 내지 도 8을 참조하면, 낸드 플래시 소자(100)는 도 2에서와 같이 주변 회로 구조물(PCS)과, 주변 회로 구조물(PCS) 위에 배치되고 주변 회로 구조물(PCS)과 수직 방향(Z 방향, 제3 방향)으로 오버랩되어 있는 셀 어레이 구조물(CAS)을 포함할 수 있다.
셀 어레이 구조물(CAS)은 상부 기판(110), 절연 플레이트(112), 제1 도전성 플레이트(114), 제2 도전성 플레이트(118), 및 메모리 스택 구조물(MST)을 포함할 수 있다. 셀 어레이 구조물(CAS)중 메모리 셀 영역(MEC)에서는 상부 기판(110) 상에 제1 도전성 플레이트(114), 제2 도전성 플레이트(118), 및 메모리 스택 구조물(MST)이 차례로 적층될 수 있다. 셀 어레이 구조물(CAS)중 연결 영역(CON)에서는 상부 기판(110) 상에 절연 플레이트(112), 제2 도전성 플레이트(118), 및 메모리 스택 구조물(MST)이 차례로 적층될 수 있다.
제1 도전성 플레이트(114) 및 제2 도전성 플레이트(118)는 도 4의 공통 소스 라인(CSL)의 기능을 수행할 수 있다. 제1 도전성 플레이트(114) 및 제2 도전성 플레이트(118)는 셀 어레이 구조물(CAS)에 포함된 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로서 기능할 수 있다.
일부 실시예에서, 상부 기판(110)은 폴리실리콘과 같은 반도체 물질로 이루어질 수 있다. 제1 도전성 플레이트(114) 및 제2 도전성 플레이트(118)는 각각 도핑된 폴리실리콘막, 금속막, 또는 이들의 조합으로 이루어질 수 있다. 금속막은 텅스텐(W)으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
메모리 스택 구조물(MST)은 게이트 스택(GS)을 포함할 수 있다. 게이트 스택(GS)은 수평 방향(X 방향)으로 상호 평행하게 연장되고 수직 방향(Z 방향)으로 상호 오버랩되어 있는 복수의 게이트 라인들(130)을 포함할 수 있다. 복수의 게이트 라인들(130)은 각각 금속, 금속 실리사이드, 불순물이 도핑된 반도체, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 게이트 라인들(130)은 각각 텅스텐, 니켈, 코발트, 탄탈륨 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
제2 도전성 플레이트(118)와 복수의 게이트 라인들(130)과의 사이, 그리고 복수의 게이트 라인들(130) 각각의 사이에는 절연막(132)이 개재될 수 있다. 복수의 게이트 라인들(130)중 최상층의 게이트 라인(130)은 절연막(132)으로 덮일 수 있다. 절연막(132)은 실리콘 산화물로 이루어질 수 있다.
메모리 셀 영역(MEC) 및 연결 영역(CON)에서 상부 기판(110) 상에 복수의 워드 라인 컷 구조물들(WLC)이 수평 방향(X 방향)을 따라 길게 연장될 수 있다. 복수의 워드 라인 컷 구조물들(WLC)에 의해 메모리 셀 블록(BLK11, BLK12)에 포함된 복수의 게이트 라인들(130) 각각의 수평 방향(Y 방향)에서의 폭이 한정될 수 있다.
복수의 워드 라인 컷 구조물들(WLC)은 각각 절연 구조물로 이루어질 수 있다. 일부 실시예에서, 절연 구조물은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전 물질로 이루어질 수 있다. 예를 들면, 상기 절연 구조물은 실리콘 산화막, 실리콘 질화막, SiON 막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예에서, 절연 구조물의 적어도 일부는 에어갭(air gap)으로 이루어질 수도 있다. 본 명세서에서 사용되는 용어 “에어”는 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 의미할 수 있다.
이웃하는 2개의 워드 라인 컷 구조물들(WLC) 사이에서 제2 도전성 플레이트(118) 상에는 1개의 게이트 스택(GS)을 구성하는 복수의 게이트 라인들(130)이 수직 방향(Z 방향)으로 서로 오버랩되도록 적층될 수 있다. 1개의 게이트 스택(GS)을 구성하는 복수의 게이트 라인들(130)은 도 4의 접지 선택 라인(GSL), 복수의 워드 라인(WL), 및 스트링 선택 라인(SSL)을 포함할 수 있다.
도 8에 예시한 바와 같이, 복수의 게이트 라인들(130)에서, 상측 2개의 게이트 라인들(130)은 각각 스트링 선택 라인 컷 구조물(SSLC)을 사이에 두고 수평 방향(Y 방향)으로 분리될 수 있다. 스트링 선택 라인 컷 구조물(SSLC)을 사이에 두고 상호 분리된 2개의 게이트 라인들(130)은 각각 도 4을 참조하여 설명한 스트링 선택 라인(SSL)을 구성할 수 있다.
도 8에서는 1개의 게이트 스택(GS)에 1개의 스트링 선택 라인 컷 구조물(SSLC)이 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 도 8에 예시된 바에 한정되지 않는다. 예를 들면 1개의 게이트 스택(GS)에는 적어도 2 개의 스트링 선택 라인 컷 구조물(SSLC)이 형성될 수도 있다. 스트링 선택 라인 컷 구조물(SSLC)은 절연막으로 채워질 수 있다. 일부 실시예에서, 스트링 선택 라인 컷 구조물(SSLC)은 산화막, 질화막, 또는 이들의 조합으로 이루어지는 절연막을 포함할 수 있다. 일부 실시예에서, 스트링 선택 라인 컷 구조물(SSLC)의 적어도 일부는 에어갭으로 이루어질 수도 있다.
도 6 및 도 8에 예시한 바와 같이, 메모리 셀 영역(MEC)에서 상부 기판(110) 상에 복수의 채널 구조물들(180)이 복수의 게이트 라인들(130), 복수의 절연막(132), 제2 도전성 플레이트(118), 및 제1 도전성 플레이트(114)를 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물들(180)은 수평 방향(X 방향) 및 수평 방향(Y 방향)을 따라 소정 간격을 사이에 두고 상호 이격되어 배열될 수 있다. 복수의 채널 구조물들(180)은 각각 게이트 유전막(182), 채널 영역(184), 매립 절연막(186), 및 드레인 영역(188)을 포함할 수 있다.
도 9a 내지 도 9d는 본 발명의 기술적 사상의 일 실시예에 의한 낸드 플래시 소자에 포함되는 트랜지스터를 설명하기 위한 평면도 및 단면도들이다.
구체적으로, 도 9a 내지 도 9d는 앞서 설명한 낸드 플래시 소자(10, 10-1, 100)에 포함되는 트랜지스터(TR)를 설명하기 위한 도면일 수 있다. 도 9a에서, 제1 방향(x 방향)은 채널 길이 방향일 수 있고, 제2 방향(y 방향)은 채널 폭 방향일 수 있다.
도 9a는 본 발명의 실시예에 따른 트랜지스터(TR1)의 평면도이고, 도 9b는 도 9a의 P-P`에 따른 단면도이다. 또한, 도 9c는 도 9a의 Q-Q`에 따른 단면도이고, 도 9d는 도 9a의 R-R`에 따른 단면도이다.
도 9a 및 도 9b를 참조하면, 기판(300)에 소자 분리 영역(302)이 배치될 수 있다. 이때, 소자 분리 영역(302)에 의해 기판(300)에 활성 영역(304)이 정의될 수 있다. 소자 분리 영역(302)은 활성 영역(304) 내부의 전자가 다른 트랜지스터나 소자로 흘러가지 못하도록 막는 역할을 할 수 있다. 일 실시예에 따르면, 소자 분리 영역(302)은 실리콘 산화물을 포함할 수 있다.
한 쌍의 게이트 구조체(360a, 360b)는 소자 분리 영역(302)에 의해 한정된 활성 영역(304) 상에서 제1 방향(x 방향)을 따라 서로 이격되어 배치될 수 있다. 도 9a에 도시된 것처럼, 제1 게이트 구조체(360a)는 제1 방향(x 방향)을 따라서 좌측에 배치될 수 있고, 제2 게이트 구조체(360b)는 제1 방향(x 방향)을 따라서 우측에 배치될 수 있다.
복수의 소스 및 드레인 도핑 영역(이하 도 8의 PSD 참조)은 한 쌍의 게이트 구조체(360a, 360b)의 양측에 인접하여 배치되고, 제1 방향(x 방향)에 수직인 제2 방향(y 방향)으로 제1 폭(w1), 및 제1 방향(x 방향)으로의 제3 폭(w3)을 가지는 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)을 포함할 수 있다. 매우 낮은 수준으로 도핑되는 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)는 게이트 구조체(360a, 360b) 하단에 형성되어, 게이트(362a, 362b)의 하단에 형성될 수 있는 채널층을 따라 이동하는 전자의 속도를 의도적으로 낮추어 핫 캐리어 이펙트(hot carrier effect)를 방지하는 역할을 할 수 있다.
또한, 복수의 소스 및 드레인 도핑 영역(PSD)은 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)과 일체로 연결되고, 게이트 구조체(360a, 360b)를 기준으로 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)보다 멀리 배치되는 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)을 포함할 수 있다. 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)은 제1 드레인 도핑 영역(310a, 310b)과 상이한 면적을 가질 수 있다. 구체적으로, 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)은 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)의 제1 폭(w1)보다 작은 제2 방향(y 방향)으로의 제2 폭(w2)을 가질 수 있다. 또한, 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)은 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)의 제3 폭(w3)보다 큰 제1 방향(x 방향)으로의 제4 폭(w4)을 가질 수 있다. 다만 반드시 상기에 국한되는 것은 아니고, 실시예에 따라 제4 폭(w4)은 제3 폭(w3)과 동일하거나 작을 수도 있다. 이하, 본 명세서에서 폭이 동일하다는 것은 동일 또는 측정 오차 범위 내에서 유사한 것을 의미한다. 이때, 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)은 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)과 동일한 역할을 수행하도록 구성될 수 있다.
제1 및 제2 저농도 소스 및 드레인 도핑 영역(310a, 310b, 320a, 320b)은 활성 영역(304)과 반대 도전형의 불순물이 도핑된 영역일 수 있다. 일부 실시예에서, 활성 영역(304)은 p형 불순물이 도핑된 영역이고, 제1 및 제2 저농도 소스 및 드레인 도핑 영역(310a, 310b, 320a, 320b)은 n형 불순물이 도핑된 영역일 수 있다. 제1 및 제2 저농도 소스 및 드레인 도핑 영역(310a, 310b, 320a, 320b)은 LDD(Lightly doped draim) 영역이라 칭할 수 있다.
일 실시예에 따르면, 복수의 소스 및 드레인 도핑 영역(PSD)은 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b) 내에 매립된 고농도 소스 및 드레인 도핑 영역(322a, 322b)을 포함할 수 있다. 고농도 소스 및 드레인 도핑 영역(322a, 322b)은 제1 및 제2 저농도 소스 및 드레인 도핑 영역(310a, 310b, 320a, 320b)보다 높은 농도의 불순물이 도핑된 영역일 수 있다.
일부 실시예에서, 제1 및 제2 저농도 소스 및 드레인 도핑 영역(310a, 310b)은 인이나 비소를 5e16 내지 5e17/cm3의 도핑 농도로 도핑한 영역들일 수 있다. 일부 실시예에서, 고농도 소스 및 드레인 도핑 영역(322a, 322b)은 인이나 비소를 1e19 내지 1e20/cm3의 도핑 농도로 도핑한 영역들일 수 있다.
트랜지스터(TR1)는 고농도 소스 및 드레인 도핑 영역(322a, 322b) 상에 배치되어, 제1 고농도 소스 및 드레인 도핑 영역(322a, 322b)에 전압은 인가하도록 구성된 소스 및 드레인 콘택(324a, 324b)을 포함할 수 있다. 도 9a 에는 소스 및 드레인 콘택(324a, 324b)을 각각 하나만 표시하였으나, 복수개가 고농도 소스 및 드레인 도핑 영역(322a, 322b) 상에 위치할 수 있다.
도 9a에 도시된 것처럼, 트랜지스터(TR1)는 활성 영역(302)의 상면에 연직 방향인 제3 방향(z 방향)에서 볼 때, 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b) 및 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)을 둘러싸는 분리(isolation) 불순물 영역(301)을 포함할 수 있다. 분리 불순물 영역(301)은 제1 및 제2 저농도 소스 및 드레인 도핑 영역(310a, 310b, 320a, 320b)과 소정의 거리만큼 이격되도록 배치될 수 있다.
구체적으로, 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)은 분리 불순물 영역(301)과 제2 방향(y 방향)으로 제1 이격 거리(L1)만큼 떨어져 배치될 수 있다. 또한, 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)은 분리 불순물 영역(301)과 제2 방향(y 방향)으로 제2 이격 거리(L2)만큼 떨어져 배치될 수 있다. 제2 방향(y 방향)으로의 제1 이격 거리(L1)는 제2 이격 거리(L2)보다 작을 수 있다. 일부 실시예에서, 제1 이격 거리(L1) 및 제2 이격 거리(L2)는 수nm일 수 있다. 일부 실시예에서, 제1 이격 거리(L1) 및 제2 이격 거리(L2)는 100nm 내지 500nm일 수 있다.
제2 저농도 소스 및 드레인 도핑 영역(310a, 310b, 320a, 320b)이 제2 이격 거리(L2)만큼 분리 불순물 영역(301)에서 떨어져 배치될 경우, 트랜지스터 동작시 분리 불순물 영역(301)에 전계(electric field)가 증가되는 것을 억제하여 항복 전압이 낮아짐을 억제할 수 있다.
일 실시예에 따르면, 복수의 게이트 구조체(360a, 360b)는 제2 방향(y 방향)으로의 제5 폭(w5)을 가질 수 있다. 이때, 제5 폭(w5)은 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)의 제2 폭(w2)보다 클 수 있다. 도 9a에서는 복수의 게이트 구조체(360a, 360b)가 분리 불순물 영역(301)과 제2 방향(y 방향) 상에서 완전히 중첩된 것으로 도시 되었으나, 실시예에 따라 복수의 게이트 구조체(360a, 360b)는 분리 불순물 영역(301)의 일부 영역과 중첩되거나, 중첩되지 않을 수 있다. 복수의 게이트 구조체(360a, 360b)의 분리 불순물 영역(301)과의 중첩 여부와 관계 없이, 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)은 복수의 게이트 구조체(360a, 360b)보다 제2 방향으로 작은 폭을 가짐으로써, 분리 불순물 영역(301)에서 멀리 떨어져 배치된다.
제1 게이트 구조체(360a)와 제2 게이트 구조체(360b) 사이에는 제3 저농도 소스 및 드레인 도핑 영역(320c)이 배치될 수 있다. 제3 저농도 소스 및 드레인 도핑 영역(320c) 내에는 제2 고농도 소스 및 드레인 도핑 영역(322c) 및, 제2 고농도 소스 및 드레인 도핑 영역(322c)에 전압을 인가하도록 구성된 제2 소스 및 드레인 콘택(324)이 배치될 수 있다. 제3 저농도 소스 및 드레인 도핑 영역(320c), 제2 고농도 소스 및 드레인 도핑 영역(322c), 및 제2 소스 및 드레인 콘택(324)은 각각 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b), 제1 고농도 소스 및 드레인 도핑 영역(322a, 322b), 및 제1 소스 드레인 콘택(324a, 324)와 실질적으로 동일한 물질로 구성될 수 있다. 다만, 복수의 게이트 구조체(360a, 360b)는 제3 저농도 소스 및 드레인 도핑 영역(320c), 제2 고농도 소스 및 드레인 도핑 영역(322c), 및 제2 소스 및 드레인 콘택(324)을 공유할 수 있다.
도 9b를 참조하면, 소자 분리 영역(302)은 테이프진 형상을 가진 트렌치 내에 배치될 수 있다. 그리고, 복수의 소스 및 드레인 도핑 영역(PSD)은 소자 분리 영역(302)에 의해 둘러싸일 수 있다. 또한, 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)의 일부분은 복수의 게이트 구조체(360a, 360b)와 수직으로 중첩될 수 있다.
도 9a와 함께 도 9c 및 도 9d를 참조하면, 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)은 분리 불순물 영역(301)으로부터 제1 이격 거리(L1)만큼 떨어져 배치될 수 있고, 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)은 분리 불순물 영역(301)으로부터 제2 이격 거리(L2)만큼 떨어져 배치될 수 있다. 이때 제2 이격 거리(L2)는 제1 이격 거리(L1)보다 먼 거리일 수 있다.
제1 저농도 소스 및 드레인 영역(310a, 310b) 및 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)은 제1 도전형의 불순물을 포함할 수 있다. 반면, 분리 불순물 영역(301)은 상기 제1 도전형과 다른 제2 도전형의 불순물을 포함할 수 있다. 예를 들어, 제1 저농도 소스 및 드레인 영역(310a, 310b) 및 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)이 n- 도핑된 경우, 분리 불순물 영역(301)은 p+ 도핑될 수 있다. 이는 반대의 경우에도 마찬가지이다.
분리 불순물 영역(301)은 트렌치 내에 형성된 소자 분리 영역(302)의 하면 아래에 배치될 수 있다. 앞서 설명한 바와 같이 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)을 제2 이격 거리(L2)만큼 분리 불순물 영역(301)에서 떨어져 배치할 경우, 트랜지스터 동작시 소자 분리 불순물 영역(301)에 전계(electric field)가 증가되는 것을 억제하여 항복 전압이 낮아짐을 억제할 수 있다.
제1 게이트 구조체(360a)는 제1 게이트(362a), 및 제1 게이트(362a)의 양측에 위치하는 제1 스페이서(364a, 365a)를 포함할 수 있다. 마찬가지로, 제2 게이트 구조체(360b)는 제2 게이트(362b), 및 제2 게이트(362b)의 양측에 위치하는 제2 스페이서(364b, 365b)를 포함할 수 있다. 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)은 각각 복수의 스페이서(364a, 364b, 365a, 365b)의 적어도 일부분과 수직으로 중첩될 수 있다.
도 10a 내지 도 10d는 본 발명의 기술적 사상의 다른 실시예에 의한 낸드 플래시 소자에 포함되는 트랜지스터를 설명하기 위한 평면도 및 단면도들이다.
구체적으로, 도 10a 내지 도 10d는 앞서 설명한 낸드 플래시 소자(10, 10-1, 100)에 포함되는 트랜지스터(TR)중 하나의 트랜지스터(TR2)를 설명하기 위한 도면일 수 있다. 도 10a 내지 도 10d는 앞서 설명한 낸드 플래시 소자(10, 10-1, 100)의 주변 회로 구조물(PCS) 내의 주변 회로(예컨대 도 1의 30)에 포함되는 트랜지스터(TR)중 하나의 트랜지스터(TR2)를 설명하기 위한 도면일 수 있다. 도 10a 내지 도 10d에서, 도 9a 내지 도 9d와 동일한 내용은 간단히 설명하거나 생략한다.
도 10a는 트랜지스터(TR2)의 평면도이고, 도 10b는 도 10a의 P-P`선을 따른 단면도이다. 또한, 도 10c는 도 10a의 Q-Q`선을 따른 단면도이고, 도 10d는 도 10a의 R-R`선을 따른 단면도이다.
도 10a 내지 도 10d를 참조하면, 트랜지스터(TR2)는 복수의 게이트 구조체(360a, 360b)에 인접하여 배치된 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)과 일체로 연결되고, 복수의 게이트 구조체(360a, 360b) 각각을 기준으로 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)보다 멀리 배치되는 제4 저농도 소스 및 드레인 도핑 영역(340a)을 더 포함할 수 있다. 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)은 제2 방향(y 방향)으로 제1 폭(w1)을 가질 수 있고, 제4 저농도 소스 및 드레인 도핑 영역(340a)은 제2 방향(y 방향)으로 제2 폭(w2)을 가질 수 있다. 이때, 제2 폭(w2)은 제1 폭(w1)보다 작을 수 있다. 따라서, 제4 저농도 소스 및 드레인 도핑 영역(340a)은 분리 불순물 영역(301)으로부터 제1 이격 거리(L1)보다 큰 제2 이격 거리(L2)만큼 떨어져 배치될 수 있다. 제4 저농도 소스 및 드레인 도핑 영역(340a)을 제2 이격 거리(L2)만큼 분리 불순물 영역(301)에서 떨어져 배치할 경우, 트랜지스터 동작시 소자 분리 불순물 영역(301)에 전계(electric field)가 증가되는 것을 억제하여 항복 전압이 낮아짐을 억제할 수 있다. 다만, 도 9a 내지 도 9d에 도시된 트랜지스터(TR1)와 달리, 작은 폭을 가지는 제4 저농도 소스 및 드레인 도핑 영역(340a)은 고농도 소스 및 드레인 도핑 영역과 소스 및 드레인 콘택을 포함하지 않을 수 있다.
트랜지스터(TR2)는 제4 저농도 소스 및 드레인 도핑 영역(340a)과 일체로 연결되고, 복수의 게이트 구조체(360a, 360b)으로부터 제4 저농도 소스 및 드레인 도핑 영역(340a)보다 더 멀리 배치된 제2 저농도 소스 및 드레인 도핑 영역(320a)을 포함할 수 있다. 트랜지스터(TR2)의 제2 저농도 소스 및 드레인 도핑 영역(320a)은 트랜지스터(TR1)의 제2 저농도 소스 및 드레인 도핑 영역(320a)과는 달리, 제1 저농도 소스 및 드레인 도핑 영역(310a)과 실질적으로 동일한 상면의 면적을 가질 수 있다. 즉, 트랜지스터(TR2)의 제2 저농도 소스 및 드레인 도핑 영역(320a)의 제1 방향으로의 폭 및 제2 방향으로의 폭은 각각 제1 저농도 소스 및 드레인 도핑 영역(310a)의 제1 방향으로의 폭(w3)과 제2 방향으로의 폭(w1)과 실질적으로 동일할 수 있다.
일 실시예에 따르면, 트랜지스터(TR2)는 제1 게이트 구조체(360a)와 제1 방향(x 방향)으로 이격되어 배치된 제2 게이트 구조체(360b) 사이에 배치된 제3 저농도 소스 및 드레인 도핑 영역(330)을 더 포함할 수 있다. 제3 저농도 소스 및 드레인 도핑 영역(330)의 제2 방향(y 방향)으로의 제5 폭(w5)은 제1 저농도 소스 및 드레인 도핑 영역(310a)의 제1 폭(w1)과 실질적으로 동일할 수 있다. 또한, 제3 저농도 소스 및 드레인 도핑 영역(330)의 제1 방향(x 방향)으로의 제6 폭(w6)은 제1 저농도 소스 및 드레인 도핑 영역(310a)의 제1 방향(x 방향)으로의 제3 폭(w3)과 실질적으로 동일할 수 있다.
도 11a 내지 도 11d는 본 발명의 기술적 사상의 다른 실시예에 의한 낸드 플래시 소자에 포함되는 트랜지스터를 설명하기 위한 평면도 및 단면도들이다.
구체적으로, 도 11a 내지 도 11d는 앞서 설명한 낸드 플래시 소자(10, 10-1, 100)에 포함되는 트랜지스터(TR)중 하나의 트랜지스터(TR3)를 설명하기 위한 도면일 수 있다. 도 11a 내지 도 11d는 앞서 설명한 낸드 플래시 소자(10, 10-1, 100)의 주변 회로 구조물(PCS) 내의 주변 회로(예컨대 도 1의 30)에 포함되는 트랜지스터(TR)중 하나의 트랜지스터(TR3)를 설명하기 위한 도면일 수 있다. 도 11a 내지 도 11d에서, 도 9a 내지 도 9d와 동일한 내용은 간단히 설명하거나 생략한다.
도 11a는 트랜지스터(TR3)의 평면도이고, 도 10b는 도 10a의 P-P`선을 따른 단면도이다. 또한, 도 10c는 도 10a의 Q-Q`선을 따른 단면도이고, 도 10d는 도 10a의 R-R`선을 따른 단면도이다.
도 11a 내지 도 11d를 참조하면, 트랜지스터(TR3)는 복수의 소스 및 드레인 도핑 영역(이하 도 8의 PSD 참조)을 포함할 수 있다. 트랜지스터(TR3)의 복수의 소스 및 드레인 도핑 영역(PSD)은 복수의 게이트 구조체(360a, 360b)의 일 측에 인접하여 배치된 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)를 포함할 수 있다. 트랜지스터(TR3)의 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)은 다른 실시예에 따른 트랜지스터(TR1, TR2)와는 달리, 복수의 게이트 구조체(360a, 360b) 각각의 일 측에만 형성될 수 있다. 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)은 제2 방향(y 방향)으로의 제1 폭(w1), 및 제1 방향(x 방향)으로의 제2 폭(w2)을 가질 수 있다. 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)은 분리 불순물 영역(301)으로부터 제1 이격 거리(L1)만큼 떨어져 배치될 수 있다.
트랜지스터(TR3)는 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)와 일체로 연결되고, 복수의 게이트 구조체(360a, 360b) 각각을 기준으로 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)보다 멀리 배치되는 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)을 포함할 수 있다. 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)은 제2 방향(y 방향)으로의 제3 폭(w3), 및 제1 방향(x 방향)으로의 제4 폭(w4)을 가질 수 있다. 이때, 제2 폭(w2)은 복수의 게이트 구조체(360a, 360b)으로부터 멀어질수록 작아질 수 있다. 도 11a 상에서 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)의 제2 폭(w2)이 작아지는 정도를 나타내는 제1 변화율(d1)은 일정한 것으로 도시되었으나, 실시예에 따라 제1 변화율(d1)은 상수가 아니라 일정하지 않을 수 있다. 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)의 제2 폭(w2)의 최댓값은 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)의 제1 폭(w1)과 실질적으로 동일할 수 있다. 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)은 분리 불순물 영역(301)으로부터 제2 이격 거리(L2)만큼 떨어져 배치될 수 있다. 다만, 제2 폭(w2)은 복수의 게이트 구조체(360a, 360b)로부터 멀어질수록 작아지기 때문에, 복수의 게이트 구조체(360a, 360b)로부터 제1 방향(x 방향)으로 멀어질수록 제2 방향(y 방향)의 제2 이격 거리(L2)는 작아질 수 있다.
제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)은 복수의 게이트 구조체(360a, 360b)와 중첩되지 않을 만큼 충분할 정도로 복수의 게이트 구조체(360a, 360b)로부터 떨어져서 배치될 수 있다. 그러나 반드시 상기에 국한되는 것은 아니고, 실시예에 따라 복수의 게이트 구조체(360a, 360b)의 일부분은 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)의 일부분과 중첩될 수 있다.
일 실시예에 따르면, 트랜지스터(TR3)는 한 쌍의 게이트 구조체(360a, 360b) 사이에 배치된 제3 저농도 소스 및 드레인 도핑 영역(330)을 포함할 수 있다. 이때, 제3 저농도 소스 및 드레인 도핑 영역(330)은 제2 방향(y 방향)으로의 제6 폭(w6)을 가질 수 있고, 제1 방향(x 방향)으로의 제7 폭(w7)을 가질 수 있다. 제3 저농도 소스 및 드레인 도핑 영역(330)의 제6 폭(w6)은 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)의 제1 폭(w1)보다 작고, 제3 저농도 소스 및 드레인 도핑 영역(330)의 제7 폭(w7)은 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)의 제3 폭(w3)보다 클 수 있다. 다만, 반드시 상기에 국한되는 것은 아니고, 실시예에 따라 제7 폭(w7)은 제3 폭(w3)보다 작을 수 있다.
일 실시예에 따르면, 트랜지스터(TR3)는 복수의 게이트 구조체(360a, 360b) 각각을 사이에 두고 제1 저농도 소스 및 드레인 도핑 영역(310a, 310b)과 이격되어 배치된 제4 저농도 소스 및 드레인 도핑 영역(340a, 340b)을 포함할 수 있다. 제4 저농도 소스 및 드레인 도핑 영역(340a, 340b)의 제2 방향(y 방향)으로의 폭은 복수의 게이트 구조체(360a, 360b) 각각으로부터 멀어질수록 작아질 수 있다. 도 11a 상에서 제4 저농도 소스 및 드레인 도핑 영역(340a)의 제2 방향(y 방향)으로의 폭이 작아지는 정도를 나타내는 제2 변화율(d2)은 일정한 것으로 도시되었으나, 실시예에 따라 제2 변화율(d2)은 상수가 아니라 변수일 수 있다. 이때, 제4 저농도 소스 및 드레인 도핑 영역(340a, 340b)의 제2 방향(y 방향)으로의 폭이 작아지는 정도를 나타내는 제2 변화율(d2)은 제2 저농도 소스 및 드레인 도핑 영역(320a, 320b)의 제2 방향(y 방향)으로의 폭이 작아지는 정도를 나타내는 제1 변화율(d1)보다 클 수 있다.
트랜지스터(TR3)는 제3 저농도 소스 및 드레인 영역(330) 내에 매립된 고농도 소스 및 드레인 도핑 영역(332)을 포함할 수 있다. 또한, 트랜지스터(TR3)는 고농도 소스 및 드레인 도핑 영역(332) 상에 배치되어, 고농도 소스 및 드레인 도핑 영역(332)에 전압을 인가하도록 구성된 소스 및 드레인 콘택(334)을 더 포함하고, 한 쌍의 게이트 구조체(360a, 360b)들은 고농도 소스 및 드레인 도핑 영역(332) 상에 배치된 소스 및 드레인 콘택(334)을 전기적으로 공유할 수 있다.
이상과 같은 여러 실시예에 따른 트랜지스터(TR1, TR2, TR3)는 저농도 소스 및 드레인 도핑 영역(310a, 310b, 320a, 320b)을 분리 불순물 영역(301)에서 서로 다른 이격 거리로 떨어져 배치함으로써 전류 특성을 향상시킴과 아울러 항복 전압(breakdown voltage) 특성을 향상시킬 수 있다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 낸드 플래시 소자를 설명하는 단면도이다.
구체적으로, 낸드 플래시 소자(400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 어레이 구조물(CAS)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로를 포함하는 주변 회로 구조물(PCS)을 갖는 하부 칩을 제작한 후, 상부 칩과 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다.
일례로, 본딩 방식은 상부 칩의 최상부 금속층에 형성된 본딩 금속과 하부 칩의 최상부 금속층에 형성된 본딩 금속을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 본딩 금속이 구리(Cu)로 형성된 경우, 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 본딩 금속은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
도 12에서 주변 회로 구조물(PCS) 상에 하나의 셀 어레이 구조물(CAS)을 본딩하는 것을 설명하나, 주변 회로 구조물(PCS) 상에 복수개의 셀 어레이 구조물들을 포함하는 상부 칩들을 본딩할 수도 있다.
낸드 플래시 소자(400)의 주변 회로 구조물(PCS)과 셀 어레이 구조물(CAS) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 구조물(PCS)은 제1 기판(410), 층간 절연층(415), 제1 기판(410)에 형성되는 복수의 회로 소자들(420a, 420b, 420c), 복수의 회로 소자들(420a, 420b, 420c) 각각과 연결되는 제1 금속층(430a, 430b, 430c), 제1 금속층(430a, 430b, 430c) 상에 형성되는 제2 금속층(440a, 440b, 440c)을 포함할 수 있다.
회로 소자들(420a, 420b, 420c)은 앞서 설명한 본 발명의 트랜지스터들(도 9a 내지 도 9d의 TR1, 도 10a 내지 도 10d의 TR2, 도 11a 내지 도 11d의 TR3)을 포함할 수 있다. 일 실시예에서, 제1 금속층(430a, 430b, 430c)은 상대적으로 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 금속층(440a, 440b, 440c)은 상대적으로 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 금속층(430a, 430b, 430c)과 제2 금속층(440a, 440b, 440c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 금속층(440a, 440b, 440c) 상에 적어도 하나 이상의 금속층이 더 형성될 수도 있다. 제2 금속층(440a, 440b, 440c)의 상부에 형성되는 하나 이상의 금속층중 적어도 일부는, 제2 금속층(440a, 440b, 440c)을 형성하는 구리보다 더 낮은 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(415)은 복수의 회로 소자들(420a, 420b, 420c), 제1 금속층(430a, 430b, 430c), 및 제2 금속층(440a, 440b, 440c)을 커버하도록 제1 기판(410) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드 라인 본딩 영역(WLBA)의 제2 금속층(440b) 상에 하부 본딩 금속(471b, 472b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 구조물(PCS)의 하부 본딩 금속(471b, 472b)은 셀 어레이 구조물(CAS)의 상부 본딩 금속(571b, 572b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 금속(471b, 472b)과 상부 본딩 금속(571b, 572b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 어레이 구조물(CAS)은 적어도 하나의 메모리 셀 블록을 제공할 수 있다. 셀 어레이 구조물(CAS)은 제2 기판(510)과 공통 소스 라인(520)을 포함할 수 있다. 제2 기판(510) 상에는, 제2 기판(510)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드 라인들(531-538; 530)이 적층될 수 있다. 워드 라인들(530)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드 라인들(530)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CHS)는 제2 기판(510)의 상면에 수직하는 방향(Z 방향)으로 연장되어 워드 라인들(530), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CHS)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 금속층(550c) 및 제2 금속층(560c)과 전기적으로 연결될 수 있다. 예컨대, 제1 금속층(550c)은 비트 라인 컨택일 수 있고, 제2 금속층(560c)은 비트 라인일 수 있다. 일 실시예에서, 비트 라인은 제2 기판(510)의 상면에 평행한 제2 방향(Y축 방향)을 따라 연장될 수 있다.
일 실시예에서, 채널 구조체(CHS)와 비트라인(560c) 등이 배치되는 영역이 비트 라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트 라인(560c)은 비트 라인 본딩 영역(BLBA)의 주변 회로 구조물(PCS)에서 회로 소자들(420c)과 전기적으로 연결될 수 있다. 일례로, 비트 라인(560c)은 주변 회로 구조물(PCS)에서 상부 본딩 금속(571c, 572c)과 연결되며, 상부 본딩 금속(571c, 572c)은 회로 소자들(420c)에 연결되는 하부 본딩 금속(471c, 472c)과 연결될 수 있다.
워드 라인 본딩 영역(WLBA)에서, 워드 라인들(530)은 제2 기판(510)의 상면에 평행한 제1 방향(X 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(541-547; 540)과 연결될 수 있다. 워드 라인들(530)과 셀 컨택 플러그들(540)은, 제1 방향(X 방향)을 따라 워드 라인들(530) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드 라인들(530)에 연결되는 셀 컨택 플러그들(540)의 상부에는 제1 금속층(550b)과 제2 금속층(560b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(540)은 워드 라인 본딩 영역(WLBA)에서 셀 어레이 구조물(CAS)의 상부 본딩 금속(571b, 572b)과 주변 회로 구조물(PCS)의 하부 본딩 금속(471b, 472b)을 통해 주변 회로 구조물(PCS)과 연결될 수 있다. 셀 컨택 플러그들(540)은 주변 회로 구조물(PCS)의 회로 소자들(420b)과 전기적으로 연결될 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(580)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(580)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(520)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(580) 상부에는 제1 금속층(550a)과 제2 금속층(560a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(580), 제1 금속층(550a), 및 제2 금속층(560a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
외부 패드 본딩 영역(PA)에 하부 본딩 금속(471a, 472a)이 형성될 수 있다. 외부 패드 본딩 영역(PA)에서, 주변 회로 구조물(PCS)의 하부 본딩 금속(471a 472a)은 셀 어레이 구조물(CAS)의 상부 본딩 금속(571a, 572a)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 금속(471a, 472a)과 상부 본딩 금속(571a, 572a)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
한편, 외부 패드 본딩 영역(PA)에는 입출력 패드들(405, 505)이 배치될 수 있다. 제1 기판(410)의 하부에는 제1 기판(410)의 하면을 덮는 하부 절연막(401)이 형성될 수 있으며, 하부 절연막(401) 상에 제1 입출력 패드(405)가 형성될 수 있다. 제1 입출력 패드(405)는 제1 입출력 컨택 플러그(403)를 통해 주변 회로 구조물(PCS)에 배치되는 복수의 회로 소자들(420a, 420b, 420c) 중 적어도 하나와 연결되며, 하부 절연막(401)에 의해 제1 기판(410)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(403)와 제1 기판(410) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(403)와 제1 기판(410)을 전기적으로 분리할 수 있다.
제2 기판(510)의 상부에는 제2 기판(510)의 상면을 덮는 상부 절연막(501)이 형성될 수 있으며, 상부 절연막(501) 상에 제2 입출력 패드(505)가 배치될 수 있다. 제2 입출력 패드(505)는 제2 입출력 컨택 플러그(503)를 통해 주변 회로 구조물(PCS)에 배치되는 복수의 회로 소자들(420a, 420b, 420c)중 적어도 하나와 연결될 수 있다.
일부 실시예에서, 제2 입출력 컨택 플러그(503)가 배치되는 영역에는 제2 기판(510) 및 공통 소스 라인(520) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(505)는 제3 방향(Z축 방향)에서 워드 라인들(530)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(503)는 제2 기판(510)의 상면에 평행한 방향에서 제2 기판(510)과 분리되며, 셀 어레이 구조물(CAS)의 층간 절연층(515)을 관통하여 제2 입출력 패드(505)에 연결될 수 있다.
일부 실시예에서, 제1 입출력 패드(405)와 제2 입출력 패드(505)는 선택적으로 형성될 수 있다. 일례로, 낸드 플래시 소자(400)는 제1 기판(410)의 상부에 배치되는 제1 입출력 패드(405)만을 포함하거나, 또는 제2 기판(510)의 상부에 배치되는 제2 입출력 패드(505)만을 포함할 수 있다. 또는, 낸드 플래시 소자(400)가 제1 입출력 패드(405)와 제2 입출력 패드(505)를 모두 포함할 수도 있다.
셀 어레이 구조물(CAS)과 주변 회로 구조물(PCS) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트 라인 본딩 영역(BLBA) 각각에는 최상부 금속층의 금속 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 금속층이 비어있을 수 있다.
낸드 플래시 소자(400)는 외부 패드 본딩 영역(PA)에서, 셀 어레이 구조물(CAS)의 최상부 금속층에 형성된 상부 금속 패턴(572a)에 대응하여 주변 회로 구조물(PCS)의 최상부 금속층에 셀 어레이 구조물(CAS)의 상부 금속 패턴(572a)과 동일한 형태의 하부 금속 패턴(472a, 473a)을 형성할 수 있다. 주변 회로 구조물(PCS)의 최상부 금속층에 형성된 하부 금속 패턴(473a)은 주변 회로 구조물(PCS)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 구조물(PCS)의 최상부 금속층에 형성된 하부 금속 패턴(473a)에 대응하여 셀 어레이 구조물(CAS)의 상부 금속층에 주변 회로 구조물(PCS)의 하부 금속 패턴(473a)과 동일한 형태의 상부 금속 패턴(572a)을 형성할 수도 있다.
워드 라인 본딩 영역(WLBA)의 제2 금속층(440b) 상에는 하부 본딩 금속(471b, 472b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 구조물 (PCS)의 하부 본딩 금속(471b, 472b)은 셀 어레이 구조물(CAS)의 상부 본딩 금속(571b, 572b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트 라인 본딩 영역(BLBA)에서, 주변 회로 구조물(PCS)의 최상부 금속층에 형성된 하부 금속 패턴(452)에 대응하여 셀 어레이 구조물(CAS)의 최상부 금속층에 주변 회로 구조물(PCS)의 하부 금속 패턴(452)과 동일한 형태의 상부 금속 패턴(592)을 형성할 수 있다. 셀 어레이 구조물(CAS)의 최상부 금속층에 형성된 상부 금속 패턴(592) 상에는 콘택을 형성하지 않을 수 있다. 주변 회로 구조물(PCS)의 하부 금속 패턴(452)은 금속층(451)을 통해 회로 소자(420c)와 전기적으로 연결될 수 있다.
도 13는 본 발명의 기술적 사상의 낸드 플래시 소자를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
구체적으로, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 낸드플래시 소자(1100), 및 낸드 플래시 소자(1100)와 전기적으로 연결되는 콘트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 낸드 플래시 소자(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들면, 전자 시스템(1000)은 적어도 하나의 낸드 플래시 소자(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
낸드 플래시 소자(1100)는 불휘발성 메모리 장치일 수 있다. 예를 들면, 낸드 플래시 소자(1100)는 앞서의 낸드 플래시 소자(100, 100-1, 200, 400)에 대하여 상술한 구조들 중 적어도 하나의 구조를 포함하는 NAND 플래쉬 메모리 장치일 수 있다. 낸드 플래시 소자(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 게이트 상부 라인(GUL1, GUL2), 제1 및 제2 게이트 하부 라인(GLL1, GLL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터(UT1, UT2), 및 하부 트랜지스터(LT1, LT2)와 상부 트랜지스터(UT1, UT2)와의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 하부 트랜지스터(LT1, LT2)의 개수와 상부 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터(UT1, UT2)는 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터(LT1, LT2)는 접지 선택 트랜지스터를 포함할 수 있다. 복수의 게이트 하부 라인(GLL1, GLL2)은 각각 하부 트랜지스터(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극일 수 있고, 게이트 상부 라인(GUL1, GUL2)은 상부 트랜지스터(UT1, UT2)의 게이트 전극일 수 있다.
공통 소스 라인(CSL), 복수의 게이트 하부 라인(GLL1, GLL2), 복수의 워드 라인(WL), 및 복수의 게이트 상부 라인(GUL1, GUL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제1 연결 배선(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 복수의 비트 라인(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 복수의 제2 연결 배선(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터(MCT) 중 적어도 하나에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다.
낸드 플래시 소자(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 콘트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
콘트롤러(1200)는 프로세서(1210), NAND 콘트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 낸드 플래시 소자(1100)를 포함할 수 있으며, 이 경우, 콘트롤러(1200)는 복수의 낸드 플래시 소자(1100)를 제어할 수 있다.
프로세서(1210)는 콘트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 콘트롤러(1220)를 제어하여 낸드 플래시 소자(1100)에 억세스할 수 있다. NAND 콘트롤러(1220)는 낸드 플래시 소자(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 낸드 플래시 소자(1100)를 제어하기 위한 제어 명령, 낸드 플래시 소자(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 낸드 플래시 소자(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 낸드 플래시 소자(1100)를 제어할 수 있다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 낸드 플래시 소자를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
구체적으로, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 콘트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 복수의 배선 패턴(2005)에 의해 콘트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 콘트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
콘트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 콘트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 콘트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 콘트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하부면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 13의 입출력 패드(1101)에 해당할 수 있다. 복수의 반도체 칩(2200) 각각은 복수의 게이트 스택(3210) 및 복수의 채널 구조물(3220)을 포함할 수 있다. 복수의 반도체 칩(2200) 각각은 앞서 설명한 낸드 플래시 소자(100, 100-1, 200, 400)중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 콘트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예들에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 콘트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 콘트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다. 도 15에는 도 14의 II - II'선 단면에 따르는 구성이 보다 상세하게 도시되어 있다.
구체적으로, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130)(도 12 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 상부 패드(2130)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 복수의 상부 패드(2130)는 복수의 연결 구조물(2400)과 전기적으로 연결될 수 있다. 복수의 하부 패드(2125)는 복수의 도전성 연결부(2800)를 통해 도 12에 예시한 전자 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다.
복수의 반도체 칩(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 복수의 주변 배선(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 스택(3210), 게이트 스택(3210)을 관통하는 채널 구조물(3220), 및 채널 구조물(3220)과 전기적으로 연결되는 비트 라인(3240)을 포함할 수 있다. 예시적인 실시예들에서, 복수의 반도체 칩(2200) 각각은 앞서 설명한 낸드 플래시 소자(100, 100-1, 200, 400)에 대하여 설명한 바와 같은 구성을 포함할 수 있다.
복수의 반도체 칩(2200) 각각은, 제1 구조물(3100)의 복수의 주변 배선(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 스택(3210)의 외측에 배치될 수 있다. 다른 예시적인 실시예들에서, 반도체 패키지(2003)는 게이트 스택(3210)을 관통하는 관통 배선을 더 포함할 수 있다. 복수의 반도체 칩(2200) 각각은, 제1 구조물(3100)의 복수의 주변 배선(3110)과 전기적으로 연결되는 입출력 패드(도 12의 2210)를 더 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
TR1, TR2, TR3: 트랜지스터 301: 분리 불순물 영역
302: 소자 분리 영역 304: 활성 영역
310a, 310b: 제1 저농도 소스 및 드레인 도핑 영역
320a, 320b: 제2 저농도 소스 및 드레인 도핑 영역
322a, 322b: 고농도 소스 및 드레인 도핑 영역
324a, 324b: 소스 및 드레인 콘택
360a, 360b: 게이트 구조체

Claims (10)

  1. 트랜지스터를 포함하는 주변 회로를 포함하는 낸드 플래시 소자에 있어서,
    상기 트랜지스터는,
    소자 분리 영역에 의해 한정된 활성 영역 상에 배치된 제1 게이트 구조체; 및
    상기 제1 게이트의 양 측의 상기 활성 영역 내에 제1 방향으로 각각 연장되어 배치된 복수의 소스 및 드레인 영역들을 포함하고,
    상기 복수의 소스 및 드레인 영역들은,
    상기 제1 게이트에 인접하여 배치되고, 상기 제1 방향에 수직인 제2 방향으로 제1 폭을 가지는 제1 저농도 소스 및 드레인 도핑 영역; 및
    상기 제1 저농도 소스 및 드레인 도핑 영역과 일체로 연결되고, 상기 제1 게이트를 기준으로 상기 제1 저농도 소스 및 드레인 도핑 영역보다 멀리 배치되고, 상기 제2 방향으로의 제2 폭을 가지는 제2 저농도 소스 및 드레인 도핑 영역을 포함하고,
    상기 제2 폭은 상기 제1 폭보다 작은 것을 특징으로 하는 낸드 플래시 소자.
  2. 제1 항에 있어서,
    상기 제1 저농도 소스 및 드레인 도핑 영역은 상기 제1 방향으로의 제3 폭을 가지고,
    상기 제2 저농도 소스 및 드레인 도핑 영역은 상기 제1 방향으로의 제4 폭을 가지며,
    상기 제4 폭은 상기 제3 폭보다 크거나 동일한 것을 특징으로 하는 낸드 플래시 소자.
  3. 제1 항에 있어서,
    상기 제2 저농도 소스 및 드레인 도핑 영역 내에 매립된 제1 고농도 소스 및 드레인 도핑 영역; 및
    상기 제1 고농도 소스 및 드레인 도핑 영역 상에 배치되어, 상기 제1 고농도 소스 및 드레인 도핑 영역에 전압을 인가하도록 구성된 제1 소스 및 드레인 콘택을 더 포함하는 것을 특징으로 하는 낸드 플래시 소자.
  4. 제1 항에 있어서,
    상기 활성 영역의 상면에 연직 방향인 제3 방향에서 볼 때, 상기 복수의 소스 및 드레인 영역들을 둘러싸는 분리(isolation) 불순물 영역을 더 포함하고,
    상기 제1 저농도 소스 및 드레인 도핑 영역과 상기 분리 불순물 영역 사이의 상기 제2 방향으로의 제1 이격 거리는,
    상기 제2 저농도 소스 및 드레인 도핑 영역과 상기 분리 불순물 영역 사이의 상기 제2 방향으로의 제2 이격 거리보다 작은 것을 특징으로 하는 낸드 플래시 소자.
  5. 제4 항에 있어서,
    상기 제1 저농도 소스 및 드레인 영역 및 상기 제2 저농도 소스 및 드레인영역은 제1 도전형의 불순물을 포함하고,
    상기 분리 불순물 영역은 상기 제1 도전형과 다른 제2 도전형의 불순물을 포함하는 것을 특징으로 하는 낸드 플래시 소자.
  6. 복수의 트랜지스터들을 포함하는 주변 회로를 포함하는 낸드 플래시 소자에 있어서,
    상기 트랜지스터들 각각은,
    소자 분리 영역에 의해 한정된 활성 영역 상에 제1 방향으로 나란히 이격되어 배치되고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 한 쌍의 게이트 구조체; 및
    상기 한 쌍의 게이트 구조체의 각각의 양측의 상기 활성 영역 내에 상기 제1 방향과 상기 제2 방향으로 각각 연장되어 배치된 복수의 소스 및 드레인 영역들을 포함하고,
    상기 복수의 소스 및 드레인 영역들은,
    상기 한 쌍의 게이트 구조체를 사이에 두고 그 양측에 각각 배치되고 상기 제2 방향으로의 제1 폭을 가지는 제1 저농도 소스 및 드레인 도핑 영역; 및
    상기 제1 저농도 소스 및 드레인 도핑 영역과 일체로 연결되고, 상기 한 쌍의 게이트 구조체를 기준으로 상기 제1 저농도 소스 및 드레인 도핑 영역보다 멀리 배치되고, 상기 제2 방향으로의 제2 폭을 가지는 제2 저농도 소스 및 드레인 도핑 영역을 포함하고,
    상기 제2 폭은 상기 게이트 구조체에서 멀어질수록 작아지는 것을 특징으로 하는 낸드 플래시 소자.
  7. 제6 항에 있어서,
    상기 한 쌍의 게이트 사이의 사이에 배치되는 제3 저농도 소스 및 드레인 도핑 영역을 더 포함하고,
    상기 제3 저농도 소스 및 드레인 영역의 상기 제1 방향으로의 폭은, 상기 제1 저농도 소스 및 드레인 영역의 제1 폭보다 크고,
    상기 제3 저농도 소스 및 드레인 영역의 상기 제2 방향으로의 폭은, 상기 제1 저농도 소스 및 드레인 영역의 제2 폭보다 작은 것을 특징으로 하는 낸드 플래시 소자.
  8. 제7 항에 있어서,
    상기 제1 저농도 소스 및 드레인 영역과 상기 제3 저농도 소스 및 드레인 영역 사이에서, 상기 제3 저농도 소스 및 드레인 영역으로 가까워질수록 상기 제2 방향으로의 폭이 작아지는 제4 저농도 소스 및 드레인 영역을 더 포함하고,
    상기 제4 저농도 소스 및 드레인 영역의 상기 제2 방향으로의 폭의 변화율은,
    상기 제2 저농도 소스 및 드레인 영역의 상기 제2 방향으로의 폭의 변화율보다 큰 것을 특징으로 하는 낸드 플래시 소자.
  9. 제7 항에 있어서,
    상기 제3 저농도 소스 및 드레인 영역 내에 매립된 고농도 소스 및 드레인 도핑 영역; 및
    상기 고농도 소스 및 드레인 도핑 영역 상에 배치되어, 상기 고농도 소스 및 드레인 도핑 영역에 전압을 인가하도록 구성된 소스 및 드레인 콘택을 더 포함하고,
    상기 소스 및 드레인 콘택은, 상기 한 쌍의 게이트 구조체가 전기적으로 공유하는 것을 특징으로 하는 낸드 플래시 소자.
  10. 기판에 마련된 복수의 트랜지스터들을 포함하는 주변 회로; 및
    상기 주변 회로에 의해 제어되는 메모리 셀 어레이를 포함하고,
    상기 트랜지스터들 각각은,
    상기 기판 내에 형성된 테이프진 형상을 가진 트렌치 내에 위치한 소자 분리 영역;
    상기 소자 분리 영역에 의해 한정된 활성 영역 상에 배치되고 제1 방향으로 서로 이격되어 배치되고 상기 제1 방향과 수직인 제2 방향으로 연장된 한 쌍의 게이트 구조체; 및
    상기 한 쌍의 게이트 구조체 각각의 양측의 상기 활성 영역 내에 상기 제1 방향으로 각각 연장되어 위치한 소스 및 드레인 영역들을 포함하고,
    상기 소스 및 드레인 영역들은,
    상기 한 쌍의 게이트 구조체 각각의 인접 영역의 상기 기판 내에 위치한 제1 저농도 소스 및 드레인 도핑 영역, 및 상기 제1 저농도 소스 및 드레인 도핑 영역보다 상기 한 쌍의 게이트 구조체 각각을 기준으로 멀리 배치된 제2 저농도 소스 및 드레인 도핑 영역을 포함하는 저농도 소스 및 드레인 도핑 영역들; 및
    상기 제2 저농도 소스 및 드레인 도핑 영역의 내부에 위치하고 상기 저농도 소스 및 드레인 도핑 영역들보다 도핑 농도가 높은 제1 고농도 소스 및 드레인 도핑 영역을 포함하고,
    상기 제1 저농도 소스 및 드레인 도핑 영역은 상기 제1 방향으로의 제1 폭, 및 상기 제2 방향으로의 제2 폭을 가지고,
    상기 제2 저농도 소스 및 드레인 도핑 영역은 상기 제1 방향으로의 제3 폭, 상기 제2 방향으로의 제4 폭을 가지는 제2 저농도 소스 및 드레인 도핑 영역을 포함하고,
    상기 제1 폭은 상기 제3 폭보다 작고, 상기 제2 폭은, 상기 제4 폭보다 큰 것을 특징으로 하는 낸드 플래시 소자.
KR1020220165103A 2022-11-30 2022-11-30 낸드 플래시 소자 KR20240094127A (ko)

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