JP2013214694A - 階層ビット線構造を備えたメモリアレイ - Google Patents

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Abstract

【課題】高速演算を達成するための階層ビット線構造を備えたメモリアレイを提供する。
【解決手段】第１方向Ｘに沿って伸長する複数のワード線ＷＬと、第１方向Ｘと実質的に直交する第２方向Ｙに沿って伸長する第１サブビット線ＳＢＬと接続する複数のメモリセルＭＣと、複数のメモリセルＭＣを２つのサブグループに分割するように、実質的に第１ＳＢＬの中央に配置される第１セレクタ領域２０であって、第１ＳＢＬと接続する少なくとも１つのセレクタトランジスタＳＴを含む第１セレクタ領域２０と、第２方向Ｙに沿って伸長し、セレクタトランジスタＳＴと接続するメインビット線ＭＢＬと、を備えたメモリアレイ。
【選択図】図１

Description

発明の詳細な説明
〔背景技術〕
１．技術分野
本発明は、概して半導体装置の分野に関する。より具体的には、本発明は階層ビット線構造を備えたメモリアレイに関する。
２．先行技術文献の記載について
階層ビット線構造は、高速演算を達成するために既に導入されている。例えば、米国特許第6,456,521号明細書には、マスタービット線およびローカルビット線を含むＤＲＡＭアレイを備える階層ビット線ＤＲＡＭ構造方式が記載されている。また、そのＤＲＡＭアレイでは、各マスタービット線は２つのローカルビット線に接続されている。
また、米国特許第6,084,816号明細書には、奇数のサブアレイに分割されたメモリセルアレイが記載されている。米国特許第6,084,816号明細書では、さらに、抵抗率の低い上位ワード線部を含むワード線が記載されている。この上位ワード線部は、セルトランジスタのゲートを形成する下位ワード線部と平行に配置される。
（先行技術文献）
（特許文献）
特許文献１：米国特許第6,084,816号明細書（２０００年７月４日公開）
特許文献２：米国特許第5,715,189号明細書（１９９８年２月３日公開）
特許文献３：米国特許第6,456,521号明細書（２００２年９月２４日公開）
〔本発明の要約〕
一実施形態において、本発明は、第１方向に沿って伸長する複数のワード線と、上記第１方向と実質的に直交する第２方向に沿って伸長する第１サブビット線（ＳＢＬ）に接続する複数のメモリセルと、実質的に上記第１ＳＢＬの中央部に配置され、それにより上記複数のメモリセルを２つのサブグループに分割する第１セレクタ領域であって、上記第１ＳＢＬと接続する少なくとも１つのセレクタトランジスタを含む第１セレクタ領域と、上記第２方向に沿って伸長し、上記セレクタトランジスタと接続するメインビット線（ＭＢＬ）と、を備えたメモリアレイを提供する。
また、別の実施形態において、本発明は、第１方向に沿って伸長する複数のワード線と、上記第１方向と実質的に直交する第２方向に沿って伸長するサブビット線（ＳＢＬ）と接続する複数のメモリセルと、実質的に上記ＳＢＬの一方の端部に配置され、上記ＳＢＬと接続する第１セレクタ領域と、実質的に上記ＳＢＬの他方の端部に配置され、上記ＳＢＬと接続する第２セレクタ領域と、上記第２方向に沿って伸長し、上記第１セレクタ領域および上記第２セレクタ領域を介して上記ＳＢＬと接続するメインビット線（ＭＢＬ）と、を備えたメモリアレイを提供する。
また、さらに別の実施形態において、本発明は、第１方向に沿って伸長する複数のワード線と、上記第１方向と実質的に直交する第２方向に沿って伸長する第１サブビット線（ＳＢＬ）と接続する複数のメモリセルと、上記第１ＳＢＬと並列かつ互い違いに配置された第２ＳＢＬと、実質的に上記第１ＳＢＬの一方の端部に配置され、上記第１ＳＢＬと接続する第１セレクタ領域と、実質的に上記第１ＳＢＬの他方の端部に配置され、上記第２ＳＢＬと接続する第２セレクタ領域と、上記第２方向に沿って伸長し、上記第１セレクタ領域を介して上記第１ＳＢＬと接続する第１メインビット線（ＭＢＬ）と、上記第２方向に沿って伸長し、上記第２セレクタ領域を介して上記第２ＳＢＬと接続する第２ＭＢＬと、を備えたメモリアレイを提供する。
以下に、様々な模式図および製図に基づいて、本発明に係る好ましい実施形態の詳細について説明する。以下の記述を読むことにより、本発明の技術分野における通常の知識を有するものであれば、上述の本発明の目的および上記以外の本発明の目的が明らかになるであろう。
〔図面の簡単な説明〕
添付図面は、本発明に係る実施形態をより理解するためのものであり、本明細書中に組み込まれると共に、本明細書の一部を構成する。図面は、明細書と共に或る実施形態を説明するものであり、当該実施形態の原理を説明するために用いられる。
図１は、本発明の一実施形態に係るメモリアレイの一部の上面図である。
図２Ａおよび図２Ｂは、それぞれ、図１の中で示した（イ）―（ロ）、（ハ）―（ニ）の断面図である。
図３Ａ〜図３Ｃは、本発明の実施形態に係るＭＢＬ、ＳＢＬおよびセレクタ領域の配置図である。
図４は、他の実施形態に係るＳＢＬセクションおよびセレクタ領域の配置図である。
図５は、さらに別の実施形態に係るＳＢＬセクションおよびセレクタ領域の配置図である。
図６は、本発明に係る他の実施形態におけるメモリアレイを示す図である。
上述のすべての図が概略図であることに注意すべきである。図を明確にしかつ説明の便宜を図るために、図面における各部材の相対的な大きさおよび比率は、誇張されていたり、サイズが縮小されていたりする。同じ参照符号は、通常、変形された実施形態および異なる実施形態において、対応するまたは同種の構成を言及するために使用される。
〔詳細な説明〕
以下では、本明細書の一部を構成する添付の図面を参照して説明する。実施形態において実施可能な特定の実施例を説明するために図面が用いられる。ここに記述する実施形態は、本発明の技術分野における当業者が実施形態を実行するために十分に詳細に記載されたものである。また、他の実施形態が利用可能であること、並びに、本明細書に記述された実施形態から逸脱することなく、構造的、論理的および電気化学的に変更してもよいことが理解されるであろう。それゆえ、以下の詳細な説明は、本発明の意義を限定するものではなく、ここで記載される実施形態は、添付の特許請求の範囲の記載に基づいて、意味が明確にされるものである。
トランジスタおよび集積回路の構成において、「主表面」という語は、その中およびその周囲に複数のトランジスタが製作された半導体層の表面を意味する。ここで使用されているように、「垂直」という語は、主表面に対して実質的に直交することを意味する。典型的には、主表面は、単結晶シリコン層の＜１００＞面に沿うものであり、この面上に電界効果トランジスタ装置が組み立てられる。
図１は、一実施形態に係るメモリ装置の中のメモリアレイ１０の一部分の配置図である。メモリアレイ１０は、通常、第１方向（例えば、ｙ軸方向）に沿って平行に伸長する複数のワード線を備える。簡略化のために、メモリアレイ１０のいくつかのワード線（例えば、WLL1、WLS1、WLS2、WLR1、WLR2、WLR3およびWLR4）のみが図１に示されている。ワード線は、セレクタ領域２０によって２つのサブグループに分割されていてもよい。少なくとも１つのセレクタトランジスタは、セレクタ領域２０内に配置される。ここでは、２つのセレクタトランジスタ（例えばSTLおよびSTR）が示されているが、セレクタ領域２０において単一のセレクタトランジスタを使用可能であること、または、２つ以上のセレクタトランジスタが使用可能であることが理解されるであろう。図１では、セレクタトランジスタSTRの右側のワード線（例えば、WLR1、WLR2、WLR3およびWLR4）は、一つのサブグループとして配列されている。一方、セレクタトランジスタSTLの左側のワード線（例えば、WLL1）は、他のサブグループとして配列されている。ワード線WLS1およびWLS2は、セレクタトランジスタSTLおよびSTRをそれぞれ制御する。
メモリアレイ１０は、さらに、複数のメモリセルMC（例えば、MCL11、MCR11、MCR12、MCR13およびMCR14）と、複数のサブデジット線（またはサブビット線、またはセグメントデジット線（segmented digit lines）と呼ばれる）SBL（破線２１０で示されている）と、を備えている。各メモリセルは、４F２のセルサイズを有していてもよい。サブデジット線（例えば、SBL1〜SBL7）は、通常、第２方向（例えば、ｘ軸方向）に沿って平行に伸長する。各メモリセルは、サブデジット線（または、サブビット線）SBLの何れか１つとトランジスタによって接続されたキャパシタを備えている。同じ行に属するメモリセルのトランジスタは、対応するワード線WLによって活性化されてもよい。同様に、同じ列に属するメモリセルは、セレクタ領域２０によって２つのサブグループに分割されていてもよい。図１では、例えば、セレクタ２０の右側のメモリセル（例えば、MCR11、MCR12、MCR13およびMCR14）は一つのサブグループとして配列され、一方、セレクタ２０の左側のメモリセル（例えば、MCL11）は他のサブグループとして配列されている。本実施形態において、それぞれのサブグループ内のメモリセルの数は、５０〜１５０の範囲でよい。例えば、それぞれのサブデジット線（例えば、SBL1〜SBL7）は、セレクタ領域２０を介して、より詳細にはセレクタトランジスタSTLおよびSTRを介して、対応するメインビット線（もしくはメインデジット線）MBLと接続する。図１では、例えば、サブデジット線SBL1はメインビット線MBL1と接続し、サブデジット線SBL2はメインビット線MBL2と接続し、その他同様である。本実施形態において、それぞれのサブデジット線はセレクタ領域２０内で連続的である。
さらに図１では、それぞれのメインビット線MBLは、第２方向（すなわち、ｘ軸方向）に沿って、サブデジット線SBLと平行に延伸し、繰り返し下方に突出した形をしている。２つのサブデジット線の間に実質的に伸長する連続メインビット線は、繰り返しの下方突出を有する。それぞれのメインビット線は、セレクタ領域２０において、ｘ軸に対して約４５°の角度で下方に折れ曲がり、例えば、それぞれのメインビット線はセレクタトランジスタSTLおよびSTRと交差する。本発明の実施形態において、セレクタトランジスタSTLおよびSTRは、半導体基板（不図示）の主表面の中に組み込まれた垂直トランジスタである。それぞれのセレクタトランジスタは、対応するメインビット線と電気的に接続されているドレイン領域と、対応するサブデジット線と電気的に接続されたソース領域とを有する。垂直チャネル（不図示）は、トレイン領域とソース領域との間に規定される。本実施形態において、メインビット線は、半導体基板の主表面の上方に配置され、一方、サブデジット線は、半導体基板の主表面の下方に配置もしくは埋め込まれる。
図２Ａおよび図２Ｂを同時に参照して説明する。図２Ａおよび図２Ｂは、それぞれ、図１中の（イ）―（ロ）、（ハ）―（二）の線に沿って切り取られた断面図である。図２Ａおよび図２Ｂに示すように、半導体基板１００が提示されている。半導体基板１００は、主表面１００ａを有する。複数の垂直チャネルトランジスタ４０ａおよび４０ｂは、主表面１００ａの下の半導体基板に形成される。本実施形態において、垂直チャネルトランジスタ４０ａおよび４０ｂは、分離構造１５０および１６０によって互いに分離されたシリコンピラー４１０にそれぞれ作成される。垂直チャネルトランジスタ４０ａは、セレクタ領域２０内に配置され、上述のように、セレクタトランジスタとして機能する。垂直チャネルトランジスタ４０ｂは、セレクタ領域２０の外に配置されており、それぞれのメモリセルのアクティブスイッチコンポーネント（active switch component）として機能する。垂直チャネルトランジスタ４０ａおよび４０ｂは、同じ構造を有してもよいし、（図１に示す各ワード線によって接続される）側壁ゲート４０２と、各シリコンピラー４１０の下方部に位置するソース領域４０４と、各シリコンピラー４１０の上方部に位置するドレイン領域４０６とを備えていてもよい。上述したように、垂直チャネルトランジスタ４０ａのドレイン領域４０６は、メインビット線３１０と電気的に接続されており、垂直チャネルトランジスタ４０ａのソース領域４０４は、サブデジット線２１０と電気的に接続される。キャパシタ構造６０ｂは、各垂直チャネルトランジスタ４０ｂの上に配置され、接点５０を介して、各垂直チャネルトランジスタ４０ｂと電気的に接続される。ダミーキャパシタ構造６０ａは、垂直チャネルトランジスタ４０ａの上に配置されていてもよい。
図３Ａ〜３Ｃは、本発明の実施形態に係るMBL、SBL（４つのSBLセクションのみが図示されており、ワード線は簡略化のために図示されていない）およびセレクタ領域２０の別の配置を示す概略図である。MBLは、対応するセンス増幅器（ＳＡ）に接続されていてもよい。図３Ｂでは、セレクタ領域２０は、各SBLセクションのほぼ中央に配置される。上述したように、少なくとも１つのセレクタトランジスタがセレクタ領域２０に与えられ、５０〜１５０のメモリセルがセレクタ領域２０の片側でSBLセクションと接続されてもよい。セレクタトランジスタの詳細な構造は、図２Ａおよび図２Ｂに示している。図３Ａでは、２つのセレクタ領域２０は、各SBLセクションと両端で接続している。図３Ｃでは、３つのセレクタ領域２０は、各SBLセクションと両端および中央で接続している。このように、対称的にセレクタを配置させることにより、ビット線の抵抗を低減させることができ、各SBLセクションの末端におけるシグナルマージン（signal margin）を向上させることができる。
図４は、他の実施形態に係る、SBLセクションおよびセレクタ領域２０の別の配置を示す。簡略化のために、メインビット線と、各SBLセクションに沿って配置されたメモリセルと、メモリセルと接続するワード線とは、この図では示していない。図４に示すように、SBLセクションは互い違いに配置されており、各SBLセクションのどちらかの末端に配置された、対応するセレクタ領域２０と１つおきに接続する。図４で示された、SBLの互い違いの配置は、一般的に近接したSBLセクションの間で生じるカップリング効果を軽減させる。
図５は、さらに別の実施形態に係る、SBLセクションおよびセレクタ領域２０の配置を示す。簡略化のために、メインビット線と、各SBLセクションに沿って配置されたメモリセルと、メモリセルと接続するワード線とは、この図では示していない。図５に示すように、同様に、SBLセクションは互い違いに配置されている。セレクタ領域２０は各SBLのほぼ中央に配置される。
図６は、本発明に係るメモリアレイの他の実施形態を示す。同じ数字は、同種の層、領域または要素を意味する。図６に示すように、メインビット線３１０は、キャパシタ構造６０に被せて置かれており、少なくとも誘電体膜６１０によってキャパシタ構造６０から絶縁されている。メインビット線３１０は、セレクタ接点６６０を通じて、垂直チャネルトランジスタ４０ａと電気的に接続する。
この技術分野の技術者であれば、本発明の開示する内容を保持したままでも、装置および方法に対する様々な変形および変換が可能であることを容易に理解するであろう。それゆえ、上に記載した発明の開示内容は、添付の特許請求の範囲に示した境界によってのみに限定されるとして解釈されるべきものである。
本発明の一実施形態に係るメモリアレイの一部の上面図である。 図１の中で示した（イ）―（ロ）の断面図である。 図１の中で示した（ハ）―（ニ）の断面図である。 本発明の実施形態に係るＭＢＬ、ＳＢＬおよびセレクタ領域の配置図である。 本発明の実施形態に係るＭＢＬ、ＳＢＬおよびセレクタ領域の配置図である。 本発明の実施形態に係るＭＢＬ、ＳＢＬおよびセレクタ領域の配置図である。 他の実施形態に係るＳＢＬセクションおよびセレクタ領域の配置図である。 さらに別の実施形態に係るＳＢＬセクションおよびセレクタ領域の配置図である。 本発明に係る他の実施形態におけるメモリアレイを示す図である。

Claims (17)

  1. 第１方向に沿って伸長する複数のワード線と、
    上記第１方向と実質的に直交する第２方向に沿って伸長する第１サブビット線（ＳＢＬ）と接続する複数のメモリセルと、
    上記複数のメモリセルを２つのサブグループに分割するように、実質的に上記第１ＳＢＬの中央に配置される第１セレクタ領域であって、上記第１ＳＢＬと接続する少なくとも１つのセレクタトランジスタを含む第１セレクタ領域と、
    上記第２方向に沿って伸長し、上記セレクタトランジスタと接続するメインビット線（ＭＢＬ）と、を備えたことを特徴とするメモリアレイ。
  2. 上記セレクタトランジスタは垂直チャネルセレクタトランジスタであることを特徴とする請求項１に記載のメモリアレイ。
  3. 上記第１ＳＢＬは上記セレクタトランジスタのソース領域と接続し、上記ＭＢＬは上記セレクタトランジスタのドレイン領域と接続することを特徴とする請求項１に記載のメモリアレイ。
  4. 上記セレクタトランジスタは、上記複数のワード線と接続する側壁ゲートをさらに備えたことを特徴とする請求項３に記載のメモリアレイ。
  5. 上記ＭＢＬは、上記セレクタ領域で折れ曲がり、それにより上記セレクタトランジスタと交差することを特徴とする請求項１に記載のメモリアレイ。
  6. 上記ＭＢＬと上記セレクタトランジスタとの交差部において、上記ＭＢＬ上にダミーキャパシタ構造をさらに備えたことを特徴とする請求項５に記載のメモリアレイ。
  7. 上記ワード線および上記第１ＳＢＬは、半導体基板の主表面の下方に配置されることを特徴とする請求項１に記載のメモリアレイ。
  8. 上記ＭＢＬは、半導体基板の主表面の上方に配置されることを特徴とする請求項１に記載のメモリアレイ。
  9. 上記第１ＳＢＬの一方の端部に配置される第２セレクタ領域をさらに備えたことを特徴とする請求項１に記載のメモリアレイ。
  10. 上記第１ＳＢＬの他方の端部に配置される第３セレクタ領域をさらに備えたことを特徴とする請求項９に記載のメモリアレイ。
  11. 第４セレクタ領域を介して上記ＭＢＬと接続する第２ＳＢＬをさらに備えたことを特徴とする請求項１に記載のメモリアレイ。
  12. 上記ＭＢＬは、上記メモリセルのキャパシタ構造の下方に位置することを特徴とする請求項１に記載のメモリアレイ。
  13. 上記ＭＢＬは、上記メモリセルのキャパシタ構造の上方に位置することを特徴とする請求項１に記載のメモリアレイ。
  14. 第１方向に沿って伸長する複数のワード線と、
    上記第１方向と実質的に直交する第２方向に沿って伸長するサブビット線（ＳＢＬ）と接続する複数のメモリセルと、
    実質的に上記ＳＢＬの一方の端部に配置され、上記ＳＢＬと接続する第１セレクタ領域と、
    実質的に上記ＳＢＬの他方の端部に配置され、上記ＳＢＬと接続する第２セレクタ領域と、
    上記第２方向に沿って伸長し、上記第１セレクタ領域および上記第２セレクタ領域を介して上記ＳＢＬと接続するメインビット線（ＭＢＬ）と、を備えたことを特徴とするメモリアレイ。
  15. 第１方向に沿って伸長する複数のワード線と、
    上記第１方向と実質的に直交する第２方向に沿って伸長する第１サブビット線（ＳＢＬ）と接続する複数のメモリセルと、
    上記第１ＳＢＬと並列かつ互い違いに配置される第２ＳＢＬと、
    実質的に上記第１ＳＢＬの一方の端部に配置され、上記第１ＳＢＬと接続する第１セレクタ領域と、
    実質的に上記第１ＳＢＬの他方の端部に配置され、上記第２ＳＢＬと接続する第２セレクタ領域と、
    上記第２方向に沿って伸長し、上記第１セレクタ領域を介して上記第１ＳＢＬと接続する第１メインビット線（ＭＢＬ）と、
    上記第２方向に沿って伸長し、上記第２セレクタ領域を介して上記第２ＳＢＬと接続する第１メインビット線（ＭＢＬ）と、を備えたことを特徴とするメモリアレイ。
  16. 第１方向に沿って伸長する複数のワード線と、
    上記第１方向と実質的に直交する第２方向に沿って伸長するサブビット線（ＳＢＬ）と接続する複数のメモリセルと、
    実質的に上記ＳＢＬの一方の端部に配置され、上記ＳＢＬと接続するセレクタ領域と、
    上記第２方向に沿って伸長し、上記セレクタ領域を介して上記ＳＢＬと接続するメインビット線（ＭＢＬ）と、を備えたことを特徴とするメモリアレイ。
  17. 第１方向に沿って伸長する複数のワード線と、
    上記第１方向と実質的に直交する第２方向に沿って伸長する第１サブビット線（ＳＢＬ）と接続する複数のメモリセルと、
    上記複数のメモリセルを２つのサブグループに分割し、上記第１ＳＢＬと接続する少なくとも１つのセレクタトランジスタを含むセレクタ領域と、
    上記第１ＳＢＬと並列かつ互い違いに配置される第２ＳＢＬと、
    上記第２方向に沿って伸長し、上記セレクタトランジスタと接続するメインビット線（ＭＢＬ）と、を備えたことを特徴とするメモリアレイ。
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