KR20130111136A - 계층적 비트 라인 구조를 가지는 메모리 어레이 - Google Patents

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KR20130111136A
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Abstract

메모리 어레이는 제1 방향을 따라 연장되는 복수 개의 워드 라인(word line); 제1 방향에 실질적으로 직교하는(orthogonal) 제2 방향을 따라 연장되는 제1 서브 비트 라인(sub-bit line, SBL)에 연결된 복수 개의 메모리 셀; 제1 SBL의 실질적으로 중간에 배치되어 복수 개의 메모리 셀을 두 개의 서브 그룹으로 나누고, 제1 SBL에 연결된 하나 이상의 셀렉터 트랜지스터를 포함하는 제1 셀렉터(selector) 영역; 및 제2 방향을 따라 연장되고 셀렉터 트랜지스터에 연결된 메인 비트 라인(main bit line, MBL)을 포함하는 메모리 어레이를 포함한다.

Description

계층적 비트 라인 구조를 가지는 메모리 어레이{MEMORY ARRAY WITH HIERARCHICAL BIT LINE STRUCTURE}
본 발명은 일반적으로 반도체 디바이스 분야에 관한 것이다. 특히, 본 발명은 계층적 비트 라인(hierarchical bit line) 구조를 가지는 메모리 셀 어레이에 관한 것이다.
계층적 비트 라인(hierarchical bit line) 아키텍처는 고속 동작을 달성하기 위하여 적용되어 왔다. 예를 들면, Hsu 등의 미국 특허 제6,456,521호는 마스터(master) 및 로컬(local) 비트 라인을 포함하는 DRAM 어레이를 가지는 계층적 비트 라인 DRAM 아키텍처 시스템을 개시하며, 여기서 각각의 마스터 비트 라인은 두 개의 로컬 비트 라인을 연결한다.
미국 특허 제6,084,816호는 홀수 개의 서브 어레이로 나누어진 메모리 셀 어레이를 개시한다. 미국 특허 제6,084,816호는 또한 셀 트랜지스터의 게이트를 형성하는 하부 워드 라인(word line)과 평행하게 배열된 낮은 비저항을 가지는 상부 워드 라인을 포함하는 워드 라인을 개시한다.
본 발명은 계층적 비트 라인 구조를 가지는 메모리 어레이를 제공하는 것이다.
일 실시예에 따라, 본 발명은 제1 방향을 따라 연장되는 복수 개의 워드 라인(word line); 제1 방향에 실질적으로 직교하는(orthogonal) 제2 방향을 따라 연장되는 제1 서브 비트 라인(sub-bit line, SBL)에 연결된 복수 개의 메모리 셀; 제1 SBL의 실질적으로 중간에 배치되어 복수 개의 메모리 셀을 두 개의 서브 그룹으로 나누고, 제1 SBL에 연결된 하나 이상의 셀렉터 트랜지스터를 포함하는 제1 셀렉터(selector) 영역; 및 제2 방향을 따라 연장되고 셀렉터 트랜지스터에 연결된 메인 비트 라인(main bit line, MBL)을 포함하는 메모리 어레이를 제공한다.
다른 실시예에 따라, 본 발명은 제1 방향을 따라 연장되는 복수 개의 워드 라인; 제1 방향에 실질적으로 직교하는 제2 방향을 따라 연장되는 제1 서브 비트 라인(SBL)에 연결된 복수 개의 메모리 셀; SBL의 실질적으로 한 말단부에 배치되고 SBL에 연결된 제1 셀렉터 영역; SBL의 실질적으로 다른 말단부에 배치되고 SBL에 연결된 제2 셀렉터 영역; 및 제2 방향을 따라 연장되고 제1 셀렉터 영역 및 제2 셀렉터 영역을 통하여 SBL에 연결된 메인 비트 라인(MBL)을 포함하는 메모리 어레이를 제공한다.
또 다른 실시예에 따라, 본 발명은 제1 방향을 따라 연장되는 복수 개의 워드 라인; 제1 방향에 실질적으로 직교하는 제2 방향을 따라 연장되는 제1 서브 비트 라인(SBL)에 연결된 복수 개의 메모리 셀; 엇갈리는 방식(staggered manner)으로 제1 SBL과 병치된(juxraposed) 제2 SBL; 제1 SBL의 실질적으로 한 말단부에 배치되고 제1 SBL에 연결된 제1 셀렉터 영역; 제1 SBL의 실질적으로 다른 말단부에 배치되고 제2 SBL에 연결된 제2 셀렉터 영역; 제2 방향을 따라 연장되고 제1 셀렉터 영역을 통하여 제1 SBL에 연결된 제1 메인 비트 라인(MBL); 및 제2 방향을 따라 연장되고 제2 셀렉터 영역을 통하여 제2 SBL에 연결된 제2 MBL을 포함하는 메모리 어레이를 제공한다.
다양한 그림 및 도면으로 설명된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후에, 본 발명의 이러한 목적 및 다른 목적은 의심할 여지없이 해당 기술 분야의 당업자에게 분명해질 것이다.
본 발명에 따라, 대칭적인 셀렉터 구성을 제공함으로써, 비트 라인 저항이 감소될 수 있고, 각각의 SBL 섹션의 라인 단부(line end)에서의 신호 마진(signal margin)이 향상될 수 있다. 또한, 엇갈리는 SBL 구성은 인접한 SBL 섹션 사이에서 통상적으로 발생하는 커플링 효과(coupling effect)를 완화시킨다.
첨부된 도면은 실시예에 대한 추가적인 이해를 제공하기 위하여 포함되어 있으며, 본 명세서에 통합되어 본 명세서의 일부를 구성한다. 도면은 몇몇의 실시예를 도시하며, 설명과 함께, 그것들의 원리에 대한 설명을 제공한다.
도 1은 본 발명의 일 실시예에 따른 메모리 어레이의 개략적이고 부분적인 상면도이다.
도 2a 및 도 2b는 I-I'선 및 II-II'선 각각을 따른 개략적인 단면도이다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 MBL, SBL 및 셀렉터(selector) 영역의 레이아웃을 나타내는 개략도이다.
도 4는 다른 실시예에 따른 SBL 섹션 및 셀렉터 영역에 대한 다른 레이아웃을 나타낸다.
도 5는 또 다른 실시예에 따른 SBL 섹션 및 셀렉터 영역에 대한 레이아웃을 나타낸다.
도 6은 본 발명에 따른 메모리 어레이의 다른 실시예를 나타낸다.
모든 그림은 개략적으로 도시되었음을 유의하여야 한다. 도면에서의 명확성과 편의성을 위하여 일부 도면의 상대적인 크기 및 비율은 그 크기가 과장되거나 축소되어서 도시되었다. 수정되어 상이한 실시예에 대응하거나 유사한 특징을 참조하기 위하여 일반적으로 동일한 참조 부호가 사용된다.
다음의 상세한 설명에서는, 이 문서의 일부를 구성하고, 실시예가 실시될 수 있는 구체적인 예들을 설명하기 위하여 도시된, 첨부된 도면을 참조한다. 이러한 실시예들은 해당 분야의 당업자가 그것들을 실시할 수 있도록 충분히 자세하게 설명되며, 다른 실시예들이 활용될 수 있고, 설명된 실시예를 벗어나지 않고 논리적이고 전기적인 변경이 이루어질 수 있음이 이해될 것이다. 따라서, 다음의 상세한 설명은 한정하기 위한 것이 아니며, 포함된 실시예들은 첨부된 청구 범위에 의해 규정된다.
트랜지스터 및 집적 회로의 제조에 관하여, "주 표면(major surface)"이라는 용어는 복수 개의 트랜지스터가 제조되는 반도체 층의 표면을 뜻한다. 여기서 사용된 바와 같이, "수직(vertical)"이라는 용어는 주 표면에 대하여 실질적으로 직교하는(orthogonal) 것을 뜻한다. 통상적으로, 주 표면은 전계 효과 트랜지스터(field-effect transistor) 디바이스가 제조된 단결정 실리콘 층의 <100>면(plane)을 따라 있다.
도 1은 일 실시예에 따른 메모리 디바이스의 메모리 어레이(10) 일부의 레이아웃을 나타낸다. 메모리 어레이(10)는 제1 방향, 예컨대, 레퍼런스 y축을 따라 대체로 평행하게 연장되는 복수 개의 워드 라인(word line)을 포함한다. 단순함을 위하여, 메모리 어레이(10)의 워드 라인의 일부(예컨대, WLL1, WLS1, WLS2, WLR1, WLR2, WLR3 및 WLR4)만이 도 1에 나타나 있다. 워드 라인은 셀렉터(selector) 영역(20)에 의하여 두 개의 서브 그룹으로 나누어질 수 있다. 하나 이상의 셀렉터 트랜지스터가 셀렉터 영역(20) 내에 제공된다. 두 개의 셀렉터 트랜지스터(예컨대, STL 및 STR)가 도시되어 있지만, 셀렉터 영역(20)에서 단일한 하나의 셀렉터 트랜지스터 또는 세 개 이상의 트랜지스터를 사용할 수 있음이 이해될 것이다. 도 1에서, 셀렉터 트랜지스터 STR의 우측 상의 워드 라인(예컨대, WLR1, WLR2, WLR3 및 WLR4)은 하나의 서브 그룹으로 배열될 수 있고, 셀렉터 트랜지스터 STL의 좌측 상의 워드 라인(예컨대, WLL1)은 다른 서브 그룹으로 배열될 수 있다. 워드 라인 WLS1 및 WLS2는 셀렉터 트랜지스터 STL 및 STR을 각각 제어한다.
메모리 어레이(10)는 복수 개의 메모리 셀 MC(예컨대, MCL11, MCR11, MCR12, MCR13 및 MCR14) 및 복수 개의 서브 디지트 라인(sub-digit line)(또는 서브 비트 라인(sub-bit line), 또는 세그먼티드 디지트 라인(segmented digit line)으로 불림) SBL(점선 테두리 210으로 지시됨)을 더 포함한다. 각각의 메모리 셀은 4F2의 셀 크기를 가질 수 있다. 서브 디지트 라인(예컨대, SBL1~SBL7)은 제2 방향, 예컨대, 레퍼런스 x축을 따라 대체로 평행하게 연장된다. 각각의 메모리 셀은 트랜지스터에 의하여 서브 디지트 라인(또는 서브 비트 라인) SBL 중 하나에 접속된 캐패시터(capacitor)를 포함한다. 동일한 열의 메모리 셀의 트랜지스터는 대응하는 워드 라인 WL에 의하여 활성화될 수 있다. 이와 유사하게, 동일한 행의 메모리 셀은 셀렉터 영역(20)에 의하여 두 개의 서브 그룹으로 나누어질 수 있다. 도 1에서, 예를 들면, 셀렉터 영역(20)의 우측 상의 메모리 셀(예컨대, MCR11, MCR12, MCR13 및 MCR14)은 하나의 서브 그룹으로 배열되어 있고, 셀렉터 영역(20)의 좌측 상의 메모리 셀(예컨대, MCL11)은 다른 서브 그룹으로 배열되어 있다. 본 실시예에 따르면, 각각의 서브 그룹의 메모리 셀의 개수는 50에서 150 사이의 범위를 가질 수 있고, 예를 들면, 각각의 서브 디지트 라인(예컨대, SBL1~SBL7)은, 셀렉터 영역(20)을 통하여, 더 구체적으로, 셀렉터 트랜지스터 STL 및 STR을통하여, 대응하는 메인 비트 라인(main bit line)(또는 메인 디지트 라인(main digit line)) MBL에 연결된다. 예를 들면, 도 1에서 서브 디지트 라인 SBL1은 메인 비트 라인 MBL1에 연결되어 있고, 서브 디지트 라인 SBL2는 메인 비트 라인 MBL2에 연결되는 식이다. 본 실시예에 따르면, 각각의 서브 디지트 라인은 셀렉터 영역(20) 내에서 연속된다.
도 1을 계속 참조하면, 각 메인 비트 라인 MBL은 제2 방향, 즉, 레퍼런스 x축을 따라 서브 디지트 라인 SBL과 평행하게 놓여 있고, 반복되는 패턴으로 아래쪽으로 돌출한다(protrude). 두 개의 서브 비트 라인 사이에 실질적으로 연장되는, 이 연속적인 메인 비트 라인은 반복되는 하향 조그(downward jog)를 가진다. 각 메인 비트 라인 MBL은, 예를 들어, 레퍼런스 x축에 대하여 약 45°의 각도로 셀렉터 영역(20)에서 아래쪽으로 구부러져서, 각 메인 비트 라인은 셀렉터 트랜지스터 STL 및 STR과 교차한다. 본 발명의 실시예에 따르면, 셀렉터 트랜지스터 STL 및 STR은 반도체 기판(도시되지 않음)의 주 표면에 제조된 종형 트랜지스터이다. 각 셀렉터 트랜지스터는, 대응하는 메인 비트 라인에 전기적으로 연결된 드레인 영역 및 대응하는 서브 디지트 라인에 전기적으로 연결된 소스 영역을 가진다. 수직 채널(vertical channel)(도시되지 않음)은 드레인 영역 및 소스 영역 사이에 형성된다. 본 실시예에 따르면, 메인 비트 라인은 반도체 기판의 주 표면 위쪽에 배치되고, 서브 디지트 라인은 반도체 기판의 주 표면 아래쪽에 배치되거나 매립된다.
도 2a 및 도 2b를 동시에 참조하자. 도 2a 및 도 2b는 도 1에서의 I-I'선 및 II-II'선 각각을 따른 개략적인 단면도이다. 도 2a 및 도 2b에 나타난 바와 같이, 반도체 기판(100)이 제공된다. 반도체 기판(100)은 주 표면(100a)을 가진다. 복수 개의 수직 채널 트랜지스터(40a, 40b)는 주 표면(100a) 아래쪽의 반도체 기판(100)에 형성되어 있다. 본 실시예에 따르면, 수직 채널 트랜지스터(40a, 40b)는 분리 구조체(150, 160)에 의하여 서로 분리되어 있는 각각의 실리콘 기둥(silicon pillar)(410)에 제조되며, 상기 수직 채널 트랜지스터(40a)는 셀렉터 영역(20) 내에 배치되어, 앞서 설명된 바와 같이 셀렉터 트랜지스터로서의 기능을 한다. 셀렉터 영역(20) 외부에 배치된, 수직 채널 트랜지스터(40b)는 각 메모리 셀의 액티브 스위칭부(active switching component)로서 기능한다. 수직 채널 트랜지스터(40a, 40b)는 동일한 구조를 가질 수 있고, (도 1의 각각의 워드 라인에 연결된) 측벽 게이트(402), 각 실리콘 기둥(410)의 하부에 있는 소스 영역(404), 각 실리콘 기둥(410)의 상부에 있는 드레인 영역(406)를 포함할 수 있다. 앞서 언급된 바와 같이, 수직 채널 트랜지스터(40a)의 드레인 영역(406)은 메인 비트 라인(310)에 전기적으로 연결되어 있고, 수직 채널 트랜지스터(40a)의 소스 영역(404)은 서브 디지트 라인(210)에 전기적으로 연결되어 있다. 캐패시터 구조체(60b)는 각각의 수직 채널 트랜지스터(40b)에 배치되어 있고, 콘택(contact)(50)을 통하여 각각의 수직 채널 트랜지스터(40b)의 드레인 영역(406)에 전기적으로 연결되어 있다. 더미 캐패시터(dummy capacitor) 구조체(60a)는 수직 채널 트랜지스터(40a) 위에 형성될 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 MBL, SBL(단순함을 위하여 4 개의 SBL 섹션만 도시되었고 워드 라인은 생략되었음) 및 셀렉터 영역(20)의 다른 레이아웃을 나타내는 개략도이다. MBL은 대응하는 센스 증폭기(sense amplifier, SA)에 연결될 수 있다. 도 3a에서, 셀렉터 영역(20)은 각각의 SBL 섹션의 중간에 실질적으로 배치되어 있다. 앞서 언급된 바와 같이, 하나 이상의 셀렉터 트랜지스터가 셀렉터 영역(20)에 제공되고, 50-150개의 메모리 셀은 셀렉터 영역(20)의 어느 한쪽의 SBL 섹션에 연결될 수 있다. 셀렉터 트랜지스터의 상세한 구조는 도 2a 및 도 2b에 설명되어 있다. 도 3b에서, 양단에서 SBL 섹션 각각과 연결되도록 두 개의 셀렉터 영역(20)이 제공된다. 도 3c에서, 양단뿐 아니라 중간 부분에서도 SBL 섹션 각각과 연결되도록 세 개의 셀렉터 영역(20)이 제공된다. 그러한 대칭적인 셀렉터 구성을 제공함으로써, 비트 라인 저항이 감소될 수 있고, 각각의 SBL 섹션의 라인 단부(line end)에서의 신호 마진(signal margin)이 향상될 수 있다.
도 4는 다른 실시예에 따른 SBL 섹션 및 셀렉터 영역(20)에 대한 다른 레이아웃을 나타낸다. 단순함을 위하여, 메인 비트 라인, 각 SBL 섹션을 따라 배열된 메모리 셀, 및 메모리 셀에 연결된 워드 라인은 도면에 도시되지 않았다. 도 4에 나타난 바와 같이, SBL 섹션은 엇갈리는 방식(staggered manner)으로 배열되어 있고, 각각의 SBL 섹션의 일단에 배치된, 대응하는 셀렉터 영역(20)에 교대로 연결되어 있다. 도 4에서 명시된 바와 같이, 엇갈리는 SBL 구성은 인접한 SBL 섹션 사이에서 통상적으로 발생하는 커플링 효과(coupling effect)를 완화시킨다.
도 5는 또 다른 실시예에 따른 SBL 섹션 및 셀렉터 영역(20)에 대한 레이아웃을 나타낸다. 단순함을 위하여, 메인 비트 라인, 각 SBL 섹션을 따라 배열된 메모리 셀, 및 메모리 셀에 연결된 워드 라인은 도면에 도시되지 않았다. 도 5에 나타난 바와 같이, SBL 섹션은 엇갈리는 방식으로 배열되어 있다. 셀렉터 영역(20)은 실질적으로 각 SBL의 중간에 배치되어 있다.
도 6은 본 발명에 따른 메모리 어레이의 다른 실시예를 나타내며, 동일한 숫자는 동일한 층, 영역 또는 요소를 표시한다. 도 6에 나타난 바와 같이, 메인 비트 라인(310)은 캐패시터 구조체(60) 위에 가로놓여지고, 하나 이상의 유전체 필름(610)에 의하여 캐패시터 구조체(60)로부터 절연되어 있다. 메인 비트 라인(310)은 셀렉터 콘택(660)을 통하여 수직 채널 트랜지스터(40a)에 전기적으로 연결되어 있다.
해당 분야의 당업자는 발명의 교시를 유지하면서 디바이스 및 방법에 대하여 수많은 수정 및 대체가 이루어질 수 있음을 쉽게 알 것이다. 따라서, 상기 개시는 첨부된 청구 범위의 경계에 의하여만 제한 해석되어야 한다.
10: 메모리 어레이
100: 반도체 기판
100a: 주 표면
150, 160: 분리 구조체
20: 셀렉터 영역
210: 서브 디지트 라인
310: 메인 비트 라인
40a, 40b: 수직 채널 트랜지스터
402: 측벽 게이트
404: 소스 영역
406: 드레인 영역
50: 콘택
60a, 60b: 캐패시터 구조체
610: 유전체 필름
660: 셀렉터 콘택

Claims (17)

  1. 제1 방향을 따라 연장되는 복수 개의 워드 라인(word line);
    상기 제1 방향에 실질적으로 직교하는(orthogonal) 제2 방향을 따라 연장되는 제1 서브 비트 라인(sub-bit line, SBL)에 연결된 복수 개의 메모리 셀;
    상기 제1 SBL의 실질적으로 중간에 배치되어 상기 복수 개의 메모리 셀을 두 개의 서브 그룹으로 나누고, 상기 제1 SBL에 연결된 하나 이상의 셀렉터 트랜지스터를 포함하는 제1 셀렉터(selector) 영역; 및
    상기 제2 방향을 따라 연장되고 상기 셀렉터 트랜지스터에 연결된 메인 비트 라인(main bit line, MBL)
    을 포함하는
    메모리 어레이.
  2. 제1항에 있어서,
    상기 셀렉터 트랜지스터는 수직 채널(vertical-channel) 셀렉터 트랜지스터인,
    메모리 어레이.
  3. 제1항에 있어서,
    상기 제1 SBL은 상기 셀렉터 트랜지스터의 소스 영역에 연결되고, 상기 MBL은 상기 셀렉터 트랜지스터의 드레인 영역에 연결된,
    메모리 어레이.
  4. 제3항에 있어서,
    상기 셀렉터 트랜지스터는 상기 복수 개의 워드 라인 중 하나에 연결된 측벽 게이트를 더 포함하는,
    메모리 어레이.
  5. 제1항에 있어서,
    상기 MBL은 상기 셀렉터 영역에서 구부러져서 상기 셀렉터 트랜지스터와 교차하는,
    메모리 어레이.
  6. 제5항에 있어서,
    상기 교차하는 곳에서의 MBL 상에 더미 캐패시터(dummy capacitor) 구조체를 더 포함하는
    메모리 어레이.
  7. 제1항에 있어서,
    상기 워드 라인 및 상기 제1 SBL은 반도체 기판의 주 표면(major surface) 아래쪽에 배치된,
    메모리 어레이.
  8. 제7항에 있어서,
    상기 MBL은 상기 반도체 기판의 주 표면 위쪽에 배치된,
    메모리 어레이.
  9. 제1항에 있어서,
    상기 제1 SBL의 한 말단부(distal end)에 배치된 제2 셀렉터 영역을 더 포함하는
    메모리 어레이.
  10. 제9항에 있어서,
    상기 제1 SBL의 다른 말단부에 배치된 제3 셀렉터 영역을 더 포함하는
    메모리 어레이.
  11. 제1항에 있어서,
    제4 셀렉터 영역을 통하여 상기 MBL에 연결된 제2 SBL을 더 포함하는
    메모리 어레이.
  12. 제1항에 있어서,
    상기 MBL은 상기 메모리 셀의 캐패시터 구조체 아래쪽에 위치한,
    메모리 어레이.
  13. 제1항에 있어서,
    상기 MBL은 상기 메모리 셀의 캐패시터 구조체 위쪽에 위치한,
    메모리 어레이.
  14. 제1 방향을 따라 연장되는 복수 개의 워드 라인;
    상기 제1 방향에 실질적으로 직교하는 제2 방향을 따라 연장되는 제1 서브 비트 라인(SBL)에 연결된 복수 개의 메모리 셀;
    상기 SBL의 실질적으로 한 말단부에 배치되고 상기 SBL에 연결된 제1 셀렉터 영역;
    상기 SBL의 실질적으로 다른 말단부에 배치되고 상기 SBL에 연결된 제2 셀렉터 영역; 및
    상기 제2 방향을 따라 연장되고 상기 제1 셀렉터 영역 및 상기 제2 셀렉터 영역을 통하여 상기 SBL에 연결된 메인 비트 라인(MBL)
    을 포함하는
    메모리 어레이.
  15. 제1 방향을 따라 연장되는 복수 개의 워드 라인;
    상기 제1 방향에 실질적으로 직교하는 제2 방향을 따라 연장되는 제1 서브 비트 라인(SBL)에 연결된 복수 개의 메모리 셀;
    엇갈리는 방식(staggered manner)으로 상기 제1 SBL과 병치된(juxraposed) 제2 SBL;
    상기 제1 SBL의 실질적으로 한 말단부에 배치되고 상기 제1 SBL에 연결된 제1 셀렉터 영역;
    상기 제1 SBL의 실질적으로 다른 말단부에 배치되고 상기 제2 SBL에 연결된 제2 셀렉터 영역;
    상기 제2 방향을 따라 연장되고 상기 제1 셀렉터 영역을 통하여 상기 제1 SBL에 연결된 제1 메인 비트 라인(MBL); 및
    상기 제2 방향을 따라 연장되고 상기 제2 셀렉터 영역을 통하여 상기 제2 SBL에 연결된 제2 MBL
    을 포함하는
    메모리 어레이.
  16. 제1 방향을 따라 연장되는 복수 개의 워드 라인;
    상기 제1 방향에 실질적으로 직교하는 제2 방향을 따라 연장되는 제1 서브 비트 라인(SBL)에 연결된 복수 개의 메모리 셀;
    상기 SBL의 실질적으로 한 말단부에 실질적으로 배치되고 상기 SBL에 연결된 셀렉터 영역; 및
    상기 제2 방향을 따라 연장되고 상기 셀렉터 영역을 통하여 상기 SBL에 연결된 메인 비트 라인(MBL)
    을 포함하는
    메모리 어레이.
  17. 제1 방향을 따라 연장되는 복수 개의 워드 라인;
    상기 제1 방향에 실질적으로 직교하는 제2 방향을 따라 연장되는 제1 서브 비트 라인(SBL)에 연결된 복수 개의 메모리 셀;
    상기 복수 개의 메모리 셀을 두 개의 서브 그룹으로 나누고, 상기 제1 SBL에 연결된 하나 이상의 셀렉터 트랜지스터를 포함하는 셀렉터 영역;
    엇갈리는 방식으로 상기 제1 SBL과 병치된 제2 SBL; 및
    상기 제2 방향을 따라 연장되고 상기 셀렉터 트랜지스터에 연결된 메인 비트 라인(MBL)
    을 포함하는
    메모리 어레이.
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