TWI483264B - 階層位元線架構之記憶體陣列 - Google Patents

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Description

階層位元線架構之記憶體陣列
本發明係有關於半導體技術領域，特別是有關於一種階層位元線(hierarchical bit line)架構之記憶體陣列。
階層位元線架構於高速操作應用已屬週知，例如，美國專利第6,456,521號披露一種階層位元線架構之DRAM記憶體系統，其DRAM陣列包含主位元線及區域位元線，並使每一主位元線耦合至兩條區域位元線。
另外，美國專利第6,084,816號披露一種記憶胞陣列，其被區分成奇數個子陣列，且其字元線包含有一字元線上部，具有低電阻率，該字元線上部與一字元線下部平行併聯，形成記憶胞電晶體的閘極。
根據本發明之一實施例，本發明提供一種記憶體陣列，包含有複數條字元線，沿著第一方向延伸；複數個記憶胞，耦合至一第一子位元線，該第一子位元線沿著一第二方向延伸，且該第二方向垂直於 該第一方向；一第一選擇區域，位於該第一子位元線之中，而將該複數個記憶胞區隔成兩個子群組，其中該第一選擇區域包含有至少一選擇電晶體，耦合至該第一子位元線；以及一主位元線，沿著該第二方向延伸，並耦合至該選擇電晶體。
根據本發明之另一實施例，本發明提供一種記憶體陣列，包含有複數條字元線，沿著第一方向延伸；複數個記憶胞，耦合至一子位元線，該子位元線沿著一第二方向延伸，且該第二方向垂直於該第一方向；一第一選擇區域，位於該子位元線之一端，耦合至該子位元線；一第二選擇區域，位於該子位元線之另一端，耦合至該子位元線；以及一主位元線，沿著該第二方向延伸，並經由該第一選擇區域與該第二選擇區域耦合至該子位元線。
根據本發明之又另一實施例，本發明提供一種記憶體陣列，包含有複數條字元線，沿著第一方向延伸；複數個記憶胞，耦合至一第一子位元線，該第一子位元線沿著一第二方向延伸，且該第二方向垂直於該第一方向；一第二子位元線，與該第一子位元線錯開並列；一第一選擇區域，位於該第一子位元線之一端，耦合至該第一子位元線；一第二選擇區域，位於該地二子位元線之一端，耦合至該第二子位元線；一第一主位元線，沿著該第二方向延伸，並經由該第一選擇區域耦合至該第一子位元線；以及一第二主位元線，沿著該第二方向延伸，並經由該第二選擇區域耦合至該第二子位元線。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
在下文中，將參照附圖說明本發明實施細節，該些附圖中之內容構成說明書一部份，並以可實行該實施例之特例描述方式繪示。下文實施例已揭露足夠的細節俾使該領域之一般技藝人士得以具以實施。當然，本發明中亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
對於電晶體與積體電路之製造而言，如在一平面製程的場合中，「主表面」一詞係指那些內部或近處製有複數個電晶體的半導體層的表面。如文中所使用的，「垂直」一詞意指與該主表面大體上呈直角。一般而言，該主表面係沿著所製作出之場效電晶體上的單晶矽層之一<100>平面延伸。
第1圖為依據本發明實施例所繪示記憶體裝置中的記憶體陣列10的部分佈局圖。如第1圖所示，記憶體陣列10包含有複數條字元線，例如WLL1 、WLS1 、WLS2 、WLR1 、WLR2 、WLR3 及WLR4 ，均沿著 第一方向或參考座標y軸，平行延伸。為求簡化，圖中僅顯示出記憶體陣列10的部分字元線。根據本發明之實施例，該些字元線係被一選擇區域20區隔成兩個分開的子群組，其中，於選擇區域20內設有至少一選擇電晶體。需注意的是，雖然圖中例示左、右兩行選擇電晶體STL 及STR ，在其它實施例中亦可能採用單行選擇電晶體，或者採用兩行以上的選擇電晶體。圖中，字元線WLR1 、WLR2 、WLR3 、WLR4 係位於選擇電晶體STR 的右側，自成一子群組，而字元線WLL1 (其它未繪示)係位於選擇電晶體STL 的左側，另成一子群組。字元線WLS1 1WLS2 則分別負責控制選擇電晶體STL 及STR 。
記憶體陣列10另包含有複數個記憶胞MC，例如MCL11 、MCR11 、MCR12 、MCR13 及MCR14 等，以及複數個子位元線SBL(子位元線SBL又可稱為「子數位線(sub-digit line)」或「分段數位線(segmented digit line)」)，其位置以虛線210表示。根據本發明之實施例，各個記憶胞其尺寸約為4F2 大小。其中，子位元線，例如SBL1 ~SBL7 ，均沿著第二方向或參考座標x軸，平行延伸。各個記憶胞均包含一電容，經由一電晶體耦合到相對應的子位元線SBL。此外，同一行記憶胞的電晶體可以被相對應的字元線WL啟動。同樣的，在同一列上的記憶胞可以被選擇區域20區隔成兩個子群組。圖中，舉例來說，記憶胞MCR11 、MCR12 、MCR13 、MCR14 係位於選擇區域20的右側，自成一子群組，而記憶胞MCL11 (其它未繪示)係位於選擇區域20的左側，另成一子群組。根據本發明之實施例，各子群組中的記憶胞數量可介於50至150之間。此外，各子位元線，例如SBL1 ~SBL7 ， 係經由選擇區域20耦合至相對應的主位元線MBL(或稱主數位線)，更明確的說，各子位元線係經由選擇電晶體STL 及STR 耦合至相對應的主位元線MBL。圖中，舉例來說，子位元線SBL1 耦合至主位元線MBL1 、子位元線SBL2 耦合至主位元線MBL2 ，以此類推。根據本發明之實施例，各子位元線於選擇區域20內為連續的、不斷開的。
仍參閱第1圖，各主位元線MBL的走向係與子位元線SBL平行，且均沿著第二方向或參考座標x軸，但各主位元線MBL均有一向下凹的再現圖案特徵。這些連續的主位元線MBL，其大致位於兩條相鄰的子位元線之間，均具有再現的下凹部。圖中，舉例來說，各主位元線MBL於進入選擇區域20時向下彎折約45度(相對於參考座標x軸)，使各主位元線MBL可以與選擇電晶體STL 及STR 交會。根據本發明之實施例，選擇電晶體STL 及STR 可以是製作於半導體基底主表面下的垂直通道電晶體，其中各選擇電晶體包含有一汲極區域，電耦合至相對應的主位元線，以及一源極區域，電耦合至相對應的子位元線，在汲極區域與源極區域之間則是一垂直通道。根據本發明之實施例，主位元線係設置在前述半導體基底的主表面之上，而子位元線則是設置或埋置在前述半導體基底的主表面之下。
請同時參閱第2A圖及第2B圖，其分別為第1圖中的記憶體陣列沿著切線I-I’及II-II’所繪示的剖面示意圖。第2A圖及第2B圖中均顯示出半導體基底100，其具有一主表面100a(以虛線表示)。在半導 體基底100的主表面100a之下，形成有複數個垂直通道電晶體40a及40b。根據本發明之實施例，垂直通道電晶體40a及40b係形成在各個矽柱體101中，並以絕緣結構150及160彼此絕緣。其中，垂直通道電晶體40a係設置於選擇區域20內，並作為選擇電晶體，如前所述。垂直通道電晶體40b則設置於選擇區域20之外，作為各記憶胞的主動切換元件。垂直通道電晶體40a及40b有著完全相同的結構，包含有側壁閘極402(經由第1圖中的各字元線串接)、一源極區域404，設於各矽柱體101的下部，以及一汲極區域406，設於各矽柱體101的上部。承前，垂直通道電晶體40a的汲極區域406係電耦合至主位元線310，而其源極區域404係電耦合至子位元線210。在各個垂直通道電晶體40b的正上方設置有一電容結構60b，且經由接觸件50電耦合至各個垂直通道電晶體40b的汲極區域406。此外，在垂直通道電晶體40a的正上方亦可以設置一假電容結構60a。
第3A圖至第3C圖例示不同的主位元線MBL、子位元線SBL及選擇區域20的佈局示意圖，其中，為求精簡，僅繪示出四個子位元線SBL區段，並省略字元線。另外，熟習該項技藝者應能理解主位元線MBL均可以耦合至相對應的感測放大器(SA)電路，其細節不另贅述。在第3A圖中，選擇區域20係設置在各個子位元線SBL的約略中央處。如前所述，在選擇區域20中至少有一選擇電晶體，且在選擇區域20兩側可以各有50至150個記憶胞耦合至子位元線SBL。選擇區域20中的選擇電晶體的詳細構造已描述於第2A圖及 第2B圖中。在第3B圖中，在各個子位元線SBL區段的兩端均耦合一選擇區域20。在第3C圖中，各個子位元線SBL區段耦合三個選擇區域20，分別在兩端及中間處。藉由提供這樣的對稱選擇區域之組態，位元線阻值可以被明顯降低，而各個子位元線SBL的線端訊號餘裕可以明顯改善。
第4圖例示另一種子位元線SBL區段與選擇區域20的佈局。同樣，為求精簡，主位元線、於各子位元線SBL區段上的記憶胞，以及耦合至該些記憶胞的字元線都被省略。如第4圖所示，子位元線SBL區段係以交錯方式在相鄰不同列之間略微錯開排列，且交替間隔的耦合至相對應的選擇區域20，其中選擇區域20係位於子位元線SBL區段兩端。這種交錯式的子位元線SBL組態可以減輕發生在相鄰子位元線SBL區段之間的電耦效應。
第5圖例示又另一種子位元線SBL區段與選擇區域20的佈局。同樣，為求精簡，主位元線、於各子位元線SBL區段上的記憶胞，以及耦合至該些記憶胞的字元線都被省略。如第5圖所示，子位元線SBL區段也是以交錯方式在相鄰不同列之間錯開排列，只是選擇區域20僅設置在各個子位元線SBL區段的中間點位置上。
第6圖為依據本發明另一實施例所繪示的記憶體陣列的剖面結構示意圖，其中仍沿用相同標號來表示相似的區域或元件。如第6圖所示，主位元線310係位於電容結構60的上方，並藉由至少一介電層 610與電容結構60絕緣。主位元線310係藉由選擇接觸件660電連接至垂直通道電晶體40a。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧記憶體陣列
20‧‧‧選擇區域
40a‧‧‧垂直通道電晶體
40b‧‧‧垂直通道電晶體
50‧‧‧接觸件
60a‧‧‧假電容結構
60b‧‧‧電容結構
100‧‧‧半導體基底
100a‧‧‧主表面
101‧‧‧矽柱體
150‧‧‧絕緣結構
160‧‧‧絕緣結構
210‧‧‧子位元線
310‧‧‧主位元線
402‧‧‧側壁閘極
404‧‧‧源極區域
406‧‧‧汲極區域
第1圖為依據本發明實施例所繪示記憶體裝置中的記憶體陣列的部分佈局圖。
第2A圖及第2B圖分別為第1圖中的記憶體陣列沿著切線I-I’及II-II’所繪示的剖面示意圖。
第3A圖至第3C圖例示不同的主位元線MBL、子位元線SBL及選擇區域的佈局示意圖。
第4圖例示另一種子位元線SBL區段與選擇區域的佈局。
第5圖例示又另一種子位元線SBL區段與選擇區域的佈局。
第6圖為依據本發明另一實施例所繪示的記憶體陣列的剖面結構示意圖。
10‧‧‧記憶體陣列
20‧‧‧選擇區域
210‧‧‧子位元線

Claims (13)

  1. 一種記憶體陣列，包含有：複數條字元線，沿著第一方向延伸；複數個記憶胞，耦合至一第一子位元線，該第一子位元線沿著一第二方向延伸，且該第二方向垂直於該第一方向；一第一選擇區域，位於該第一子位元線之中間點，而將該複數個記憶胞區隔成兩個子群組，其中該第一選擇區域包含有至少一選擇電晶體，耦合至該第一子位元線，其中該選擇電晶體為一垂直通道選擇電晶體；一主位元線，沿著該第二方向延伸並耦合至該選擇電晶體，其中該主位元線於該第一選擇區域彎折，藉此與該選擇電晶體相交會；以及一假電容結構，位於該主位元線與該選擇電晶體相交會之點，且該假電容結構位於該主位元線之上。
  2. 如申請專利範圍第1項所述之一種記憶體陣列，其中該第一子位元線係耦合至該選擇電晶體的一源極，而該主位元線係耦合至該選擇電晶體的一汲極。
  3. 如申請專利範圍第2項所述之一種記憶體陣列，其中該選擇電晶體另包含有一側壁閘極，耦合至該複數條字元線的其中之一。
  4. 如申請專利範圍第1項所述之一種記憶體陣列，其中該複數條字元線與該第一子位元線係設於一半導體基材的一主表面下。
  5. 如申請專利範圍第4項所述之一種記憶體陣列，其中該主位元線係設於該半導體基材的該主面之上。
  6. 如申請專利範圍第1項所述之一種記憶體陣列，其中另包含有一第二選擇區域，設於該第一子位元線之一端。
  7. 如申請專利範圍第6項所述之一種記憶體陣列，其中另包含有一第三選擇區域，設置於該第一子位元線之另一端。
  8. 如申請專利範圍第1項所述之一種記憶體陣列，其中另包含有一第二子位元線，經由一第四選擇區域耦合至該主位元線。
  9. 如申請專利範圍第1項所述之一種記憶體陣列，其中該主位元線係位於該複數個記憶胞的電容結構之下方。
  10. 如申請專利範圍第1項所述之一種記憶體陣列，其中該主位元線係位於該複數個記憶胞的電容結構之上方。
  11. 一種記憶體陣列，包含有：複數條字元線，沿著第一方向延伸； 複數個記憶胞，耦合至一子位元線，該子位元線沿著一第二方向延伸，且該第二方向垂直於該第一方向；一第一選擇區域，位於該子位元線之一端，耦合至該子位元線；一第二選擇區域，位於該子位元線之另一端，耦合至該子位元線；以及一主位元線，沿著該第二方向延伸，並經由該第一選擇區域與該第二選擇區域耦合至該子位元線。
  12. 一種記憶體陣列，包含有：複數條字元線，沿著第一方向延伸；複數個記憶胞，耦合至一第一子位元線，該第一子位元線沿著一第二方向延伸，且該第二方向垂直於該第一方向；一第二子位元線，與該第一子位元線錯開並列；一第一選擇區域，位於該第一子位元線之一端，耦合至該第一子位元線；一第二選擇區域，位於該第二子位元線之一端，耦合至該第二子位元線；一第一主位元線，沿著該第二方向延伸，並經由該第一選擇區域耦合至該第一子位元線；以及一第二主位元線，沿著該第二方向延伸，並經由該第二選擇區域耦合至該第二子位元線。
  13. 一種記憶體陣列，包含有： 複數條字元線，沿著第一方向延伸；複數個記憶胞，耦合至一第一子位元線，該第一子位元線沿著一第二方向延伸，且該第二方向垂直於該第一方向；一選擇區域，將該複數個記憶胞區隔成兩個子群組，其中該選擇區域包含有至少一選擇電晶體，耦合至該第一子位元線；一第二子位元線，與該第一子位元線錯開並列；以及一主位元線，沿著該第二方向延伸，並耦合至該選擇電晶體。
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