JP2012089206A - 半導体メモリ - Google Patents
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Abstract
【解決手段】1つの主ビット線に互いに異なるタイミングでオン駆動するセレクタ素子及び当該セレクタ素子のそれぞれに接続された副ビット線を介して当該副ビット線のそれぞれにメモリセルが接続され、当該主ビット線に並置されるとともに固定電位に接続された固定電位線が設けられていること。
【選択図】図2
Description
11a、11b、11c メモリブロック
12 電圧生成回路
13 ロウデコーダ
14 第1カラムデコーダ
15 第2カラムデコーダ
16 マルチプレクサ
17 第3カラムデコーダ
18 アンプ
20 メモリアレイ
21 ドレインセレクタ群
22 ソースセレクタ群
30(1−1)、・・・、30(n(s−1)) メモリセル
MBL1、MBL2、・・・、MBLp 主ビット線
SBL1、SBL2、・・・、SBLs 副ビット線
GL1、GL2、・・・、GLq 接地電位線(固定電位線)
Claims (8)
- 複数のメモリセルと、
前記複数のメモリセルに接続された少なくとも1本のワード線と、
前記ワード線と交差し且つ前記複数のメモリセルに接続された複数の第1副ビット線及び複数の第2副ビット線と、
前記第1副ビット線のそれぞれに一端が接続された複数のセレクタ素子と、
前記セレクタ素子の互いに隣接する2つ毎に設けられ且つこれらの2つのセレクタ素子の他端に共通して接続された少なくとも1本の主ビット線と、
前記主ビット線に並置せしめられるとともに固定電位に接続された少なくとも1本の固定電位線と、
前記第2副ビット線に接続された電圧生成回路と、を有することを特徴とする半導体メモリ。 - 前記複数のセレクタ素子の互いに隣接する2つを異なるタイミングでオン駆動させる駆動回路を更に有することを特徴とする請求項1に記載の半導体メモリ。
- 前記第1副ビット線及び前記第2副ビット線は第1層間絶縁層上に設けられ、
前記主ビット線及び前記固定電位線は前記第1副ビット線及び前記第2副ビット線を覆う第2絶縁層上に設けられ、
前記セレクタ素子の互いに隣接する2つに接続された前記第1副ビット線の一方は、前記第2層間絶縁層を介して前記主ビット線に対向していることを特徴とする請求項1又は2に記載の半導体メモリ。 - 複数のメモリセルのそれぞれに接続された前記第1副ビット線及び第2副ビット線は、前記第2層間絶縁層を介して前記主ビット線に対向していることを特徴とする請求項3に記載の半導体メモリ。
- 前記セレクタ素子の互いに隣接する2つに接続された前記第1副ビット線の他方は、前記第2層間絶縁層を介して前記固定電位線に対向していることを特徴とする請求項3又は4に記載の半導体メモリ。
- 前記主ビット線及び前記固定電位線は、交互に配置されていることを特徴とする請求項2乃至5のいずれか1に記載の半導体メモリ。
- 前記固定電位線は、接地電位に接続されていることを特徴とする請求項2乃至6のいずれか1に記載の半導体メモリ。
- 前記複数のセレクタ素子の互いに隣接する2つの一方に接続された前記メモリセルの設置位置に対する前記主ビット線の設置位置の配置関係は、前記複数のセレクタ素子の互いに隣接する2つの他方に接続された前記メモリセルの設置位置に対する前記固定電位線の設置位置の配置関係と同一であることを特徴とする請求項2乃至7のいずれか1に記載の半導体メモリ。
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