JP2009260961A

JP2009260961A - シリアライザー

Info

Publication number: JP2009260961A
Application number: JP2009091796A
Authority: JP
Inventors: Muralikumar A Padaparambil; エーパダパランビルムラリクマール
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2008-04-14
Filing date: 2009-04-06
Publication date: 2009-11-05
Also published as: US20090259781A1; US7864084B2

Abstract

【課題】シリアル通信ネットワークのデータ率がより高くなっても低電力で充分な質の直
列化方法を提供すること。
【解決手段】ｍビット幅の並列データをｎビット幅の並列データに変換するよう構成され
る第１ステージで、第１ステージはタイミング信号に応答してｍビット幅の並列データを
記憶するよう構成される記憶装置およびタイミング信号の周波数逓倍化派生信号に応答し
てｎビット幅の並列データを出力するよう構成される第１マルチプレクサーおよびタイミ
ング信号の、周波数逓倍化派生信号のｎ個の位相シフトされた版の連続遷移において直列
データに変換するよう構成される電流モード論理（ＣＭＬ）マルチプレクサーステージを
含む。
【選択図】図１

Description

本発明は例えばシリアル通信に関する。より具体的には、本発明の実施形態は、例えば
、並列データを直列データに変換する方法、回路、構成、および／またはシステムに関わ
る。

シリアライザーまたはパラレルシリアル変換器はシリアル通信においてパラレルデータ
ストリームをシリアルデータストリームに変換するために用いられる（特許文献１参照）
。シリアライザーはこのような通信ネットワークの伝送において重要な構成要素であり、
一般的に、低速パラレルデータ信号を高速シリアルデータに変換する。このように、シリ
アル通信システム（例、８ｂ／１０ｂ）において、符号化パラレルデータがシリアルデー
タストリームに直列化され伝送される。通常このようなシステムにおいて、符号化データ
は１０ビットのパラレルデータワードであるため、ツリーに基づくシリアライザー構成を
用いることができない。

図６（ａ）は従来のツリーに基づくシリアライザー構成１００を示し、図６（ｂ）は従
来のクロック分周法１５０を示す。この方法では、最終段のフリップフロップ（ＦＦ）１
０８がクロック周波数（例、シリアル出力データ転送速度）で動作する。フリップフロッ
プ（ＦＦ）１０８より前段に位置するステージはクロック周波数の半分（例、クロック信
号Ｃｄｉｖ２）で動作する。フリップフロップ（ＦＦ）１０８より前段に位置するステー
ジは、例えば、マルチプレクサー（Ｍｕｘ）１０６への入力を有するフリップフロップ（
ＦＦ）１０４およびフリップフロップ（ＦＦ）１１２である。マルチプレクサー（Ｍｕｘ
）１０２およびマルチプレクサー（Ｍｕｘ）１１０を含む最初のステージはクロック周波
数の４分の１（例、クロック信号Ｃｄｉｖ４）で動作する。

図６（ｂ）に示すように、クロック信号Ｃｄｉｖ２は２分割の分割回路１５２で提供で
き、クロック信号Ｃｄｉｖ４は２分割の分割回路１５４で提供できる。このようなツリー
に基づく構成は２^xビットでｘ≧１のパラレルデータを受信する場合のみに適用可能であ
るという欠点を有する。従って、１０ビットのパラレルデータワードを受信するシリアル
通信に用いられるシリアライザーはこのようなツリーに基づく仕組みを直接用いることが
できない。

図７（ａ）は従来の低速シリアライザー部分２００を示し、図７（ｂ）は混成シリアラ
イザー構成の方法におけるクロック分割器部分２５０を示す。最後の４対１のシリアライ
ザーステージ（例、並列データワードＤ１［３：０］のシリアル化）はツリーに基づく構
成（図６（ａ）に示す）を用いて実施することができる。ツリーに基づく構成（図６（ａ
）に示す）は２^xパラレルデータビットでのみ用いることができるので、特定用途（例、
１０ビットの並列データ）の場合シリアライザーは２つの部分に分割することができる。
このような部分の１つは低速部分（例、低速シリアライザー部分２００）であり、他の部
分は高速部分（例、ツリーに基づく）である。このような方法において、低速部分は通常
比較的簡単なフルスイング論理を用いて実施される一方、高速部分は他の高速回路（例、
差分論理）を利用し、電力および性能に基づいて設計上のトレードオフを行なうことがで
きる。

図７（ａ）において、１０ビットのパラレルデータ（例、データＤａｔａｉｎ［９：０
］）が並列フリップフロップＦＦ［９：０］２０４と並列フリップフロップＦＦ［９：０
］２０２で形成される２０ビットレジスターにロードされる。４ビットブロックでフリッ
プフロップＦＦ［３：０］２０８に登録されるデータは２０対４のマルチプレクサー（Ｍ
ｕｘ）２０６を通して２０ビットレジスターから選択され、上述のように４対１のツリー
に基づくシリアライザーに送り込まれる。さらに２０対４のマルチプレクサー２０６はマ
ルチプレクサー選択信号Ｓｅｌ［４：０］を用いて２０ビットレジスターから４ビットブ
ロックを選択する。

図７（ｂ）において、２分割の分割器２５２を用いて入力クロックからクロック信号Ｃ
ｄｉｖ２を形成することができる（例、ツリーに基づく部分に対し）。２分割の分割器２
５４を用いてクロック信号Ｃｄｉｖ２からクロック信号Ｃｄｉｖ４（例、フリップフロッ
プＦＦ［３：０］２０８用）を形成することができる。また、５分割の分割器２５６はク
ロック信号Ｃｄｉｖ１０，Ｃｄｉｖ２０（並列フリップフロップＦＦ［９：０］２０２，
２０４用）を提供することができ、マルチプレクサー選択信号Ｓｅｌ［４：０］を送る。
図８は図７（ａ）、図７（ｂ）の混成シリアライザーの動作に対応するタイミング波形を
示す。

米国特許第６４１７７９０号明細書

シリアライザー回路はデータ転送速度または「データ率」で動作し、従ってシリアル通
信ネットワークにおいて相当量の電力を消費し得る。加えて、シリアル通信ネットワーク
のデータ率がより高くなると（例、マルチギガヘルズの程度）、従来のシリアライザー構
成は低電力で充分なシリアル化の質を提供できる可能性がある。

本発明のシリアライザーは、ｍビット幅のパラレルデータをｎビット幅のパラレルデー
タに変換する第１のステージ（ｎは２以上の整数で、ｍはｎより大きい整数）と、前記ｎ
ビット幅のパラレルデータをシリアルデータに変換する第２のマルチプレクサーと、を含
み、前記第１のステージは、第１のタイミング信号に応答して前記ｍビット幅のパラレル
データを記憶する第１の記憶装置と、前記第１の記憶装置の出力に基づいて前記ｎビット
幅のパラレルデータを生成する第１のマルチプレクサーと、前記第１のタイミング信号の
整数倍の周波数を有する第２のタイミング信号に応答して、前記ｎビット幅のパラレルデ
ータを出力する第２の記憶装置と、を含み、前記第２のマルチプレクサーは、前記第２の
タイミング信号を（３６０°／ｎ）×ｉ（ｉは、−ｎ＜ｉ＜ｎを満たす整数）位相シフト
した第３のタイミング信号と、前記第３のタイミング信号を（３６０°／ｎ）×ｊ（ｊは
、１≦ｊ＜ｎ及び−ｎ＜ｊ≦−１を満たす整数）位相シフトさせた第４のタイミング信号
と、に基づいて前記ｎビット幅のパラレルデータを前記シリアルデータに変換することを
特徴とする。

また、前記第１の記憶装置は、前記第１のタイミング信号が第１の論理から第２の論理
に遷移するときに前記第１のマルチプレクサーに出力する第１のフリップフロップと、前
記第１のタイミング信号が前記第２の論理から前記第１の論理に遷移するときに前記第１
のマルチプレクサーに出力する第２のフリップフロップと、を含むことを特徴とする。

また、前記第１の記憶装置は、前記第１のタイミング信号に応答して出力する第１のフ
リップフロップ〜第ｚのフリップフロップを含み（ｚは２以上の整数）、前記第２のタイ
ミング信号の周波数は、前記第１のタイミング信号のｚ×ｍ倍であり、前記第１のマルチ
プレクサーは、ｚ×ｍ対ｎのマルチプレクサーであることを特徴とする。

また、前記第１のステージは、前記第１のタイミング信号から第２のタイミング信号を
生成する分割器を含み、前記分割器は、前記第１のマルチプレクサーに選択制御信号を提
供することを特徴とする。

本発明のシリアライザーは、ｍビット幅のパラレルデータをｎビット幅のパラレルデー
タに変換する第１のステージ（ｎは２以上の整数で、ｍはｎより大きい整数）と、前記ｎ
ビット幅のパラレルデータをシリアルデータに変換する第２のマルチプレクサーと、を含
み、前記第１のステージは、第１のタイミング信号に応答して前記ｍビット幅のパラレル
データを記憶する第１の記憶装置と、前記第１の記憶装置の出力に基づいて前記ｎビット
幅のパラレルデータを生成する第１のマルチプレクサーと、前記第１のタイミング信号第
１のタイミング信号の整数倍の周波数を有する第２のタイミング信号に応答して、前記ｎ
ビット幅のパラレルデータを出力する第２の記憶装置と、を含み、前記第２のマルチプレ
クサーは、第１の選択器〜第ｎの選択器を含み、前記第１の選択器〜第ｎの選択器の第ｉ
の選択器は、前記第２のタイミング信号と（３６０°／ｎ）×ｉ位相が異なる第３のタイ
ミング信号と、前記第３のタイミング信号と３６０°／ｎ位相が異なる信号を反転したタ
イミング信号又は前記第３のタイミング信号と−３６０°／ｎ位相が異なるタイミング信
号である第４のタイミング信号を受信し、前記第３のタイミング信号と前記第４のタイミ
ング信号とに基づいて前記ｎビット幅のパラレルデータを前記シリアルデータに変換する
ことを特徴とする。

また、前記第ｉの選択器は、前記ｎビット幅のパラレルデータのｉビットのデータがゲ
ート電極に供給され、一端が第１の出力に接続されている第１のトランジスターと、前記
ｉビットのデータと差動対を形成するデータがゲート電極に供給され、一端が第２の出力
に接続されている第２のトランジスターと、前記第１のトランジスターの他端及び前記第
２のトランジスターの他端に一端が接続され、ゲート電極に前記第３のタイミング信号が
供給される第３のトランジスターと、前記第３のトランジスターの他端に接続され、ゲー
ト電極に前記第４のタイミング信号が供給される第４のトランジスターと、を含むことを
特徴とする。

また、前記第４のトランジスターがオンになった後に前記第３のトランジスターがオン
になり、前記第１のトランジスターを介して前記ｉビットのデータが前記第１の出力から
出力され、前記第２のトランジスターを介して前記ｉビットと差動対を形成するデータが
前記第２の出力から出力されることを特徴とする。

また、前記第２のマルチプレクサーは、第１の電源ノードと前記第１の電源ノードと電
圧が異なる第２の電源ノードとの間に配置された定電流回路と、前記第１の電源ノードと
前記第１の出力及び前記第２の出力との間に設けられた負荷回路と、を含むことを特徴と
する。

本発明のシリアライザーは、ｍビット幅の並列データをｎビット幅の並列データに変換
するよう構成される第１ステージ（ｍはｎより大きい整数でｎは少なくとも２の整数であ
る）と、電流モード論理マルチプレクサーステージとを有するシリアライザーであって、
前記第１ステージは、タイミング信号に応答して前記ｍビット幅の並列データを記憶する
よう構成される記憶装置と、前記タイミング信号の周波数逓倍化派生信号に応答して前記
ｎビット幅の並列データを出力するよう構成される第１マルチプレクサーとを有し、前記
電流モード論理マルチプレクサーステージは、前記タイミング信号の、前記周波数逓倍化
派生信号のｎ回位相シフトされた版の連続遷移において前記ｎビット幅の並列データを直
列データに変換するよう構成されることを特徴とする。

また、本発明のシリアライザーにおいて、前記記憶装置は、前記タイミング信号の上昇
エッジに応答して前記マルチプレクサーに第１データワードを出力するよう構成されるｍ
個の第１フリップフロップと、前記タイミング信号の下降エッジに応答して前記マルチプ
レクサーに第２データワードを出力するよう構成されるｍ個の第２フリップフロップとを
有することを特徴とする。

また、本発明のシリアライザーにおいて、前記タイミング信号の、前記周波数逓倍化派
生信号の周波数は前記タイミング信号の約ｚ×ｍ倍で、ｚは少なくとも１の整数であるこ
とを特徴とする。

また、本発明のシリアライザーにおいて、前記タイミング信号の、前記周波数逓倍化派
生信号の前記ｎ回位相シフトされた版の各々は隣接する位相シフトされた版と約３６０°
／ｎの角度で相が異なることを特徴とする。

また、本発明のシリアライザーにおいて、前記タイミング信号はクロック信号を有する
ことを特徴とする。

また、本発明のシリアライザーにおいて、シングルエンドの並列データ信号を受信して
差分直列信号を出力するよう構成されることを特徴とする。

また、本発明のシリアライザーにおいて、さらに前記ｎビット幅の並列データの最上位
ビットを受信するよう構成されるラッチを有し、前記ラッチは前記タイミング信号の、前
記周波数逓倍化派生信号の前記ｎ回位相シフトされた版の１つによりクロックされること
を特徴とする。

また、本発明のシリアライザーにおいて、さらに前記周波数逓倍化派生信号を受信し、
前記タイミング信号を提供するよう構成される分割器を有することを特徴とする。

また、本発明のシリアライザーにおいて、前記第１ステージはさらにｚ×ｍ対ｎのデジ
タルマルチプレクサー（ｚは少なくとも１の整数）を有してなり、前記分割器はさらに前
記ｚ×ｍ対ｎのデジタルマルチプレクサーに選択制御信号を提供することを特徴とする。

また、本発明のシリアライザーにおいて、前記電流モード理論マルチプレクサーステー
ジはｎ個の選択器を有することを特徴とする。

また、本発明のシリアライザーにおいて、前記選択器の各々は前記タイミング信号の、
前記周波数逓倍化派生信号の前記ｎ回位相シフトされた版の連続遷移間に放電パスをイネ
ーブルするよう構成されることを特徴とする。

また、本発明のシリアライザーにおいて、前記放電パスは直列データノードとバイアス
ノードとの間に連結されることを特徴とする。

また、本発明のシリアライザーにおいて、ｎは２^xで、前記ｘは少なくとも１の整数で
あることを特徴とする。

また、本発明のシリアライザーにおいて、ｍ≠２^x+yで、ｙは少なくとも１の整数であ
りｘは少なくとも１の整数であることを特徴とする。

ここで、本発明の電流モード理論マルチプレクサーは、ｎビット幅の並列データを直列
化するよう構成される電流モード論理マルチプレクサーであって、第１電源ノードと直列
データノードとの間に連結される負荷回路と、ｎ個の選択器であって、前記選択器の各々
は、前記ｎビット幅の並列データワードのビットにより制御可能であってバイアスノード
と前記直列データノードとの間に連結される第１トランジスターと、約３６０°／ｎの位
相角で重複するタイミング信号により制御可能な放電パスとを有する、ｎ個の選択器と、
前記負荷回路、前記放電パス、および前記バイアスノードに連結されたバイアス回路であ
って、前記ｎ個の選択器を通して所定電流をシンクまたはソースするよう構成されるバイ
アス回路と、を有することを特徴とする。

また、本発明の電流モード理論マルチプレクサーにおいて、前記負荷回路は電流ソース
およびダイオード負荷を有することを特徴とする。

また、本発明の電流モード理論マルチプレクサーにおいて、前記バイアス回路は、制御
電圧を受けそこから固定電流を提供するよう構成され、前記固定電流の大きさは前記所定
電流の倍数であることを特徴とする。

また、本発明の電流モード理論マルチプレクサーにおいて、前記ｎは４以上の整数であ
ることを特徴とする。

また、本発明の電流モード理論マルチプレクサーにおいて、前記放電パスは直列の第２
トランジスターおよび第３トランジスターを有することを特徴とする。

また、本発明の電流モード理論マルチプレクサーにおいて、前記第１トランジスター、
前記第２トランジスター、および前記第３トランジスターはＮＭＯＳトランジスターであ
ることを特徴とする。

また、本発明の電流モード理論マルチプレクサーにおいて、前記タイミング信号はクロ
ック信号のｎ個の位相を有することを特徴とする。

また、本発明の電流モード理論マルチプレクサーにおいて、差分並列データを受信し差
分直列データを出力するよう構成されることを特徴とする。

一方、本発明のデータを直列化する方法は、第１タイミング信号を用いてｍビット幅の
並列データワードを第１データ記憶ステージに記憶するステップと、前記ｍビット幅の並
列データワードをｎビット幅の並列データに変換する（ｍはｎより大きい整数で、ｎは少
なくとも２の整数である）ステップと、第２タイミング信号を用いて前記ｎビット幅の並
列データを第２データ記憶ステージに記憶する（前記第２タイミング信号は前記第１タイ
ミング信号周波数の（ｚ×ｍ）／ｎの倍数である周波数を有し、ｚは少なくとも１の整数
である）ステップと、前記第２タイミング信号の連続位相シフト派生信号に応答して前記
ｎビット幅の並列データワードを直列化するステップとを有することを特徴とする。

また、本発明のデータを直列化する方法において、前記ｍビット幅の並列データワード
を記憶するステップは、前記ｍビット幅の並列データワードを前記第１タイミング信号の
遷移に応答して少なくともｍ個のフリップフリップに登録するステップを有することを特
徴とする。

また、本発明のデータを直列化する方法において、前記ｍビット幅の並列データワード
を変換するステップは、前記少なくともｍ個のフリップフロップからの出力を多重化する
ステップを有することを特徴とする。

また、本発明のデータを直列化する方法において、前記連続位相シフト派生信号は、前
記第１タイミング信号の補完的隣接周波数逓倍化派生信号を有することを特徴とする。

また、本発明のデータを直列化する方法において、前記第１タイミング信号の補完的隣
接周波数逓倍化派生信号は、約３６０°／ｎの角で相が異なることを特徴とする。

また、本発明のデータを直列化する方法において、前記タイミング信号は、クロック信
号のｎ個の位相を有することを特徴とする。

また、本発明のデータを直列化する方法において、ｎは２^xで、ｘは少なくとも１の整
数であることを特徴とする。

また、本発明のデータを直列化する方法において、ｍ≠２^x+yで、ｙは少なくとも１の
整数でありｘは少なくとも１の整数であることを特徴とする。

本発明の実施形態による１／４レートのシリアライザーを示す。本発明の実施形態による高速マルチプレクサーを示す回路図である。図２の高速マルチプレクサーで用いられるタイミング信号のタイミング図である。特定の実施形態におけるシリアライザー構成の電力消費グラフである。本発明の実施形態によるデータを直列化する方法を示すフローである。従来のツリーに基づくシリアライザー構成の方法を示す。従来の混成シリアライザー構成の方法を示す。混成シリアライザーの動作におけるタイミング波形を示す。

以下、本発明の実施の形態を説明するが、はじめに本発明の概要を示す。

本発明の実施形態はデータを直列化（シリアル化）する方法、アルゴリズム、回路、お
よび／またはシステムに関する。一実施形態で、シリアライザーはｍビット幅の並列デー
タをｎビット幅の並列データに変換するよう構成される第１ステージで、ｎは少なくとも
２の整数でｍはｎより大きい整数であり、第１ステージはタイミング信号に応答してｍビ
ット幅の並列データを記憶するメモリー装置およびタイミング信号の周波数逓倍化派生信
号に応答してｎビット幅の並列データを出力するよう構成される第１マルチプレクサーを
含む第１ステージ、ならびにタイミング信号の周波数逓倍化派生信号のｎ個の位相変位版
が逐次遷移する際、ｎビット幅の並列データを差分直列データに変換するよう構成される
電流モード論理（ＣＭＬ）マルチプレクサーを含むことができる。さまざまな実施におい
てｎは２^xで、ｘは少なくとも１の整数、および／またはｍ≠２^x+yで、ｙは正の整数であ
る。

別の実施形態で、ｎビット幅の並列データワードを直列化するＣＭＬマルチプレクサー
は第１電源ノードおよび差分直列データノードとの間に連結される負荷回路、ｎビット幅
の並列データワードの補完的なビットペアにより制御可能で第１ノードと差分直列データ
ノードとの間に連結される第１と第２トランジスター、および３６０°／ｎの位相角で重
なるタイミング信号により制御可能な放電パスを各々有するｎ個の差分選択器、ならびに
負荷回路、放電パス、および第２電源ノードに連結されｎ個の差分選択器を通して固定電
流を提供するよう構成されるバイアス回路を含むことができる。

別の実施形態で、データの直列化の方法はタイミング信号を用いてｍビット幅の並列デ
ータワードを第１ステージに登録すること、ｍビット幅の並列データワードをｎビット幅
の並列データワードに変換することでｎビット幅の並列データワードはタイミング信号の
周波数逓倍化派生信号で更新されること、およびタイミングの重複位相変位周波数逓倍化
派生信号の際、直列データノードから放電パスを可能にすることを含むことができる。

本発明の実施形態は比較的低速の第１ステージを高速（例、ＣＭＬ）マルチプレクサー
の第２ステージに連結した高速シリアライザー方法を有利に提供できる。さらに、１／４
レートのクロッキングを用いることにより、本発明の実施形態は従来の全データ率クロッ
キングのシリアライザー構成に比べ電力消費および設計の複雑さの削減をもたらすことが
できる。これらおよび本発明の他の利点は以下の好ましい実施形態の詳細な説明から容易
に理解されよう。

次に発明の好ましい実施形態について詳細に言及し、これらの例は添付図面に図示され
る。発明は好ましい実施形態に関連して説明されるが、これは発明をこれらの実施形態に
限定する意図ではないことが理解されよう。むしろ発明は添付クレームで定義される発明
の精神および範囲内に含まれる別方法、修正、および同等のものを包含することが意図さ
れる。さらに、続く本発明の詳細な説明において、本発明の充分な理解を供するために多
数の具体的な詳細が記述される。しかし当業者であれば本発明はこれらの具体的な詳細な
しに実施し得ることを容易に理解しよう。逆に、本発明の態様を不必要にあいまいにしな
いよう周知の方法、手順、構成要素、および回路は詳細に説明されていない。

続く詳細な説明のある部分はコンピューター、プロセッサー、コントローラー、および
／またはメモリー内のコード、データビット、データストリーム、または波形の操作のプ
ロセス、手順、論理ブロック、機能ブロック、処理、および他の象徴的表現として呈され
る。これらの説明および表現はデータ処理技術の当業者により他の当業者に自分の仕事の
内容を伝えるために一般的に使用される。プロセス、手順、論理ブロック、機能等々は本
明細書において、かつ一般的に、望ましい、および／または予期される結果につながる工
程または命令の筋の通ったシーケンスであるとみなされる。工程は一般的に物理量の物理
的操作を含む。かならずしもではないが、通常これらの量は記憶、転送、組み合わせ、比
較、およびその他コンピューターまたはデータ処理システムでの操作が可能な電気、磁気
、光、または量子信号の形を取る。主に一般的な慣用の理由から、時にこれらの信号をビ
ット、波、波形、ストリーム、値、要素、記号、文字、項、数字、等々と呼び、コンピュ
ータープログラムまたはソフトウェアにおけるこれらの表現をコード（オブジェクトコー
ド、ソースコード、またはバイナリーコードであり得る）と呼ぶことが便利であった。

しかしこれらすべておよび類似した用語はしかるべき量および／または信号と結び付い
ており、単にこれらの量および／または信号に適用される便利なラベルである。具体的に
別途記述され、および／または以下の考察から明らかでない限り、本発明を通じて「処理
」、「動作」、「演算」、「計算」、「判定」、「操作」、「変換」等々の用語を用いた
考察は物理的（例えば電子的）な量として表されるデータを操作し変換するコンピュータ
ーもしくはデータ処理システム、または類似した処理装置（例えば電気、光、または領事
演算または処理装置または回路）の行為およびプロセスを指す。これらの用語は回路、シ
ステム、またはアーキテクチャの構成要素（例えばレジスター、メモリー、その他の同様
な情報記憶、伝送、または表示装置、等々）内で物理量を同じまたは異なるシステムまた
はアーキテクチャの他の構成要素内の物理量として表される他のデータに操作または変換
する処理装置の行為およびプロセスを指す。

さらに本発明との関連で、「電線」、「配線」、「線」、「信号」、「導体」、および
「バス」の用語は信号を物理的に回路の１点から別の点に転送する任意の知られる構造、
構成、配列、手法、方法、および／またはプロセスを指す。また、本明細書におけるその
使用の脈絡から別途示されない限り、「知られる」、「固定の」、「定められた」、「特
定の」、および「所定の」の用語は一般的に理論的には可変であるが、通常は前以て設定
されその後使用の際、変更されない値、量、パラメーター、制限、条件、状態、プロセス
、手順、措置、またはこれらの組み合わせを指す。

同様に便宜上および平易さから、「クロック」、「時間」、「タイミング」、「率」、
「周期」、および「周波数」は一般的に互換性があり、本明細書において互換性をもって
使用できるが、全般的に技術上認められる意味を持つ。また便宜上および平易さから、「
データ」、「データストリーム」、「波形」、および「情報」は互換性をもって使用でき
、同様に（ａ）「フリップフロップ」、「ラッチ」、および「レジスター」の用語、また
（ｂ）「に接続される」、「と連結される」、「に連結される」、および「と通信する」
（直接的または間接的な接続、連結、または通信を指すことができる）も互換性をもって
使用できるが、これらの用語も本明細書において全般的に技術上認められる意味を持つ。

発明は本構造のハードウェア実施とともに並列データ信号を直列化する方法およびこれ
を実施する回路に関する。本発明の実施形態は比較的低速の第１ステージを電流モード論
理（ＣＭＬ）高速マルチプレクサーの第２ステージに連結した高速シリアライザーを有利
に提供することができる。さらに分数速度のクロッキング仕組み（例、１／４レートのク
ロッキング）を用いることにより、本発明の実施形態は従来の全データ率クロッキングの
シリアライザー構成に比べ電力消費および設計の複雑さの削減をもたらすことができる。
発明はその各種態様において、以下代表的な実施形態に関しより詳細に説明される。

本発明の各種実施形態により、直列化の回路は相対的に低速の第１ステージにマルチプ
レクサー、フリップフロップ、ラッチ、および周波数分割器といった標準の論理構成要素
を含むことができる。相対的に高速第２ステージにおいては差分直列データ出力を生み出
すＣＭＬ論理を用いることができる。当然のことながら、具体的な実施形態において他種
の回路および／またはデジタル論理ブロックも用いることができる。本明細書で示す特定
回路例の目標用途は８ｂ／１０ｂ符号化並列データを高速率（例、約３ＧＨｚを超えて）
でシリアル化することに関わる。一実施形態で、第１ステージは１０ビット幅の並列デー
タを４ビット幅の並列データに変換する一方、第２ステージは４ビットの並列データから
差分直列データに変換する。

本実施形態のシリアライザーは、（i）ｍビット幅の並列データをｎビット幅の並列デ
ータに変換するよう構成される第１ステージで、ｎは少なくとも２の整数でｍはｎより大
きい整数であり、第１ステージはタイミング信号に応答してｍビット幅の並列データを記
憶するメモリー装置およびタイミング信号の周波数逓倍化派生信号に応答してｎビット幅
の並列データを出力するよう構成される第１マルチプレクサーを含む第１ステージ、およ
び（ii）タイミング信号の周波数逓倍化派生信号のｎ個の位相変位版が逐次遷移する際、
ｎビット幅の並列データを差分直列データに変換するよう構成される電流モード論理（Ｃ
ＭＬ）マルチプレクサーを含む。例えば、本シリアライザーの第１ステージにおいてｎは
２^xあることができ、ここでｘは少なくとも１の整数である。さらに、または代わりに、
ｍ≠２^x+yで、ここでｙは少なくとも１の整数である。

図１（ａ）は本発明の実施形態による１／４レートのシリアライザーにおける低速部分
４００を示す。図１（ｂ）はクロックロック分割器部分４４０、図１（ｃ）はラッチ部分
４６０、図１（ｄ）は高速マルチプレクサー部分４８０を示す。後述するように、低速部
分４００（広義の「第１ステージ」）はデータＤａｔａｉｎ［９：０］（広義の「ｍビッ
ト幅の並列データ」）を受信し並列データワードＤ１［３：０］（広義の「ｎビット幅の
並列データ」）を出力する。高速マルチプレクサー部分４８０（広義の「電流モード論理
マルチプレクサーステージ」及び「第２のマルチプレクサー」）は、データＤａｔａｉｎ
［９：０］より周波数の大きい並列データワードＤ１［２：０］及び並列データワードＤ
１＿Ｌ［３］を受信し、並列データワードＤ１［３：０］より周波数の大きい直列出力（
「直列データ」とも言う）を出力する。すなわち、低速部分４００より高速マルチプレク
サー部分４８０は高速の信号を入出力する。

２^xビット幅のパラレルデータワードを迅速にシリアル化するために多相クロッキング
が用いられる。多相クロッキングにおいて、３６０°／２^xラジアンの位相差を有する２^x
個のクロック位相が用いられる。例えば、４ビット幅の並列データワードのシリアル化に
は、ｘ＝２であるため、３６０°／４（＝９０°）の位相差を有する４つのクロックが用
いられる。この方法は任意の２^xのパラレルデータをシリアル化するのに応用することが
できる。ｘは、１以上の整数である。例えば、８ビット幅の並列データワード（ｘ＝３の
場合）は、３６０°／８（＝４５°）の位相差を有する８つのクロック位相を用いて８ビ
ット幅の並列データワードをシリアル化することができる。

図１（ａ）〜図１（ｄ）のシリアライザーはクロッキングがデータ率（データレイト）
周波数の１／４の周波数を有するクロックで行われる。そのため、１／４レートのシリア
ライザーと呼べる。本実施形態において、低速部分４００は図７（ａ）、図７（ｂ）と類
似の構造をしている。

ＦＦ［９：０］４０２（広義の「第１のフリップフロップ」に対応し、広義の「記憶装
置」に含まれる）は、クロック信号Ｃｄｉｖ２０（広義の「第１のタイミング信号」）を
用いてデータＤａｔａｉｎ［９：０］をラッチする。クロック信号Ｃｄｉｖ２０及びデー
タＤａｔａｉｎ［９：０］は、ＦＦ［９：０］４０２に入力する前に分岐しＦＦ［９：０
］４０４に入力する。ＦＦ［９：０］４０４（広義の「第２のフリップフロップ」に対応
し、広義の「記憶装置」に含まれる）も同様に、クロック信号Ｃｄｉｖ２０を用いてデー
タＤａｔａｉｎ［９：０］をラッチする。第１のフリップフロップとしてのＦＦ［９：０
］４０２は分割されたクロック信号Ｃｄｉｖ２０の第１エッジ（例えば、立ち上がり）、
第１の遷移、または第１の論理レベル（例えば、クロック信号Ｃｄｉｖ２０がアクティブ
の状態）でデータをラッチする。第２のフリップフロップとしてのＦＦ［９：０］４０４
は分割されたクロック信号Ｃｄｉｖ２０の第１エッジに補完的な第２エッジ（例えば、立
下り）、第１の遷移に補完的な第２の遷移、または第１の論理レベルに補完的な第２の論
理レベル（例えば、クロック信号Ｃｄｉｖ２０が非アクティブの状態）でデータをラッチ
することが好ましい。すなわち、第２のフリップフロップとしてのＦＦ［９：０］４０４
には、分割されたクロック信号Ｃｄｉｖ２０の反転信号が入力されることが好ましい。

次にマルチプレクサー（Ｍｕｘ）４０６（広義の「第１のマルチプレクサー」）が、Ｆ
Ｆ［９：０］４０２およびＦＦ［９：０］４０４の出力を受信する。マルチプレクサー４
０６は、デジタルマルチプレクサーおよび／または低速マルチプレクサーである。ここで
、低速マルチプレクサーとは、後述の高速マルチプレクサー部分４８０より低速のタイミ
ング信号に基づいて高速マルチプレクサー部分４８０が処理するより低い周波数のデータ
信号を処理するマルチプレクサーである。本実施形態において、マルチプレクサー４０６
は、２０対４のマルチプレクサーである。マルチプレクサー４０６は、４ビット幅のパラ
レルワードをＦＦ［３：０］４０８に出力する。ＦＦ［３：０］４０８は、クロック信号
Ｃ０を用いてラッチおよび／またはデータ信号を出力し、並列データワードＤ１［３：０
］を生成する。タイミング信号（例、クロック信号Ｃｄｉｖ１０，Ｃｄｉｖ２０）および
マルチプレクサー選択信号Ｓｅｌ［４：０］は図８のものに類似していて良い。図７（ａ
）における従来の低速シリアライザー部分２００に対し、図１（ａ）〜図１（ｄ）の実施
形態の低速部分４００では、クロック信号Ｃ０を１／４レートのクロックに置き換えるこ
とができる。

図１（ｂ）を参照して、クロック分割器を説明する。クロック分割器（例えば、５分割
回路４４２）は、１／４レートのクロック信号Ｃ０を受信し、分割されたクロック信号Ｃ
ｄｉｖ１０，Ｃｄｉｖ２０、ならびに少なくとも１つのマルチプレクサー選択信号（例え
ば、マルチプレクサー選択信号Ｓｅｌ［４：０］）を提供する。ここで、クロック信号Ｃ
ｄｉｖＸはクロック信号Ｃ０のＸ倍の周期を有するタイミング信号である。分割されたク
ロック信号Ｃｄｉｖ１０，Ｃｄｉｖ２０は、ＦＦ［９：０］４０２およびＦＦ［９：０］
４０４のデータをラッチする１／１０レート（クロック信号Ｃ０の１０倍の周期を有する
クロック信号）のクロックおよび／または１／２０レートのクロック（クロック信号Ｃ０
の２０倍の周期を有するクロック信号）である。マルチプレクサー選択信号は、マルチプ
レクサー４０６が２０ビットレジスターから４ビットブロックを選択するための信号であ
る。

高速部分（図１（ｃ）〜図１（ｄ）のラッチ部分４６０および／または高速マルチプレ
クサー部分４８０）の一実施形態は多相のクロック信号Ｃ０，Ｃ９０，Ｃ１８０，Ｃ２７
０を利用してマルチプレクサー４０６より高速のデータを処理をする４対１のマルチプレ
クサー（Ｍｕｘ）４８２を制御する。クロック信号Ｃ９０はクロック信号Ｃ０に対して９
０°の位相差を有し、クロック信号Ｃ１８０はクロック信号Ｃ０に対して１８０°の位相
差を有し、クロック信号Ｃ２７０はクロック信号Ｃ０に対して２７０°の位相差を有する
。

別の実施形態として、８相のクロック信号を用いることもできる。８相のクロック信号
は、クロック信号Ｃ０と、クロック信号Ｃ０と４５°の位相差を有するクロック信号と、
クロック信号Ｃ０と９０°の位相差を有するクロック信号と、クロック信号Ｃ０と１３５
°の位相差を有するクロック信号と、クロック信号Ｃ０と１８０°の位相差を有するクロ
ック信号と、クロック信号Ｃ０と２２５°の位相差を有するクロック信号と、クロック信
号Ｃ０と２７０°の位相差を有するクロック信号と、クロック信号Ｃ０と３１５°の位相
差を有するクロック信号である。この場合、前述した実施形態より周期の長いタイミング
信号を用いて図１（ａ）のＦＦ［９：０］４０２およびＦＦ［９：０］４０４に対応する
フリップフロップにおいてデータをラッチする。例えばタイミング信号にはクロック信号
Ｃｄｉｖ４０（クロック信号の４０倍の周期を有するタイミング信号）を用いる。クロッ
ク信号Ｃｄｉｖ４０を用いることより、シリアライザーの低速部分４００（図１（ａ））
を通るデータのスループットと一致する。シリアライザーの低速部分４００は８ビットの
並列データを形成する４０対８のマルチプレクサーを有し、高速シリアライザー部分（図
１（ｄ））は８対１のマルチプレクサーとなる。

１０ビット幅のパラレルデータをシリアル化する実施形態について説明する（図示なし
）。１０ビット幅のパラレルデータをシリアル化は第１のステージで実行される。第１の
ステージは、１０ビット幅のラッチと１０ビット幅の第１ステージのラッチ等を含む。１
０ビット幅のラッチは、１／２レートのクロック（例、クロック信号Ｃｄｉｖ２）でクロ
ックされ、２対１の第２ステージのＣＭＬマルチプレクサーに出力される。２対１のＣＭ
Ｌマルチプレクサーは、０°および１８０°の位相差を有する１／２レート（または２相
）クロックで動作する。１０ビット幅の第１ステージのラッチは、１／５レートのクロッ
ク（例、クロック信号Ｃｄｉｖ５）でクロックされ、５対１の第２ステージのＣＭＬマル
チプレクサーに出力される。５対１の第２ステージのＣＭＬマルチプレクサーは、１／５
レート（または５相）のクロックを用いて動作する。１／５レート（または５相）のクロ
ックは、０°、７２°、１４４°、２１６°、および２８８°の位相差を有する。

以上の実施形態は、１／ｎレートのクロックに従い動作するｍ対ｎのマルチプレクサー
を有する第１ステージ（図１（ａ）の低速部分４００に対応する）、およびｎ相（３６０
°／ｎの隣接相差）のクロックに従い動作するｎビットのＣＭＬ第２ステージシリアライ
ザー（図１（ｄ）の高速マルチプレクサー部分４８０に対応する）に応用することができ
る。

ラッチ４６２（図１（ｃ））は低速部分４００から出力されたｎビット幅の並列データ
ワードの第１または最終ビット（例えば、並列データワードＤ１［３］）からラッチされ
た最上位ビット（ＭＳＢ）（例、並列データワードＤ１＿Ｌ［３］）を提供することがで
きる。もちろん、設計および／または用途上の選択から代わりにｎビット幅の並列データ
ワードの最下位ビットおよび／または異なるビットをラッチすることもできる。加えてま
たは代わりに各々クロック信号Ｃ０，Ｃ９０，Ｃ１８０，Ｃ２７０に対応する補完的クロ
ック信号ＸＣ０，ＸＣ９０，ＸＣ１８０，ＸＣ２７０をマルチプレクサー４８２に入力し
高速マルチプレクサーに追加的クロック位相および／または補完的選択信号を入力するこ
とができる。いずれの場合も、この具体例においては高速マルチプレクサー部分４８０が
４ビット幅のパラレルデータを受信するため、隣接クロック間で９０°の位相差が維持さ
れる。さらに、１０ビットシリアライザーが図１（ａ）〜図１（ｄ）で示されるが、任意
の適当なｍビットの直列化（例えば、４０ビット）に対応できる。

（高速マルチプレクサー）
ｎビット幅の並列データワードを直列化する代表的な高速マルチプレクサは、（i）第
１電源ノードおよび差分直列データノードとの間に連結される負荷回路（ii）ｎ個の差分
選択器で、各差分選択器は（ａ）ｎビット幅の並列データワードの補完的なビットペアに
より制御可能で第１ノードと差分直列データノードの間に連結される第１トランジスター
および第２トランジスター、および（ｂ）約３６０°／ｎの位相角で重なるクロックによ
り制御可能な放電パスを含む、差分選択器、ならびに（iii）負荷回路、放電パス、およ
び第２電源ノードに連結されｎ個の差分選択器を通して固定電流を提供するよう構成され
るバイアス回路、を含む。

図２は本発明の実施形態による高速マルチプレクサー５００の回路図を示す。ここでは
４対１のシリアライザー／マルチプレクサーが示されるが、この方法は任意の２^x対１の
シリアライザー（例、２ビット、８ビット、１６ビット、等々）に拡大適用できる。さら
に、この具体例においては差分ＣＭＬの回路が示されるが、別の実施形態では任意の適当
な論理形態（例、他の差分方法、ダイナミック事前充電論理、エミッタ結合論理、等々）
を利用することができる。

ここで、高速マルチプレクサー５００において、ＶＢＩＡＳはトランジスターＭ１６，
Ｍ２２に固定電流を流すための制御電圧を供給する。これはトランジスターＭ２３に再現
される。トランジスターＭ２２及びトランジスターＭ２３のゲート電極にＶＢＩＡＳが印
加される。トランジスターＭ２２とトランジスターＭ１６は、第１の電源電位ＶＤＤと第
２の電源電位ＶＳＳとの間に電気的に直列に接続されている。トランジスターＭ２２の一
端に第２の電源電位ＶＳＳが印加され、トランジスターＭ２２の他端とトランジスターＭ
１６の一端が接続され、トランジスターＭ１６の他端に第１の電源電位が印加される。ト
ランジスターＭ２３の一端も第２の電源電位ＶＳＳに電気的に接続されている。

トランジスターＭ１７，Ｍ２０は電流源負荷である。トランジスターＭ１７のゲート電
極及びトランジスターＭ２０のゲート電極がトランジスターＭ２２の他端に接続され、ト
ランジスターＭ１７の一端及びトランジスターＭ２０の一端がそれぞれ出力ＸＯＵＴおよ
び出力ＯＵＴに接続され、トランジスターＭ１７の他端及びトランジスターＭ２０の他端
に第１の電源電位ＶＤＤが印加される。

トランジスターＭ１８およびトランジスターＭ１９はマルチプレクサー出力に対するダ
イオード負荷である。トランジスターＭ１８のゲート電極及び一端とトランジスターＭ１
９のゲート電極及び一端が、それぞれ出力ＯＵＴと出力ＸＯＵＴに接続されている。トラ
ンジスターＭ１８の他端とトランジスターＭ１９の他端には、第１の電源電位ＶＤＤが印
加される。

負荷回路を構成するトランジスターＭ１７〜Ｍ２０の代わりにＣＭＬ動作に対する他の
任意の適当な負荷（例、抵抗器またはダイオード負荷）も利用できる。あるいは、トラン
ジスターＭ１６，Ｍ１７，Ｍ２０に適用されるＶＢＩＡＳに補完的なバイアスを利用して
さらなる節電および／または性能の向上を提供することができる。

図３は図２の高速マルチプレクサー５００で用いられるクロックまたはタイミング信号
のタイミング図である。
まず、ＮＭＯＳトランジスターＭ０〜Ｍ３を有してなる第１差分選択器（単に「第１選
択器」とも言う）からデータを送信する場合について説明する。ＮＭＯＳトランジスター
Ｍ１のゲートに印加されるクロック信号Ｃ９０が高に遷移した時（クロック信号Ｃ９０の
論理が第１の状態から第２の状態に遷移したとき）にデータビットＤ０を高速マルチプレ
クサー５００の出力に送信することができる。データビットＤ０は、図２において差動デ
ータＤ０／ＸＤ０として図示され、それぞれ出力ＸＯＵＴ／出力ＯＵＴとして出力される
。これはクロック信号Ｃ９０が高になる前に補完的クロック信号ＸＣ１８０が高に遷移し
、その結果、クロック信号Ｃ９０が高に遷移してＮＭＯＳトランジスターＭ１がオンにな
る時に、ＮＭＯＳトランジスターＭ２が既にオンになっているからである。

ここでクロック信号Ｃ９０は、クロック信号Ｃ０と９０°の位相差を有する信号である
。また、補完的クロック信号ＸＣ１８０はクロック信号Ｃ１８０の補完的クロック信号で
あり、クロック信号Ｃ１８０は、クロック信号Ｃ０と１８０°の位相差を有する信号であ
る。ＮＭＯＳトランジスターＭ２のゲートに印加される補完的クロック信号ＸＣ１８０の
立ち上がりが、ＮＭＯＳトランジスターＭ２より入力端子側に位置するＮＭＯＳトランジ
スターＭ１のゲートに印加されるクロック信号Ｃ９０が非アクティブの期間に位置し、補
完的クロック信号ＸＣ１８０が立ち下がる前にクロック信号Ｃ９０が立ち上がるように、
クロック信号Ｃ９０及び補完的クロック信号ＸＣ１８０が選択されている。

データビットＤ０の状態または値により、ＮＭＯＳトランジスターＭ０およびＮＭＯＳ
トランジスターＭ３の１つが対応する出力ＸＯＵＴまたは出力ＯＵＴから電流をシンクす
る。このように、データビットＤ０はクロック信号Ｃ９０が高に遷移して間もなく送られ
る。本実施形態において、データビットは差動データＤ０／ＸＤ０として送信される。

同様に、他のデータビットＤ１〜Ｄ３は出力ＯＵＴに送信され、補完的データビットＸ
Ｄ１〜ＸＤ３は出力ＸＯＵＴに送信される。クロック信号Ｃ９０，Ｃ１８０，Ｃ２７０，
Ｃ０が高になると、対応するデータビットＤ０，Ｄ１，Ｄ２，Ｄ３が出力ＯＵＴ／出力Ｘ
ＯＵＴ経由で各々第１選択器（例、ＮＭＯＳトランジスターＭ０〜Ｍ３を有してなる）、
第２選択器（例、トランジスターＭ４〜Ｍ７を有してなる）、第３選択器（例、トランジ
スターＭ８〜Ｍ１１を有してなる）、および第４選択器（例、トランジスターＭ１２〜Ｍ
１５を有してなる）から送信される。

このように、多相（例、３６０°／ｎ）タイミング信号および隣接＋３６０°／ｎ位相
の補完または隣接−３６０°／ｎ位相の真の信号が重複する間に並列データワードからの
特定データビットを直列化に選択することができる。本実施形態では、４つのタイミング
信号（ｎ＝４）を用いているため、第１選択器にクロック信号Ｃ９０と、クロック信号Ｃ
９０と＋９０°（＝＋３６０°／４）位相が異なる補完的クロック信号ＸＣ１８０又はク
ロック信号Ｃ９０と−９０°（＝−３６０°／４）位相が異なるクロック信号Ｃ０を入力
することができる。

本実施形態は、高速マルチプレクサー５００へのデータ入力およびそこからのデータ出
力は真の値／状態のみ（例、補完的データビットＸＤ０〜ＸＤ３なしのデータビットＤ０
〜Ｄ３のみ）である第１選択器乃至第４選択器のシングルエンド版にも応用できる。具体
的には、シングルエンド版では図２のＮＭＯＳトランジスターＭ３、トランジスターＭ７
，Ｍ８，Ｍ１５並びに出力ＸＯＵＴが省略される。シングルエンド版の別の実施形態では
、図２と同じ回路構成でＮＭＯＳトランジスターＭ３、トランジスターＭ７，Ｍ８，Ｍ１
５にそれぞれデータビットＤ０〜Ｄ４を反転信号した信号を入力することで、パラレル化
された出力ＯＵＴ／出力ＸＯＵＴの差動信号を出力することもできる。

高速マルチプレクサー５００で受信される並列データワードのすべてのビットは各々の
選択器が有効にされるとラッチされるので、すべてのデータビットは出力ＯＵＴ／出力Ｘ
ＯＵＴに到達するのに同じ遅延が生じる。並列データワードＤ１［２：０］はタイミング
信号としてのクロック信号Ｃ０の立ち上がりエッジにおいて高速マルチプレクサー５００
に供されることができる（例えば図１（ａ）参照）。しかしデータビットＤ３（または図
１（ａ）において高速マルチプレクサー５００によりＦＦ［３：０］４０８を制御するタ
イミング信号と同じ遷移またはレベルで出力されるよう選択された他のデータビット）は
並列データワードＤ１＿Ｌ［３］として高速マルチプレクサー５００に伝送される前にタ
イミング信号としてのクロック信号Ｃ１８０でクロックされるラッチ４６２（図１（ｃ）
参照）に保持されることができる。図２の例において、データビットＤ３は高速マルチプ
レクサー５００でクロック信号Ｃ０の上昇エッジにおいて出力され、それによりデータビ
ットＤ３はクロック信号Ｃ０が高の時に出力されることができる。しかし図１（ａ）でｎ
ビットの並列データワードＤ１［３：０］もクロック信号Ｃ０の上昇エッジにおいて更新
される。その結果、図１（ｃ）で並列データワードＤ１［３］はクロック信号Ｃ１８０が
低になる時にラッチされる。並列データワードＤ１［３］をより早くラッチし、ラッチさ
れた並列データワードＤ１＿Ｌ［３］を異なる（また好ましくは補完および／または１８
０°位相はずれの）タイミング信号において高速マルチプレクサー５００に供することに
より、直列化されるｎビットの並列データの各ビットのデータパスすべてが高速マルチプ
レクサー５００の出力に供されるようイネーブルされた時に実質的に同じで安定している
ことができる。高速マルチプレクサー５００におけるすべてのタイミング信号線が等しく
ロードされた場合、データ出力はフルレートでクロックされたシリアライザーの出力と同
様ではあるがより少ない合計電力を消費する形で遷移する。

図１（ａ）〜図１（ｄ）および図２に例示される１／４レートのシリアライザーはデー
タレイトの１／４で動作できる。このような実施形態において、従来例と比較してクロッ
ク周波数は１／４に削減される。クロック周波数の削減により電力消費も比例して削減さ
れる。従ってこのような形で、図２の高速マルチプレクサー５００は１／４レートの周波
数で動作することができる一方、残りのシリアル化論理（例、図１（ａ）におけるｍビッ
ト対ｎビットのマルチプレクサー４０６）は低減された周波数で動作する。

図４は図１（ａ）〜図１（ｄ）および図２におけるシリアライザーの電力消費グラフを
示す。１／４レートの平均電力のデータ７０４とフルレートの平均電力のデータ７０２と
を比較すると、グラフではレートを１／４にすることで約４０％から４５％の電力削減が
されていることを示している。さらに、ラッチ部分４６０の電力消費を削減することによ
り５０％を超える電力削減も達成できる。上述のように、この構成は他の分数レートのシ
リアライザーにも広げることができる。例えば、１／２レート、１／５レート、１／８レ
ート、１／１６レート、等々、のシリアライザーにも応用できる。

（データを直列化する方法）
データを直列化する方法は（i）第１タイミング信号を用いてｍビット幅の並列データ
ワードを第１ステージに記憶すること、（ii）ｍビット幅の並列データワードをｎビット
幅の並列データワードに変換すること、（iii）第２タイミング信号を用いてｎビット幅
の並列データワードを第２ステージに記憶することで、第２タイミング信号は第１タイミ
ング信号周波数の（ｚ＊ｍ）／ｎの倍数である周波数を有し、ｚは少なくとも１の整数で
あること、および（iv）第２タイミング信号の連続（または逐次）の位相シフトされた派
生信号に応答してｎビット幅の並列データワードを直列化すること、の工程を含む。

図５は本発明の実施形態によりデータを直列化する方法のフロー８００を示す。フロー
はステップＳ８０２において開始される。

次いで、ｍビット幅のパラレルデータワードが、外部からのクロック信号または他の内
部タイミング信号を用いて第１データ記憶ステージに記憶される（ステップＳ８０４）。
例えば、ｍビットのデータはフルレートのクロック信号の周波数分割派生信号（frequenc
y-divided derivative、周波数分周微分）を用いて１つ以上のレジスターに記憶させるこ
とができる。レジスターは、並列接続されたフリップフロップまたはラッチを有してなる
ことができる。並列に接続されたフリップフリップとして、図１（ａ）に示すＦＦ［９：
０］４０２およびＦＦ［９：０］４０４が用いられる。

次に、ステップＳ８０６において、ｍビット幅のパラレルデータワードは２ｍ対ｎのマ
ルチプレクサーを用いてｎビット幅のパラレルデータワードに変換され得る。２ｍ対ｎの
マルチプレクサーとして、例えば図１（ａ）の２０対４のマルチプレクサー４０６を用い
ることができる。図１（ａ）では、ｍ＝１０、ｎ＝４である。

図１（ａ）の第２データ記憶ステージとしてのＦＦ［３：０］４０８に転送または記憶
されたｎビット幅のパラレルデータワードは、クロック信号Ｃｄｉｖ２０の周波数逓倍化
派生信号（frequency-multiplied derivative、周波数逓倍微分）で更新することができ
る。あるいは、ｎビット幅のデータ（例、図１（ａ）の並列データワードＤ１［３：０］
）を記憶し、および／または更新するタイミング信号はクロック信号Ｃ０のようなフルレ
ート割るｎの周波数を有するクロック信号であっても良い。例えば、図１（ａ）に示す第
１ステージとしての低速部分４００をこのような変換に用いることができる。ここで、ｍ
はｎより大きい整数で、ｎは２以上の整数である。

図５のステップＳ８０８で、ｎビット幅の並列データワードの直列化が行なわれる。ｎ
ビット幅の並列データはクロック信号Ｃ０のような、フルレート割るｎの周波数を有する
クロック信号の逐次位相シフトされた派生信号に応答して直列データノードで出力される
。データの直列化はクロック（例、クロック信号Ｃ０）の重複して位相シフトされた派生
信号（例、クロック信号Ｃ９０および補完的クロック信号ＸＣ１８０）の間直列データノ
ード（例、図２に示す出力ＯＵＴまたは出力ＸＯＵＴ）から放電パスをイネーブルするこ
と（例、４対１のマルチプレクサー４８２において）を有することができる。データの隣
接ビットは一般的にタイミング信号の連続（または次に続く）位相に応答して出力される
（例、データビットＤ０がクロック信号Ｃ９０および補完的クロック信号ＸＣ１８０の所
定遷移または論理レベルに応答して出力された場合、データビットＤ１はクロック信号Ｃ
１８０および補完的クロック信号ＸＣ２７０の同じ所定遷移または論理レベルに応答して
出力されることができる）。

本明細書で説明される１／４レートのシリアライザーは高速用途に特に適している。非
常に高速の場合（例、約３ＧＨｚを超える）、従来の方法におけるフルレートのシリアラ
イザーは電力および／または性能を犠牲にせずに実施するのは難しいことがある。従って
、本明細書で開示される特定実施形態のシリアライザーは削減された、または最小限の電
力消費および削減された、または最小限の設計の複雑さを以って高速用途に良く適した構
成を提供する。

上述例は主に標準のＣＭＬ回路を含むが、当業者であれば各種実施形態に従い他の実施
および／または技術も用い得ることが理解されよう。さらに当業者であれば実施形態に従
い電流ベースの差分通信および／または制御も用い得ることが理解されよう。

本発明の具体的な実施形態に関する前記の記述は例示および説明の目的で呈示された。
網羅的であることまたは発明を開示される厳密な形に限定することは意図されず、明らか
に上記の教示に照らし多数の修正および変更が可能である。実施形態は発明の原理および
その実際的な適用を最も良く説明し、それにより他の当業者が発明および予期される特定
の使用に適した各種修正を含めた各種実施形態を最も良く利用できるように選ばれ説明さ
れた。発明の範囲は本明細書に添付されるクレームおよびそれらと同等のものにより定義
されることが意図される。

４００…シリアライザーにおける低速部分、４４０…クロックロック分割器部分、４６
０…ラッチ部分、４８０…高速マルチプレクサー部分、５００…高速マルチプレクサー。

Claims

ｍビット幅のパラレルデータをｎビット幅のパラレルデータに変換する第１のステージ
（ｎは２以上の整数で、ｍはｎより大きい整数）と、
前記ｎビット幅のパラレルデータをシリアルデータに変換する第２のマルチプレクサー
と、を含み、
前記第１のステージは、
第１のタイミング信号に応答して前記ｍビット幅のパラレルデータを記憶する第１の記
憶装置と、
前記第１の記憶装置の出力に基づいて前記ｎビット幅のパラレルデータを生成する第１
のマルチプレクサーと、
前記第１のタイミング信号の整数倍の周波数を有する第２のタイミング信号に応答して
、前記ｎビット幅のパラレルデータを出力する第２の記憶装置と、を含み、
前記第２のマルチプレクサーは、
前記第２のタイミング信号と（３６０°／ｎ）×ｉ（ｉは、−ｎ＜ｉ＜ｎを満たす整数
）位相が異なる第３のタイミング信号と、前記第３のタイミング信号と（３６０°／ｎ）
×ｊ（ｊは、１≦ｊ＜ｎ及び−ｎ＜ｊ≦−１を満たす整数）位相が異なる第４のタイミン
グ信号と、に基づいて前記ｎビット幅のパラレルデータを前記シリアルデータに変換する
ことを特徴とするシリアライザー。
前記第１の記憶装置は、
前記第１のタイミング信号が第１の論理から第２の論理に遷移するときに前記第１のマ
ルチプレクサーに出力する第１のフリップフロップと、
前記第１のタイミング信号が前記第２の論理から前記第１の論理に遷移するときに前記
第１のマルチプレクサーに出力する第２のフリップフロップと、を含むことを特徴とする
請求項１に記載のシリアライザー。
前記第１の記憶装置は、前記第１のタイミング信号に応答して出力する第１のフリップ
フロップ〜第ｚのフリップフロップを含み（ｚは２以上の整数）、
前記第２のタイミング信号の周波数は、前記第１のタイミング信号のｚ×ｍ倍であり、
前記第１のマルチプレクサーは、ｚ×ｍ対ｎのマルチプレクサーであることを特徴とす
る請求項１に記載のシリアライザー。
前記第１のステージは、
前記第２のタイミング信号から第１のタイミング信号を生成する分割器を含み、
前記分割器は、
前記第１のマルチプレクサーに選択制御信号を提供することを特徴とする請求項１乃至
請求項３のいずれか一項に記載のシリアライザー。
ｍビット幅のパラレルデータをｎビット幅のパラレルデータに変換する第１のステージ
（ｎは２以上の整数で、ｍはｎより大きい整数）と、
前記ｎビット幅のパラレルデータをシリアルデータに変換する第２のマルチプレクサー
と、を含み、
前記第１のステージは、
第１のタイミング信号に応答して前記ｍビット幅のパラレルデータを記憶する第１の記
憶装置と、
前記第１の記憶装置の出力に基づいて前記ｎビット幅のパラレルデータを生成する第１
のマルチプレクサーと、
前記第１のタイミング信号の整数倍の周波数を有する第２のタイミング信号に応答して
、前記ｎビット幅のパラレルデータを出力する第２の記憶装置と、を含み、
前記第２のマルチプレクサーは、
第１の選択器〜第ｎの選択器を含み、
前記第１の選択器〜第ｎの選択器の第ｉの選択器は、
前記第２のタイミング信号と（３６０°／ｎ）×ｉ位相が異なる第３のタイミング信号
と、
前記第３のタイミング信号と３６０°／ｎ位相が異なる信号を反転したタイミング信号
又は前記第３のタイミング信号と−３６０°／ｎ位相が異なるタイミング信号である第４
のタイミング信号を受信し、
前記第３のタイミング信号と前記第４のタイミング信号とに基づいて出力することで、
前記ｎビット幅のパラレルデータを前記シリアルデータに変換することを特徴とするシリ
アライザー。
前記第ｉの選択器は、
前記ｎビット幅のパラレルデータのｉビットのデータがゲート電極に供給され、一端が
第１の出力に接続されている第１のトランジスターと、
前記ｉビットのデータと差動対を形成するデータがゲート電極に供給され、一端が第２
の出力に接続されている第２のトランジスターと、
前記第１のトランジスターの他端及び前記第２のトランジスターの他端に一端が接続さ
れ、ゲート電極に前記第３のタイミング信号が供給される第３のトランジスターと、
前記第３のトランジスターの他端に接続され、ゲート電極に前記第４のタイミング信号
が供給される第４のトランジスターと、
を含むことを特徴とする請求項５に記載のシリアライザー。
前記第４のトランジスターがオンになった後に前記第３のトランジスターがオンになり
、前記第１のトランジスターを介して前記ｉビットのデータが前記第１の出力から出力さ
れ、前記第２のトランジスターを介して前記ｉビットと差動対を形成するデータが前記第
２の出力から出力されることを特徴とする請求項６に記載のシリアライザー。
前記第２のマルチプレクサーは、
第１の電源ノードと前記第１の電源ノードと電圧が異なる第２の電源ノードとの間に配
置された定電流回路と、
前記第１の電源ノードと前記第１の出力及び前記第２の出力との間に設けられた負荷回
路と、を含むことを特徴とする請求項６又は請求項７に記載のシリアライザー。