JPH02309397A - グラフデータのプレーンパツク変換回路 - Google Patents
グラフデータのプレーンパツク変換回路Info
- Publication number
- JPH02309397A JPH02309397A JP1130083A JP13008389A JPH02309397A JP H02309397 A JPH02309397 A JP H02309397A JP 1130083 A JP1130083 A JP 1130083A JP 13008389 A JP13008389 A JP 13008389A JP H02309397 A JPH02309397 A JP H02309397A
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- 230000015654 memory Effects 0.000 claims abstract description 31
- 238000006243 chemical reaction Methods 0.000 claims description 64
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
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- Image Input (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し産業上の利用分野］
本発明はグラフデータの表示処理に関し、特に表示メモ
リに対して読みだし、書き込みが行われるグラフデータ
の変換を行うグラフデータのプレーンパック変換回路に
関するものである。
リに対して読みだし、書き込みが行われるグラフデータ
の変換を行うグラフデータのプレーンパック変換回路に
関するものである。
［従来の技術］
従来のグラフィック制御を行うＬ Ｓ’ｌは、ラスクオ
ペレーションやデータのマスクを行う機能等は備えてい
るがプレーン形式データ構成の表示メモリに対してパッ
ク形式データでアクセスを行うプレーンパック変換機能
は備えていない。
ペレーションやデータのマスクを行う機能等は備えてい
るがプレーン形式データ構成の表示メモリに対してパッ
ク形式データでアクセスを行うプレーンパック変換機能
は備えていない。
［発明が解決しようとする課題」
上述した従来のＬＳＩはプレーンパック変換機能を偏え
ていないため、パック形式データ構成の装置からプレー
ン形式データ構成の表示メモリに対してアクセスするこ
とができないという問題があった。すなわち、パック形
式データ構成の装置とプレーン形式データ構成の表示メ
モリとの間には互換性がないという問題かあ−った。
ていないため、パック形式データ構成の装置からプレー
ン形式データ構成の表示メモリに対してアクセスするこ
とができないという問題があった。すなわち、パック形
式データ構成の装置とプレーン形式データ構成の表示メ
モリとの間には互換性がないという問題かあ−った。
［課題を解決するための手段］
このような課題と解決するために本発明に係るグラフデ
ータのプレーンパ・ツク変換回路は、表示メモリに対し
てプレーン形式のグラフデータのアクセスを行うときこ
のアクセスされるデータのアドレス変換を行うアドレス
変換部と、プレーン形式のグラフデータを読みだしてこ
のアドレス変換部により変換された変換アドレスに基づ
きパック形式のグラフデータに変換するリード時変換回
路と、表示メモリから読み出したグラフデータを変換ア
ドレスに基づき制御部からのデータに置換してプレーン
形式のデータとしたのち表示メモリに書き込むライト時
変換回路とを備えたものである。
ータのプレーンパ・ツク変換回路は、表示メモリに対し
てプレーン形式のグラフデータのアクセスを行うときこ
のアクセスされるデータのアドレス変換を行うアドレス
変換部と、プレーン形式のグラフデータを読みだしてこ
のアドレス変換部により変換された変換アドレスに基づ
きパック形式のグラフデータに変換するリード時変換回
路と、表示メモリから読み出したグラフデータを変換ア
ドレスに基づき制御部からのデータに置換してプレーン
形式のデータとしたのち表示メモリに書き込むライト時
変換回路とを備えたものである。
Ｕ作用ユ
リード時変換回路は、表示メモリ内のグラフデータを読
み出して変換アドレスに基づきパック形式グラフデータ
に変換する。また、ライト時変換回路は、読み出された
グラフデータを変換アドレスに基づき制御部からのデー
タに置換して表示メモリに書き込む。
み出して変換アドレスに基づきパック形式グラフデータ
に変換する。また、ライト時変換回路は、読み出された
グラフデータを変換アドレスに基づき制御部からのデー
タに置換して表示メモリに書き込む。
〔実施例］
次に本発明について図面を参照して説明する。
第１図は本発明のグラフデータ（以下、データという）
のプレーンバ・ツク変換回路の一実施例を示すブロック
図である。同図において、１は制御部、２はアドレス変
換部、３はプレーン構成の表示メモリ、４はパック形式
データをプレーン形式データに変換して表示メモリ３に
対し書き込みを行うライト時変換回路、５は表示メモリ
３から読み出したプレーン形式のデータをバ・ツク形式
データに変換するリード時変換回路、６はライト時変換
回路４の入力データバ・ソファ、７はライト時変換回路
４の出力データバッファ、８はリード時変換回路５の入
力データバッファ、９はリード時変換回路５の出力デー
タバッファである。
のプレーンバ・ツク変換回路の一実施例を示すブロック
図である。同図において、１は制御部、２はアドレス変
換部、３はプレーン構成の表示メモリ、４はパック形式
データをプレーン形式データに変換して表示メモリ３に
対し書き込みを行うライト時変換回路、５は表示メモリ
３から読み出したプレーン形式のデータをバ・ツク形式
データに変換するリード時変換回路、６はライト時変換
回路４の入力データバ・ソファ、７はライト時変換回路
４の出力データバッファ、８はリード時変換回路５の入
力データバッファ、９はリード時変換回路５の出力デー
タバッファである。
そして、ライト時変換回路４は、制御部１からのパック
形式のデータを入力データバッファ６を介して入力し、
アドレス変換部２の変換アドレスに基づきこれをプレー
ン形式のデータに変換して、出力データバ・・／ファ７
を介して表示メモリ３に格納する。また、リード時変換
回路５は、表示メモリ３に格納されているプレーン形式
のデータを入力データバッファ８を介して入力し、アド
レス変換部２の変換アドレスに基づきこれをパック形式
のデータに変換して、出力データバッファ９を介して制
御部１に送出する。
形式のデータを入力データバッファ６を介して入力し、
アドレス変換部２の変換アドレスに基づきこれをプレー
ン形式のデータに変換して、出力データバ・・／ファ７
を介して表示メモリ３に格納する。また、リード時変換
回路５は、表示メモリ３に格納されているプレーン形式
のデータを入力データバッファ８を介して入力し、アド
レス変換部２の変換アドレスに基づきこれをパック形式
のデータに変換して、出力データバッファ９を介して制
御部１に送出する。
次に、アドレス変換部２について説明する。第２図は、
アドレス変換部２により変換されたアドレスと表示メモ
リ３に格納されるデータ、すなわち各プレーンに格納さ
れるデータとの対応を示す説明図である。同図において
、ＡＤはアドレス変換部２により変換された変換アドレ
ス、ＰＯ〜Ｐ７は表示メモリ３内のプレーンである。そ
して、変換アドレスＡＤの０ビツトからＦビットは、そ
れぞれ各プレーン、すなわちプレーンＰＯ〜Ｐ７に格納
されるデータの０ビツトから１５ビツトのアドレスに対
応する。すなわち、この変換アドレスＡＤは、プレーン
ＰＯ〜Ｐ７に対して読みたしまたは書き込みを行うとき
、それぞれのプレーンＰＯ〜Ｐ７のデータのビットを共
通に選択するものである。
アドレス変換部２により変換されたアドレスと表示メモ
リ３に格納されるデータ、すなわち各プレーンに格納さ
れるデータとの対応を示す説明図である。同図において
、ＡＤはアドレス変換部２により変換された変換アドレ
ス、ＰＯ〜Ｐ７は表示メモリ３内のプレーンである。そ
して、変換アドレスＡＤの０ビツトからＦビットは、そ
れぞれ各プレーン、すなわちプレーンＰＯ〜Ｐ７に格納
されるデータの０ビツトから１５ビツトのアドレスに対
応する。すなわち、この変換アドレスＡＤは、プレーン
ＰＯ〜Ｐ７に対して読みたしまたは書き込みを行うとき
、それぞれのプレーンＰＯ〜Ｐ７のデータのビットを共
通に選択するものである。
次に、表示メモリ３に格納されているデータの読みだし
動作について説明する。まず、プレーンＰＯ〜Ｐ７に格
納されているデータ読みだし時のデータ変換について説
明する。第３図は、プレーンＰＯ〜Ｐ７からの読みだし
データの変換を示す説明図である。同図において、プレ
ーンＰＯ〜Ｐ７に格納されているデータ、すなわちプレ
ーンデータＰＤＯ〜ＰＤ７の中で、各プレーン共通の変
換アドレスＡＤにより指定されるビットめ内容がプレー
ンデータＰＤＯの０ビツト目から順次読み出されてリー
ドデータＲＤを形成しパック形式データとして収り出さ
れるものである。すなわち、変換アドレスＡＤの０番地
（こはプレーンデー夕ＰＤＯ〜ＰＤ７のＯビット目のデ
ータＯｏ〜０７が取り出され、同様に変換アドレスＡＤ
の１番地にはプレーンデータＰＤＯ〜ＰＤ７の１−ビッ
ト目のデータ１゜〜１７が取り出される。
動作について説明する。まず、プレーンＰＯ〜Ｐ７に格
納されているデータ読みだし時のデータ変換について説
明する。第３図は、プレーンＰＯ〜Ｐ７からの読みだし
データの変換を示す説明図である。同図において、プレ
ーンＰＯ〜Ｐ７に格納されているデータ、すなわちプレ
ーンデータＰＤＯ〜ＰＤ７の中で、各プレーン共通の変
換アドレスＡＤにより指定されるビットめ内容がプレー
ンデータＰＤＯの０ビツト目から順次読み出されてリー
ドデータＲＤを形成しパック形式データとして収り出さ
れるものである。すなわち、変換アドレスＡＤの０番地
（こはプレーンデー夕ＰＤＯ〜ＰＤ７のＯビット目のデ
ータＯｏ〜０７が取り出され、同様に変換アドレスＡＤ
の１番地にはプレーンデータＰＤＯ〜ＰＤ７の１−ビッ
ト目のデータ１゜〜１７が取り出される。
次に、プレーンデータＰＤの読みだし動作、すなわちリ
ード時変換回路５の動作を説明する。第４図は、リード
時変換回路５の動作を説明するブロック図である。同図
において、−５１〜５４はリード時変換回路５内のマル
チプレクサである。
ード時変換回路５の動作を説明する。第４図は、リード
時変換回路５の動作を説明するブロック図である。同図
において、−５１〜５４はリード時変換回路５内のマル
チプレクサである。
各マルチプレクサ５１〜５４は変換アドレスＡＤに従い
、各プレーンデータＰＤＯ〜ＰＤ３のうちでプレーンデ
ータＰＤＯの０ビツトから順次取り出して制御部１に送
出する。そして、制御部１ではこれを読みだしてリード
データＲＤとする。
、各プレーンデータＰＤＯ〜ＰＤ３のうちでプレーンデ
ータＰＤＯの０ビツトから順次取り出して制御部１に送
出する。そして、制御部１ではこれを読みだしてリード
データＲＤとする。
次に、表示メモリ３への書き込み動作について説明する
。まず、プレーンＰＯ−Ｐ７へのデータ書き込み時のデ
ータの変換について説明する。第５図は、プレーンＰＯ
〜Ｐ７へ書き込まれるデータの変換を示す説明図である
。同図において、パック形式データ、すなわちライトデ
ータＷＤの０ビツトから７ビツトの位置はそれぞれプレ
ーンＰＯからプレーンＰ７に対応している。そして、こ
のライトデータＷＤの各ビットめ内容が各プレーン共通
の変換アドレスＡＤの番地に書き込まれる。すなわち、
変換アドレスＡＤの０番地において、各プレーンＰＯ〜
Ｐ７にはライトデータＷＤの０ビツト〜７ビツトの内容
がそれぞれ対応して書き込まれる。
。まず、プレーンＰＯ−Ｐ７へのデータ書き込み時のデ
ータの変換について説明する。第５図は、プレーンＰＯ
〜Ｐ７へ書き込まれるデータの変換を示す説明図である
。同図において、パック形式データ、すなわちライトデ
ータＷＤの０ビツトから７ビツトの位置はそれぞれプレ
ーンＰＯからプレーンＰ７に対応している。そして、こ
のライトデータＷＤの各ビットめ内容が各プレーン共通
の変換アドレスＡＤの番地に書き込まれる。すなわち、
変換アドレスＡＤの０番地において、各プレーンＰＯ〜
Ｐ７にはライトデータＷＤの０ビツト〜７ビツトの内容
がそれぞれ対応して書き込まれる。
次に、プレーンデータＰＤの書き込み動作、すなわちラ
イト時変換回路４の動作を説明する。第６図は、ライト
時変換回路５の動作を説明するブロック図である。同図
において、ＷＤＯ〜ＷＤ３は制御部１−から入力される
ライトデータＷＤの各ビット、４］、〜４４はマルチプ
レクサ、Ｐ Ｗ Ｄ Ｏ〜ＰＷＤ３は各プレーンＰＤＯ
〜ＰＤ３へ書き込まれるライトデータである。各マルチ
プレクサ４１〜４４は、変換アドレスＡＤに従い、読み
出されたプレーンデータＰＤＯ〜ＰＤ３のうちでプレー
ンデータＰＤＯの０ビツトから順次このプレーンデータ
ＰＤＯ〜ＰＤ３のビットの内容をライトデータＷＤＯ〜
ＷＤ３に置き換えてプレーンライトデータＰＷＤＯ〜Ｐ
Ｗ Ｄ ３として表示メモリ３に送出して格納する。
イト時変換回路４の動作を説明する。第６図は、ライト
時変換回路５の動作を説明するブロック図である。同図
において、ＷＤＯ〜ＷＤ３は制御部１−から入力される
ライトデータＷＤの各ビット、４］、〜４４はマルチプ
レクサ、Ｐ Ｗ Ｄ Ｏ〜ＰＷＤ３は各プレーンＰＤＯ
〜ＰＤ３へ書き込まれるライトデータである。各マルチ
プレクサ４１〜４４は、変換アドレスＡＤに従い、読み
出されたプレーンデータＰＤＯ〜ＰＤ３のうちでプレー
ンデータＰＤＯの０ビツトから順次このプレーンデータ
ＰＤＯ〜ＰＤ３のビットの内容をライトデータＷＤＯ〜
ＷＤ３に置き換えてプレーンライトデータＰＷＤＯ〜Ｐ
Ｗ Ｄ ３として表示メモリ３に送出して格納する。
［発明の効果］
以上説明したように本発明に係るグラフデータのプレー
ンパック変換回路は、グラフデータの書き込み時または
読みだし時にアドレス変換を行うアドレス変換部、リー
ド時変換回路およびライト時変換回路を有し、リード時
変換回路は、表示メモリ内のグラフデータを読み出して
変換アドレスに基づきパック形式グラフデータに変換す
る９また、ライト時変換回路は、読み出されたグラフデ
ータを変換アドレスに基づいて制御部からのデータに置
換し表示メモリに書き込むようにしたので、パック形式
データ構成の装置からプレーン形式データ構成の表示メ
モリに対してアクセスすることができ、従ってパック形
式データ構成の装置とプレーン形式データ構成の表示メ
モリとの間に互換性を持たせることができるという効果
がある。
ンパック変換回路は、グラフデータの書き込み時または
読みだし時にアドレス変換を行うアドレス変換部、リー
ド時変換回路およびライト時変換回路を有し、リード時
変換回路は、表示メモリ内のグラフデータを読み出して
変換アドレスに基づきパック形式グラフデータに変換す
る９また、ライト時変換回路は、読み出されたグラフデ
ータを変換アドレスに基づいて制御部からのデータに置
換し表示メモリに書き込むようにしたので、パック形式
データ構成の装置からプレーン形式データ構成の表示メ
モリに対してアクセスすることができ、従ってパック形
式データ構成の装置とプレーン形式データ構成の表示メ
モリとの間に互換性を持たせることができるという効果
がある。
第１図は本発明に係るグラフデータのプレーンパック変
換回路の一実施例を示すブロック図、第２図、第３図、
第５図はこの変換回路の変換動作を説明する説明図、第
４図、第６図はこの変換回路の動作説明に供するブロッ
ク図である。 １・・・・制御部、２・・・・アドレス変換部、３・・
・・表示メモリ、ｌト・・・ライト時変換回路、５・・
・・リード時変換回路、６゜８・・・・入力データバッ
ファ、７，９・・・・出力データバッファ、４１〜４４
．５１〜５４・・−・マルチプレクサ、ＡＤ・・・・変
換アドレス。
換回路の一実施例を示すブロック図、第２図、第３図、
第５図はこの変換回路の変換動作を説明する説明図、第
４図、第６図はこの変換回路の動作説明に供するブロッ
ク図である。 １・・・・制御部、２・・・・アドレス変換部、３・・
・・表示メモリ、ｌト・・・ライト時変換回路、５・・
・・リード時変換回路、６゜８・・・・入力データバッ
ファ、７，９・・・・出力データバッファ、４１〜４４
．５１〜５４・・−・マルチプレクサ、ＡＤ・・・・変
換アドレス。
Claims (1)
- 【特許請求の範囲】 複数のプレーンで構成され、プレーン形式のグラフデー
タによりアクセスされる表示メモリに対して制御部から
アクセスされるパック形式のグラフデータを前記プレー
ン形式のグラフデータに変換するグラフデータのプレー
ンパック変換回路であって、 前記表示メモリに対して前記プレーン形式のグラフデー
タのアクセスを行うときこのアクセスされるデータのア
ドレス変換を行うアドレス変換部と、 前記プレーン形式のグラフデータを読みだして前記アド
レス変換部により変換された変換アドレスに基づき前記
パック形式のグラフデータに変換するリード時変換回路
と、 前記表示メモリから読み出したグラフデータを前記変換
アドレスに基づき前記制御部からのデータに置換して前
記プレーン形式のデータとしたのち前記表示メモリに書
き込みを行うライト時変換回路と を備えてなるグラフデータのプレーンパック変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130083A JP2845491B2 (ja) | 1989-05-25 | 1989-05-25 | グラフデータのプレーンパツク変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130083A JP2845491B2 (ja) | 1989-05-25 | 1989-05-25 | グラフデータのプレーンパツク変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02309397A true JPH02309397A (ja) | 1990-12-25 |
| JP2845491B2 JP2845491B2 (ja) | 1999-01-13 |
Family
ID=15025575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1130083A Expired - Lifetime JP2845491B2 (ja) | 1989-05-25 | 1989-05-25 | グラフデータのプレーンパツク変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845491B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002165137A (ja) * | 2000-08-15 | 2002-06-07 | Pixim Inc | ディジタル画素センサ読出し情報内の画素の再配置のための回路及び方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167982A (ja) * | 1986-12-31 | 1988-07-12 | Nec Corp | 直列デ−タの処理回路 |
| JPS6417164A (en) * | 1987-07-13 | 1989-01-20 | Fuji Xerox Co Ltd | Picture processor |
-
1989
- 1989-05-25 JP JP1130083A patent/JP2845491B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63167982A (ja) * | 1986-12-31 | 1988-07-12 | Nec Corp | 直列デ−タの処理回路 |
| JPS6417164A (en) * | 1987-07-13 | 1989-01-20 | Fuji Xerox Co Ltd | Picture processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002165137A (ja) * | 2000-08-15 | 2002-06-07 | Pixim Inc | ディジタル画素センサ読出し情報内の画素の再配置のための回路及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2845491B2 (ja) | 1999-01-13 |
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