JPS63206844A - 情報処理装置のキ−記憶方式 - Google Patents
情報処理装置のキ−記憶方式Info
- Publication number
- JPS63206844A JPS63206844A JP4054987A JP4054987A JPS63206844A JP S63206844 A JPS63206844 A JP S63206844A JP 4054987 A JP4054987 A JP 4054987A JP 4054987 A JP4054987 A JP 4054987A JP S63206844 A JPS63206844 A JP S63206844A
- Authority
- JP
- Japan
- Prior art keywords
- key
- address
- main memory
- bits
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 230000010365 information processing Effects 0.000 claims description 4
- 238000013507 mapping Methods 0.000 claims description 2
- 238000013500 data storage Methods 0.000 abstract description 8
- 238000001514 detection method Methods 0.000 abstract description 5
- 238000007726 management method Methods 0.000 abstract description 3
- 230000003139 buffering effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置のキー記憶方式に係り。
特に記憶保護単位の容量が同時に複数種存在し。
かつ主記憶キーの写しを持つキーバッファに好適なキー
記憶方式に関する。
記憶方式に関する。
一般に情報処理装置では、主記憶装置に対する不正な書
込み、読出しを防止するため、主記憶装置の各記憶保護
単位（例えばページ単位）に対応して各々主記憶キーを
設け、主記憶装置へのアクセス時、該当主記憶キーとプ
ログラムに割り当てられた保護キーとを比較することが
行われる。この場合、従来はＴＬＢ （アドレス変換バ
ッファ）内に主記憶キーの写しを持たせたり、あるいは
主記憶キーの写しを持つキーバッファを別に設けて、Ｔ
Ｌ Ｂやキーバッファより目的の主記憶キーを得て処
理の高速化を図っている。
込み、読出しを防止するため、主記憶装置の各記憶保護
単位（例えばページ単位）に対応して各々主記憶キーを
設け、主記憶装置へのアクセス時、該当主記憶キーとプ
ログラムに割り当てられた保護キーとを比較することが
行われる。この場合、従来はＴＬＢ （アドレス変換バ
ッファ）内に主記憶キーの写しを持たせたり、あるいは
主記憶キーの写しを持つキーバッファを別に設けて、Ｔ
Ｌ Ｂやキーバッファより目的の主記憶キーを得て処
理の高速化を図っている。
なお、キーバッファを利用する方式に関連するものとし
ては、例えば特開昭５５−３４３１４４Ｊ。
ては、例えば特開昭５５−３４３１４４Ｊ。
公報が°挙げられる。
主記憶装置の容量は益々増大する傾向にあり。
主記憶キーの記憶保護単位を固定とすると、主記憶装置
の容量の増大に比例して主記憶キーの物量も増大する。
の容量の増大に比例して主記憶キーの物量も増大する。
この主記憶キーの物量を低減するためには、主記憶キー
の記憶保護単位を、例えばアドレスが２ギガバイト（Ｏ
Ｂ）以内は４キロバイト（ＫＢ）、２ＧＢを越えるアド
レスでは６４ＫＢとすることが考えられる。このように
、記憶保護単位の容量が複数種存在する場合のキーバッ
ファ制御について従来技術は配慮されていない。
の記憶保護単位を、例えばアドレスが２ギガバイト（Ｏ
Ｂ）以内は４キロバイト（ＫＢ）、２ＧＢを越えるアド
レスでは６４ＫＢとすることが考えられる。このように
、記憶保護単位の容量が複数種存在する場合のキーバッ
ファ制御について従来技術は配慮されていない。
本発明の目的は、同時に複数種の異なる容量を持つ記憶
保護単位が存在するシステムにおいて、容量が異なる記
憶保護単位の主記憶キーを同一キーアドレスアレイで管
理しバッファリングすることにある。
保護単位が存在するシステムにおいて、容量が異なる記
憶保護単位の主記憶キーを同一キーアドレスアレイで管
理しバッファリングすることにある。
上記目的は、記憶保護単位の容量が異なることを明示す
る手段と、記憶保護単位の容量が異なった場合、キーア
ドレスアレイの検索アドレスを変更する手段を持つこと
により達成される。
る手段と、記憶保護単位の容量が異なった場合、キーア
ドレスアレイの検索アドレスを変更する手段を持つこと
により達成される。
〔作 用〕
キーアドレスアレイは、キーバッファにバッファリング
されている主記憶キーのアドレスを管理している。キー
リクエストアドレスの一部でキーアドレスアレイを検索
し、所望のアドレスが登録されているかどうか判定し、
登録されていれば、キーバッファより所望の主記憶キー
を読み出す。
されている主記憶キーのアドレスを管理している。キー
リクエストアドレスの一部でキーアドレスアレイを検索
し、所望のアドレスが登録されているかどうか判定し、
登録されていれば、キーバッファより所望の主記憶キー
を読み出す。
この時、記憶体ｆｌｌ ｌ−位の容量に応じて、キーア
ドレスアレイへの検索アドレスを変更する。これにより
、記憶保護単位の容量が異った場合、キーバッファへの
マツピングが変更し、容量が異なる記憶体、ｆｌ！ 、
１１１位の主記憶キーを同一アドレスアレイで管理する
ことができる。
ドレスアレイへの検索アドレスを変更する。これにより
、記憶保護単位の容量が異った場合、キーバッファへの
マツピングが変更し、容量が異なる記憶体、ｆｌ！ 、
１１１位の主記憶キーを同一アドレスアレイで管理する
ことができる。
［実施例〕
以下、本発明の一実施例について図面を用いて説明する
。
。
第１図は本発明の一実施例のシステム全体を示し、複数
の命令処理装置（ＩＰ）１−Ｌ〜１−Ｎが主記憶制御装
置（ＳＣ）２を通して主記憶装置（ＭＳ）３と接続して
いる。本実施例ではＭＳａ上の記憶保護単位の容量は２
種類で、２ギガバイト（ＧＢ）以内のアドレスでは４キ
ロバイト（ＫＢ）の記憶保護単位３−１．２ＧＢを越え
１６ＧＢまでのアドレスでは６４ＫＢの記憶保護単位３
−３とし、それぞれの各記憶保護単位に対して主記憶キ
ー３−２．３−４がある。主記憶キー３−２．３−４は
アクセス制御ビット（ＡＣＣ）、フェッチ保護ビット（
Ｆ）、参照ビット（Ｒ）、変更ビットで構成されるが、
これらのビットの働きは周知であるので説明を省略する
。一方、ＳＣ２はキーバッファ２−１を内蔵し、記憶保
護単位の容量を異にする主記憶キー３−２．３−４の写
しを同時に管理している。
の命令処理装置（ＩＰ）１−Ｌ〜１−Ｎが主記憶制御装
置（ＳＣ）２を通して主記憶装置（ＭＳ）３と接続して
いる。本実施例ではＭＳａ上の記憶保護単位の容量は２
種類で、２ギガバイト（ＧＢ）以内のアドレスでは４キ
ロバイト（ＫＢ）の記憶保護単位３−１．２ＧＢを越え
１６ＧＢまでのアドレスでは６４ＫＢの記憶保護単位３
−３とし、それぞれの各記憶保護単位に対して主記憶キ
ー３−２．３−４がある。主記憶キー３−２．３−４は
アクセス制御ビット（ＡＣＣ）、フェッチ保護ビット（
Ｆ）、参照ビット（Ｒ）、変更ビットで構成されるが、
これらのビットの働きは周知であるので説明を省略する
。一方、ＳＣ２はキーバッファ２−１を内蔵し、記憶保
護単位の容量を異にする主記憶キー３−２．３−４の写
しを同時に管理している。
ＩＰＩ−１−１−Ｎよりキーアクセスリクエストが発せ
られると、ＳＣ２はキーバッファ２−１に目的の主記憶
キーが既に登録されているかどうか調べ、既に登録され
ていれば、キーバッファ２−１より目的の主記憶キーを
得てアクセス元ＩＰへ転送し、登録されていなければ、
ＭＳａ上の主記憶キー３−２．３−４にアクセスしてキ
ーバッファ２−１に写しを登録し、該キーバッファ２−
１をアクセスする。この動作は、ＭＳ上のデータの写し
を保持する所謂バッファ記憶の場合と基本的に同様であ
る。
られると、ＳＣ２はキーバッファ２−１に目的の主記憶
キーが既に登録されているかどうか調べ、既に登録され
ていれば、キーバッファ２−１より目的の主記憶キーを
得てアクセス元ＩＰへ転送し、登録されていなければ、
ＭＳａ上の主記憶キー３−２．３−４にアクセスしてキ
ーバッファ２−１に写しを登録し、該キーバッファ２−
１をアクセスする。この動作は、ＭＳ上のデータの写し
を保持する所謂バッファ記憶の場合と基本的に同様であ
る。
第２図は第１図のキーバッファ部の詳細を示した図であ
る。キーリクエストアドレスはアドレス拡張ビット２１
およびアドレス部２２から構成され、通常アドレス部２
２で２ＧＢ、これにアドレス拡張ビット２１を付加する
ことにより１６ＧＢまでのＭＳ３のアドレッシングが可
能となる。ＯＲ回路２３の出力に従って、セレクタ回路
２４によりアドレスがセレクトされ、キーバッファ検索
アドレスレジスタ２５に設定される。キーバッファ検索
アドレスレジスタ２５は、キーアドレスアレイ２６のカ
ラムアドレスを指定するもので、上位ビットがキーリク
エストアドレスの（１，２）〜（１，７）、下位ビット
が（２，０）〜（２゜３）あるいは”００００” （４
ビツトオールゼロ）の計１０ビットより構成され、キー
アドレスアレイ２６のカラム方向に１キロカラムのアド
レス付けを可能にしている。キーバッファアドレスアレ
イ２６は、２０−より構成され、９．録アドレスはキー
リクエストアドレス中の（Ｅ、Ｏ）〜（Ｅ。
る。キーリクエストアドレスはアドレス拡張ビット２１
およびアドレス部２２から構成され、通常アドレス部２
２で２ＧＢ、これにアドレス拡張ビット２１を付加する
ことにより１６ＧＢまでのＭＳ３のアドレッシングが可
能となる。ＯＲ回路２３の出力に従って、セレクタ回路
２４によりアドレスがセレクトされ、キーバッファ検索
アドレスレジスタ２５に設定される。キーバッファ検索
アドレスレジスタ２５は、キーアドレスアレイ２６のカ
ラムアドレスを指定するもので、上位ビットがキーリク
エストアドレスの（１，２）〜（１，７）、下位ビット
が（２，０）〜（２゜３）あるいは”００００” （４
ビツトオールゼロ）の計１０ビットより構成され、キー
アドレスアレイ２６のカラム方向に１キロカラムのアド
レス付けを可能にしている。キーバッファアドレスアレ
イ２６は、２０−より構成され、９．録アドレスはキー
リクエストアドレス中の（Ｅ、Ｏ）〜（Ｅ。
２）および（０，１）〜（１，３）とパリティにより構
成される。キーデータ格納部２９はキーアドレスアレイ
２６と一対一に対応しており、キーアドレスアレイ２６
の登録アドレスに対応する主記憶キーが格納されている
。
成される。キーデータ格納部２９はキーアドレスアレイ
２６と一対一に対応しており、キーアドレスアレイ２６
の登録アドレスに対応する主記憶キーが格納されている
。
キーバッファ検索アドレスレジスタ２５の内容でキーア
ドレスアレイ２６のカラムが指定され、該当カラムの各
ローの９８アドレスがそれぞれ比較回路２７−１．２７
−２の一方の入力となる。
ドレスアレイ２６のカラムが指定され、該当カラムの各
ローの９８アドレスがそれぞれ比較回路２７−１．２７
−２の一方の入力となる。
比較回路２７−１．２７−２の他方の入力としては、キ
ーリクエストアドレスのアドレス拡張ビット２１ （Ｅ
、Ｏ）〜（Ｅ、２）および通常アドレス部２２中の（０
，ｌ）〜（１，３）が与えられる。比較回路２７−１，
２７−２は、一致（ヒツト）の場合は“１″、不一致の
場合は“０″を出力する。即ち、比較回路２７−１．２
７−２により所望主記憶キーがキーデータ格毎部２９に
登録されているか否か判定される。比較回路２７−１゜
２７−２のいずれかで一致が検出されると、ヒツト検出
回路２８は該当ローアドレスをエンコードする。キーバ
ッファ検索アドレスレジスタ２５の内容でキーデータ格
納部２９の該当カラムがアクセスされ、ヒツト検出回路
２８の出力で該当ローが指定され、キーデータ格納部２
９より所望主記憶キーが出力される。なお、比較回路２
７−１゜２７−２のいずれでも一致が検出されない場合
は、周知のリプレースアルゴリズムにより、ＭＳａ上の
主記憶キーがキーデータ格納部２９に格納され。
ーリクエストアドレスのアドレス拡張ビット２１ （Ｅ
、Ｏ）〜（Ｅ、２）および通常アドレス部２２中の（０
，ｌ）〜（１，３）が与えられる。比較回路２７−１，
２７−２は、一致（ヒツト）の場合は“１″、不一致の
場合は“０″を出力する。即ち、比較回路２７−１．２
７−２により所望主記憶キーがキーデータ格毎部２９に
登録されているか否か判定される。比較回路２７−１゜
２７−２のいずれかで一致が検出されると、ヒツト検出
回路２８は該当ローアドレスをエンコードする。キーバ
ッファ検索アドレスレジスタ２５の内容でキーデータ格
納部２９の該当カラムがアクセスされ、ヒツト検出回路
２８の出力で該当ローが指定され、キーデータ格納部２
９より所望主記憶キーが出力される。なお、比較回路２
７−１゜２７−２のいずれでも一致が検出されない場合
は、周知のリプレースアルゴリズムにより、ＭＳａ上の
主記憶キーがキーデータ格納部２９に格納され。
キーアドレスアレイ２６にキーリクエストアドレスの（
Ｅ、Ｏ）〜（Ｅ、２）および（０，１）〜（１，３）が
登録される。
Ｅ、Ｏ）〜（Ｅ、２）および（０，１）〜（１，３）が
登録される。
さて１本実施例では２ＧＢ以内のアドレスでは記憶保護
単位は４ＫＢ、２ＧＢを越え１６ＧＢまでのアドレスで
は記憶保護単位は６４ＫＢであり、システム内に同時に
２種の記憶保護単位が存在する。
単位は４ＫＢ、２ＧＢを越え１６ＧＢまでのアドレスで
は記憶保護単位は６４ＫＢであり、システム内に同時に
２種の記憶保護単位が存在する。
いま、２ＧＢ以内アドレス（アドレス拡張ビット２１が
オール“０”）でキーアクセスリクエストが発せられる
と、キーバッファ検索アドレスレジスタ２５の上位６ビ
ツトには、キーリクエストアドレス中の通常アドレス部
２２の（１，２）〜（Ｌ、７）が設定されるが、下位４
ビツトには、ＯＲ回路２３の出力が“０″であるため、
セレクタ２４により通常アドレス部２２の（２，Ｏ）〜
（２，３）が選ばれて設定される。キーバッファ検索ア
ドレスレジスタ２５の内容でキーアドレスアレイ２６を
アクセスし、リクエストアドレスがキーアドレスアレイ
２６に存在するかどうかを比較回路２７、ビット検出回
路２８により判定し、存在すれば、キーデータ格納部２
９にアクセスを行ない、存在しなければ、ＭＳ ３．．
１−の主記憶キー格納部にアクセスを行ない、アクセス
した主記憶キーをキーデータ格納部２９に格納し、リク
エストアドレスをキーアドレスアレイ２６へ９９する。
オール“０”）でキーアクセスリクエストが発せられる
と、キーバッファ検索アドレスレジスタ２５の上位６ビ
ツトには、キーリクエストアドレス中の通常アドレス部
２２の（１，２）〜（Ｌ、７）が設定されるが、下位４
ビツトには、ＯＲ回路２３の出力が“０″であるため、
セレクタ２４により通常アドレス部２２の（２，Ｏ）〜
（２，３）が選ばれて設定される。キーバッファ検索ア
ドレスレジスタ２５の内容でキーアドレスアレイ２６を
アクセスし、リクエストアドレスがキーアドレスアレイ
２６に存在するかどうかを比較回路２７、ビット検出回
路２８により判定し、存在すれば、キーデータ格納部２
９にアクセスを行ない、存在しなければ、ＭＳ ３．．
１−の主記憶キー格納部にアクセスを行ない、アクセス
した主記憶キーをキーデータ格納部２９に格納し、リク
エストアドレスをキーアドレスアレイ２６へ９９する。
この動作からもわかるように、０８以内のキーアクセス
におけるキーアドレスアレイ２６は全カラムアドレスが
登録の対象として有効になる。
におけるキーアドレスアレイ２６は全カラムアドレスが
登録の対象として有効になる。
次に、２ＧＢを越えるアドレス（アドレス拡張ビット２
１中いずれかのビットはｊｇ １ ′１ ）でキーアク
セスリクエストが発生せられると、キーバッファ検索ア
ドレスレジスタ２５の上位６ビツトには、２ＧＢ以内の
アドレスの場合と同様にキーリクエストアドレス中の通
常アドレス部２２の（１゜２）〜（１，７）が設定され
るが、下位４ビツトには、ＯＲ回路２３の出力が＃ Ｉ
ＩＩのため、セレクタ２４により“００００”が選ば
れて設定される。これ以後の動作は２ＧＢ以内アドレス
の場合と同じである。但し、アドレス拡張時は、キーバ
ッファ検索アドレスレジスタ２５の下位４ビツトはオー
ルゼロのため、キーアドレスアレイ２６の１キロカラム
のうち６４力ラム分が登録の対象となる。
１中いずれかのビットはｊｇ １ ′１ ）でキーアク
セスリクエストが発生せられると、キーバッファ検索ア
ドレスレジスタ２５の上位６ビツトには、２ＧＢ以内の
アドレスの場合と同様にキーリクエストアドレス中の通
常アドレス部２２の（１゜２）〜（１，７）が設定され
るが、下位４ビツトには、ＯＲ回路２３の出力が＃ Ｉ
ＩＩのため、セレクタ２４により“００００”が選ば
れて設定される。これ以後の動作は２ＧＢ以内アドレス
の場合と同じである。但し、アドレス拡張時は、キーバ
ッファ検索アドレスレジスタ２５の下位４ビツトはオー
ルゼロのため、キーアドレスアレイ２６の１キロカラム
のうち６４力ラム分が登録の対象となる。
以上のような動作を行なうことにより、同時に２種類の
記憶保護単位を持うシステムにおいて、ｍ−のキーアド
レスアレイによりバッファ管理を行なうことができる。
記憶保護単位を持うシステムにおいて、ｍ−のキーアド
レスアレイによりバッファ管理を行なうことができる。
また、本実施例では２ＧＢを越えるキーアクセスアドレ
スの下４ビットに“ｏ ｏ ｏ ｏ ”をうめこむ方法
を採用しているが、２０Ｂを越えるときのみカラムアド
レスをシフトさせる等の方法を採用しても良い。
スの下４ビットに“ｏ ｏ ｏ ｏ ”をうめこむ方法
を採用しているが、２０Ｂを越えるときのみカラムアド
レスをシフトさせる等の方法を採用しても良い。
本発明によれば、同時に複数種の異なる容量を持つ記憶
保護単位が存在するシステムのキーバッファにおいて、
簡単な回路を付加することにより単一のアドレスアレイ
でバッファ管理ができるので、資源の有効利用が可能で
あるとともに、ハードウェア量を低減する。ことができ
実装上も極めて有利である。
保護単位が存在するシステムのキーバッファにおいて、
簡単な回路を付加することにより単一のアドレスアレイ
でバッファ管理ができるので、資源の有効利用が可能で
あるとともに、ハードウェア量を低減する。ことができ
実装上も極めて有利である。
第１図は本発明の一実施例のシステム全体を示す図、第
２図は第１図のキーバッファ部の詳細を示した図である
。 １−１〜ｌ−Ｎ・・・命令処理装置。 ２・・・記憶制御装置、 ２−１・・・キーバッファ、
３・・・主記憶装置、 ３−１および３−３・・・記憶
保護単位、３−２および３−４・・・主記憶キー、２１
・・・アドレス拡張ビット、 ２２・・・通常アドレス
部、 ２３・・・ＯＲ回路、 ２４・・・セレクタ回路
、 ２５・・・キーバッファ検索アドレスレジスタ、
２６・・・キーアドレスアレイ、２７・・・比較回路
、 ２８・・・ヒツト検出回路、２９・・・キーデータ
格納部。 第２図
２図は第１図のキーバッファ部の詳細を示した図である
。 １−１〜ｌ−Ｎ・・・命令処理装置。 ２・・・記憶制御装置、 ２−１・・・キーバッファ、
３・・・主記憶装置、 ３−１および３−３・・・記憶
保護単位、３−２および３−４・・・主記憶キー、２１
・・・アドレス拡張ビット、 ２２・・・通常アドレス
部、 ２３・・・ＯＲ回路、 ２４・・・セレクタ回路
、 ２５・・・キーバッファ検索アドレスレジスタ、
２６・・・キーアドレスアレイ、２７・・・比較回路
、 ２８・・・ヒツト検出回路、２９・・・キーデータ
格納部。 第２図
Claims (1)
- （１）主記憶装置上の各記憶保護単位に対応して各々主
記憶装置キーを設けると共に、前記主記憶キーの写しを
格納したキーバッファを有する情報処理装置において、
前記主記憶キーによる各記憶保護単位の容量が同時に複
数種存在する場合、キーバッファ検索アドレスのビット
位置を変更してキーバッファのマッピングを変更せしめ
、前記記憶保護単位の容量が同時に複数種存在する場合
の各々の主記憶キーを同一キーバッファで管理すること
を特徴とする情報処理装置のキー記憶方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054987A JPS63206844A (ja) | 1987-02-24 | 1987-02-24 | 情報処理装置のキ−記憶方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054987A JPS63206844A (ja) | 1987-02-24 | 1987-02-24 | 情報処理装置のキ−記憶方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63206844A true JPS63206844A (ja) | 1988-08-26 |
Family
ID=12583532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4054987A Pending JPS63206844A (ja) | 1987-02-24 | 1987-02-24 | 情報処理装置のキ−記憶方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63206844A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6035381A (en) * | 1995-12-14 | 2000-03-07 | Hitachi, Ltd. | Memory device including main memory storage and distinct key storage accessed using only a row address |
-
1987
- 1987-02-24 JP JP4054987A patent/JPS63206844A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6035381A (en) * | 1995-12-14 | 2000-03-07 | Hitachi, Ltd. | Memory device including main memory storage and distinct key storage accessed using only a row address |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5426750A (en) | Translation lookaside buffer apparatus and method with input/output entries, page table entries and page table pointers | |
| KR920005280B1 (ko) | 고속 캐쉬 시스템 | |
| US5257361A (en) | Method and apparatus for controlling one or more hierarchical memories using a virtual storage scheme and physical to virtual address translation | |
| US4410944A (en) | Apparatus and method for maintaining cache memory integrity in a shared memory environment | |
| EP0036110B1 (en) | Cache addressing mechanism | |
| US4493026A (en) | Set associative sector cache | |
| US5752260A (en) | High-speed, multiple-port, interleaved cache with arbitration of multiple access addresses | |
| US6430655B1 (en) | Scratchpad RAM memory accessible in parallel to a primary cache | |
| US5109496A (en) | Most recently used address translation system with least recently used (LRU) replacement | |
| US5668972A (en) | Method and system for efficient miss sequence cache line allocation utilizing an allocation control cell state to enable a selected match line | |
| EP0708404A2 (en) | Interleaved data cache array having multiple content addressable fields per cache line | |
| US5132927A (en) | System for cache space allocation using selective addressing | |
| US4349875A (en) | Buffer storage control apparatus | |
| US5890221A (en) | Method and system for offset miss sequence handling in a data cache array having multiple content addressable field per cache line utilizing an MRU bit | |
| US5276829A (en) | Data processing system including cache memory for rapidly converting a logical address into a physical address using shared memory flag | |
| US4424564A (en) | Data processing system providing dual storage of reference bits | |
| JPS63206844A (ja) | 情報処理装置のキ−記憶方式 | |
| JPH044617B2 (ja) | ||
| KR920005296B1 (ko) | 정보처리장치 | |
| JP2636485B2 (ja) | キャッシュ記憶装置 | |
| JPH06139147A (ja) | キャッシュメモリシステム | |
| JPH0821001B2 (ja) | キャッシュメモリの制御方法 | |
| JPH01226056A (ja) | アドレス変換回路 | |
| JPH0635801A (ja) | 階層メモリ制御方式 | |
| JPH11296431A (ja) | 情報処理装置及びキャッシュメモリのマッピング方法 |