KR910004052B1 - 유효비트를 초기화하는 수단을 구비한 태그메모리장치 - Google Patents

유효비트를 초기화하는 수단을 구비한 태그메모리장치 Download PDF

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Abstract

내용 없음.

Description

유효비트를 초기화하는 수단을 구비한 태그메모리장치
제 1 도는 캐쉬 메모리 시스템의 전형적인 배치도.
제 2, 3 및 4 도는 본 발명의 반도체 메모리 시스템이 적용가능한 캐쉬 메모리를 사용한 시스템의 예.
제 5 도는 본 발명의 실시예에 따른 반도체 메모리장치의 개략도.
제 6 도는 1메모리 부분에 응하여 제5도의 반도체 메모리장치를 오가는 신호입력 및 출력동작을 예시하는 도면.
제 7 도는 제 5 도의 반도체 메모리장치에 나타나는 신호의 파형도.
제 8 도는 제 5 도의 반도체 메모리장치를 위한 장치의 배치도.
제 9 도는 제 5 도의 반도체 메모리장치에 사용된 비교기의 구성예.
제 10 및 제 11 도는 제 5 도의 반도체 메모리 장치에서의 판독 및 기입동작을 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명
12 : 배그메모리 14 : 비교기
16 : 기입버퍼
본 발명은 데이터 처리 시스템용 반도체 메모리장치에 관한 것이다.
본 발명에 따른 반도체 메모리장치는 예를들어, 캐쉬(cache)메모리를 합체한 컴퓨터에 적용된다.
일반적으로, 컴퓨터의 주메모리는 버스를 통해 프로세서에 연결되고 다이나믹 랜덤 억세스 메모리(DRAM)를 사용하여 대 용량이 주어지므로, 긴 억세스 시간이 필요하다. 억세스 시간을 줄이기 위하여, 고속의 스태틱 랜덤 억세스 메모리(SRAM)로 구성된 캐쉬 메모리가 사용된다. 주메모리부터 판독한 데이터는 캐쉬 메모리에 일시적으로 기억되고, 동일 데이터의 공급은 이 캐쉬 메모리로부터 실행되므로, 이에 의해 전체 메모리 억세스 시간이 감소된다.
그러나, SRAM으로 구성되므로 대 용량이 캐쉬 메모리를 생산하는 것은 어렵다. 일반적으로 캐쉬 메모리의 용량은 주메모리의 일부분과 대응한다. 주메모리는 다수의 세트로 분할되며, 캐쉬 메모리는 상기 세트에 대하여 1,2 또는 4개의 단위로 구성된다. 예를들어, 1블록은 16바이트로 구성되며; 1세트는 512블록으로 구성되며 ; 그리고 주메모리는 524,288세트로 구성된다. 어드레스부(A0 내지 A3)는 1블록의 16바이트중 하나를 선택하도록 하고; 어드레스부(A4 내지 A12)는 1세트이 512블록중 하나를 선택하도록 하며; 그리고 어드레스부(A13 내지 A31)는 주메모리의 524,288세트중 하나를 선택하도록 한다.
데이터는 주메모리의 1블록인, 16바이트의 단위로 캐쉬 메모리에 기억된다. 캐쉬 메모리에 데이터를 기억하는데 필요한 어드레스부는 주메모리의 하위 어드레스부(A4 내지 A12)와 같다. 이 경우에, 선택된 블록이 속하는 주메모리의 524,288세트중에서 어떤것인지 알 수가 없다. 이런 불편을 덜기위하여, 상위 어드레스부(A13 내지 A31)는 태그(tag)메모리 같은 또다른 메모리에 기억된다. 태그메모리는 대응 상위 어드레스부를 판독하기 위해 하위 어드레스부에 의해 억세스된다. 주메모리를 억세스하는상위 어드레스부는 비교기에 의해 태그메모리로부터 판독된 상위 어드레스부와 비교된다. 만일 이들 어드레스부가 일치하면, 캐쉬 메모리에 있는 소망 데이터의 기억이 검출된다. 따라서, 캐쉬 데이터 메모리는 하위 어드레스부에 의해 억세스되며, 대응데이터가 출력된다.
주메모리 데이터는 주메모리의 소정의 블록중 하위 어드레스부(A4 내지 A12)와 같은 데이터 메모리의 상위 어드레스부에 1블럭인 16바이트의 단위로 기억되고, 동시에 소정의 1블록의 상위 어드레스부(A13 내지 A31)는 태그메모리에 기입된다고 가정한다. 이런 가정하에서, 데이터 메모리는 주메모리의 4세트에 대응하는 용량을 가진다. 그러므로, 캐쉬 메모리는 하위 어드레스부(A4 내지 A12)와 동일하게 갖는 최대 4블록을 기억할 수 있다.
그래서 캐쉬 메모리는 다수의 세트용량을 가진다. 그러나 만일 어드레스부(A4 내지 A12)를 갖는 모든 데이터가 캐쉬 메모리에 이미 기억되어 있고, 어드레스부(A4 내지 A12)를 갖는 1블록이 주메모리의 소정의 세트로부터 판독되면, 캐쉬 메모리의 내용은 퍼어즈된다. 이 문제점을 위해 LRU(Least Recently Used)가 대체 알고리즘으로서 흔히 사용된다.
상위 어드레스부는 태그메모리에 기억된다. 주메모리를 억세스하는 어드레스 데이터의 상위 어드레스부가 태그메모리에서 판독한 상위 어드레스부와 일치할 때, 대응 데이터의 기억이 검출된다. 그러나 전원이 온될 때, 메모리 데이터라는 랜덤상태에 있다. 이 상태에서는, 주메모리를 억세스하는 상위 어드레스부가 태그메모리에서 판독한 데이터와 우연히 일치할 수도 있으므로, 캐쉬 메모리의 대응 데이터의 기억이 잘못 검출된다. 그 결과, 바람직하지 않은 랜덤 데이터가 데이터 메모리부터 판독된다.
본 발명의 제1목적은 모든 유효비트를 클리어함으로써 장치의 초기화를 고속으로 수행하는 캐쉬 메모리를 사용한 개량된 반도체 메모리장치를 제공하는데 있다.
본 발명의 제2목적은 유효비트를 클리어하는 동안 전원으로부터 흐르는 과전류를 방지하는데 있다.
본 발명의 제3목적은 잘못된 일치신호를 발생시키지 않고 캐쉬 메모리로부터 적절히 데이터를 판독하는데 있다.
본 발명에 따르면, 주메모리, 캐쉬 메모리 및 중앙처리장치를 구비한 데이터 처리 시스템용 반도체 메모리장치가 제공되는데, 주메모리는 N개의 메모리 세트로 구성되고, 각 메모리 세트는 다수의 블록으로 구성되며, 캐쉬 메모리는 N개보다 작은 n개의 메모리 세트의 데이터를 기억하는데 적합하다. 메모리장치는 캐쉬 메모리의 어드레스에 기억된 데이터의 메모리 세트를 지정하는 각 상위 어드레스부의 어드레스 데이터를 기억하는 메모리장치, 어드레스 데이터는 캐쉬 메모리의 어드레스에 대응하는 메모리장치의 어드레스에 기억되며, 양 어드레스는 지정 메모리 세트에 있는 메모리 블록을 지정하며, 메모리장치의 각 어드레스의 어드레스 데이터의 유효/무효상태를 나타내는 유효비트를 기억하는 장치, 및 모든 상기 유효비트를 초기화하는 초기화 회로를 포함한다.
본 발명의 바람직한 실시예를 서술하기 전에, 본 발명의 반도체 메모리의 시스템에 사용한 캐쉬 메모리의 전형적인 배치를 제 1 도에 도시한다. 본 발명의 반도체 메모리 시스템이 적용가능한 캐쉬 메모리를 사용한 시스템의 예를 제 2, 3 및 4 도에 도시한다.
제 1 도의 배치에서, 주메모리(101)의 행을 어드레스의 태그부로 지정하고, 주메모리의 각 열은 캐쉬 메모리(102)의 각 열에 대응하며, 캐쉬 메모리의 각 열은 어드레스의 라인 어드레스부로 지정된다. 주메모리의 각 행은 불록시퀸스로 구성된다. 그러한 1블록의 예를 제1도에 나타낸다. 상기 1블록의 바이트를 어드레스의 바이트 어드레스부로 지정된다. 상기 1블록의 워드에 대응하는 행을 어드레스와 워드 어드레스부로 지정한다.
제 1 도의 예에서, 캐쉬 메모리는 주메모리의 2행에 대응하는 2세트만을 기억할 수 있다. 태그는 캐쉬 메모리의 블록에 기억된 각 데이터에 부착된다. 태그 및 데이터는 캐쉬 메모리의 각 행으로부터 판독될 수 있다. 캐쉬 메모리는 여러 가지 구조에 따라 배치될 수 있으나, 일반적으로 주메모리의 메모리 영역을 분할함으로써 얻어지는 다수의 세트중 1,2 또는 4에 대응하는 용량을 가진다. 제 2 도는 데이터 메모리가 1-세트 용량을 갖는 다이렉트 맵(map)형 캐쉬 메모리를 나타내며, 제 3 도는 2-세트용량을 갖는 연상형 캐쉬 메모리를 나타낸다. 중앙처리장치(PROCESSOR), 주메모리(DRAM), 캐쉬 메모리(SRAM), 비교기(COMPARATOR), 캐쉬 제어논리회로(CACHE CONTROL LOGIC)를 제 2 도 및 제 3 도에 도시하였다. 어드레스 정보(A0…A3A4…A12A13…A31)는 중앙처리장치로부터 캐쉬 메모리로 공급된다. 전술한 것처럼, 1바이트는 어드레스비트(A0내지 A3)을 기초로하여 16바이트로부터 선택되고 1블록을 어드레스비트(A4내지 A12)를 기초로하여 512블록으로부터 선택되며, 1세트는 어드레스비트(A13내지 A31)을 기초로하여 524,288세트로부터 선택된다.
용량의 예는 후술한다. 1블록은 16바이트로 구성되고 1세트는 512블록으로 구성되며; 그리고 주메모리는 524,288세트로 구성된다. 어드레스부(A0 내지 A3)는 1블록인 16바이트로부터 1행 부분으로서 1바이트의 선택을 허용하며; 어드레스부(A4 내지 A12)는 1세트를 구성하는 512블록중 하나의 선택을 허용하며; 그리고 어드레스부(A13 내지 A31)는 주메모리를 구성하는 524,288세트중 하나의 선택을 허용한다.
데이터는 주메모리의 1블록인 16바이트의 단위로 캐쉬 메모리에 기억된다. 캐쉬 메모리에 데이터를 기억하기 위해 필요한 어드레스부는 주메모리의 하위 어드레스부(A4 내지 A12)와 같다. 이 경우에, 선택된 불록이 속하는 주메모리의 524,288세트중에서 어떤 것인지 알 수가 없다. 이런 불편을 덜하기 위하여, 상위 어드레스부(A13 내지 A31)는 태그메모리같은 또다른 메모리에 기억된다. 태그메모리는 대응 상위 어드레스부를 판독하기 위해 어드레스부에 의해 억세스 된다. 주메모리를 억세스하는 상위 어드레스부는 비교기에 의해 태그메모리에서 판독된 상위 어드레스부와 비교된다. 만약 이들 어드레스부가 일치하면, 캐쉬 메모리에 있는 소망데이터의 기억이 검출된다. 따라서, 캐쉬 데이터 메모리는 하위 어드레스부에 의해 억세스되며, 대응 데이터가 출력된다.
주메모리와 캐쉬 메모리 사이의 관계를 제 4 도에 도시한다. 주메모리 데이터는 주메모리의 소정의 블록의 하위 어드레스부(A13 내지 A12)는 리그메모리에 기입된다고 가정한다. 이런 가정하에서, 데이터 메모리는 주메모리의 4세트에 대응하는 용량을 가진다. 따라서 캐쉬메모리는 제 4 도에서 도시한 것처럼 하위 어드레스부(A4 내지 A12)와 같은 데이터 메모리의 상위 어드레스부에 1블록인 16바이트의 단위로 기억되고, 동시에 소정의 1블록의 상위 어드레스부(A4 내지 A12)와 동일하게 갖는 최대 4블록을 기억할 수 있다.
그래서, 캐쉬 메모리는 다수의 세트용량을 가진다. 그러나 만일 어드레스부(A4 내지 A12)를 갖는 모든 데이터가 캐쉬 메모리에 이미 기억되어 있고, 어드레스부(A4 내지 A12)를 갖는 1블록이 주메모리의 소정의 세트로부터 판독되면, 캐쉬 메모리의 내용은 퍼어즈된다. 이 문제점을 위해, LRU가 대체 알고리즘으로서 흔히 사용된다.
본 발명의 실시예에 따른 반도체 메모리장치를 제 5 도에 도시한다.
1메모리 부분에 응하여 제 5 도의 반도체 메모리장치를 오가는 신호압력 및 출력동작을 제 6 도에 예시하였다. 제 5 도에 도시한 장치의 신호타이밍도는 제 7 도에 도시된다.
태그데이터부(126), 유효비트부(12a) 및 관계회로로 구성된 태그메모리는 제 5 도에 도시된다. 제 5 도의 장치에서, 유효비트는 태그메모리(12)의 트개데이터부에 기억된 각 데이터에 부착된다. 만일 유효비트가 논리"1"이면 데이터를 유효로 간주하지만, 만일 유효비트가 논리"0"이면 데이터를 무효로 간주한다. 비교기(14)는 태그메모리 판독데이터(READ DATA)와 주메모리를 억세스하는 어드레스의 상위 어드레스부(Au)를 비교한다. 만일 READ DATA와 Au가 일치하면, 일치신호(S1)가 비교기(14)로부터 발생된다. 즉, 신호(S1)의 전위는 하이(HIGH)레벨이 된다. 부재번호(16)는 기입버퍼를 나타낸다. 기입신호(WRITE SIGNAL)가 입력될 때, 기입버퍼(16)는 상위 어드레스부(Au)를 기입데이터(WRITE DATA)로 규정하여, 이 데이터를 태그메모리(12)의 대응하위 어드레스부(Ad)의 위치에 기입한다. 동시에, 하위 어드레스부(Ad)의 유효비트는 논리"1"로 세팅된다.
태그메모리(12)는 주메모리를 억세스하는 어드레스 데이터의 하위 어드레스부(Ad)에 의해 판독-억세스 된다. 판독데이터(READ DATA)는 비교기(14)의 1 입력이다. 주메모리를 억세스하는 어드레스 데이터의 상위 어드레스부(Au)는 비교기(14)에 따른 입력이 되는 비교데이터가 된다. READ DATA와 비교데이터가 일치할 때, 비교기(14)는 일치신호(S1)를 내보낸다. 출력신호(S1)는 NAND게이트의 1입력이다. 태그메모리부(Ad)에 의해 어드레싱될 때, 유효비트부(12a)의 유효비트 또한 판독된다. 판독비트(S2)는 NAND게이트의 다른 입력이다. 신호(S1)가 일치 출력인 하이레벨로 세팅될 때, 신호(S1) 또한 하이레벨로 세팅되며, 즉 유효비트는 "1"이며 데이터는 유효이다.
NAND게이트로부터의 출력(S3)은 로우(LOW)레벨로 세팅된다. 이 출력(S3)의 반전신호는 캐쉬 메모리에 기억된 데이터를 판독하도록 허용하는 일치신호 즉, 히트(hit)신호이다. 비록 일치출력(S1)이 비교기(14)로부터 전달되더라도, 일치출력(S3) 즉, 히트출력은 유효비트가 논리 "0"일 때는 발생되지 않으며, 따라서 S2는 로우(LOW)이다. 그러므로 랜덤 테이터에 의해 발생되는 에러가 방지된다.
기입모드에서, 상위 어드레스부(Au)는 기입데이타가 되어 기입버퍼(16)에 공급된다. 기입신호(WRITE SIGNAL)는 버퍼(16) 및 태그메모리(12)에 공급된다. 하위 어드레스부(Ad)는 태그메모리(12)를 억세스하는데 사용되며, 부분(Au)은 어드레스부(Ad)에 대응하는 태그데이타부(12b)의 어드레스에 기입되며, 데이터 "1"은 태그메모리(12)의 유효비트부(12a)에 기입된다.
제 5 도에 도시된 장치는 장치용 전원이 온될 때 태그메모리(12)의 유효비트부(12a)의 모든 유효비트를 동시에 초기화하기 위한 회로를 포함한다. 부재 기호(BL,
Figure kpo00001
)은 태그데이터부(12b)의 비트선을 나타낸다. 비트선 쌍의 수는 비트(Au)수와 같지만 단지 한쌍만을 제 5 도에 도시하였다. 비트선(BL,
Figure kpo00002
)은 p-채널 MOS 트랜지스터(Q1,Q4) 및 n-채널 MOS 트랜지스터(Q2,Q5)를 통해 각 전압원(Vcc)으로 풀업된다. 비트선(BLi,
Figure kpo00003
)은 p-채널 MOS 트랜지스터(Qi) 및 대응 n-채널 MOS 트랜지스터(Q6,Q7)를 통해 전압원(Vcc)으로 풀업되며, 비트선(BL)은 n-채널 MOS 트랜지스터(Q3)를 통해 접지로 풀다운된다. 워드선(W0,W1,…)중의 하나는 워드디코더로부터의 출력에 의한 어드레스부(Ad)에 의해 선택된다. NOR게이트(0,1,2…j), 반전기(0,1,2…j), NAND게이트, 열게이트 및 메모리 셀은 반도체 메모리장치 내에 배치된다. 메모리장치가 SRAM으로 구성되므로, 메모리 셀은 플립플롭 회로로 구성된다. 각 비트선(BL,
Figure kpo00004
,BLi 및
Figure kpo00005
)의 타단은 대응 열게이트를 통해 데이터 버스에 접속된다.
반도체 메모리장치의 여기에 대하여, 각 어드레스부(Ad)의 유효비트를 "0"으로 세팅하기 위해 외부퍼어즈신호
Figure kpo00006
가 장치에 입력된다. 보다 정확하게는, 퍼어즈신호
Figure kpo00007
의 전위는 제 7 도에 도시한 것처럼 로우레벨로 세팅된다. 신호
Figure kpo00008
의 전위가 로우레벨로 세팅될 때, 신호
Figure kpo00009
의 전위는 하이레벨은 세팅되고 신호
Figure kpo00010
의 전위는 내부신호 발생기(도시안됨)에 의해 로우레벨로 세팅된다. 이 상태에서, 트랜지스터(Q1)는 오프되고, 트랜지스터(Q3)는 온되며, 트랜지스터(Qi)는 오프된다. 따라서, 비트선(BL)의 전위는 로우레벨로 세팅되며, 비트선
Figure kpo00011
의 전위는 하이레벨로 세팅되며, 비트선(BLi,
Figure kpo00012
)의 전압원(Vcc)으로부터 분리된다.
NAND게이트의 출력전위는 하이레벨로 세팅되고, 반전기(I)의 출력전위는 로우레벨로 세팅되어 열게이트는 오프된다. 그리고 상술한 신호발생기는 신호(PG2)를 발생한다. 즉, 신호(PG2)의 전위는 하이레벨이 된다.
NOR게이트(0,1,2,3…j)로부터의 출력전위는 로우레벨로 세팅되며, 반전기(0,1,2…j)의 출력전위는 하이레벨로 세팅되므로 모든 워드선(W0,W1,…Wj)이 선택된다. 모든 메모리 셀의 전송게이트는 비트선에 대응하는 메모리 셀에 접속이 가능하지만 데이터부(12b)의 비트선(BLi,
Figure kpo00013
)은 개방되어 있으므로, 이 데이터부의 메모리 셀에는 데이터가 기입되지 않는다. 데이터부의 메모리 셀에 있는 데이터가 어떻게 변경되는가는 불확실하다. 어떤 정보는 그 메모리 셀내에 더 기입될 수 있으며, 이 상황하에서 유효비트의 무효화 동작이 데이터부에 있는 데이터가 다시 사용될 수 없다는 고려하에서 수행되므로, 따라서 데이터부의 메모리 셀에 있는 데이터가 어떻게 변경되는가는 문제가 되지 않는다. 유효비트부(12a)에서 BL은 로우이고는 하이이며, 즉 데이터가 "0"이므로 유효비트부에 있는 모든 메모리 셀은 논리 "0"으로 세팅된다. 기입 후에, 신호
Figure kpo00014
의 전위는 하이레벨로 세팅되므로, 따라서 PG2은 로우, 그리고
Figure kpo00015
은 하이가 된다.
유효비트의 동시소거는 1 내지 수 사이클 이내에서 모든 유효비트의 동시 초기화를 허용한다. 게다가, 모든 비트선이 전압원(Vcc)에서 분리되므로, 전압원에서 전류가 공급되지 않는다. 모든 워드선이 선택될 때 과전류가 전압원으로부터 비트선에 공급되는 반면에 비트선은 전압원에 여전히 접속되어 있다는 점을 주의해야 한다.
유효비트는 단일비트로 구성될 수 있다.
그러나, 유효비트부품 또한 이들 비트의 모든 "1"의 검출에 따른 유효데이터로서 검출된 데이터 및 다수의 비트로 구성될 수 있으므로, 따라서 동작은 더욱 보장될 수 있다.
제 5 도의 장치에 있는 동시 소거구조는 RLU부의 방식으로, 신, 구 데이터를 기억시키는 메모리 소거용으로 이용될 수 있다.
제 5 도의 반도체 메모리장치의 소자배치의 예를 제 8 도에 도시한다.
제 5 도에 도시한 장치에 있는 태그메모리의 비교기 및 대체제어회로는 단일칩에 장착된다. 제 8 도에 도시한 배치에서, 태그메모리의 4셀어레이 세트(12a 내지 12d) 데이터버스, 비교기(C0 내지 C3) 및 패리티 검사회로(P0 내지 P3)를 구비한다. 예를들어 셀어레이(12a)로부터 판독된 상위 어드레스부는 데이터 버스를 통해 비교기(C0)의 1 입력이 된다. 비교기(C0)의 다른 입력은 비교데이터(COMPARISON DATA)이다. 비교기(C0)로부터의 일치출력은 출력회로(18)를 통해 전달된다. 출력회로(18)는 게이트 논리를 구비하며, 비교기(C0 내지 C3)가 일치신호를 발생한 것을 나타내는 신호(S), 비교기(C0 내지 C3)로부터 전달된 일치신호인 신호(S0 내지 S3) 및 2-비트신호 코드인 신호(a0,a1), 즉 비교기(C0 내지 C3)가 출력을 발생한 것을 표시하는 "0","1","10", 또는 "11"을 전달한다. 대체되는 대상을 결정하는 LRU논리(12e) 및 LRU메모리(12f)는 반도체 칩의 중앙에 위치한다.
비교기가 태그메모리에 합체될 때, 일치출력, 즉, 히트출력의 논리동작은 데이터가 캐쉬 메모리에 존재하는지 여부 그리고 일치 즉, 히트기 S0 내지 S3 및 a0,a1등으로서 발생한 방식인가를 결정하고, 데이터 메모리가 판독 억세스를 허용하는 방식 즉, a0,a1이 데이터 메모리용 어드레스 데이터로서 사용되는 것을 결정하도록 실행된다. 따라서, 장치의 패킹밀도가 증가하므로, 배선길이가 감소한다. 게다가, 소자의 수가 감소되어 고속억세스를 얻을 수있다.
제 10 도 및 제 11 도는 제 5 도의 반도체 메모리 시스템에서의 판독 및 기입동작을 설명하는 도면이다. 제 10 도는 캐쉬 메모리의 판독상태를 나타내며, 제 11 도는 그것의 기입상태를 나타낸다. 제 5 도에 도시한 시스템에서, 각 비교기(14)로부터의 일치출력이 대응데이타 메모리에 공급된 그다음에 작동한다. 제 11 도에 도시한 것처럼, 대체제어회로(12e,12f)는 대체되는 대상을 결정한다. 예를들어, 만일 대상이 데이터 메모리에서, 0으로 세팅되면, 0으로 세팅된 데이터 및 태그메모리는 기입동작을 하고, 대응 데이터 및 부분(Au)은 어드레스부(Ad)에 기입된다.
제 9 도는 비교기(14)의 상세한 배치를 나타낸다. 비교기(14)는 EOR게이트 및 NOR게이트로 구성된다. 판독데이타가 비교데이타(Au)와 일치할 때, NOR게이트의 출력전위는 하이레벨로 세팅되고, 출력(OUTPUT)전위 또한 하이레벨로 세팅된다.

Claims (10)

  1. n개의 메모리 세트를 포함하는 주메모리, 상기 메모리 세트의 각각은 다수의 메모리 불록으로 구성되며, n이 N보다 작은 n개의 메모리 세트의 데이터를 기억하기에 적합한 캐쉬 메모리 및 중앙처리장치를 구비한 데이터처리 시스템용 반도체 메모리장치에 있어서; 상기 캐쉬 메모리의 어드레스에 기억된 데이터의 메모리 세트를 지정하는 각 상위 어드레스부의 어드레스 데이터를 기억하는(상기 어드레스 데이터는 상기 캐쉬 메모리의 상기 어드레스에 대응하는 상기 메모리의 어드레스에 기억되며, 양 어드레스는 상기 지정 메모리 세트의 메모리 블록을 지정하며) 메모리수단, 상기 메모리 수단의 각 어드레스에 있는 어드레스 데이터의 유효/무효상태를 나타내는 유효비트를 기억하는 수단, 및 모든 상기 유효비트를 초기화하는 초기화회로로 구성되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서, 캐쉬 메모리의 태그메모리의 각 부분이 태그데이터부 및 유효비트부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제 2 항에 있어서, 상기 태그데이터부가 비트선쌍, 워드선, 메모리 셀, 메모리 셀용 전송게이트 및 전압원공급제어 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3 항에 있어서, 상기 전압원공급제어 트랜지스터중 하나가 제어신호(PG1)를 수신하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 2 항에 있어서, 유효비트부가 한쌍의 비트선, 워드선, 메모리 셀, 메모리 셀용 전송게이트 및 전압원 공급제어 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 5 항에 있어서, 상기 전압원공급제어회로중 하나가 제어신호(PG1)를 수신하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 4 항에 있어서, 유효비트부의 각 워드선이 NOR게이트 및 반전기의 직력회로와 접속되며, NOR게이트가 제어신호(PG2)를 수신하는 것을 특징으로 하는 반도체 메모리장치.
  8. 제 1 항에 있어서, 태그데이터부로부터 판독된 데이터와 상위 어드레스부 사이의 비교결과가 일치를 나타낼 때 출력신호(S1)를 하이(HIGH)로 만들기 위해 비교기가 태그메모리의 각 부분에 접속되는 것을 특징으로 하는 반도체 메모리장치.
  9. 제 1 항에 있어서, 기입신호에 응하여 태그메모리의 지정된 하위 어드레스부에 상위 어드레스부의 정보를 기입하기 위해, 기입버퍼가 태그메모리의 각 부분에 접속되며, 하위 어드레스부를 위한 유효비트부에 데이터 "1"의 기입은 기입신호에 대응하여 동시에 실행되는 것을 특징으로 하는 반도체 메모리장치.
  10. 제 1 항에 있어서, 상기 초기화 회로가 메모리장치의 모든 워드선을 선택하는 워드선 선택회로 및 전압원에 의한 태그데이타부의 모든 비트선에 전압공급을 방지하며 유효비트부의 메모리 셀에 데이터"0"을 기입하는 유효비트 초기화 회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5226147A (en) * 1987-11-06 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device for simple cache system
DE68928270T2 (de) * 1988-05-18 1998-01-15 Sgs Thomson Microelectronics SRAM mit Flash-Rücksetzung für auswählbare E/A-Leitungen
US5267210A (en) * 1988-05-18 1993-11-30 Sgs-Thomson Microelectronics, Inc. SRAM with flash clear for selectable I/OS
JPH035851A (ja) * 1989-06-01 1991-01-11 Fujitsu Ltd バッファ記憶装置
JPH0740247B2 (ja) * 1989-06-20 1995-05-01 松下電器産業株式会社 キャッシュメモリ装置
US5218246A (en) * 1990-09-14 1993-06-08 Acer, Incorporated MOS analog XOR amplifier
US5371872A (en) * 1991-10-28 1994-12-06 International Business Machines Corporation Method and apparatus for controlling operation of a cache memory during an interrupt
US5367655A (en) * 1991-12-23 1994-11-22 Motorola, Inc. Memory and associated method including an operating mode for simultaneously selecting multiple rows of cells
JPH05257899A (ja) * 1992-02-19 1993-10-08 Nec Corp キャッシュメモリユニット
US5471605A (en) * 1992-08-27 1995-11-28 Intel Corporation Apparatus for updating a multi-way set associative cache memory status array
EP0624844A2 (en) * 1993-05-11 1994-11-17 International Business Machines Corporation Fully integrated cache architecture
US5471415A (en) * 1993-06-30 1995-11-28 Sgs-Thomson Microelectronics, Inc. Cache tag memory
US6185674B1 (en) 1995-04-05 2001-02-06 International Business Machines Corporation Method and apparatus for reconstructing the address of the next instruction to be completed in a pipelined processor
GB2302604B (en) * 1995-06-23 2000-02-16 Advanced Risc Mach Ltd Data memory access control
IT1298162B1 (it) 1998-01-15 1999-12-20 Magaldi Ricerche & Brevetti Apparecchiatura e metodo per la postcombustione di ceneri pesanti ad alto contenuto di incombusti
US6661421B1 (en) 1998-05-21 2003-12-09 Mitsubishi Electric & Electronics Usa, Inc. Methods for operation of semiconductor memory
US6504550B1 (en) 1998-05-21 2003-01-07 Mitsubishi Electric & Electronics Usa, Inc. System for graphics processing employing semiconductor device
US6535218B1 (en) 1998-05-21 2003-03-18 Mitsubishi Electric & Electronics Usa, Inc. Frame buffer memory for graphic processing
US6559851B1 (en) 1998-05-21 2003-05-06 Mitsubishi Electric & Electronics Usa, Inc. Methods for semiconductor systems for graphics processing
KR100696775B1 (ko) * 2006-02-17 2007-03-19 주식회사 하이닉스반도체 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ 장치
JP6030298B2 (ja) * 2010-12-28 2016-11-24 株式会社半導体エネルギー研究所 緩衝記憶装置及び信号処理回路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3845474A (en) * 1973-11-05 1974-10-29 Honeywell Inf Systems Cache store clearing operation for multiprocessor mode
US4045781A (en) * 1976-02-13 1977-08-30 Digital Equipment Corporation Memory module with selectable byte addressing for digital data processing system
JPS5489444A (en) * 1977-12-27 1979-07-16 Fujitsu Ltd Associative memory processing system
US4228503A (en) * 1978-10-02 1980-10-14 Sperry Corporation Multiplexed directory for dedicated cache memory system
US4504902A (en) * 1982-03-25 1985-03-12 At&T Bell Laboratories Cache arrangement for direct memory access block transfer
US4493026A (en) * 1982-05-26 1985-01-08 International Business Machines Corporation Set associative sector cache
JPS58222489A (ja) * 1982-06-18 1983-12-24 Nec Corp 半導体記憶装置
US4567578A (en) * 1982-09-08 1986-01-28 Harris Corporation Cache memory flush scheme
US4639899A (en) * 1983-09-27 1987-01-27 Advanced Micro Devices, Inc. Memory circuit having a memory reset and recovery controller
JPS60133587A (ja) * 1983-12-21 1985-07-16 Toshiba Corp 半導体記憶装置
DE3421584A1 (de) * 1984-06-09 1985-12-12 Robert Bosch Gmbh, 7000 Stuttgart Ruecksetzschaltung fuer mikroprozessoren
US4685082A (en) * 1985-02-22 1987-08-04 Wang Laboratories, Inc. Simplified cache with automatic update
JPH0673114B2 (ja) * 1987-03-31 1994-09-14 日本電気株式会社 キヤツシユ制御装置
US4945512A (en) * 1988-09-07 1990-07-31 Unisys Corporation High-speed partitioned set associative cache memory

Also Published As

Publication number Publication date
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KR880003328A (ko) 1988-05-16

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