JPH05265950A - バス動作の動作速度を制御するようにしたバス・インターフェースを有するコンピュータ・システム - Google Patents

Abstract

(57)【要約】 【目的】 コンピュータ・システムにおいて、異なった
クロック周波数で動作する複数のシステム・デバイス
を、高速で動作するデバイスの性能を損なうことなくシ
ステム・バス上に共存させ得るようにする。 【構成】 コンピュータ・システム１０は、システム・
メモリ２４、２６と、システム・バス７６上にあってシ
ステム・メモリへのアクセスを制御しているメモリ制御
機構５８と、同じくシステム・バス上のバスインターフ
ェース装置６４及びＤＭＡ制御機構６０と、メモリ制御
機構に接続され、このメモリ制御機構を介してシステム
・メモリへのデータの読み書きを行なえるようにしたＣ
ＰＵ３８とを備える。メモリ制御機構とバス・インター
フェース装置とは、それらのいずれかがシステム・バス
を制御しているときには、ＤＭＡ制御機構の動作のクロ
ック周波数の整数倍のクロック周波数で動作し、一方、
ＤＭＡ制御機構がシステムバスを制御しているときに
は、ＤＭＡ制御機構と同じクロック周波数で動作する。
メモリ制御機構、バス・インターフェース装置、及びＤ
ＭＡ制御機構のクロック周波数は互いに同期している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ・システ
ムにおけるバス−バス・インターフェースに関するもの
であり、より詳しくは、コンピュータ・システムの中の
バスの動作を同期させ、しかも、複数のデバイスが互い
の間で通信をする際の転送速度とデータ転送バンド幅と
が様々であっても、それによって不都合が生じることの
ないようにする、バス−バス・インターフェースに関す
るものである。

【０００２】

【従来の技術】一般にコンピュータ・システムにおいて
は、また特にパーソナル・コンピュータ・システムにお
いては、中央処理装置（ＣＰＵ）、メモリ・デバイス、
それにダイレクト・メモリ・アクセス制御機構（ＤＭＡ
制御機構）等の、様々なシステム・デバイスどうしの間
でデータ転送が行なわれる。データ転送は更に、入出力
デバイス（Ｉ／Ｏデバイス）等の、拡張要素どうしの間
でも行なわれ、また、Ｉ／Ｏデバイスと様々なシステム
・デバイスとの間でも行なわれる。Ｉ／Ｏデバイスやシ
ステム・デバイスが互いの間で通信をするときに、その
通信はコンピュータのバスを介して行なわれる。コンピ
ュータのバスは、一連の複数本の導線から成り、それら
複数本の導線を介して、任意の情報送信元から任意の情
報送信先への情報転送を行なうことができる。システム
・デバイスやＩ／Ｏデバイスの多くは、バス・コントロ
ーラ（即ち、コンピュータ・システムの制御を許可され
たデバイス）として機能する能力と、バス・スレイブ
（即ち、バス・コントローラによって制御される要素）
として機能する能力とを備えている。

【０００３】パーソナル・コンピュータ・システムであ
って２つ以上のバスを備えたものが公知となっている。
典型的な例としては、先ず第１に、ローカル・バスを備
えており、このローカル・バスは、例えば、ＣＰＵがキ
ャッシュ・メモリやメモリ制御機構と通信する場合等に
使用するバスである。第２には、システムＩ／Ｏバスを
備えており、このシステムＩ／Ｏバスは、例えば、シス
テム・バス・デバイス（ＤＭＡ制御機構等）やＩ／Ｏデ
バイスが、メモリ制御機構を介してシステム・メモリと
通信する場合等に使用するバスである。システムＩ／Ｏ
バスは、システム・バスとＩ／Ｏバスとから成り、それ
ら双方のバスはバス・インターフェース装置を介して互
いに接続されている。Ｉ／Ｏデバイスどうしが互いの間
で通信をするときには、Ｉ／Ｏバスを使用してその通信
が行なわれる。また、一般的に、Ｉ／Ｏデバイスがシス
テム・メモリ等のシステム・バス・デバイスとの間で通
信を行なうことも必要になる。このような、Ｉ／Ｏデバ
イスとシステム・バス・デバイスとの間の通信は、バス
・インターフェース装置を介して、Ｉ／Ｏバスとシステ
ム・バスとの両方を使用して行なわれることになる。

【０００４】

【発明が解決しようとする課題】システム・デバイス
が、システム・バスを介して通信をする際の速度は、必
ずしも同一ではない。例えば、ＣＰＵの動作速度の方が
ＤＭＡ制御機構の動作速度よりも高速であることがあ
り、その原因は、ＣＰＵの製作工程とＤＭＡ制御機構の
製作工程とでは、使用しているシリコン技法が異なるこ
とや、それらの製作工程に関する複雑さのレベルが異な
ることにある。ところで、システム・バスを同期式バス
とした場合に、そのシステム・バス上のデバイスのうち
で最も低速で動作するシステム・デバイスの動作周波数
をもって、そのシステム・バスの動作周波数の上限とし
たならば、高速で動作するシステム・デバイスがバス・
コントローラとなったときには、そのシステム・バスの
性能が充分に発揮されないことになる。なぜならば、そ
のようにシステム・バスの動作周波数に上限を設けた場
合には、例えばＣＰＵ等の高速で動作するシステム・デ
バイスであっても、そのシステム・バスを介して有効な
通信をするためには、その最も低速のシステム・デバイ
スの動作速度で動作しなければならなくなるからであ
る。

【０００５】

【発明の目的】従って本発明の目的は、デュアル・バス
・アーキテクチャを採用したコンピュータ・システムの
ためのバス・インターフェース装置であって、動作速度
の異なる複数のシステム・デバイスを、それらのうちで
高速で動作するシステム・デバイスの性能を損なうこと
なく、システム・バス上に共存させることを可能にする
バス・インターフェース装置を提供することにある。

【０００６】

【課題を解決するための手段】本発明は、コンピュータ
・システムの中のシステム・バス上に存在している複数
のデバイスが、互いに同期して動作することができるよ
うにするメカニズムを提供するものである。そのため
に、それら複数のシステム・デバイスの各々の動作周波
数を、それらシステム・デバイスの動作周波数のうちの
最低周波数の、整数倍の周波数にしている。そして、シ
ステム・バスの動作周波数を、その最低周波数の複数通
りの整数倍の周波数に定めると共に、それら複数通りの
システム・バス周波数の夫々に対応した、複数通りのシ
ステム・バス・クロックを持続的に発生し続けるように
することにより、高速のシステム・デバイスの動作速度
の整数分の１の動作速度で動作している低速のシステム
・デバイスが、高速のシステム・デバイスの性能を損な
うことなく、システム・バス上に共存できるようにして
いる。

【０００７】システム・バス上に存在している複数のデ
バイスの夫々の動作速度は、個々のデバイスの複雑度
や、そのデバイスを製作するために使用されている技法
に応じた動作速度となっている。そのため、データ処理
用コンピュータ・システムにおいて、システム・バス上
に存在している複数のデバイスの夫々の動作周波数が、
互いに異なっていることがある。そのようなシステムに
おいては、同期式動作が行なわれるようにしておくこと
が好ましく、その理由は、同期式動作が行なわれるよう
にしておけば、バス・ハンドシェイキング信号を個別に
同期させる必要がないため、システムの性能を最適化で
きるからである。

【０００８】本発明の好適実施例に係るコンピュータ・
システムでは、複数のシステム・デバイスのうちには、
システム・バス上において、より高速のシステム・デバ
イスの動作速度の２分の１の速度で動作する、比較的低
速のシステム・デバイスが含まれている。この比較的低
速のシステム・デバイスのプログラマビリティを確保す
るために、先ず、比較的低速のシステム・デバイスの入
出力アドレスを、システム・バス上において最低の周波
数でランさせるためのアドレス範囲の中のアドレスに割
当てるようにしている。そして、このアドレス範囲の外
側では、システム・バス上に存在しているデバイス（即
ちシステム・デバイス）の各々が、みずからがシステム
・バスを制御しているときに、システム・バス上の制御
線を駆動して、システム・バスを制御しているそのシス
テム・デバイスが、比較的低速で制御を行なうデバイス
であるのか、それとも全速（高速）で制御を行なうデバ
イスであるのかを表示するようにしている。即ち、ある
比較的低速のシステム・デバイスがシステム・バスを制
御しているときには、その比較的低速のシステム・デバ
イスが制御線を駆動して、比較的低速のデバイスがシス
テム・バスを制御しているということを表示しており、
これによって、その他のシステム・デバイスが、その比
較的低速のデバイスに対して、低速でインターフェース
するようになるようにしている。一方、ある全速（高
速）のシステム・デバイスが、その全速のデバイスがシ
ステム・バスを制御しているということを制御線を介し
て表示しているときには、その全速のシステム・デバイ
スは、その他の全速のシステム・デバイスと、システム
・バスを介して全速で通信を行なうことができる。これ
によって、より高速のシステム・デバイスの性能を犠牲
にすることなく、２分の１の速度のシステム・デバイス
が、より高速のシステム・デバイスと、システム・バス
上に共存できるようにしている。

【０００９】

【実施例】先ず第１図について説明すると、その全体を
引用符号１０で表わしたコンピュータ・システムは、シ
ステム・ボード１２とプロセッサ複合体１４とを含んで
いる。プロセッサ複合体１４はプロセッサ部分１６とベ
ース部分１８とを含んでおり、それらの部分１６と１８
とは、ローカル・バス・コネクタ２２を介して、プロセ
ッサのローカル・バス２０によって互いに接続されてい
る。プロセッサ部分１６は５０メガヘルツで動作し、ベ
ース部分１８は４０メガヘルツで動作する。

【００１０】システム・ボード１２は、インターリーブ
型のシステム・メモリ２４及び２６と、複数の入出力デ
バイス（Ｉ／Ｏデバイス）２８とを含んでいる。メモリ
２４ないし２６とプロセッサ複合体１４との間の通信は
メモリ・バス３０を介して行なわれ、一方、複数のＩ／
Ｏデバイス２８とプロセッサ複合体１４との間の通信は
Ｉ／Ｏバス３２を介して行なわれる。また、Ｉ／Ｏデバ
イス２８とメモリ２４ないし２６との間の通信は、Ｉ／
Ｏバス３２と、システム・バス７６と、メモリ・バス３
０とを介して行なわれる。Ｉ／Ｏバス３２は、例えば
「マイクロ・チャネル（MICRO CHANNEL:これは登録商標
である）」という名のコンピュータ・アーキテクチャに
即した構成のものとすることができる。メモリ・バス３
０及びＩ／Ｏバス３２は、プロセッサ複合体１４のコネ
クタ３４を介して、プロセッサ複合体１４のベース部分
１８に接続されている。複数のＩ／Ｏデバイス２８は、
例えばメモリ拡張デバイス等であり、それらは、Ｉ／Ｏ
バス３２を介してコンピュータ・システム１０に接続す
ることができるようにしてある。システム・ボード１２
は更に、このコンピュータ・システム１０が通常の動作
を実行する際に使用する、例えばビデオ回路、タイミン
グ回路、キーボード制御回路、及び割込み回路等の、様
々な一般的な回路も含んでいるが、ただしそれらの回路
はいずれも図には示していない。

【００１１】プロセッサ複合体１４のプロセッサ部分１
６は、中央処理装置（ＣＰＵ）３８を含んでいる。この
ＣＰＵ３８には、この好適実施例では、インテル社（In
tel,Inc. ）が商品番号「ｉ４８６」として供給してい
る、３２ビットのマイクロプロセッサを使用している。
プロセッサ部分１６には更に、スタティック・ランダム
・アクセス・メモリ（ＳＲＡＭ）４０と、キャッシュ制
御モジュール４２と、周波数制御モジュール４４と、ア
ドレス・バッファ４６と、データ・バッファ４８とが含
まれている。ローカル・バス２０は、データ情報経路５
０とアドレス情報経路５２と制御情報経路５４とを含ん
でいる。データ情報経路５０は、ＣＰＵ３８と、ＳＲＡ
Ｍ４０と、データ・バッファ４８との間に設けられてい
る。アドレス情報経路５２は、ＣＰＵ３８と、キャッシ
ュ制御モジュール４２と、アドレス・バッファ４６との
間に設けられている。制御情報経路５４は、ＣＰＵ３８
と、キャッシュ制御モジュール４２と、周波数制御モジ
ュール４４との間に設けられている。また更に、アドレ
ス情報経路５２と制御情報経路５４とはキャッシュ制御
モジュール４２とＳＲＡＭ４０との間にも設けられてい
る。

【００１２】ＳＲＡＭ４０は、システム・メモリ２４な
いし２６から読み出されたメモリ情報や、Ｉ／Ｏデバイ
ス２８に備えられている拡張メモリから読み出されたメ
モリ情報を、短期間記憶することによって、キャッシュ
機能を提供する。キャッシュ制御モジュール４２にはラ
ンダム・アクセス・メモリ（ＲＡＭ）５６が組み込まれ
ており、このＲＡＭ５６は、メモリ２４ないし２６のア
ドレス・ロケーションを記憶させておくメモリである。
ＣＰＵ３８は、ＳＲＡＭ４０の中にキャッシュされてい
る情報には、ローカル・バス２０を介して、直接にアク
セスすることができる。周波数制御モジュール４４は、
５０メガヘルツのプロセッサ部分１６の動作と、４０メ
ガヘルツのベース部分１８の動作とを、同期させると共
に、バッファ４６及び４８の動作を制御している。従っ
てこの周波数制御モジュール４４は、バッファ４６及び
４８に情報を取り込むタイミングや、それらバッファに
既に記憶されている情報の上に上書きするタイミングを
決定するものである。バッファ４６及び４８は、メモリ
２４と２６とからの２つの書込み動作によるデータを、
同時にそれらバッファに記憶させることができるように
構成してある。バッファ４６及び４８は両方向性バッフ
ァであり、即ち、それらバッファは、ＣＰＵ３８から送
られてくる情報と、ＣＰＵ３８へ向けて送り出す情報と
の、いずれの情報をもラッチすることのできる機能を備
えている。このように、バッファ４６及び４８を両方向
性バッファとしてあるため、このプロセッサ複合体１４
においては、そのベース部分１８には標準的な同じ構成
のものを使用したままで、そのプロセッサ部１６だけを
交換してアップグレードすることが可能となっている。

【００１３】ベース部分１８には、メモリ制御機構５８
と、ダイレクト・メモリ・アクセス（ＤＭＡ）制御機構
６０と、集中調停制御ポイント（ＣＡＣＰ）回路６２
と、バス・インターフェース装置６４と、バッファ／誤
り訂正コード（バッファ／ＥＣＣ）回路６６とが含まれ
ている。更にまた、このベース部分１８には、ドライバ
回路６８と、リード・オンリ・メモリ（ＲＯＭ）７０
と、セルフ・テスト回路７２と、バッファ７４とが含ま
れている。システム・バス７６は、データ情報経路７８
と、アドレス情報経路８０と、制御情報経路８２とを含
んでいる。データ情報経路７８は、バッファ７４をバス
・インターフェース装置６４に接続すると共に、このバ
ス・インターフェース装置６４をＤＭＡ制御機構６０と
バッファ／ＥＣＣ回路６６とに接続し、更に、バッファ
／ＥＣＣ回路６６をシステム・メモリ２４及び２６に接
続している。アドレス情報経路８０と制御情報経路８２
とは、その各々が、メモリ制御機構５８をＤＭＡ制御機
構６０とバス・インターフェース装置６４とに接続する
と共に、このバス・インターフェース装置６４をバッフ
ァ７４に接続している。

【００１４】メモリ制御機構５８は、ＣＰＵ３８のロー
カル・バス２０と、システム・バス７６との、双方のバ
スの上に位置しており、このメモリ制御機構５８は、Ｃ
ＰＵ３８と、ＤＭＡ制御機構６０と、（Ｉ／Ｏデバイス
２８の代理として機能している）バス・インターフェー
ス装置６４とのいずれかに対して、メモリ・バス３０を
介してシステム・メモリ２４ないし２６へアクセスする
場合のアクセス権を付与する機能を果たすものである。
このメモリ制御機構５８は、メモリ・バス３０を使用し
て行なうシステム・メモリ２４及び２６へのシステム・
メモリ・サイクルを開始する。１回のシステム・メモリ
・サイクルの間に、ＣＰＵ３８と、ＤＭＡ制御機構６０
と、（Ｉ／Ｏデバイス２８の代理として機能している）
バス・インターフェース装置６４とのうちの、いずれか
１つだけが、このメモリ制御機構５８を介してシステム
・メモリ２４ないし２６にアクセスすることができる。
そして、ＣＰＵ３８がシステム・メモリとの間で通信を
行なうときには、そのアクセスは、ローカル・バス２０
と、メモリ制御機構５８と、メモリ・バス３０とを介し
て行なわれ、一方、ＤＭＡ制御機構６０、または（Ｉ／
Ｏデバイス２８の代理として機能している）バス・イン
ターフェース装置６４が、システム・メモリにアクセス
する場合には、そのアクセスは、システム・バス７６
と、メモリ制御機構５８と、メモリ・バス３０とを介し
て行なわれる。

【００１５】ＣＰＵ３８からＩ／Ｏバス３２への読取り
サイクルないし書込みサイクルが実行されるときには、
そのためのアドレス情報が、システム・メモリのアドレ
ス境界と比較対照される。それによって、そのアドレス
情報が、Ｉ／Ｏ拡張メモリのアドレスとＩ／Ｏポートの
アドレスとの、いずれかに該当していることが判明した
ならば、メモリ制御機構５８は、Ｉ／Ｏバス３２を使用
して（従ってバス・インターフェース装置６４を介し
て）、Ｉ／Ｏデバイス２８との間での、Ｉ／Ｏメモリ・
サイクルないしＩ／Ｏポート・サイクルを開始する。こ
のように、ＣＰＵ３８からＩ／ＯメモリへのＩ／Ｏメモ
リ・サイクル、またはＣＰＵ３８からＩ／Ｏポートへの
Ｉ／Ｏポート・サイクルが実行されるときには、先ず、
メモリ制御機構５８へ供給されているアドレスが、シス
テム・バス７６からＩ／Ｏバス３２へ、それら２つのバ
スの間に位置しているバス・インターフェース装置６４
を介して転送される。そして、そのアドレスに対応して
いる拡張メモリを含んでいるＩ／Ｏデバイス２８が、Ｉ
／Ｏバス３２からそのメモリ・アドレスを受け取る。更
に、ＤＭＡ制御機構６０とバス・インターフェース装置
６４とが、システム・メモリ２４ないし２６と、Ｉ／Ｏ
デバイス２８の中に組み込まれている拡張メモリとの間
の、情報交換を制御する。ＤＭＡ制御機構６０は更に、
プロセッサ複合体１４の代理としての、３つの機能を提
供している。即ち、第１に、ＤＭＡ制御機構６０は、小
型コンピュータ用のサブシステム制御ブロック（subsys
tem control block:ＳＣＢ）アーキテクチャを用いて、
ＤＭＡチャネルの構成（コンフィギュレーション）を行
なう機能を提供している。これによって、プログラム式
Ｉ／Ｏを使用することなくＤＭＡチャネルの構成を行な
うことが可能にされている。第２に、ＤＭＡ制御機構６
０は、低速で動作しているメモリ拡張デバイスと、通常
それよりも高速で動作しているシステム・メモリとの間
の転送を最適化する、バッファとして機能を提供してい
る。第３に、ＤＭＡ制御機構６０は、システム・メモリ
に対する、８チャネルで３２ビットの、ダイレクト・ア
クセス機能を提供している。更に、ＤＭＡ制御機構６０
は、この、システム・メモリに対するダイレクト・アク
セス機能を提供する際には、２通りのモードで機能する
ことができるようになっている。そのうちの第１のモー
ドは、ＤＭＡ制御機構６０が、プログラム式Ｉ／Ｏモー
ドで機能するというものであり、この第１のモードにお
いては、このＤＭＡ制御機構６０が、機能上、ＣＰＵ３
８のスレイブとなる。第２のモードは、このＤＭＡ制御
機構６０そのものが、システム・バス７６のバス・マス
ターとして機能するというものであり、このときには、
ＤＭＡ制御機構６０は、Ｉ／Ｏバス３２のための調停を
行なっており、このＩ／Ｏバス３２を制御している。ま
た、この第２のモードにあるときには、このＤＭＡ制御
機構６０は、先入れ先出し式（ＦＩＦＯ）レジスタ回路
を使用している。

【００１６】ＣＡＣＰ回路６２は、ＤＭＡ制御機構６０
と、複数のＩ／Ｏデバイスの夫々のバス制御機構と、Ｃ
ＰＵ３８（ただし、ＣＰＵ３８がＩ／Ｏデバイスをアク
セスしようとしている場合）との間の、調停機構として
機能する回路である。このＣＡＣＰ回路６２は、ＤＭＡ
制御機構６０と、メモリ制御機構５８と、Ｉ／Ｏデバイ
スとから、夫々の調停制御信号を受け取った上で、それ
らのうちのいずれのデバイスにＩ／Ｏバス３２の制御を
渡すかということと、その特定のデバイスがＩ／Ｏバス
３２の制御を保持し続ける時間の長さとを決定するもの
である。

【００１７】ドライバ回路６８は、メモリ制御機構５８
からシステム・メモリ２４及び２６へ、制御情報とアド
レス情報とを供給する回路である。このドライバ回路６
８は、システム・メモリ２４及び２６を構成するのに使
用しているシングル・インライン・メモリ・モジュール
（single in-line memory module：ＳＩＭＭ）の個数に
合わせて、それら情報をドライブする。従って、このド
ライバ回路６８は、システム・メモリ２４及び２６へ供
給する制御情報及びアドレス情報の信号強度をそれらメ
モリのサイズに合わせて変化させている。

【００１８】バッファ回路７４は、プロセッサ複合体１
４のベース部分１８とシステム・ボード１２との間での
増幅の機能を提供すると共に、それらを互いに絶縁する
機能をも提供している。このバッファ回路７４は、複数
のバッファで構成してあり、それらバッファによって、
Ｉ／Ｏバス３２とバス・インターフェース装置６４との
間の境界情報をリアルタイムで取り込むことができるよ
うにしてある。そのため、コンピュータ・システム１０
に障害状況が発生した場合には、コンピュータ修理要員
は、このバッファ回路７４にアクセスすれば、コンピュ
ータ・システム１０にその障害状況が発生した時点でコ
ネクタ３４に存在していた情報を知ることができる。

【００１９】ＲＯＭ７０は、このコンピュータ・システ
ム１０の電源投入時に、拡張メモリからシステム・メモ
リへのデータの初期転送を行なうことによって、このコ
ンピュータ・システム１０の構成（コンフィギュレーシ
ョン）を行なう。セルフ・テスト回路７２は、ベース部
分１８の中の様々なロケーションに接続されており、様
々なセルフ・テスト機能を提供している。このセルフ・
テスト回路７２は、コンピュータ・システム１０の電源
投入時に、バッファ回路７４にアクセスして障害状況が
発生しているか否かを判断すると共に、ベース部分１８
の中のその他の主要構成要素のテストも行ない、それら
によって、コンピュータ・システム１０が動作可能な状
態にあるか否かを判断する。

【００２０】続いて図２について説明すると、この図２
に示したのは、図１のコンピュータ・システム１０の中
の、バス・インターフェース装置６４のブロック図であ
る。バス・インターフェース装置６４は、システム・バ
ス７６とＩ／Ｏバス３２との間の、両方向高速インター
フェースの機能を提供している装置であり、本発明を実
現する上での基礎を成している装置である。

【００２１】バス・インターフェース装置６４には、シ
ステム・バス・ドライバ／レシーバ回路１０２と、Ｉ／
Ｏバス・ドライバ／レシーバ回路１０４と、それら２つ
のドライバ／レシーバ回路の間に接続された複数の制御
ロジック回路とが含まれている。システム・バス・ドラ
イバ／レシーバ回路１０２はステアリング・ロジックを
含んでおり、このステアリング・ロジックは、システム
・バス７６から受け取った信号を、バス・インターフェ
ース装置６４の中の複数の制御ロジック回路のうちの該
当する制御ロジック回路へ配送すると共に、バス・イン
ターフェース装置６４の中の複数の制御ロジック回路か
ら信号を受け取って、その受け取った信号をシステム・
バス７６へ送出するためのロジックである。Ｉ／Ｏバス
・ドライバ／レシーバ回路１０４もまたステアリング・
ロジックを含んでおり、このステアリング・ロジック
は、Ｉ／Ｏバス３２から受け取った信号を、バス・イン
ターフェース装置６４の中の複数の制御ロジック回路の
うちの該当する制御ロジック回路へ配送すると共に、バ
ス・インターフェース装置６４の中の複数の制御ロジッ
ク回路から信号を受け取って、その受け取った信号をＩ
／Ｏバス３２へ送出するためのロジックである。

【００２２】バス・インターフェース装置６４の中の複
数の制御ロジック回路としては、システム・バス−Ｉ／
Ｏバス変換ロジック１０６と、Ｉ／Ｏバス−システム・
バス変換ロジック１０８と、メモリ・アドレス比較ロジ
ック１１０と、誤り回復支援ロジック１１２と、キャッ
シュ・スヌープ・ロジック１１４とがある。また、シス
テム・バス・ドライバ／レシーバ回路１０２には更に、
プログラム式Ｉ／Ｏ回路１１６が接続されている。

【００２３】システム・バス−Ｉ／Ｏバス変換ロジック
１０６について説明すると、先ず、ＤＭＡ制御機構６０
や、（ＣＰＵ３８の代理として機能している）メモリ制
御機構５８が、Ｉ／Ｏバス３２上のスレイブ・デバイス
として動作しているＩ／Ｏデバイス２８と通信をするた
めには、それらＤＭＡ制御機構６０ないしメモリ制御機
構５８は、システム・バス７６のバス・コントローラと
して動作してＩ／Ｏバス３２にアクセスする必要があ
る。このシステム・バス−Ｉ／Ｏバス変換ロジック１０
６は、それらＤＭＡ制御機構６０ないしメモリ制御機構
５８がその動作を実行する上で必要な手段を提供するも
のである。即ち、この変換ロジック１０６は、システム
・バス７６の、複数本の制御ライン、複数本のアドレス
・ライン、及び複数本のデータ・ラインを、それらの合
計本数よりも少ない本数のＩ／Ｏバス３２の複数本のラ
インへ変換する。この変換に際しては、制御信号はその
大部分が、またアドレス信号はその全てが、システム・
バス７６からＩ／Ｏバス３２へ流れるようにしており、
一方、データ情報は、両方向性としており、即ち、いず
れのバスから、いずれのバスへも流れるようにしてい
る。また、この変換ロジック１０６は、システム・バス
７６のバス・スレイブとして動作し、システム・バス７
６をモニタして、Ｉ／Ｏバス３２を対象としたサイクル
が発生したときにそのサイクルを検出する。システム・
バス７６のバス・スレイブとして動作しているこの変換
ロジック１０６は、その種のサイクルを検出したなら
ば、システム・バス７６上の信号のタイミングをＩ／Ｏ
バス３２のタイミングへ変換し、Ｉ／Ｏバス３２上のサ
イクルを開始し、その開始したＩ／Ｏバス３２上のサイ
クルが完了するのを待ち、そしてそのＩ／Ｏバス３２上
のサイクルが完了したならば、システム・バス７６上の
サイクルを終了させる。

【００２４】Ｉ／Ｏバス−システム・バス変換ロジック
１０８には、システム・バス・アドレス発生回路１１８
と、Ｉ／Ｏバス予期アドレス発生回路１２０と、システ
ム・バス・コントローラ・インターフェース１２２と、
ＦＩＦＯバッファ１２４と、Ｉ／Ｏバス・スレイブ・イ
ンターフェース１２６と、バス−バス歩調合せ制御ロジ
ック１２８とが含まれている。システム・バス・コント
ローラ・インターフェース１２２は、４０メガヘルツで
動作する、高性能の３２ビット（４バイト）の「ｉ４８
６」のバースト・プロトコルをサポートしている。デー
タの転送方式としては、４バイト、８バイト、及び１６
バイトのデータをバースト・モードで転送する方式と、
１バイトないし４バイトのデータを非バースト・モード
で転送する方式とが可能である。Ｉ／Ｏバス・スレイブ
・インターフェース１２６は、Ｉ／Ｏバス３２をモニタ
して、システム・バス７６上のスレイブ・デバイスを対
象とした動作（サイクル）がＩ／Ｏバス３２上に発生し
たときに、それを検出するためのものであり、Ｉ／Ｏバ
ス３２を対象とした（即ち、Ｉ／Ｏバスに接続されてい
るデバイスを対象とした）動作（サイクル）は無視する
ようにしている。このＩ／Ｏバス・スレイブ・インター
フェース１２６によって検出されたサイクルは全て、Ｆ
ＩＦＯバッファ１２４へ受け渡され、そこから更にシス
テム・バス・コントローラ・インターフェース１２２へ
受け渡される。

【００２５】あるＩ／Ｏデバイス２８が、システム・メ
モリ２４ないし２６に対する読取りないし書込みを実行
するためには、そのＩ／Ｏデバイス２８は、Ｉ／Ｏバス
３２のバス・コントローラとして動作してシステム・バ
ス７６へアクセスする必要がある。Ｉ／Ｏバス−システ
ム・バス変換ロジック１０８は、Ｉ／Ｏバス２８がその
動作を行なうために必要な手段を提供するものである。
その種の読取り動作と書込み動作とのいずれが行なわれ
ている場合にも、Ｉ／Ｏバス３２は、いずれかのＩ／Ｏ
デバイス２８によって制御されている。このとき、非同
期式の装置であるＩ／Ｏバス・スレイブ・インターフェ
ース１２６が、Ｉ／Ｏバス３２を制御しているそのＩ／
Ｏデバイスの動作速度で動作しており、このＩ／Ｏバス
・スレイブ・インターフェース１２６の働きによって、
バス・インターフェース装置６４は、Ｉ／Ｏバス３２の
コントローラとして動作しているそのＩ／Ｏデバイスに
対するスレイブとして動作して、メモリ・アドレスの復
号化と、そのときの読取りサイクルないし書込みサイク
ルがシステム・メモリ２４ないし２６を対象としたもの
であるか否かの判断とを行なうことができるのである。
更にこれと同時に、バス・インターフェース装置６４
は、システム・バス・コントローラ・インターフェース
１２２の働きによって、システム・バス７６のバス・コ
ントローラとしての動作も行なうことができるようにな
っている。それによって、メモリ制御機構５８（図１）
が、このバス・インターフェース装置６４に対するスレ
イブとして動作して、システム・メモリ２４ないし２６
から読み取ったデータをバス・インターフェース装置６
４へ供給する動作と、システム・メモリ２４ないし２６
へデータを書き込む動作とのいずれかを行なっている。
システム・メモリに対する読取りないし書込みはＦＩＦ
Ｏバッファ１２４を介して行なわれ、このＦＩＦＯバッ
ファ１２４のブロック図を示したのが、図３である。

【００２６】図３に示したように、ＦＩＦＯバッファ１
２４は、デュアル・ポートで、両方向性で、しかも非同
期式装置として構成した記憶装置である。ＦＩＦＯバッ
ファ１２４は、システムバス７６とＩ／Ｏバス３２との
間でやり取りされるデータ情報を一時的に記憶する、一
時記憶装置としての機能を提供している。ＦＩＦＯバッ
ファ１２４は、４つの１６バイトのバッファ１２５Ａ〜
１２５Ｄと、ＦＩＦＯ制御回路１２３とを含んでいる。
４つのバッファ１２５Ａ〜１２５Ｄは、Ｉ／Ｏバス３２
のバス・コントローラ並びにシステム・バス７６のバス
・スレイブとの間でやり取りするデータをバッファし、
それによって、Ｉ／Ｏバス３２の動作とシステム・バス
７６の動作とが同時に行われることを可能にしている。
ＦＩＦＯバッファ１２４は、物理的には、２つの３２バ
イトのバッファ（１２５Ａ／１２５Ｂ、１２５Ｃ／１２
５Ｄ）で構成してある。そして、システム・バス・コン
トローラ・インターフェース１２２と、Ｉ／Ｏバス・ス
レイブ・インターフェース１２６との各々が、それら３
２バイトのバッファの１つずつを制御しており、しか
も、それらインターフェース１２２、１２６の各々は、
みずからが制御しているのではない方の３２バイトのバ
ッファの動作によって、みずからの動作が影響を受ける
ことはない。また、いずれの３２バイトのバッファも、
読取り動作と書込み動作との両方に使用される。

【００２７】ＦＩＦＯ１２５Ａ、１２５Ｂ、１２５Ｃ、
１２５Ｄの各々にはアドレス・レジスタ・セクションを
設けてあり、このアドレス・レジスタ・セクションは、
夫々のＦＩＦＯに物理的に付随させたセクションとして
も良く、また、論理的に付随させたセクションとしても
良い。Ｉ／Ｏバス３２からＦＩＦＯ１２５Ａへ、データ
が次々と転送されてきているときには、それらデータの
アドレスが連続しているならば、１６バイトのバッファ
であるこのＦＩＦＯ１２５Ａに１６バイト分のデータが
入れられてこのＦＩＦＯ１２５Ａが満杯になるまで、デ
ータの蓄積を行なうようにしている。一方、アドレス検
出動作によって、非連続なアドレスが検出されたなら
ば、ＦＩＦＯ１２５Ａは、それまでに記憶した分のデー
タをＦＩＦＯ１２５Ｃへ転送し、またそれと同時にＦＩ
ＦＯ１２５Ｂが、その新たな非連続アドレスから先のデ
ータの受け取りを開始する。ＦＩＦＯ１２５Ｂは、ＦＩ
ＦＯ１２５Ａがそれまで行なっていたのと同じように動
作し、即ち、１６バイト分のデータで満杯になるか、或
いは更に別の非連続アドレスが検出されるまで、そのデ
ータの蓄積を続行する。それらのいずれかの事象が発生
した時点で、ＦＩＦＯ１２５Ｂは、それまでに記憶した
データをＦＩＦＯ１２５Ｄへ転送し、これ以後再びＦＩ
ＦＯ１２５Ａがデータの記憶動作を開始する。従って全
体としては、最大で、１６バイト分の連続アドレスのデ
ータから成るデータ・ブロックの４個分に相当する量の
データを記憶することができる。

【００２８】更には、２つの３２バイトのバッファを並
列にしてあるため、データの読取りにせよ書込みにせ
よ、それら２つのバッファの間で交互に切り替えること
ができることから、実質的に連続的な、読取りないし書
込みの機能が得られるようになっている。

【００２９】更には、１つの３２バイトのバッファを２
つの１６バイトのバッファ・セクションに分割し、分割
したそれらバッファ・セクションを、Ｉ／Ｏバス３２
と、システム・バス７６とに、即ち互いに別々のバスに
接続してあるため、記憶用のバッファの個数を増やす場
合にも、データをクロッキングして記憶用レジスタに出
し入れする信号の容量負荷に関するＦＩＦＯの性能に、
非常に僅かな影響しか及ばないようになっている。この
ことは、２つのバッファを（並列に）追加するごとに増
加する、各々のバス上のクロック信号の容量負荷の増加
分が、２分の１で済むことによって達成されている。

【００３０】更には、各々の枝部を、２つの１６バイト
のバッファを直列に接続した構成としてあるため、例え
ば読取り動作の実行中に、ある枝部の、２つの１６バイ
トのバッファのうちの一方にデータが満杯に蓄積された
ならば、その蓄積したデータを、そのバッファに対して
直列に接続されている、その枝部の他方の１６バイトの
バッファへ転送しつつ、それと同時に、その枝部に対し
て並列な他方の枝部において、データの蓄積を続行する
ことができる。そのため、データの蓄積にも、また一方
のバスから他方のバスへのデータの転送にも、タイム・
ロスが生じることがない。

【００３１】ＦＩＦＯ１２４の動作を制御するためのロ
ジックは、ＦＩＦＯ制御回路１２３から供給されてい
る。

【００３２】複数のＩ／Ｏデバイスのうちのある１つの
Ｉ／Ｏデバイス２８が、Ｉ／Ｏバス３２を介してシステ
ム・メモリ２４ないし２６へ書込みを行なう際のバンド
幅は、１バイト、２バイト、ないしは４バイト（即ち、
８ビット、１６ビット、ないしは３２ビット）のうちの
いずれかである。あるＩ／Ｏデバイス２８がシステム・
メモリへの書込みを行なうときには、先ず最初に、第１
回目の転送分の書込みデータがＦＩＦＯバッファ１２５
Ａまたは１２５Ｂに記憶される。すると、Ｉ／Ｏバス予
期アドレス発生回路１２０が、予期される次のアドレ
ス、即ち連続する次のアドレスを算出する。そして、こ
うして算出された連続する次のアドレスを、後続の転送
のＩ／Ｏアドレスと比較対照することによって、その後
続の転送が、連続したアドレスからの転送か否かを検証
している。もしそれが実際に、連続したアドレスからの
転送であったならば、第２回目の転送分の１バイト分な
いし複数バイト分のデータを、第１回目の転送分のデー
タを記憶したものと同じＦＩＦＯバッファ１２５Ａまた
は１２５Ｂへ供給する。尚、ＦＩＦＯバッファは、Ｉ／
Ｏバス３２からデータを受け取る際には、最高で４０メ
ガバイト／秒までの速度で非同期的にそのデータを受け
取ることができる。

【００３３】以上のプロセスは、バッファ１２５Ａまた
は１２５Ｂが、１６バイトのパケット１つ分の情報で満
杯になるか、或いは、非連続のアドレスが検出されるま
で続けられる。そして、バッファ１２５Ａが満杯になっ
た場合には、それに続く次のクロック・サイクルにおい
て、このバッファ１２５Ａの中のデータが、バッファ１
２５Ｃへ転送される。同様に、バッファ１２５Ｂが満杯
になったときには、このバッファ１２５Ｂの内容の全て
が、１回のクロック・サイクルの間にバッファ１２５Ｄ
へ転送される。こうしてバッファ１２５Ｃやバッファ１
２５Ｄに記憶されたデータは、次に、「ｉ４８６」のバ
ースト転送によって、システム・バスの動作速度でシス
テム・メモリの中へ書き込まれる。Ｉ／Ｏデバイスによ
るシステム・メモリへの書込みが行なわれている間中、
ＦＩＦＯバッファ１２４のこの動作は連続して行なわれ
ており、その際にバッファ１２５Ａと１２５Ｂとは交互
に動作して、それらバッファの一方が、みずからの内容
をみずからに接続しているバッファ１２５Ｃまたは１２
５Ｄに転送して再び空の状態になるときに、他方のバッ
ファが、システム・メモリへ書き込むべきデータを受け
取るようになる。更にこのとき、ＦＩＦＯバッファ１２
４は、システム・メモリへのデータ書込み速度を最適化
している。この書込み速度の最適化は、（１）システム
・メモリへ次に書き込まれる可能性の大きいデータのバ
イトのアドレスを、ＦＩＦＯバッファ１２４が予測する
ようにしていることと、（２）ＦＩＦＯバッファ１２４
からシステム・バス７６を介してシステム・メモリへデ
ータを書き込むときの可能最大のデータ書込み速度に、
ＦＩＦＯバッファ１２４が対応し得るようにしてあるこ
ととによって達成されている。

【００３４】一方、システム・メモリからＩ／Ｏデバイ
ス２８へのデータ読取りが行なわれるときのＦＩＦＯバ
ッファ１２４の動作は、書込みのときの動作とは異なっ
た、次のような動作となる。先ず、システム・バス・ア
ドレス発生回路１１８が、最初の読取りアドレスに基づ
いて後続の読取りデータの読取りアドレスを発生し、そ
れに従って、バッファ１２５Ｃないし１２５Ｄの中にデ
ータを蓄積して行く。システム・バス７６がサポートし
ているデータ転送動作は、そのバンド幅が１６バイトの
転送動作であるため、システム・バス・コントローラ・
インターフェース１２２は、連続したデータを、１６バ
イトのパケットの形でシステム・メモリから事前取出し
してバッファ１２５Ｃないし１２５Ｄに記憶させること
ができ、この事前取出しはＩ／Ｏバス３２から実際に後
続のアドレスが送られてこなくても行なえるため、これ
によって転送と転送との間の待ち時間が短縮される。こ
うして事前取出しをしたデータによって、例えばバッフ
ァ１２５Ｃが満杯になったときには、バッファ１２５Ｃ
は、みずからの内容を１回のクロック・サイクルの間に
バッファ１２５Ａへ転送する。バッファ１２５Ｄの場合
も同様であって、データで満杯になったときには、みず
からの内容をバッファ１２５Ｂへ転送して空の状態に戻
る。この後、こうして転送されたバッファ１２５Ａない
し１２５Ｂの中のデータは、そのデータを読み取るべき
特定のＩ／Ｏデバイスのバス制御機構によって読み取ら
れ、この読取りの際のバンド幅は、１バイト、２バイ
ト、または４バイトである。以上のようにして、システ
ム・バス・アドレス発生回路１１８は、その特定のＩ／
Ｏデバイスのバス制御機構から、データの事前取出しを
停止することを命じる命令を受け取るまで、増加カウン
タとして機能し続ける。

【００３５】バス−バス歩調合せ制御ロジック１２８
は、高速で動作するＩ／Ｏデバイスのために、システム
・メモリへの、より高速のアクセスを可能にするロジッ
クである。即ち、バス−バス歩調合せ制御ロジック１２
８は、このコンピュータ・システム１０の通常の調停方
式である、メモリ制御機構５８による調停をオーバーラ
イドして、高速のＩ／Ｏデバイスが複数のサイクルを必
要とするデータ転送を行なっている間は、そのＩ／Ｏデ
バイスとＣＰＵ３８とが交互にメモリ制御機構５８にア
クセスするのではなくて、Ｉ／Ｏバス３２の制御を保持
しているそのＩ／Ｏデバイスに、システム・メモリへの
連続的なアクセスを許可するというものである。この調
停方式によれば、あるＩ／Ｏデバイスが複数のサイクル
に亙る転送を行なっている間、例えばＣＰＵ３８等のロ
ーカル・デバイスがメモリ・バスの制御の要求を出し続
けていたとしても、このバス−バス歩調合せ制御ロジッ
ク１２８の働きによって、そのＩ／Ｏデバイスに対し
て、メモリ・バスの制御が連続して付与され続けるよう
になる。

【００３６】プログラム式Ｉ／Ｏ回路１１６は、バス・
インターフェース装置６４のうちの一部分であって、こ
のバス・インターフェース装置６４の中のレジスタのう
ち、プログラム可能なレジスタを全てを包含している部
分である。それらプログラム可能なレジスタには、個々
のレジスタが、活動状態にあるかそれとも非活動状態に
あるかを判定するためのビットを付随させてある。ま
た、それらプログラム可能なレジスタは、特に以下の諸
々の事項を規定するためのレジスタである。それら事項
とは、システム・メモリのアドレス範囲及び拡張メモリ
のアドレス範囲のうちバス・インターフェース装置６４
が応答すべきアドレス範囲、キャッシュ可能であったり
キャッシュ不可能であったりする拡張メモリのアドレ
ス、システム・メモリないしキャッシュのアドレス範
囲、それに、バス・インターフェース装置６４がパリテ
ィ・チェック即ち誤り検査をサポートするか否かという
こと等である。従って、プログラム式Ｉ／Ｏ回路１１６
は、バス・インターフェース装置６４のために、このバ
ス・インターフェース装置６４が存在している環境と、
このバス・インターフェース装置６４の構成（コンフィ
ギュレーション）を設定しているオプションとを特定し
ている。このプログラム式Ｉ／Ｏ回路１１６に包含され
ているレジスタは、Ｉ／Ｏバス３２を介して直接プログ
ラムすることができないようにしてある。従って、ＣＰ
Ｕレベルでシステム・バス７６を介してこのプログラム
式Ｉ／Ｏ回路１１６と通信することのできるＩ／Ｏデバ
イスへの、アクセス権を有するユーザでなければ、この
コンピュータ・システム１０をプログラムすることはで
きない。

【００３７】メモリ・アドレス比較ロジック１１０は、
あるメモリ・アドレスが、システム・メモリに該当する
メモリ・アドレスであるのか、それともＩ／Ｏバス３２
に接続されているいずれかのＩ／Ｏデバイス２８に設け
られている拡張メモリに該当するメモリ・アドレスであ
るのかを判定するロジックである。システム・メモリに
しても、また拡張メモリにしても、連続していない複数
のアドレス・ブロックから構成されていることがあり得
るため、このメモリ・アドレス比較ロジック１１０は、
複数の比較器を含んでいる構成としてあり、それら複数
の比較器に、プログラム式Ｉ／Ｏ回路１１６の中の複数
のレジスタから得られる、どの境界がどのメモリに対応
しているのかを示す境界情報をロードしてある。このメ
モリ・アドレス比較ロジック１１０によって、あるメモ
リ・アドレスが境界情報と比較されたならば、その後に
は、バス・インターフェース装置６４は、その比較結果
に応じた動作を行なえるようになる。例えば、そのとき
Ｉ／Ｏバス３２を制御しているＩ／Ｏデバイスが読取り
ないし書込みを実行しており、その読取りないし書込み
の対象が拡張メモリであるならば、バス・インターフェ
ース装置６４は、その読取りないし書込みに伴うアドレ
スをメモリ制御機構５８へ受け渡す必要はないのである
から、それをしないことによって時間とメモリのバンド
幅とを節約することができる。

【００３８】誤り回復支援ロジック１１２は、データの
パリティ誤りが検出された場合であっても、コンピュー
タ・システム１０が動作を続行できるようにするための
ロジックである。いずれかのＩ／Ｏデバイス２８がシス
テム・メモリ２４ないし２６に対して読取りないし書込
みのアクセスを行なうときには、常に、そのデータのパ
リティをチェックするようにしている。この誤り回復支
援ロジック１１２は、そのチェックによってパリティ誤
りが検出されたならば、プログラム式Ｉ／Ｏ回路１１６
の中の１つのレジスタと対話して、その検出されたパリ
ティ誤りに関するアドレスと時刻とをそのレジスタに取
り込ませる。続いて、そのレジスタの内容に対して、適
当なシステム・ソフトウェアを作用させる。例えば、Ｃ
ＰＵ３８を適宜プログラムして、パリティ誤りが検出さ
れたときにはいつでもハイレベルの割込みがかかるよう
にし、また、その割込みに応答して、そのレジスタから
そのアドレスを引き出してくるようにしておく。その上
で、ＣＰＵ３８が、そのシステム・ソフトウェアの命令
に基づいて、コンピュータ・システムの動作をそのまま
続行すべきか、或いは、既に特定されているそのパリテ
ィ誤りの発生源の動作だけを停止すべきか等の、判断を
するようにしておけば良い。

【００３９】次にキャッシュ・スヌープ・ロジック１１
４について説明する。バス・インターフェース装置６４
は、このキャッシュ・スヌープ・ロジック１１４を備え
ているために、Ｉ／Ｏバス３２をモニタして、いずれか
のＩ／Ｏデバイスが拡張メモリへの書込みを行なうとい
う種類の書込み動作がこのＩ／Ｏバス３２上に発生した
ときには、それを検出することができる。このキャッシ
ュ・スヌープ・ロジック１１４は、拡張メモリへの書込
み動作がＩ／Ｏバス３２上に発生したならば、先ず、書
込みが行なわれているその拡張メモリが、ＳＲＡＭ４０
へキャッシュすることのできるキャッシュ可能な拡張メ
モリであるか否かを判定する。もしその拡張メモリが、
キャッシュ可能な拡張メモリではなかったならば、破壊
されたデータがキャッシュされているという事態が発生
するおそれはない。一方、それを判定するための比較の
結果、比較肯定信号が発生して、書込みが行なわれてい
るその拡張メモリが、キャッシュ可能な拡張メモリであ
るということが表示されたならば、システム・バス７６
上においてキャッシュ無効化サイクルを開始する。この
サイクルを開始したならば、ＣＰＵ３８に対して、ＳＲ
ＡＭ４０の中の対応するアドレスを無効化することを命
じる命令を発する。更に、このキャッシュ・スヌープ・
ロジック１１４は、その比較肯定信号の発生原因となっ
た書込み動作に関するアドレスを記憶するための手段を
提供しており、そのアドレスを記憶することによって、
Ｉ／Ｏバス３２に対するスヌープの動作を、最初の比較
肯定信号が検出された直後から間を置かずに続行できる
ようにしており、更にそれによって、Ｉ／Ｏバス３２を
連続的にモニタし続けられるようにしている。

【００４０】本発明は、広くは、以上に説明したコンピ
ュータ・システム１０におけるシステム・バス７６に関
するものであり、より詳しくは、そのシステム・バス７
６を介して行なわれるデータ転送の、データ転送速度を
変化させるメカニズムに関するものである。即ち、本発
明のメカニズムは、システム・バス７６上のデータ転送
速度を変化させることによって、動作速度の異なる複数
のシステム・デバイス（システム・バス・デバイスとも
いう）を、それらのうちで他より高速で動作するシステ
ム・デバイスの性能を損なうことなく、システム・バス
上に共存させ得るようにするものである。

【００４１】更に詳しくは、先ず、比較的低速で動作す
るシステム・デバイスのプログラマビリティを確保する
ために、比較的低速で動作するシステム・デバイスの入
出力アドレスを、システム・バス上において最も低い周
波数でランさせるためのアドレス範囲の中のアドレスに
割当てるようにしている。そして、このアドレス範囲の
外側では、システム・バス７６上のデータ転送速度を、
そのときシステム・バス７６を制御している特定のシス
テム・デバイスの動作クロック周波数に従って決定する
ようにしている。特に、上述のコンピュータ・システム
１０に即していえば、システム・デバイスに該当するデ
バイスは、メモリ制御機構５８（これはシステム・バス
７６を制御しているときには、ＣＰＵ３８の代理として
機能している）と、バス・インターフェース装置６４
（これはシステム・バス７６を制御しているときには、
いずれかのＩ／Ｏデバイス２８の代理として機能してい
る）と、ＤＭＡ制御機構６０との、３つのデバイスであ
る。これら３つのシステム・デバイスは、そのいずれも
が、１つのシステム・クロック発生回路（この回路は図
１では図示省略した）が発生するクロック周波数で動作
している。

【００４２】更に上述のコンピュータ・システム１０に
即していえば、ＤＭＡ制御機構６０は、２０メガヘルツ
のクロック周波数で動作している。一方、バス・インタ
ーフェース装置６４とメモリ制御機構５８とは、４０メ
ガヘルツのクロック周波数で動作している。これら２０
メガヘルツのクロック周波数と４０メガヘルツのクロッ
ク周波数とは、いずれもシステム・クロック発生回路か
ら供給されており、また、互いに同期して供給されてい
る。従って、ＤＭＡ制御機構６０は、メモリ制御機構５
８ないしバス・インターフェース装置６４が動作してい
るクロック周波数の２分の１のクロック周波数で動作し
ている。ただし、本発明の適用対象は、あるシステム・
デバイスが、他のシステム・デバイスのクロック周波数
の２分の１のクロック周波数で動作するという場合に限
定されるものではない。即ち、本発明の提供対象は、よ
り高速のシステム・デバイスがシステム・バス上で動作
する際のクロック周波数と、より低速のシステム・デバ
イスがシステム・バス上で動作する際のクロック周波数
とが互いに同期しており、しかも、前者のクロック周波
数が後者のクロック周波数のちょうど整数倍であるよう
な、任意のシステムに亙るものである。

【００４３】図４と図５とは、本発明に係るシステム・
バス７６の動作のタイミング・チャートであり、図４は
全速度動作に関するもの、図５は２分の１速度動作に関
するものである。図４と図５とにおいて、夫々の最上段
のラインは全速度クロック周波数１３０（４０メガヘル
ツ）を表わしており、この全速度クロック周波数は、メ
モリ制御機構５８ないしバス・インターフェース装置６
４のいずれかがシステム・バス７６を制御しているとき
に、それらメモリ制御機構５８及びバス・インターフェ
ース装置６４が動作するクロック周波数である、また、
図４と図５とにおいて、夫々の第２段目のラインは２分
の１速度クロック周波数１３２（２０メガヘルツ）を表
わしており、この２分の１速度クロック周波数は、ＤＭ
Ａ制御機構６０がシステム・バス７６を制御していると
きに、メモリ制御機構５８及びバス・インターフェース
装置６４が動作するクロック周波数である、既述の如
く、これら２通りのクロック周波数１３０と１３２と
は、１つのシステム・クロック発生回路から供給されて
いる。

【００４４】図４と図５とにおいて、夫々の最下段のラ
インは、２分の１速度コントローラ信号１３４を表わし
ている。この２分の１速度コントローラ信号１３４は、
システム・バス７６の制御情報経路８２上に送出される
ネガティブ・アクティブ信号であって、そのときシステ
ム・バス７６を制御しているシステム・デバイスが、全
速度（４０メガヘルツ）のシステム・デバイスであるの
か、それとも２分の１速度（２０メガヘルツ）のシステ
ム・デバイスであるのかを、夫々のシステム・デバイス
に対して表示する信号である。従って、そのときシステ
ム・バス７６を制御しているのが、ＤＭＡ制御機構６０
であるならば、そのＤＭＡ制御機構６０が、この２分の
１速度コントローラ信号１３４をロー状態（活動状態）
へ駆動しており、それによって、メモリ制御機構５８と
バス・インターフェース装置６４とに対して、２分の１
速度のシステム・デバイスがシステム・バス７６を制御
しているということを表示している。メモリ制御機構５
８とバス・インターフェース装置６４とは、この信号を
受け取ったならば、それに応答して、２分の１速度のク
ロック周波数１３２で動作するようになる。同様に、シ
ステム・バス７６を制御しているのが、メモリ制御機構
５８とバス・インターフェース装置６４とのいずれかの
デバイスであるときには、システム・バス７６を制御し
ているそのデバイスが、この２分の１速度コントローラ
信号１３４をハイ状態（非活動状態）へ駆動しており、
それによって、その他のシステム・デバイスに対して、
全速度のシステム・デバイスがシステム・バス７６を制
御しているということを表示している。その他のシステ
ム・デバイスは、この信号を受け取ったならば、それに
応答して、全速度のクロック周波数１３０で動作するよ
うになる。

【００４５】図４と図５とにおいて、夫々の第３段目の
ラインは、アドレス・ストローブ信号１３６を表わして
いる。このアドレス・ストローブ信号１３６は、システ
ム・バス・サイクルの開始を表示するネガティブ・アク
ティブ信号であり、全速度モード（図４）においては、
全速度クロック信号の１周期分（１サイクル分）の長さ
に亙って活動状態になり、また、２分の１速度モード
（図５）においては、２分の１速度クロック信号の１サ
イクル分（即ち、全速度クロック信号の２サイクル分）
の長さに亙って活動状態になる。従って、全速度サイク
ルが実行されているときには、システム・デバイスが、
その他のシステム・デバイスとの間で認識ないし通信を
するために費消する時間は、２分の１速度サイクルが実
行されているときと比べて、２分の１の時間で済む。

【００４６】図４と図５とにおいて、夫々の第４段目の
ラインは、バースト動作可能信号１３８を表わしてい
る。このバースト動作可能信号１３８はネガティブ・ア
クティブ信号である。このバースト動作可能信号１３８
が活動状態にある期間中は、システム・バス７６を介し
てデータのバースト転送を行なうことができる。既述の
如く、システム・バス・コントローラ・インターフェー
ス１２２（図２）は、システム・バス７６上で行なう、
高性能の３２ビット（４バイト）の「ｉ４８６」バース
ト・プロトコルをサポートしており、このバースト転送
は、そのときのシステム・バス７６の動作速度で行なわ
れる。データのバースト転送がいかなる場合に行なわれ
るのか、その一例を挙げるならば、例えばデータを、Ｆ
ＩＦＯバッファ１２４からシステム・バス７６を介し
て、システム・メモリ２４ないし２６へ書き込む場合等
に行なわれる。そして、この場合には、ＦＩＦＯ１２４
の中のバッファ１２５Ｃないし１２５Ｄに記憶されてい
るデータが、そのときのシステム・バス７６の動作速度
で実行される「ｉ４８６」バースト転送によって、シス
テム・メモリの中へ書き込まれる。

【００４７】図４に示すように、全速度モードにおいて
は、バースト動作可能信号１３８はアドレス・ストロー
ブ信号１３６が活動状態にある間、非活動状態にある。
更にバースト動作可能信号１３８は、アドレス・ストロ
ーブ信号１３６が活動状態から非活動状態へ遷移した後
も、全速度クロック信号の２サイクル分の長さに亙っ
て、その非活動状態を持続し、その後に活動状態へ遷移
して、この活動状態を全速度クロック信号の２サイクル
分に亙って持続する。そして、バースト動作可能信号１
３８が、全速度クロック信号の２サイクル分に亙るこの
活動状態にある間（即ち、図４の全速度クロック信号の
第４周期及び第５周期）に、システム・メモリ２４ない
し２６へ、１回のデータ転送につき３２ビットずつ、転
送２回分のデータを書き込むことができる。また、バー
スト動作可能信号１３８の、続く次の活動状態の期間
（即ち、図４の全速度クロック信号の第８周期及び第９
周期）にも、再びそれと同じだけのデータ量のバースト
・データ転送を行なうことができる。

【００４８】一方、図５に示すように、２分の１速度モ
ードにおいては、バースト動作可能信号１３８はアドレ
ス・ストローブ信号１３６が活動状態にある間、非活動
状態にある。更にバースト動作可能信号１３８は、アド
レス・ストローブ信号１３６が活動状態から非活動状態
へ遷移した後も、２分の１速度クロック信号の２サイク
ル分（即ち、全速度のクロック信号の４サイクル分）の
長さに亙って、その非活動状態を持続する。その後、バ
ースト動作可能信号１３８は、活動状態へ遷移して、こ
の活動状態を２分の１速度クロック信号の２サイクル分
に亙って持続する。そして、バースト動作可能信号１３
８が、２分の１速度クロック信号の２サイクル分に亙る
この活動状態にある間（即ち、図５の全速度クロック信
号の第７周期〜第１０周期）に、システム・メモリ２４
ないし２６へ、１回のデータ転送につき３２ビットず
つ、転送２回分のデータを書き込むことができる。ま
た、バースト動作可能信号１３８の、次の活動状態の期
間にも、再び同じだけのデータ量のバースト・データ転
送を行なうことができる。従って、図４に示したデータ
転送動作は、その動作の完了までに、全速度クロック信
号の９サイクル分の長さの時間を費消しており、一方、
図５のデータ転送動作では、同じ転送動作を実行するの
に、全速度クロック信号の１８サイクル分（２分の１速
度クロック信号の９サイクル分）の長さの時間を費消し
ている。以上の方式とすることによって、全速度で動作
するバス・マスター（即ち、システム・バス７６を制御
しているデバイスであり、バス・コントローラともい
う）のバンド幅を最適化しつつ、しかも同一のシステム
・バス上に、２分の１速度で動作するバス・コントロー
ラも同期状態で共存できるようにしているのである。

【００４９】

【発明の効果】以上に説明したような構成とすることに
よって、本願発明はデュアル・バス・アーキテクチャを
採用したコンピュータ・システムのためのバス・インタ
ーフェース装置であって、動作速度の異なる複数のシス
テム・デバイスを、それらのうちで高速で動作するシス
テム・デバイスの性能を損なうことなく、システム・バ
ス上に共存させることを可能にするバス・インターフェ
ース装置を提供することができた。

【００５０】以上、デュアル・バス・アーキテクチャを
採用しているコンピュータのためのバス制御ロジック・
システムの好適実施例について説明した。ただし、以上
の好適実施例の説明に関しては、その説明があくまでも
具体例を例示することを目的としたものであるというこ
と、従って本発明がその特定の実施例に限定されるもの
ではないということ、そして、本発明の概念から逸脱す
ることなく、様々な構成上の変更や改変、それに置換等
を行なえるということに注意されたい。

【図面の簡単な説明】

【図１】本発明の基本概念に従って構成したバス・イン
ターフェース装置を組み込んだコンピュータ・システム
のブロック図である。

【図２】図１のコンピュータ・システムのバス・インタ
ーフェース装置のブロック図である。

【図３】図２のバス・インターフェース装置のＦＩＦＯ
バッファのブロック図である。

【図４】図１のシステム・バスの、全速度での動作を表
わしたタイミング・チャートである。

【図５】図１のシステム・バスの、２分の１速度での動
作を表わしたタイミング・チャートである。

【符号の説明】

１０ コンピュータ・システム １４ ＣＰＵ複合体 ２４、２６ システム・メモリ ２８ 入出力（Ｉ／Ｏ）デバイス ３０ メモリ・バス ３２ 入出力（Ｉ／Ｏ）バス ３８ 中央処理装置（ＣＰＵ） ４４ 周波数制御モジュール ５８ メモリ制御機構 ６０ ダイレクト・メモリ・アクセス（ＤＭＡ）制御機
構 ６４ バス・インターフェース装置 ７６ システム・バス ７８ システム・バスのデータ情報経路 ８０ システム・バスのアドレス情報経路 ８２ システム・バスの制御情報経路 １３０ 全速度クロック信号 １３２ ２分の１速度クロック信号 １３４ ２分の１速度コントローラ信号 １３６ アドレス・ストローブ信号 １３８ バースト動作可能信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナダー・アミニ アメリカ合衆国33434、フロリダ州 ボ カ・ラトン、ノース・ウエスト・サーティ ース・ストリート 2878番地 (72)発明者 ダリル・カーヴィス・クローマー アメリカ合衆国33433、フロリダ州 ボ カ・ラトン、パシフィック・ブールヴァー ド 5581番地、ナンバー3708 (72)発明者 リチャード・ルイス・ホーン アメリカ合衆国33437、フロリダ州 ボー イントン・ビーチ、シダー・レイク・ロー ド 5289番地、アパートメント・ナンバー ８−23 (72)発明者 アシュ・コーリ アメリカ合衆国05495、バーモント州 ウ ィリストン、カントリー・クロッシング ８番地 (72)発明者 キンバリー・キブ・センドレイン アメリカ合衆国33431、フロリダ州 ボ カ・ラトン、グリーンウッド・テラス 2600番地、ジー207 (72)発明者 カング・ンゴック・トラン アメリカ合衆国33486、フロリダ州 ボ カ・ラトン、ノース・ウエスト・サーティ ーンス・ストリート 624番地、ナンバー 34

Claims (7)

【特許請求の範囲】
1. 【請求項１】 コンピュータ・システムにおいて、 システム・メモリと、 システム・バス上に存在しておりメモリ・バスを介して
   接続されている、前記システム・メモリへのアクセスを
   制御するメモリ制御機構と、 前記システム・バス上に存在しているバス・インターフ
   ェース装置と、 入出力バスを介して前記バス・インターフェース装置に
   接続されている入出力デバイスと、 前記メモリ制御機構に接続されており、該メモリ制御機
   構と前記メモリ・バスとを介して前記システム・メモリ
   への読み書きを行なうことができ、更に、該メモリ制御
   機構と、前記システム・バスと、前記バス・インターフ
   ェース装置と、前記入出力バスとを介して、前記入出力
   デバイスへの読み書きを行なうことができるようにして
   ある、中央処理装置と、 前記システム・バス上に存在しているダイレクト・メモ
   リ・アクセス制御機構と、を備えており、 前記メモリ制御機構と前記バス・インターフェース装置
   とは、それらのいずれかが前記システム・バスを制御し
   ているときに、それらメモリ制御機構とバス・インター
   フェース装置との各々が、前記ダイレクト・メモリ・ア
   クセス制御機構が前記システム・バス上で動作する際の
   クロック周波数の整数倍のクロック周波数で動作するよ
   うにしてあり、また、前記メモリ制御機構と前記バス・
   インターフェース装置とは、前記ダイレクト・メモリ・
   アクセス制御機構が前記システム・バスを制御している
   ときに、それらメモリ制御機構とバス・インターフェー
   ス装置との各々が、該ダイレクト・メモリ・アクセス制
   御機構の動作のクロック周波数と同一のクロック周波数
   で動作するようにしてあり、更に、前記メモリ制御機
   構、前記バス・インターフェース装置、及び前記ダイレ
   クト・メモリ・アクセス制御機構の夫々のクロック周波
   数が互いに同期するようにしてある、ことを特徴とする
   コンピュータ・システム。
2. 【請求項２】 前記メモリ制御機構、前記バス・インタ
   ーフェース装置、及び前記ダイレクト・メモリ・アクセ
   ス制御機構は、その各々が、前記システム・バスを制御
   しているときに、該システム・バス上の制御線を駆動し
   て、該メモリ制御機構、該バス・インターフェース装
   置、及び該ダイレクト・メモリ・アクセス制御機構が該
   システム・バスを介して通信する際の周波数を、表示す
   るようにしてあることを特徴とする請求項１記載のコン
   ピュータ・システム。
3. 【請求項３】 前記ダイレクト・メモリ・アクセス制御
   機構は、みずからが前記システム・バスを制御している
   ときに、前記メモリ制御機構ないし前記バス・インター
   フェース装置が該システム・バスを制御しているときに
   該メモリ制御機構ないし該バス・インターフェース装置
   が動作するクロック周波数の、略々２分の１のクロック
   周波数で動作するようにしてあることを特徴とする請求
   項２記載のコンピュータ・システム。
4. 【請求項４】 前記ダイレクト・メモリ・アクセス制御
   機構は、みずからが前記システム・バスを制御している
   ときに、約２０メガヘルツのクロック周波数で動作する
   ようにしてあり、前記メモリ制御機構及び前記バス・イ
   ンターフェース装置は、それらのいずれかが該システム
   ・バスを制御しているときに、約４０メガヘルツのクロ
   ック周波数で動作するようにしてあることを特徴とする
   請求項３記載のコンピュータ・システム。
5. 【請求項５】 前記メモリ制御機構は前記中央処理装置
   の代理として前記システム・バスを制御することができ
   るようにしてあり、前記バス・インターフェース装置は
   前記入出力デバイスの代理として前記システム・バスを
   制御することができるようにしてあることを特徴とする
   請求項２記載のコンピュータ・システム。
6. 【請求項６】 前記メモリ制御機構が書込みを行なおう
   としているアドレスが所定のアドレス範囲の中にある場
   合に、該メモリ制御機構を該メモリ制御機構の最低速度
   の周波数で動作させる手段を備えていることを特徴とす
   る請求項１記載のコンピュータ・システム。
7. 【請求項７】 異なったクロック周波数で動作する複数
   のシステム・デバイスを備えたコンピュータ・システム
   の中で、バスを介してデータを転送する際のデータ転送
   速度を制御する方法において、 システム・メモリと、システム・バス上に存在しており
   該システム・メモリへのアクセスを制御するメモリ制御
   機構とを、装備するステップと、 バス・インターフェース装置とダイレクト・メモリ・ア
   クセス制御機構とを、前記システム・バスに接続するス
   テップと、 中央処理装置を前記メモリ制御機構に接続して、該中央
   処理装置が、該メモリ制御機構を介して前記システム・
   メモリへのデータの読み書きを行なうことができるよう
   にするステップと、 前記メモリ制御機構と前記バス・インターフェース装置
   との各々を、それらのいずれかが前記システム・バスを
   制御しているときに、前記ダイレクト・メモリ・アクセ
   ス制御機構が該システム・バス上で動作する際のクロッ
   ク周波数の整数倍のクロック周波数で動作させるステッ
   プと、 前記メモリ制御機構と前記バス・インターフェース装置
   との各々を、前記ダイレクト・メモリ・アクセス制御機
   構が前記システム・バスを制御しているときに、該ダイ
   レクト・メモリ・アクセス制御機構の動作のクロック周
   波数と同一のクロック周波数で動作させるステップと、 前記メモリ制御機構、前記バス・インターフェース装
   置、及び前記ダイレクト・メモリ・アクセス制御機構の
   夫々のクロック周期を互いに同期させるステップと、を
   含んでいることを特徴とする方法。