JP4050225B2 - マルチプロセッサシステムにおける推測的な格納を容易にする方法および装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 27
- 230000004044 response Effects 0.000 claims description 17
- 230000007246 mechanism Effects 0.000 claims description 15
- 230000003068 static effect Effects 0.000 claims 1
- 230000015654 memory Effects 0.000 description 44
- 230000008569 process Effects 0.000 description 14
- 239000000872 buffer Substances 0.000 description 9
- 238000012790 confirmation Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 239000012536 storage buffer Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
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- G06F9/383—Operand prefetching
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/50—Control mechanisms for virtual memory, cache or TLB
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Description
本発明は、マルチプロセッサの設計に関する。より詳細には、本発明は、マルチプロセッサシステムにおける推測的なロード動作および/または推測的な格納動作を容易にする方法および装置に関する。
高速のコンピュータ性能を実現するために、コンピュータシステム設計者は、シングル計算タスクを実行するために並列に動作する多重プロセッサシステムを利用し始めた。1つの通常のマルチプロセッサ設計は、単一のレベル2(L2)キャッシュ180およびメモリ183を共用するレベル1(L1)キャッシュ161〜164に接続される複数のプロセッサ151〜154を含む(図1を参照されたい)。動作中、プロセッサ151がローカルL1キャッシュ161に存在しないデータアイテムにアクセスすると、システムは、L2キャッシュ180からのデータアイテムの取り出しを試みる。データアイテムがL2キャッシュ180に存在しない場合は、システムは、まず、メモリ183からL2キャッシュ180へ、続いて、L2キャッシュ180からL1キャッシュ161へデータアイテムを取り出す。
マルチプロセッサシステムが性能において増大し続けるにつれて、ロードおよび格納動作の順序を著しく制限するメモリモデルをサポートすることは、ますます困難になっている。1つの通常用いられるメモリモデルは、「トータルストアオーダ」(TSO)メモリモデルである。TSOメモリモデルの下では、所与のプロセッサからのロードおよび格納は、通常、ロードが前の格納を追い越し得ることを除いて、プログラム順序で実行する。より詳細には、TSOメモリモデルの下では、ロードは前のロードを追い越し得ない。格納は、前の格納を追い越し得ない。および、格納は前のロードを追い越し得ない。これにより、システムが次のロードを実行する間に、前の格納が遅い態様で発生する。
本発明の一実施形態は、マルチプロセッサシステムにおける推測的ロード動作を容易にするシステムを提供する。システムは、マルチプロセッサシステムにおいて、プロセッサにおいて完了した推測的ロード動作のレコードを維持することによって、動作する。ここで、推測的ロード動作とは、前のロード動作が完了する前に推測的に開始するロード動作である。次に、システムは、プロセッサに接続されるL1キャッシュにおいて無効化信号を受信する。ここで、無効化信号は、L1キャッシュの特定のラインが無効化されるべきことを示す。この無効化信号に応答して、システムは、完了し、かつ、無効化信号が関するのと同一のL1キャッシュの位置に関する整合する推測的ロード動作が存在するかを判定するために、推測的ロード動作のレコードを検査する。もし整合する推測的ロード動作が存在する場合は、システムは、整合する推測的ロード動作を再生することにより、無効化信号を発生させたイベントが完了した後に整合する推測的ロード動作が発生する。
以下の説明は、任意の当業者が本発明を実施および利用できるように示されており、特定の用途および要件の意味で提供される。開示される実施形態に対する様々な改変は、当業者には容易に理解し得、本明細書中で定義される一般原理は、本発明の意図および範囲を逸脱することなく他の実施形態および用途に適用し得る。従って、本発明は、示される実施形態に制限されることが意図されるのではなく、本明細書中に開示される原理および特徴と一貫する最大範囲に一致するべきである。
(マルチプロセッサシステム)
図1Bは、本発明の実施形態に従った、リバースディレクトリを有するマルチプロセッサシステム100を示す。尚、マルチプロセッサシステム100のほとんどは、単一の半導体チップ101内に配置される。より詳細には、半導体チップ101は、複数のプロセッサ110、120、130および140を含み、複数のプロセッサ110、120、130および140は、それぞれレベル1(L1)キャッシュ112、122、132および142を含む。尚、L1キャッシュ112、122、132および142は、別個の命令およびデータキャッシュであってもよく、もしくは、一体化された命令/データキャッシュであってもよい。L1キャッシュ112、122、132および142は、レベル2(L2)キャッシュ106に接続され、L2キャッシュ106は、以下の図3〜6を参照してより詳細に記載される、リバースディレクトリ302を含む。L2キャッシュ106は、メモリコントローラ104によってオフチップメモリ102に接続される。
図2は、本発明の実施形態に従った、多重バンクを有するL2キャッシュ106を示す。この実施形態では、L2キャッシュ106は、4つのバンク202〜205によって実装される。4つのバンク202〜205は、スイッチ220を介してプロセッサ110、120、130および140に並列にアクセスされ得る。尚、アドレスの2ビットのみが、4つのバンク202〜205のどれがメモリリクエストに関するかを判定するために必要とされる。さらにスイッチ220は、I/Oデバイスと通信するI/Oポート150を含む。尚、これらのバンク202〜205の各々は、リバースディレクトリを含む。さらに、バンク202〜205の各々は、専用のメモリコントローラ212〜215を含み、専用のメモリコントローラ212〜215は、オフチップメモリ232〜235の関連するバンクに接続される。
図3は、本発明の実施形態に従った、関連するリバースディレクトリ302に沿ったL2バンク202を示す。L2バンク202は、命令およびデータを格納する8ウェイセットアソシアティブキャッシュ304を含む。アドレスの一部分が、キャッシュ304内の1つのセットを判定するために利用される。キャッシュ304は、キャッシュ304の行で表現される。所与のセット内で、8つの異なるエントリが、8つの異なる「ウェイ位置」の各々に格納され得、8つの異なる「ウェイ位置」の各々は、キャッシュ304の8つの列で表現される。
図4は、本発明の実施形態に沿ってリバースディレクトリエントリ430がどのように生成されるかを示す。
図5は、本発明の実施形態に従った、リバースディレクトリエントリを生成または更新するプロセスを示すフローチャートである。このプロセスは、ラインを取り出すリクエストが、L1キャッシュ112からL2キャッシュ106で受信される(ステップ502)際に、開始する。このリクエストは、アドレス400、L1キャッシュ112を識別するL1キャッシュナンバー、ラインが取り出された後に格納されるL1キャッシュ112のウェイ位置を含む。
図6は、本発明の実施形態に従った、無効化を実行するためのリバースディレクトリエントリを用いるプロセスを示すフローチャートである。システムは、L2キャッシュ106を更新させるリクエストを受信することによって開始する。このリクエストは、別のプロセッサによるターゲットエントリ上の格納ヒット、ロードミス、または、格納ミスを含み得る。
図7は、本発明の実施形態に従った、無効化信号に応答する推測的ロード動作の再生を示す。図7は、左から右へ進行するタイムラインを含む。命令の発行は、タイムラインの上に示す矢印により表わされ、対応する命令の完了は、タイムラインの下に示す矢印により表わされる。
care値は、L2セットナンバー818およびL2ウェイナンバー820が、どのビット位置が変化したかを判定するために、既存のビットと新しいビットとを排他的ORをとることによって、徐々に計算され得る。また、尚、少なくとも1つのビットは、L2セットナンバー818およびL2ウェイナンバー820の各ビットに対して、3つの可能な値(0,1,X)を表わすことが要求される。
図9Bは、本発明の実施形態に従った、明示的な再生コマンドに応答する推測的ロード動作の再生を示すフローチャートである。L1キャッシュ161において再生オンリー信号826を受信する(ステップ910)と、システムは、同一のL1キャッシュエントリに対して、完了した整合する推測的ロード動作が存在するかどうかを判定するために、レコードを検査する(ステップ911)。もし存在すれば、システムは、整合する推測的ロード動作を再生する(ステップ912)。
図10Aは、本発明の実施形態に従った、L2バンク202における推測的ロードディレクトリの動作を示すフローチャートである。システムは、L2バンク202に、特定のL2キャッシュラインと関連する完了した推測的ロード動作のレコードを、維持することによって動作する(ステップ1002)。図8に示される本発明の実施形態では、レコードは、推測的ロードディレクトリ812の形式である。
図11は、本発明による完了した推測的格納動作によって発生する推測的ロード動作の再生を示す。図11は、左から右に進むタイムラインを示す。命令の発行は、タイムラインの上に示す矢印により表わされ、対応する命令の完了は、タイムラインの下に示す矢印により表わされる。
of order)完了は明白ではない。
図12は、本発明の実施形態に従った、推測的格納動作に関連する様々な構造を示す。図12に示されるように、プロセッサ151は、L1キャッシュ161を含み、格納バッファ1202に関連する。
図14は、本発明の実施形態に従った再生動作により発生する潜在的なデッドロック条件を示す。図14は、左から右へ進むタイムラインを示す。命令の発行は、タイムラインの上に示す矢印により表わされ、対応する命令の完了は、タイムラインの下に示す矢印により表わされる。
推測的格納動作が、別のプロセッサの保留中の格納動作と同一のアドレスに関する場合に、別の問題となる条件が生じる。図17Aを参照すると、アドレスAおよびアドレスBが、L2キャッシュ106の異なるバンクに位置づけられることを前提とする。また、プロセッサP1上で実行するプログラムが、格納A動作および格納B動作を特定することを前提とする。同様に、プロセッサP2上で実行するプログラムは、格納B動作および格納A動作を特定することを前提とする。
Claims (19)
- マルチプロセッサシステムにおける推測的格納動作を容易にする方法であって、
該マルチプロセッサシステムにおけるL2キャッシュにおいて、処理中の推測的格納動作のレコードを維持することであって、
推測的格納動作は、前の格納動作が完了する前に推測的に実行される格納動作である、ことと、
該マルチプロセッサシステムにおけるプロセッサに接続されるL1キャッシュからL2キャッシュにおいてロード動作を受信することと、
該ロード動作に関するのと同一の位置に関する整合する推測的格納動作が存在するかどうかを判定するために、推測的格納動作の該レコードを検査することと、
整合する推測的格納動作が存在する場合、該整合する推測的格納動作が完了した後に該ロード動作が起こることを保証することと
を包含する、方法。 - 前記整合する推測的格納動作が完了した後に前記ロード動作が起こることを保証することは、リトライ動作を前記プロセッサに送信して、後で該プロセッサに該ロード動作をリトライさせることか、または、L2キャッシュにおいて該ロード動作が完了する前に該整合する推測的格納動作の完了を待つことを包含する、請求項1に記載の方法。
- 前記L2キャッシュにおいて前記整合する推測的格納動作が完了すると、該L2キャッシュは、前記ロード動作が起こることを可能にし、かつ、該整合する推測的格納動作により無効化されるラインを含む他のL1キャッシュに無効化信号を送信する、請求項2に記載の方法。
- 前記L2キャッシュにおいて所与の格納動作が完了すると、
該所与の格納動作を開始させたソースプロセッサにアクノリッジを送信することと、
該アクノリッジに応答して該ソースプロセッサから移動信号を受信すると、該所与の格納動作がもはや推測的ではないことを示すようにレコードを更新することと
をさらに包含する、請求項1に記載の方法。 - 前記ソースプロセッサにおいて前記アクノリッジを受信すると、該ソースプロセッサは、前記L2キャッシュに前記移動信号を送信する前に、全ての前の格納動作が完了するまで待ち、前記方法は、該L2キャッシュにおいて前記所与の格納動作が完了すると、該所与の格納動作により上書きされるキャッシュラインを含むL1キャッシュに無効化信号を送信することをさらに包含する、請求項4に記載の方法。
- 前記L2キャッシュは複数のバンクを含み、かつ、各L2バンクに対して、推測的格納動作の前記レコードは、該L2キャッシュに接続される各プロセッサに対する格納キューを含み、所与の格納キューは、推測的格納動作を含む、請求項1に記載の方法。
- 前記マルチプロセッサシステムにおけるプロセッサに接続されるL1キャッシュからL2キャッシュにおいて格納動作を受信することと、
該格納動作に関するのと同一の位置に関する整合する推測的格納動作が存在するかどうかを判定するために、推測的格納動作の前記レコードを検査することと、
整合する推測的格納動作が存在する場合、該格納動作をドロップすることと
をさらに包含する、請求項1に記載の方法。 - ターゲットキャッシュラインに対する所有するための読み出し(read−to−own)要求を受信することと、
該ターゲットキャッシュラインに関する整合する推測的格納動作が存在するかどうかを判定するために、推測的格納動作の前記レコードを検査することと、
整合する推測的格納動作が存在する場合、該ターゲットキャッシュラインを要求するプロセッサにライトオンリー状態で送ることにより、該要求するプロセッサは、該ターゲットキャッシュラインに対して書き込み動作を実行することができ、それにより、デッドロック条件を回避することと
をさらに包含する、請求項1に記載の方法。 - マルチプロセッサシステムにおいて推測的格納動作を容易にする装置であって、
L2キャッシュと、
該L2キャッシュにおいて処理中の推測的格納動作を識別する情報を含む、L2キャッシュにおけるレコードであって、
推測的格納動作は、前の格納動作が完了する前に推測的に実行される格納動作である、レコードと、
L2キャッシュにおけるロード処理メカニズムと
を備え、プロセッサと接続されるL1キャッシュからロード動作を受信すると、該ロード処理メカニズムは、
該ロード動作に関するのと同一の位置に関する整合する推測的格納動作が存在するかどうかを判断するために、推測的格納動作の該レコードを検査し、
整合する推測的格納動作が存在するとき、該整合する推測的格納動作が完了した後に該ロード動作が起こることを保証するように構成される、装置。 - 前記ロード処理メカニズムは、前記プロセッサにリトライ動作を送信して、後で該プロセッサに該ロード動作をリトライさせることにより、または、前記L2キャッシュにおいて該ロード動作を完了させる前に前記整合する推測的格納動作の完了を待つことにより、該整合する推測的格納動作が完了した後に、該ロード動作が起こることを保証するように構成される、請求項9に記載の装置。
- 前記L2キャッシュにおける前記整合する推測的格納動作が完了すると、該L2キャッシュは、前記ロード動作が起こることを可能にし、かつ、該整合する推測的格納動作により無効化されるラインを含む他のL1キャッシュに無効化信号を送信するように構成される、請求項10に記載の装置。
- 前記L2キャッシュにおいて所与のプロセッサから所与の推測的格納動作であって、該所与の推測的格納動作は、それが推測的であることを示すようにマークされる、所与の推測的格納動作を受信し、かつ、
前記レコードに該所与の推測的格納動作を格納する
ように構成される格納処理メカニズムをさらに備える、請求項9に記載の装置。 - 前記L2キャッシュにおいて所与の格納動作が完了すると、該所与の格納動作を開始させたソースプロセッサにアクノリッジを送信するように構成され、
該アクノリッジに応答して該ソースプロセッサから移動信号を受信すると、該所与の格納動作がもはや推測的ではないことを示すようにレコードを更新するように構成される、
格納処理メカニズムをさらに備える、請求項9に記載の装置。 - 前記ソースプロセッサにおいて前記アクノリッジを受信すると、該ソースプロセッサは、前記L2キャッシュに前記移動信号を送信する前に、全ての前の格納動作が完了するまで待つように構成され、かつ、該L2キャッシュにおいて前記所与の格納動作が完了すると、前記格納処理メカニズムは、該所与の格納動作により上書きされるL1キャッシュラインを含むL1キャッシュに無効化信号を送信するように構成される、請求項13に記載の装置。
- 前記L2キャッシュは、複数のバンクを含み、
各L2バンクに対して、推測的格納動作の前記レコードは、該L2キャッシュに接続される各プロセッサに対する格納キューを含み、所与の格納キューは、推測的格納動作を含む、請求項9に記載の装置。 - 前記ロード処理メカニズムは、
ターゲットキャッシュラインに対する所有するための読み出し(read−to−own)要求を受信し、かつ、
該ターゲットキャッシュラインに関する整合する推測的格納動作が存在するかどうかを判定するために、推測的格納動作の前記レコードを検査するように構成され、
整合する推測的格納動作が存在する場合、該ロード処理メカニズムは、該ターゲットキャッシュラインを要求するプロセッサにライトオンリー状態で送ることにより、該要求するプロセッサは、該ターゲットキャッシュラインに対して書き込み動作を実行することができ、それにより、デッドロック条件を回避するように構成される、請求項9に記載の装置。 - 前記L2キャッシュにおける格納処理メカニズムをさらに含み、プロセッサに接続されるL1キャッシュから格納動作を受信すると、該格納処理メカニズムは、
前記格納動作に関するのと同一の位置に関する整合する推測的格納動作が存在するかどうかを判定するために、推測的格納動作の前記レコードを検査し、
整合する推測的格納動作が存在する場合、該格納動作をドロップするように構成される、請求項9に記載の装置。 - 推測的格納動作を容易にするマルチプロセッサシステムであって、
L2キャッシュと、
該L2キャッシュに接続される複数のL1キャッシュと、
該複数のL1キャッシュに接続される複数のプロセッサと、
該L2キャッシュにおいて処理中の推測的格納動作を識別する情報を含む該L2キャッシュにおけるレコードであって、推測的格納動作は、前の格納動作が完了する前に推測的に実行される格納動作である、レコードと、
該L2キャッシュにおけるロード処理メカニズムと
を備え、
該L2キャッシュにおいてL1キャッシュからロード動作を受信すると、該ロード処理メカニズムは、
該ロード動作に関するのと同一の位置に関する整合する推測的格納動作が存在するかどうかを判定するために、推測的格納動作の該レコードを検査し、
整合する推測的格納動作が存在する場合、該整合する推測的格納動作が完了した後に、該ロード動作が起こることを保証するように構成される、マルチプロセッサシステム。 - 前記ロード処理メカニズムは、前記L1キャッシュにリトライ動作を送信し、後で該L1キャッシュに前記ロード動作をリトライさせることにより、または、前記L2キャッシュにおける該ロード動作を完了させる前に前記整合する推測的格納動作の完了を待つことにより、該整合する推測的格納動作が完了した後に該ロード動作が起こることを保証するように構成される、請求項18に記載のマルチプロセッサシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US30119601P | 2001-06-26 | 2001-06-26 | |
PCT/US2002/022157 WO2003001369A2 (en) | 2001-06-26 | 2002-06-26 | Method and apparatus for facilitating speculative stores in a multiprocessor system |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004533079A JP2004533079A (ja) | 2004-10-28 |
JP2004533079A5 JP2004533079A5 (ja) | 2006-01-05 |
JP4050225B2 true JP4050225B2 (ja) | 2008-02-20 |
Family
ID=23162357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003507694A Expired - Lifetime JP4050225B2 (ja) | 2001-06-26 | 2002-06-26 | マルチプロセッサシステムにおける推測的な格納を容易にする方法および装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6704841B2 (ja) |
EP (1) | EP1402349A2 (ja) |
JP (1) | JP4050225B2 (ja) |
KR (1) | KR100567099B1 (ja) |
WO (1) | WO2003001369A2 (ja) |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040128448A1 (en) * | 2002-12-31 | 2004-07-01 | Intel Corporation | Apparatus for memory communication during runahead execution |
US7266673B2 (en) * | 2003-05-02 | 2007-09-04 | Advanced Micro Devices, Inc. | Speculation pointers to identify data-speculative operations in microprocessor |
US7363470B2 (en) * | 2003-05-02 | 2008-04-22 | Advanced Micro Devices, Inc. | System and method to prevent in-flight instances of operations from disrupting operation replay within a data-speculative microprocessor |
US7284097B2 (en) * | 2003-09-30 | 2007-10-16 | International Business Machines Corporation | Modified-invalid cache state to reduce cache-to-cache data transfer operations for speculatively-issued full cache line writes |
US7769950B2 (en) * | 2004-03-24 | 2010-08-03 | Qualcomm Incorporated | Cached memory system and cache controller for embedded digital signal processor |
US7484045B2 (en) | 2004-03-30 | 2009-01-27 | Intel Corporation | Store performance in strongly-ordered microprocessor architecture |
JP2006155080A (ja) * | 2004-11-26 | 2006-06-15 | Fujitsu Ltd | メモリ制御装置およびメモリ制御方法 |
US7984248B2 (en) | 2004-12-29 | 2011-07-19 | Intel Corporation | Transaction based shared data operations in a multiprocessor environment |
US20060179174A1 (en) * | 2005-02-02 | 2006-08-10 | Bockhaus John W | Method and system for preventing cache lines from being flushed until data stored therein is used |
US7644221B1 (en) * | 2005-04-11 | 2010-01-05 | Sun Microsystems, Inc. | System interface unit |
US7376793B2 (en) * | 2005-07-21 | 2008-05-20 | Sun Microsystems, Inc. | Cache coherence protocol with speculative writestream |
US20070186056A1 (en) * | 2006-02-07 | 2007-08-09 | Bratin Saha | Hardware acceleration for a software transactional memory system |
US7404041B2 (en) * | 2006-02-10 | 2008-07-22 | International Business Machines Corporation | Low complexity speculative multithreading system based on unmodified microprocessor core |
EP1986101B1 (en) | 2006-02-14 | 2012-06-20 | Fujitsu Ltd. | Coherency maintaining device and coherency maintaining method |
KR100673497B1 (ko) * | 2006-04-14 | 2007-01-24 | (주)핸스건설 | 유압전달장치 |
US20080005504A1 (en) * | 2006-06-30 | 2008-01-03 | Jesse Barnes | Global overflow method for virtualized transactional memory |
US9798590B2 (en) * | 2006-09-07 | 2017-10-24 | Intel Corporation | Post-retire scheme for tracking tentative accesses during transactional execution |
US8060482B2 (en) * | 2006-12-28 | 2011-11-15 | Intel Corporation | Efficient and consistent software transactional memory |
US8370705B1 (en) * | 2009-09-23 | 2013-02-05 | Nvidia Corporation | System and method for calculating a checksum address while maintaining error correction information |
US9052967B2 (en) * | 2010-07-30 | 2015-06-09 | Vmware, Inc. | Detecting resource deadlocks in multi-threaded programs by controlling scheduling in replay |
WO2013188306A1 (en) | 2012-06-15 | 2013-12-19 | Soft Machines, Inc. | Reordered speculative instruction sequences with a disambiguation-free out of order load store queue |
KR102248470B1 (ko) * | 2012-06-15 | 2021-05-06 | 인텔 코포레이션 | 메모리로부터 순차적으로 판독하는 load들을 구성하는 메모리 일관성 모델에서 비순차 load들을 갖는 세마포어 방법 및 시스템 |
TWI599879B (zh) | 2012-06-15 | 2017-09-21 | 英特爾股份有限公司 | 在處理器中之免消歧義失序載入儲存佇列方法和微處理器 |
KR101996351B1 (ko) | 2012-06-15 | 2019-07-05 | 인텔 코포레이션 | 통합된 구조를 갖는 동적 디스패치 윈도우를 가지는 가상 load store 큐 |
WO2013188696A2 (en) | 2012-06-15 | 2013-12-19 | Soft Machines, Inc. | An instruction definition to implement load store reordering and optimization |
EP2862060A4 (en) * | 2012-06-15 | 2016-11-30 | Soft Machines Inc | METHOD AND SYSTEM FOR FILTERING SAVES FOR PREVENTING THE REQUIREMENT OF CHECKING ALL THE WORDS OF A CACHE MEMORY |
EP2862063B1 (en) * | 2012-06-15 | 2022-09-14 | Intel Corporation | A lock-based and synch-based method for out of order loads in a memory consistency model using shared memory resources |
WO2013188460A2 (en) | 2012-06-15 | 2013-12-19 | Soft Machines, Inc. | A virtual load store queue having a dynamic dispatch window with a distributed structure |
EP2862072B1 (en) * | 2012-06-15 | 2022-09-07 | Intel Corporation | A load store buffer agnostic to threads implementing forwarding from different threads based on store seniority |
WO2013188701A1 (en) | 2012-06-15 | 2013-12-19 | Soft Machines, Inc. | A method and system for implementing recovery from speculative forwarding miss-predictions/errors resulting from load store reordering and optimization |
US10574727B2 (en) * | 2015-10-21 | 2020-02-25 | Honeywell International Inc. | MIB data broadcast using inexpensive method incorporating microcontroller and FPGA |
JP6318440B2 (ja) * | 2016-10-07 | 2018-05-09 | インテル・コーポレーション | 無制限トランザクショナルメモリ(utm)システムの最適化 |
US10303603B2 (en) | 2017-06-13 | 2019-05-28 | Microsoft Technology Licensing, Llc | Low power multi-core coherency |
US10282298B2 (en) | 2017-06-13 | 2019-05-07 | Microsoft Technology Licensing, Llc | Store buffer supporting direct stores to a coherence point |
US10691593B1 (en) * | 2018-12-19 | 2020-06-23 | Micron Technology, Inc. | Predictive data storage hierarchical memory systems and methods |
US11061824B2 (en) * | 2019-09-03 | 2021-07-13 | Microsoft Technology Licensing, Llc | Deferring cache state updates in a non-speculative cache memory in a processor-based system in response to a speculative data request until the speculative data request becomes non-speculative |
US10983801B2 (en) * | 2019-09-06 | 2021-04-20 | Apple Inc. | Load/store ordering violation management |
US11960400B2 (en) * | 2022-04-26 | 2024-04-16 | Cadence Design Systems, Inc. | Managing multiple cache memory circuit operations |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5623628A (en) * | 1994-03-02 | 1997-04-22 | Intel Corporation | Computer system and method for maintaining memory consistency in a pipelined, non-blocking caching bus request queue |
US5765208A (en) * | 1995-09-29 | 1998-06-09 | Motorola, Inc. | Method of speculatively executing store instructions prior to performing snoop operations |
US5838943A (en) * | 1996-03-26 | 1998-11-17 | Advanced Micro Devices, Inc. | Apparatus for speculatively storing and restoring data to a cache memory |
US6065103A (en) * | 1997-12-16 | 2000-05-16 | Advanced Micro Devices, Inc. | Speculative store buffer |
US6463507B1 (en) * | 1999-06-25 | 2002-10-08 | International Business Machines Corporation | Layered local cache with lower level cache updating upper and lower level cache directories |
US6473833B1 (en) * | 1999-07-30 | 2002-10-29 | International Business Machines Corporation | Integrated cache and directory structure for multi-level caches |
US6523109B1 (en) * | 1999-10-25 | 2003-02-18 | Advanced Micro Devices, Inc. | Store queue multimatch detection |
US6535962B1 (en) * | 1999-11-08 | 2003-03-18 | International Business Machines Corporation | System and method for prefetching data using a hardware prefetch mechanism |
-
2002
- 2002-06-26 KR KR1020037014576A patent/KR100567099B1/ko active IP Right Grant
- 2002-06-26 EP EP02752291A patent/EP1402349A2/en not_active Withdrawn
- 2002-06-26 WO PCT/US2002/022157 patent/WO2003001369A2/en active Application Filing
- 2002-06-26 JP JP2003507694A patent/JP4050225B2/ja not_active Expired - Lifetime
- 2002-06-26 US US10/186,091 patent/US6704841B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2004533079A (ja) | 2004-10-28 |
US20020199063A1 (en) | 2002-12-26 |
EP1402349A2 (en) | 2004-03-31 |
KR20040012812A (ko) | 2004-02-11 |
WO2003001369A2 (en) | 2003-01-03 |
KR100567099B1 (ko) | 2006-03-31 |
US6704841B2 (en) | 2004-03-09 |
WO2003001369A3 (en) | 2003-07-03 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070724 |
|
A131 | Notification of reasons for refusal |
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A524 | Written submission of copy of amendment under article 19 pct |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 5 |
|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131207 Year of fee payment: 6 |
|
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