JPH1027132A - キャッシュメモリ無効化装置 - Google Patents

Abstract

(57)【要約】 【課題】 既に無効化を行なったキャッシュメモリのラ
インに対する重複した無効化の実施をなくす。 【解決手段】 Ｉ／Ｏ装置２がメモリ装置３にライトア
クセス実行時に、第１の制御手段（３１，３２，３３，
３６）によって、ライトアクセスアドレスと、保持手段
３０の前回無効化を行なった保持アドレスとを比較し、
一致時にキャッシュメモリ１２に対する無効化の実施を
不可能状態として、既に無効化実施済のアドレスに該当
するラインには、その後無効化実施が行なわれないよう
にする。またプロセッサ１１がメモリリードアクセス実
行時に、第２の制御手段（３４，３５，３６）により、
リードアクセスアドレスと、先の保持アドレスとを比較
し、一致時に保持アドレスを無効状態として、この様な
リード時にはライトアクセスアドレスが保持アドレスと
同一であっても該当ラインの無効化を実施するように構
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムにおけるキャッシュメモリ無効化装置に関する。

【０００２】

【従来の技術】コンピュータシステム（ワードプロセッ
サや電子交換機等のプロセッサを利用したシステムを含
む概念とする）において、大容量のファイルを扱うプロ
グラムでは、実行時間に対してメモリ装置へのアクセス
速度が全体の処理速度に大きな影響を及ぼす。キャッシ
ュメモリは、プロセッサによるメモリ装置に対するアク
セス速度を擬似的に高速化するためのものであり、頻繁
にアクセスされるメモリ装置内のファイルデータ又はプ
ログラムを保持しておき、実際のメモリ装置へのアクセ
スを省略させるものである。

【０００３】ところで、メモリ装置は、中央処理装置
（以下、ＣＰＵ装置と呼ぶ）によってアクセスされるだ
けでなく、入出力制御装置（以下、Ｉ／Ｏ装置と呼ぶ）
によってもアクセスされる。Ｉ／Ｏ装置が、メモリ装置
にライトアクセスした場合には、本来一致していること
が前提となっている、メモリ装置内のデータとキャッシ
ュメモリ内のデータとが不一致となることも生じ、そこ
で、Ｉ／Ｏ装置がメモリ装置にライトアクセスした場合
に、キャッシュメモリの該当データを無効化し、メモリ
装置内のデータと不一致のキャッシュメモリ内のデータ
をプロセッサがアクセスすることを禁止させることが必
要とされている。

【０００４】図２に、従来のキャッシュメモリ無効化装
置を適用したコンピュータシステムの構成を示し、その
説明を行なう。

【０００５】図２において、コンピュータシステムは、
大きくは、演算処理を実行するＣＰＵ装置１、コンピュ
ータシステムと図示せぬ外部装置間の各種インタフェー
ス処理を実行するＩ／Ｏ装置２、及び、実行プログラム
やデータ等を記憶するメモリ装置（主記憶装置）３とが
共通バス４を介して接続されて構成されている。

【０００６】また、ＣＰＵ装置１は、プロセッサ１１、
キャッシュメモリ１２、バスアクセス制御回路１３、双
方向バッファでなるドライバ／レシーバ回路１４、バス
サイクルモニタ回路１５、インバータ回路１６、及び、
スリーステートバッファでなるレシーバ回路１７から構
成されている。

【０００７】プロセッサ１１は、ＣＰＵ装置１の中核と
なる処理装置であり、実際の演算処理等を行なうもので
ある。

【０００８】キャッシュメモリ１２は、メモリ装置３に
記憶されたデータの内、例えば、プロセッサ１１で使用
頻度が多いデータが保持されており、プロセッサ１１か
らメモリ装置３へアクセスが実行された際に、そのアク
セスデータがキャッシュメモリ１２に存在すれば、メモ
リ装置３に直接アクセスすることなくキャッシュメモリ
１２からプロセッサ１１に必要データを送出することに
よって、プロセッサ１１の平均メモリアクセス時間を短
縮し、プロセッサ１１の処理性能の向上を図ることを目
的とした高速メモリである。

【０００９】また、キャッシュメモリ１２は、通常、デ
ータの保持領域と、保持データのアドレスを格納するた
めのタグ部と、データの登録や無効化が行なわれる処理
単位であるラインが有効か否かを示すステータス部とを
有して構成されている。

【００１０】キャッシュメモリ１２の１ラインのデータ
保持容量は、Ｉ／Ｏ装置２がメモリ装置３にアクセスす
る際の１アクセス時以上のデータ量であり、その保持内
容はメモリ装置３の連続するアドレスの記憶領域に記憶
されたデータとなる場合がある。

【００１１】例えば、Ｉ／Ｏ装置２によるメモリ装置３
へのアクセス単位が最大４バイトなのに対して、キャッ
シュメモリ１２の１ラインのデータ量は、１６バイト、
３２バイトといった単位であり、この単位でメモリ装置
３の連続アドレスの記憶データが、キャッシュメモリ１
２に保持されるようになっている。

【００１２】バスアクセス制御回路１３は、キャッシュ
メモリ１２からのメモリアクセス要求を検出した際に、
バス４を介してメモリ装置３へアクセスするための各種
バス制御を行なうものである。

【００１３】ドライバ／レシーバ回路１４は、バスアク
セス制御回路１３とバス４間におけるデータの送受信を
行なうためのものである。

【００１４】ここで、キャッシュメモリ１２の無効化制
御について説明する。キャッシュメモリ１２は、メモリ
装置３に記憶された一部のデータのコピーを保持してい
る小容量のメモリなので、プロセッサ１１が正しく処理
を行なうためには、保持データをメモリ装置３の記憶デ
ータと一致させておく必要がある。

【００１５】そこで、例えば、Ｉ／Ｏ装置２がメモリ装
置３にデータの書き込みを行なうためのライトアクセス
を行なってメモリ装置３のデータ内容を変更した場合
に、その変更されたデータがキャッシュメモリ１２に保
持されている場合は、その保持された該当データをキャ
ッシュメモリ１２において無効化する必要がある。

【００１６】その無効化制御を行なうための要素が、バ
スサイクルモニタ回路１５、インバータ回路１６及びレ
シーバ回路１７であり、これらの要素全体をキャッシュ
無効化制御回路１８と称する。

【００１７】インバータ回路１６は、バスアクセス制御
回路１３から出力されるバスアクセス実行表示信号１９
の論理レベルを反転し、この反転信号２０をレシーバ回
路１７の出力制御端子へ出力するものである。バスアク
セス実行表示信号１９は、ＣＰＵ装置１がバス４にアク
セスを実行しているか否かを示すものであり、バスアク
セス実行中であれば“１”、そうでなければ“０”とな
る。

【００１８】レシーバ回路１７は、出力制御端子に反転
信号２０の“０”が供給されている場合、すなわち、Ｃ
ＰＵ装置１がバスアクセス実行中の場合に信号遮断状態
となり、バス４の信号状態を遮断する。また、出力制御
端子に反転信号２０の“１”が供給されている場合、す
なわち、ＣＰＵ装置１がバスアクセス実行中でない場合
に信号通過状態となり、バス４の信号状態をバスサイク
ルモニタ回路１５へ出力する。

【００１９】バスサイクルモニタ回路１５は、レシーバ
回路１７を介して送られてくるバス４の信号状態からバ
スサイクルを監視することによって、メモリ装置３のデ
ータ内容の更新が行なわれていないか否かを認識し、バ
ス４にＣＰＵ装置１以外の装置からメモリ装置３へのラ
イトアクセスが発生した場合に、そのライトアクセス時
のアドレスを、無効化を行なうためのアドレスとして無
効化アドレス通知信号２１としてキャッシュメモリ１２
へ出力し、これと同時に、無効化の実施を行なうための
無効化実施通知信号２２をキャッシュメモリ１２へ出力
する。

【００２０】これによってキャッシュメモリ１２は、バ
スサイクルモニタ回路１５から通知される無効化アドレ
ス通知信号２１によるアドレスの保持データを無効化す
るようになっている。

【００２１】つまり、キャッシュ無効化制御回路１８
は、ＣＰＵ装置１がメモリ装置３へライトアクセスを行
なっている場合には、そのバスサイクルを監視の対象と
しないように制御している。

【００２２】このようなＣＰＵ装置１によるバスサイク
ルを無効化の監視対象外とするのは、ＣＰＵ装置１がバ
ス４を介してメモリ装置３にアクセスし、そのデータ内
容を変更する場合は、その変更内容は、既にプロセッサ
１１からキャッシュメモリ１２に通知されており、メモ
リ装置３のデータ内容とキャッシュメモリ１２のデータ
内容の不一致は発生しないので、そのバスアクセスによ
って、対応するキャッシュメモリ１２のデータ内容を無
効化することは無意味であるばかりか、メモリ装置３と
キャッシュメモリ１２とのヒット率を落とすことにつな
がり、プロセッサ１１の性能を低下させることになるか
らである。

【００２３】このような回路構成によって、ＣＰＵ装置
１以外の装置がバス４を介してメモリ装置３にライトア
クセスを行なってメモリ装置３のデータ内容を変更する
場合は、キャッシュ無効化制御回路１８が、そのライト
アクセス時のアドレスをキャッシュメモリ１２に通知
し、ここで、該当データがキャッシュメモリ１２に保持
されている場合、その保持データを無効化することによ
って、キャッシュメモリ１２の保持データ内容とメモリ
装置３の記憶データ内容との不一致が発生しないように
制御が行なわれる。

【００２４】

【発明が解決しようとする課題】ところで、上述した従
来のキャッシュメモリ無効化方法を適用した装置におい
ては、Ｉ／Ｏ装置２のメモリ装置３へのライトアクセス
単位がキャッシュメモリ１２のラインのデータ保持容量
よりも小さく、メモリ装置３の連続アドレスに対してラ
イトアクセスが発生した場合には、キャッシュメモリ１
２の同一ラインに対応するアクセスが連続して複数回発
生することになり、バスサイクルモニタ回路１５による
キャッシュメモリ１２の無効化が既に無効化を行なった
同一ラインに対して重複して実施される。

【００２５】このような重複する無効化が行なわれた場
合、キャッシュメモリ１２にアクセスするプロセッサ１
１とバスサイクルモニタ回路１５間においては、一方が
キャッシュメモリ１２にアクセス中には他方がアクセス
できないため、バスサイクルモニタ回路１５がキャッシ
ュメモリ１２に対して重複する無駄な無効化アクセスを
実行している間は、プロセッサ１１によるキャッシュメ
モリ１２へのアクセスができなくなり、その分、プロセ
ッサ１１の性能が低下することになる。

【００２６】そのため、既に無効化を行なったキャッシ
ュメモリのラインに対する重複した無効化の実施をなく
すことができるキャッシュメモリ無効化装置が求められ
ている。

【００２７】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載のキャッシュメモリ無効化装置は、入
出力制御装置によるメモリ装置へのライトアクセス時に
キャッシュメモリの無効化を行なった際のアドレスを保
持する保持手段と、この保持手段に保持されたアドレス
と、入出力制御装置がメモリ装置にライトアクセスを実
行した際にアクセスされるアドレスとを比較し、一致す
る場合にキャッシュメモリに対する無効化の実施を不可
能状態とする制御を行なう第１の制御手段と、保持手段
に保持されたアドレスと、プロセッサがメモリ装置にリ
ードアクセスを実行した際にアクセスされるアドレスと
を比較し、一致する場合に保持手段に保持されたアドレ
スを無効状態とする制御を行なう第２の制御手段とを具
備し、既に無効化を実施したキャッシュメモリのデータ
の登録や無効化が行なわれるラインに対して無効化の実
施が行なわれないようにしたことを特徴としている。

【００２８】このような構成によれば、入出力制御装置
がメモリ装置にライトアクセスを実行した際に、第１の
制御手段によって、ライトアクセスされるアドレスと、
保持手段の保持アドレスとが比較され、一致した場合に
キャッシュメモリに対する無効化の実施が不可能状態と
される。つまり、既に無効化が実施されたアドレスに該
当するキャッシュメモリのラインに対しては、その後、
無効化の実施が行なわれないようになっている。

【００２９】また、プロセッサがメモリ装置にリードア
クセスを実行した際に、第２の制御手段によって、リー
ドアクセスされるアドレスと、保持手段の保持アドレス
とが比較され、一致した場合に保持手段の保持アドレス
を無効状態とする制御が実施される。

【００３０】これによって、入出力制御装置がライトし
たメモリ装置のアドレスにプロセッサがリードアクセス
を行なってキャッシュメモリのラインにデータを登録し
た後、その登録ラインに該当するメモリ装置のアドレス
に入出力制御装置からライトアクセスが発生した場合、
既に保持手段に前回のライトアクセスによる同一アドレ
スが保持されているが、リードアクセス時に第２の制御
手段によって保持アドレスが無効状態とされているの
で、これによって、キャッシュメモリの無効化の実施が
可能となり、今回のライトアクセス時のアドレスに該当
するラインの無効化が実施される。

【００３１】

【発明の実施の形態】以下、図面を参照して、本発明に
よるキャッシュメモリ無効化装置の実施形態について説
明する。

【００３２】図１は、この実施形態によるキャッシュメ
モリ無効化装置を適用したコンピュータシステムを示す
ブロック図である。図１において、図２に示した従来の
各部に対応する部分には同一符号を付し、その説明を省
略する。

【００３３】図１に示すこの実施形態の装置が、図２に
示した従来例と異なる点は、キャッシュ無効化制御回路
１８の内部回路構成及びその無効化制御動作にある。

【００３４】すなわち、図１に示すキャッシュ無効化制
御回路１８は、図２に示したバスサイクルモニタ回路１
５、インバータ回路１６及びレシーバ回路１７に加え
て、無効化実施アドレス保持バッファ回路（以下、保持
バッファ回路と呼ぶ）３０と、無効化実施アドレス一致
検出回路（以下、第１の一致検出回路と呼ぶ）３１と、
２入力タイプのアンド回路３２と、１入力端子が負論理
入力端子とされている２入力タイプのアンド回路３３
と、アドレス一致検出回路（第２の一致検出回路）３４
と、２入力タイプのアンド回路３５と、キャッシュ無効
化アドレス保持バッファ有効フラグ回路（以下、フラグ
回路と呼ぶ）３６とを具備して構成されている。

【００３５】また、バスアクセス制御回路１３からキャ
ッシュ無効化制御回路１８へ、従来例で説明したバスア
クセス実行表示信号１９の他に、後述するプロセッサリ
ードアドレス通知信号４３及びプロセッサリードアクセ
ス実施通知信号４５が通知されるようになっている。

【００３６】保持バッファ回路３０は、後述するアンド
回路３３の出力データであるキャッシュ無効化実施通知
信号３８の“１”が供給されている場合に、バスサイク
ルモニタ回路１５から出力される無効化アドレス通知信
号２１が示すアドレスを保持し、この保持アドレスを無
効化実施アドレス通知信号３９として、第１の一致検出
回路３１及び第２の一致検出回路３４へ出力するもので
ある。

【００３７】第１の一致検出回路３１は、無効化アドレ
ス通知信号２１と無効化実施アドレス通知信号３９とを
比較し、双方の信号２１及び３９が示すアドレスが一致
する場合に、第１の一致検出回路３１の出力データであ
る無効化アドレス一致通知信号４０を“１”としてアン
ド回路３２へ出力する。

【００３８】アンド回路３２は、無効化アドレス一致通
知信号４０と、後述するフラグ回路３６から出力される
保持バッファ有効通知信号４１との論理積をとり、この
結果をキャッシュ無効化抑止指示信号４２としてアンド
回路３３の負論理入力端子へ出力するものである。

【００３９】アンド回路３３は、キャッシュ無効化抑止
指示信号４２の負論理と、バスサイクルモニタ回路１５
から出力される無効化実施通知信号２２との論理積をと
り、この結果をキャッシュ無効化実施通知信号３８とし
てキャッシュメモリ１２、保持バッファ回路３０及びフ
ラグ回路３６へ出力するものである。

【００４０】キャッシュ無効化実施通知信号３８は、キ
ャッシュメモリ１２に無効化の実施を通知する信号であ
り、“１”の場合に、無効化アドレス通知信号２１が示
すアドレスに該当するキャッシュメモリ１２のラインに
対して無効化が実施されるようになっている。一方、
“０”の場合は、無効化アドレス通知信号２１でアドレ
スが通知されても、該当ラインの無効化は実施されな
い。

【００４１】また、キャッシュ無効化実施通知信号３８
が“１”の場合は、フラグ回路３６にフラグがセットさ
れるようになっている。そのフラグは、保持バッファ回
路３０の保持アドレスの有効／無効を示すものである。

【００４２】フラグがフラグ回路３６にセットされてい
る場合は、保持バッファ回路３０の保持アドレスが有効
であることを示し、この際、保持バッファ有効通知信号
４１が“１”となってアンド回路３２へ供給されるの
で、このとき、無効化アドレス一致通知信号４０が
“１”となれば、アンド回路３２から出力されるキャッ
シュ無効化抑止指示信号４２が“１”となってアンド回
路３３の負論理入力端子へ出力され、これによって、キ
ャッシュ無効化実施通知信号３８が“０”となり、キャ
ッシュメモリ１２のラインの無効化が実施されないよう
になっている。

【００４３】一方、後述するアンド回路３５から出力さ
れる保持バッファ無効通知信号４６の“１”がフラグ回
路３６に供給され、これによってフラグ回路３６のフラ
グがリセットされている場合は、保持バッファ回路３０
の保持アドレスが無効であることを示し、この際、保持
バッファ有効通知信号４１が“０”となってアンド回路
３２へ供給され、アンド回路３２の出力キャッシュ無効
化抑止指示信号４２が“０”となってアンド回路３３の
負論理入力端子へ供給されるので、このとき、無効化実
施通知信号２２が“１”となれば、キャッシュ無効化実
施通知信号３８が“１”となり、キャッシュメモリ１２
のラインの無効化が実施されるようになっている。ま
た、初期状態ではフラグはリセット状態にある。

【００４４】第２の一致検出回路３４は、無効化実施ア
ドレス通知信号３９と、バスアクセス制御回路１３から
出力されるプロセッサリードアドレス通知信号４３とが
一致する場合に、第２の一致検出回路３４の出力データ
であるアドレス一致信号４４を“１”としてアンド回路
３５へ出力するものである。

【００４５】プロセッサリードアドレス通知信号４３
は、プロセッサ１１がリードするメモリ装置３のアドレ
スを示すものである。

【００４６】アンド回路３５は、アドレス一致信号４４
と、バスアクセス制御回路１３から出力されるプロセッ
サリードアクセス実施通知信号４５との論理積をとり、
この結果を保持バッファ無効通知信号４６としてフラグ
回路３６へ出力するものである。

【００４７】プロセッサリードアクセス実施通知信号４
５は、プロセッサ１１がメモリ装置３にリードアクセス
を実行中であることを示すものである。すなわち、ＣＰ
Ｕ装置１がメモリ装置３に対してリードサイクルを行な
っている場合は、プロセッサリードアクセス実施通知信
号４５が“１”となるようになっている。

【００４８】次に、このような構成のキャッシュ無効化
制御回路１８によるキャッシュ無効化制御時の動作を説
明する。

【００４９】Ｉ／Ｏ装置２によるメモリ装置３へのライ
トアクセスが実行されると、バスサイクルモニタ回路１
５によってバス４上でライトアクセスが行なわれたこと
が検出され、この検出されたライトアクセスのアドレス
を示す無効化アドレス通知信号２１と、キャッシュメモ
リ１２の無効化の実施を指示する無効化実施通知信号２
２の“１”とが出力される。

【００５０】ここで、既に保持バッファ回路３０に保持
されているアドレスを示す無効化実施アドレス通知信号
３９と、無効化アドレス通知信号２１とが第１の一致検
出回路３１で比較され、双方が一致する場合は第１の一
致検出回路３１から出力される無効化アドレス一致通知
信号４０が“１”となる。

【００５１】このとき、フラグ回路３６にフラグがセッ
トされているとすると、保持バッファ有効通知信号４１
は“１”なので、アンド回路３２から出力されるキャッ
シュ無効化抑止指示信号４２が“１”となってアンド回
路３３の負論理入力端子へ供給される。

【００５２】これによって、アンド回路３３に無効化実
施通知信号２２の“１”が供給されても、アンド回路３
３から出力されるキャッシュ無効化実施通知信号３８は
“０”となり、キャッシュメモリ１２のラインの無効化
が実施されない状態となる。

【００５３】つまり、先に説明した保持バッファ回路３
０に保持されていたアドレスに該当するキャッシュメモ
リ１２のラインは既に無効化が行なわれたものなので、
その保持アドレスと一致するライトアクセスによるアド
レスが送られてきても、このアドレスに該当するキャッ
シュメモリ１２のラインの無効化制御は行なわれないこ
とになる。

【００５４】従って、従来のように、キャッシュメモリ
１２の同一ラインに対応するＩ／Ｏ装置２によるメモリ
装置３のアクセスが連続して複数回発生しても、既に無
効化を行なった同一ラインに対しては無効化制御が行な
われることがなくなる。これによって、キャッシュメモ
リ１２に対して重複する無駄な無効化アクセスが実行し
ている間、プロセッサ１１によるキャッシュメモリ１２
へのアクセスができなくなり、その分、プロセッサ１１
の性能が低下するといったことがなくなる。言い換えれ
ば、プロセッサ１１の性能が向上する。

【００５５】ところで、後述するアクセスパターンが発
生した場合は、プロセッサ１１がキャッシュメモリ１２
から誤ったデータをリードしてしまうことがある。

【００５６】例えば、Ｉ／Ｏ装置２によってメモリ装置
３のアドレスＡにデータＤ１がライトされると、アドレ
スＡに対応するデータ内容を保持しているキャッシュメ
モリ１２のラインが無効化され、保持バッファ回路３０
にアドレスＡが保持される。次に、プロセッサ１１がア
ドレスＡに対してリードすると、キャッシュメモリ１２
のリードミスによってメモリ装置３のアドレスＡのデー
タＤ１を含む、キャッシュメモリ１２のラインのデータ
部サイズに等しいブロックデータが新たにキャッシュメ
モリ１２に登録される。

【００５７】次に、Ｉ／Ｏ装置２によってメモリ装置３
のアドレスＡにデータＤ２がライトされると、メモリ装
置３のアドレスＡのデータはＤ２に書き換わるが、保持
バッファ回路３０にアドレスＡが保持されているため、
キャッシュメモリ１２に登録されたアドレスＡに該当す
るデータＤ１を含むキャッシュメモリ１２のラインの無
効化は行なわれない。

【００５８】このため、次にプロセッサ１１がアドレス
Ａに対するリードを行なった場合、メモリ装置３のアド
レスＡのデータがＤ２に書き換わったにも係わらず、キ
ャッシュメモリ１２のアドレスＡのデータＤ１をリード
してしまう。つまり、誤ったデータＤ１をリードしてし
まうことになる。

【００５９】しかし、この実施形態では、プロセッサ１
１によるメモリリード時には、バスアクセス制御回路１
３からキャッシュ無効化制御回路１８へプロセッサリー
ドアドレス通知信号４３及びプロセッサリードアクセス
実施通知信号４５が通知されることによって、前述した
プロセッサ１１がキャッシュメモリ１２から誤ったデー
タをリードしてしまうケースを回避できるようになって
いる。

【００６０】すなわち、プロセッサ１１のリード時に、
プロセッサリードアドレス通知信号４３によるリードア
ドレスが第２の一致検出回路３４へ出力され、ここで無
効化実施アドレス通知信号３９によるアドレスと比較さ
れることによって、リードアドレスが、キャッシュメモ
リ１２の無効化されたアドレスとして保持バッファ回路
３０に保持されているかが判断されることになる。

【００６１】双方のアドレスが一致していればリードア
ドレスが保持されていることを示すアドレス一致信号４
４が“１”となり、このとき、バスアクセス制御回路１
３から出力される他のプロセッサリードアドレス通知信
号４３も“１”なので、アンド回路３５から出力される
保持バッファ無効通知信号４６が“１”となる。

【００６２】この信号４６の“１”によってフラグ回路
３６のフラグがリセットされ、フラグ回路３６から出力
される保持バッファ有効通知信号４１が“０”となりア
ンド回路３２に供給されるので、無効化アドレス通知信
号２１と無効化実施アドレス通知信号３９とが一致して
も保持バッファ回路３０の保持アドレスが無効状態とな
り、またアンド回路３２から出力されるキャッシュ無効
化抑止指示信号４２が“０”となり、アンド回路３３の
負論理入力端子に供給される。これによって、キャッシ
ュメモリ１２の無効化が実施可能な状態となる。

【００６３】ここで、Ｉ／Ｏ装置２のライトアクセスが
発生すると、そのライトアクセスのアドレスに該当する
キャッシュメモリ１２のラインが無効化されることにな
る。つまり、前述したようにキャッシュメモリ１２のラ
インの無効化が実施されずプロセッサ１１がキャッシュ
メモリ１２から誤ったデータをリードしてしまうケース
を回避することができる。

【００６４】上記実施形態によれば、既に無効化を行な
ったキャッシュメモリのラインの重複した無効化の実施
をなくすことができ、従来のような重複する無駄な同一
ラインへの無効化アクセスが実行されている間の、プロ
セッサによるキャッシュメモリへのアクセスを待機する
時間をなくすことができるので、その分、プロセッサの
性能を向上させることができる。

【００６５】なお、上記実施形態においては、無効化ア
クセスを実行したアドレスを１個だけ保持して、重複す
る無駄な同一ラインへの無効化アクセスを防止するもの
を示したが、無効化アクセスを実行したアドレスを複数
保持して重複する無駄な同一ラインへの無効化アクセス
を複数ラインについて防止するようにしても良い。

【００６６】例えば、保持バッファ回路３０を複数例え
ばシフトレジスタ的に設けて無効化アドレス通知信号２
１が示す異なるアドレスを複数保持できるようにし、ま
た、複数の保持バッファ回路３０数と同数の第１の一致
検出回路３１及び第２の一致検出回路３４を設け、図１
に示すように各々の保持バッファ回路３０と第１及び第
２の一致検出回路３１，３４とを１組とする構成が、他
のアンド回路３２，３３，３５及びフラグ回路３６と組
み合わされて成り立つようにする。

【００６７】そして、各第１の一致検出回路３１におい
て、各々対応する保持バッファ回路３０から出力される
無効化実施アドレス通知信号３９と無効化アドレス通知
信号２１との一致検出を行なうことによって、より多く
の既に無効化が実施されたアドレスに該当するキャッシ
ュメモリ１２のラインに対して無駄な無効化制御が行な
われないようにする。つまり、その無駄な無効化制御が
行なわれないようにする効率を向上させることができ
る。

【００６８】また、その際、各第２の一致検出回路３４
において、各々対応する保持バッファ回路３０から出力
される無効化実施アドレス通知信号３９と、プロセッサ
リードアドレス通知信号４３との一致検出を行なうこと
によって、前述したと同様にプロセッサ１１のメモリリ
ード時の誤データリードを回避することができる。

【００６９】上記実施形態においては、メモリ装置３を
Ｉ／Ｏ装置２がライトアクセスするときにキャッシュメ
モリ１２の無効化を行なうものを示したが、他のＣＰＵ
装置がメモリ装置３をライトアクセスするときにキャッ
シュメモリ１２の無効化を行なうようにしても良い。特
許請求の範囲における入出力制御装置の語は、この場合
の他のＣＰＵ装置を含むものである。

【００７０】

【発明の効果】以上のように、本発明によれば、入出力
制御装置によるメモリ装置へのライトアクセス時に上記
キャッシュメモリの無効化を行なった際のアドレスを保
持する保持手段と、この保持手段に保持されたアドレス
と、入出力制御装置がメモリ装置にライトアクセスを実
行した際にアクセスされるアドレスとを比較し、一致す
る場合にキャッシュメモリに対する無効化の実施を不可
能状態とする制御を行なう第１の制御手段と、保持手段
に保持されたアドレスと、プロセッサがメモリ装置にリ
ードアクセスを実行した際にアクセスされるアドレスと
を比較し、一致する場合に保持手段に保持されたアドレ
スを無効状態とする制御を行なう第２の制御手段とを有
するので、既に無効化を行なったキャッシュメモリのラ
インの重複した無効化の実施をなくすことができ、従来
のような重複する無駄な同一ラインへの無効化アクセス
が実行されている間の、プロセッサによるキャッシュメ
モリへのアクセスを待機する時間をなくすことができ、
その分、プロセッサの性能を向上させることができる。

【図面の簡単な説明】

【図１】実施形態のキャッシュメモリ無効化装置を適用
したシステムを示すブロック図である。

【図２】従来のキャッシュメモリ無効化装置を適用した
システムを示すブロック図である。

【符号の説明】

３０ 保持バッファ回路（保持手段） ３１ 第１の一致検出回路（第１の制御手段） ３２ アンド回路（第１の制御手段） ３３ アンド回路（第１の制御手段） ３４ 第２の一致検出回路（第２の制御手段） ３５ アンド回路（第２の制御手段） ３６ フラグ回路（第１の及び第２の制御手段共通）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河邊 亮 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 キャッシュメモリのデータの登録や無効
   化が行なわれる単位であるラインを無効化するキャッシ
   ュメモリ無効化装置において、 入出力制御装置によるメモリ装置へのライトアクセス時
   に上記キャッシュメモリの無効化を行なった際のアドレ
   スを保持する保持手段と、 上記保持手段に保持されたアドレスと、上記入出力制御
   装置が上記メモリ装置にライトアクセスを実行した際に
   アクセスされるアドレスとを比較し、一致する場合に上
   記キャッシュメモリに対する無効化の実施を不可能状態
   とする制御を行なう第１の制御手段と、 上記保持手段に保持されたアドレスと、プロセッサが上
   記メモリ装置にリードアクセスを実行した際にアクセス
   されるアドレスとを比較し、一致する場合に上記保持手
   段に保持されたアドレスを無効状態とする制御を行なう
   第２の制御手段とを具備したことを特徴とするキャッシ
   ュメモリ無効化装置。
2. 【請求項２】 上記保持手段、上記第１の制御手段及び
   第２の制御手段を複数設け、上記入出力制御装置による
   上記メモリ装置へのライトアクセス時に上記キャッシュ
   メモリの無効化を行なった際の複数のアドレスについ
   て、重複した無効化を禁止するようにしたことを特徴と
   する請求項１に記載のキャッシュメモリ無効化装置。