JP2715413B2 - 電子機器 - Google Patents
電子機器Info
- Publication number
- JP2715413B2 JP2715413B2 JP62177441A JP17744187A JP2715413B2 JP 2715413 B2 JP2715413 B2 JP 2715413B2 JP 62177441 A JP62177441 A JP 62177441A JP 17744187 A JP17744187 A JP 17744187A JP 2715413 B2 JP2715413 B2 JP 2715413B2
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- JP
- Japan
- Prior art keywords
- signal
- address
- power save
- output
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J29/00—Details of, or accessories for, typewriters or selective printing mechanisms not otherwise provided for
- B41J29/38—Drives, motors, controls or automatic cut-off devices for the entire printing mechanism
Landscapes
- Accessory Devices And Overall Control Thereof (AREA)
- Power Sources (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電子タイプライターやワードプロセッサ等
の電子機器に関するものである。 従来の技術 従来から、電子タイプライターやワードプロセッサ等
の電子機器の中でも特にバッテリーを使用したもので
は、オペレーターの操作が一定時間以上行われなかった
場合、自動的にパワーセーブモードと呼ばれる状態に移
行し、消費電力を抑えるよう構成されているものがあ
る。 このパワーセーブモードでは、中央処理装置（以下、
CPUと略称する。）、リードオンリーメモリー（以下、R
OMと略称する。）やランダムアクセスメモリー（以下、
RAMと略称する。）を備えたマイクロコンピュータの消
費電力を抑えることが行われている。特に近年はCMOS技
術の進歩によりCPUの消費電力が小さなものとなってい
るため、ROMの消費電流を抑えることが全体としての消
費電力を抑えることになる。 以下に従来の電子タイプライターのパワー制御につい
て説明する。 第５図は従来の電子タイプライターの回路ブロック図
であり、１はアドレスバスAB、データバスDB、リードラ
イト信号線R/W等が接続されたCPU、２はCPU1よりアドレ
スバスABに出力されるアドレス信号をデコードし、デコ
ードした結果に従い端子C1、C2及びC3のいずれかにチッ
プセレクト信号を出力するアドレスデコーダ、３はチッ
プセレクト端子CS1を有し、CPU1の制御プログラム等を
記憶しているROM、４は端子C1に接続されたチップセレ
クト端子CS2を有するRAM、５はキャリッジリターンキー
（図では省略されている。）を含む複数のキーを有し、
端子C3にチップセレクト信号が出力された時にキースキ
ャンを行い、押されているキーに対応するデータをデー
タバスDBに出力するキーボード、６はデータバスDBに接
続されており、ROM3が能動状態になることを妨げるアク
セス禁止データがパワーセーブモードに入る前に書き込
まれるレジスタ、７はレジスタ６にアクセス禁止データ
が書き込まれておらず、かつ端子C2にチップセレクト信
号が出力された時のみ端子CS1にチップセレクト信号を
出力する論理積回路である。 第６図はCPU1のアクセス可能なメモリ領域を示すメモ
リマップであり、0000（16進数表示。）番地から7FFF番
地まではROM3の領域、8000番地からFFFF番地まではRAM4
の領域であり、RAM4内にはパワーセーブ時にプログラム
が転送されるパワーセーブエリアが設けられている。 以上のように構成された従来の電子タイプライターに
ついて、以下そのパワーセーブ時の動作について説明す
る。 オペレーターが一定時間以上キーボードを操作しなか
った場合、電子タイプライターはパワーセーブモードに
移行する。 まずCPU1は、レジスタ６にアクセス禁止データを書き
込み、ROM3に記憶されているパワーセーブ時のプログラ
ムをRAM4内のパワーセーブエリアに転送する。 パワーセーブ時のプログラムは、キャリッジリターン
キーが押されたかどうかを検出し、それがチャッタリン
グ等により生じる誤ったデータでないかどうかを調べ、
誤ったデータでなければメインルーチンへ復帰するとい
うものである。この間のプログラムはRAM4に格納されて
いるため、CPU1はRAM4とキーボード５のみをアクセスす
る。このためアドレスデコーダ２からは端子C1及びC3に
のみチップセレクト信号が出力され、端子C2には出力さ
れず,ROM3は能動状態とならず、電力を消費しない。ま
たレジスタ６にはアクセス禁止データが書き込まれてい
るため、アドレスバスDB等にノイズが生じ、アドレスデ
コーダ２よりROM3を能動状態にするチップセレクト信号
が出力されても、ROM3のチップセレクト端子CS1にはチ
プセレクト信号が印加されない。 発明が解決しようとする問題点 しかしながら一般に電子タイプライタやワープロ等の
電子機器においては、オペレーターが入力した文書デー
タをRAM4に格納するよう構成されるため、RAM4はできる
だけ多くの記憶領域があることが好ましいが、上記従来
の構成ではパワーセーブ時のプログラムを確保するため
にパワーセーブエリアを設けておく必要があり、文書デ
ータを格納するべき領域が狭くなっているという問題点
を有していた。この問題点を解決するために、チャッタ
リング等の誤データを判別する部分をRAM4に転送せず、
キャリッジリターンキーが押下されたことを検出した
ら、レジスタ６の内容を変更しROM3をアクセス可能に
し、ROM3をアクセスしながら検出したデータが誤データ
かどうかを判別し、誤データであった場合は再びレジス
タ６にデータを書き込んだ後にRAM4をアクセスしながら
次にキャリッジリターンキーが押下されるのを待つとい
う構成が考えられるが、この場合キャリッジリターンキ
ーが押下されるごとにレジスタの内容を書き替える必要
があるため、誤データであった場合に迅速にパワーセー
ブモードに復帰できず、ROM3が能動状態になっている時
間が長くなり、消費電力が増す場合があるという問題点
を有していた。 問題点を解決するための手段 本発明は、所定の条件によりパワーセーブモードに移
行する電子機器であって、アドレス信号を出力する中央
処理手段と、能動状態にて中央処理手段によりアクセス
可能な記憶手段であって、パワーセーブ時に記憶手段が
非能動状態から能動状態へ移行するためのプログラムを
所定のアドレスに格納した記憶手段と、パワーセーブモ
ード時に中央処理手段によりアクセス禁止データが書き
込まれるレジスタとを備える電子機器において、中央処
理手段の出力したアドレス信号が記憶手段にアクセスす
るためのアドレス信号であった場合に第１の信号を出力
し、更に中央処理手段が出力したアドレス信号が所定の
アドレス信号であった場合に第２の信号を出力するアド
レスデコーダと、レジスタにアクセス禁止データが書き
込まれた状態にて、第１の信号及び第２の信号の両信号
が出力された場合に第３の信号を出力する選択手段とを
備え、記憶手段は、選択手段からの第３の信号の出力に
より非能動状態から能動状態となるように構成されてい
る。 作用 上記構成により、パワーセーブ状態でパワーセーブエ
リアがアクセスされる時はレジスタの内容を書き変える
ことなく、記憶手段をアクセスすることができる。 実施例 第１図は本発明の一実施例における電子タイプライタ
ーの回路ブロック図であり、１はCPU、４はRAM、５はキ
ーボード、６はレジスタであり、これらは従来例と同様
の構成である。10はROMであり、第２図のメモリマップ
に示すように0000番地から7FFF番地まではROM10のアド
レスであり、この領域中にチャッタリング防止用のルー
チンが記憶されており、パワーセーブ中にキャリッジリ
ターンキーが押下されると、CPU1はROM10をアクセスし
ながらチャッタリングの防止を行う。11はRAM4の領域で
ある8000番地からFFFF番地のアドレスがCPU1により指定
された場合端子C1にチップセレクト信号を出力し、ROM1
0の領域であり、かつチャッタリング防止用のルーチン
が記憶された領域以外の領域を示すアドレスが指定され
た場合端子C2のみにチップセレクト信号を出力し、チャ
ッタリング防止用のルーチンが記憶された領域を示すア
ドレスが指定された場合端子C2及びC4にチップセレクト
信号を出力するアドレスデコーダ、12は論理和回路、13
は論理積回路である。 以上のように構成された本実施例の電子タイプライタ
ーについて、以下その動作について第３図及び第４図の
フローチャートを用いて説明する。 従来例と同様オペレーターが一定時間以上キーボード
を操作しなかった場合、電子タイプライターはパワーセ
ーブモードに移行する。 まずステップ（ア）でCPU1は、ROM10に記憶されてい
るパワーセーブ時のプログラムをRAM4内のパワーセーブ
エリアに転送し、ステップ（イ）でレジスタ６にアクセ
ス禁止データを書き込む。 次にステップ（ウ）でパワーセーブ時のプログラムを
実行する。このプログラムはキャリッジリターンキーが
押されたかどうかを検出するだけのものであり、チャッ
タリング防止のためのルーチンは含まれていない。また
このプログラムはRAM4に格納されているため、CPU1はRA
M4とキーボード５のみをアクセスする。 次にステップ（エ）でキャリッジリターンキーが押下
されたことを検出すると、ステップ（オ）でパワーセー
ブ用プログラムに復帰し、ステップ（カ）でROM10に記
憶されているチャッタリング用ルーチンを実行し、キャ
リッジリターンキーの検出がチャッタリング等による誤
データでないかを判別する。 この時レジスタ６にはROM10のアクセス禁止データが
書き込まれたままであるが、CPU1から出力されたアドレ
スがチャッタリング防止用ルーチンが記憶された領域を
示すものであるため、アドレスデコーダ11は端子C2及び
C4にチップセレクト信号を出力しており、ROM10のチッ
プセレクト端子にはROM10を能動状態にする信号が印加
されている。 ステップ（カ）でキャリッジリターンキーの検出がチ
ャッタリング等による誤データでないかを判別した結
果、誤データであった場合は再びステップ（ウ）で再び
復帰用サブルーチンを実行し、誤データでなかった場合
はステップ（キ）でレジスタ６の内容をROM10のアクセ
スを可能にするものに書き替え、ステップ（ク）でメイ
ンルーチンに復帰し、パワーセーブモードを解除する。 本実施例によれば、チャッタリング防止用ルーチンの
実行をROM10をアクセスしながら行う構成であるにもか
かわらず、キャリッジリターンキーが押下され、チャッ
タリング防止ルーチンを実行する時は、レジスタの内容
を書き替えることなく実行されるため、迅速にパワーセ
ーブモードに復帰でき、アドレスバスABにノイズが生じ
てもROM10が能動状態となっている期間が短いため、消
費電力が増すことを抑えることができる。 発明の効果 本発明は、パワーセーブ状態でパワーセーブエリアが
アクセスされる時はレジスタの内容を書き変えることな
く、記憶手段をアクセスすることができ、迅速にパワー
セーブモードに復帰でき、アドレスバスにノイズが生じ
ても記憶手段が能動状態となっている期間が短いため、
消費電力が増すことを抑えることができる。
の電子機器に関するものである。 従来の技術 従来から、電子タイプライターやワードプロセッサ等
の電子機器の中でも特にバッテリーを使用したもので
は、オペレーターの操作が一定時間以上行われなかった
場合、自動的にパワーセーブモードと呼ばれる状態に移
行し、消費電力を抑えるよう構成されているものがあ
る。 このパワーセーブモードでは、中央処理装置（以下、
CPUと略称する。）、リードオンリーメモリー（以下、R
OMと略称する。）やランダムアクセスメモリー（以下、
RAMと略称する。）を備えたマイクロコンピュータの消
費電力を抑えることが行われている。特に近年はCMOS技
術の進歩によりCPUの消費電力が小さなものとなってい
るため、ROMの消費電流を抑えることが全体としての消
費電力を抑えることになる。 以下に従来の電子タイプライターのパワー制御につい
て説明する。 第５図は従来の電子タイプライターの回路ブロック図
であり、１はアドレスバスAB、データバスDB、リードラ
イト信号線R/W等が接続されたCPU、２はCPU1よりアドレ
スバスABに出力されるアドレス信号をデコードし、デコ
ードした結果に従い端子C1、C2及びC3のいずれかにチッ
プセレクト信号を出力するアドレスデコーダ、３はチッ
プセレクト端子CS1を有し、CPU1の制御プログラム等を
記憶しているROM、４は端子C1に接続されたチップセレ
クト端子CS2を有するRAM、５はキャリッジリターンキー
（図では省略されている。）を含む複数のキーを有し、
端子C3にチップセレクト信号が出力された時にキースキ
ャンを行い、押されているキーに対応するデータをデー
タバスDBに出力するキーボード、６はデータバスDBに接
続されており、ROM3が能動状態になることを妨げるアク
セス禁止データがパワーセーブモードに入る前に書き込
まれるレジスタ、７はレジスタ６にアクセス禁止データ
が書き込まれておらず、かつ端子C2にチップセレクト信
号が出力された時のみ端子CS1にチップセレクト信号を
出力する論理積回路である。 第６図はCPU1のアクセス可能なメモリ領域を示すメモ
リマップであり、0000（16進数表示。）番地から7FFF番
地まではROM3の領域、8000番地からFFFF番地まではRAM4
の領域であり、RAM4内にはパワーセーブ時にプログラム
が転送されるパワーセーブエリアが設けられている。 以上のように構成された従来の電子タイプライターに
ついて、以下そのパワーセーブ時の動作について説明す
る。 オペレーターが一定時間以上キーボードを操作しなか
った場合、電子タイプライターはパワーセーブモードに
移行する。 まずCPU1は、レジスタ６にアクセス禁止データを書き
込み、ROM3に記憶されているパワーセーブ時のプログラ
ムをRAM4内のパワーセーブエリアに転送する。 パワーセーブ時のプログラムは、キャリッジリターン
キーが押されたかどうかを検出し、それがチャッタリン
グ等により生じる誤ったデータでないかどうかを調べ、
誤ったデータでなければメインルーチンへ復帰するとい
うものである。この間のプログラムはRAM4に格納されて
いるため、CPU1はRAM4とキーボード５のみをアクセスす
る。このためアドレスデコーダ２からは端子C1及びC3に
のみチップセレクト信号が出力され、端子C2には出力さ
れず,ROM3は能動状態とならず、電力を消費しない。ま
たレジスタ６にはアクセス禁止データが書き込まれてい
るため、アドレスバスDB等にノイズが生じ、アドレスデ
コーダ２よりROM3を能動状態にするチップセレクト信号
が出力されても、ROM3のチップセレクト端子CS1にはチ
プセレクト信号が印加されない。 発明が解決しようとする問題点 しかしながら一般に電子タイプライタやワープロ等の
電子機器においては、オペレーターが入力した文書デー
タをRAM4に格納するよう構成されるため、RAM4はできる
だけ多くの記憶領域があることが好ましいが、上記従来
の構成ではパワーセーブ時のプログラムを確保するため
にパワーセーブエリアを設けておく必要があり、文書デ
ータを格納するべき領域が狭くなっているという問題点
を有していた。この問題点を解決するために、チャッタ
リング等の誤データを判別する部分をRAM4に転送せず、
キャリッジリターンキーが押下されたことを検出した
ら、レジスタ６の内容を変更しROM3をアクセス可能に
し、ROM3をアクセスしながら検出したデータが誤データ
かどうかを判別し、誤データであった場合は再びレジス
タ６にデータを書き込んだ後にRAM4をアクセスしながら
次にキャリッジリターンキーが押下されるのを待つとい
う構成が考えられるが、この場合キャリッジリターンキ
ーが押下されるごとにレジスタの内容を書き替える必要
があるため、誤データであった場合に迅速にパワーセー
ブモードに復帰できず、ROM3が能動状態になっている時
間が長くなり、消費電力が増す場合があるという問題点
を有していた。 問題点を解決するための手段 本発明は、所定の条件によりパワーセーブモードに移
行する電子機器であって、アドレス信号を出力する中央
処理手段と、能動状態にて中央処理手段によりアクセス
可能な記憶手段であって、パワーセーブ時に記憶手段が
非能動状態から能動状態へ移行するためのプログラムを
所定のアドレスに格納した記憶手段と、パワーセーブモ
ード時に中央処理手段によりアクセス禁止データが書き
込まれるレジスタとを備える電子機器において、中央処
理手段の出力したアドレス信号が記憶手段にアクセスす
るためのアドレス信号であった場合に第１の信号を出力
し、更に中央処理手段が出力したアドレス信号が所定の
アドレス信号であった場合に第２の信号を出力するアド
レスデコーダと、レジスタにアクセス禁止データが書き
込まれた状態にて、第１の信号及び第２の信号の両信号
が出力された場合に第３の信号を出力する選択手段とを
備え、記憶手段は、選択手段からの第３の信号の出力に
より非能動状態から能動状態となるように構成されてい
る。 作用 上記構成により、パワーセーブ状態でパワーセーブエ
リアがアクセスされる時はレジスタの内容を書き変える
ことなく、記憶手段をアクセスすることができる。 実施例 第１図は本発明の一実施例における電子タイプライタ
ーの回路ブロック図であり、１はCPU、４はRAM、５はキ
ーボード、６はレジスタであり、これらは従来例と同様
の構成である。10はROMであり、第２図のメモリマップ
に示すように0000番地から7FFF番地まではROM10のアド
レスであり、この領域中にチャッタリング防止用のルー
チンが記憶されており、パワーセーブ中にキャリッジリ
ターンキーが押下されると、CPU1はROM10をアクセスし
ながらチャッタリングの防止を行う。11はRAM4の領域で
ある8000番地からFFFF番地のアドレスがCPU1により指定
された場合端子C1にチップセレクト信号を出力し、ROM1
0の領域であり、かつチャッタリング防止用のルーチン
が記憶された領域以外の領域を示すアドレスが指定され
た場合端子C2のみにチップセレクト信号を出力し、チャ
ッタリング防止用のルーチンが記憶された領域を示すア
ドレスが指定された場合端子C2及びC4にチップセレクト
信号を出力するアドレスデコーダ、12は論理和回路、13
は論理積回路である。 以上のように構成された本実施例の電子タイプライタ
ーについて、以下その動作について第３図及び第４図の
フローチャートを用いて説明する。 従来例と同様オペレーターが一定時間以上キーボード
を操作しなかった場合、電子タイプライターはパワーセ
ーブモードに移行する。 まずステップ（ア）でCPU1は、ROM10に記憶されてい
るパワーセーブ時のプログラムをRAM4内のパワーセーブ
エリアに転送し、ステップ（イ）でレジスタ６にアクセ
ス禁止データを書き込む。 次にステップ（ウ）でパワーセーブ時のプログラムを
実行する。このプログラムはキャリッジリターンキーが
押されたかどうかを検出するだけのものであり、チャッ
タリング防止のためのルーチンは含まれていない。また
このプログラムはRAM4に格納されているため、CPU1はRA
M4とキーボード５のみをアクセスする。 次にステップ（エ）でキャリッジリターンキーが押下
されたことを検出すると、ステップ（オ）でパワーセー
ブ用プログラムに復帰し、ステップ（カ）でROM10に記
憶されているチャッタリング用ルーチンを実行し、キャ
リッジリターンキーの検出がチャッタリング等による誤
データでないかを判別する。 この時レジスタ６にはROM10のアクセス禁止データが
書き込まれたままであるが、CPU1から出力されたアドレ
スがチャッタリング防止用ルーチンが記憶された領域を
示すものであるため、アドレスデコーダ11は端子C2及び
C4にチップセレクト信号を出力しており、ROM10のチッ
プセレクト端子にはROM10を能動状態にする信号が印加
されている。 ステップ（カ）でキャリッジリターンキーの検出がチ
ャッタリング等による誤データでないかを判別した結
果、誤データであった場合は再びステップ（ウ）で再び
復帰用サブルーチンを実行し、誤データでなかった場合
はステップ（キ）でレジスタ６の内容をROM10のアクセ
スを可能にするものに書き替え、ステップ（ク）でメイ
ンルーチンに復帰し、パワーセーブモードを解除する。 本実施例によれば、チャッタリング防止用ルーチンの
実行をROM10をアクセスしながら行う構成であるにもか
かわらず、キャリッジリターンキーが押下され、チャッ
タリング防止ルーチンを実行する時は、レジスタの内容
を書き替えることなく実行されるため、迅速にパワーセ
ーブモードに復帰でき、アドレスバスABにノイズが生じ
てもROM10が能動状態となっている期間が短いため、消
費電力が増すことを抑えることができる。 発明の効果 本発明は、パワーセーブ状態でパワーセーブエリアが
アクセスされる時はレジスタの内容を書き変えることな
く、記憶手段をアクセスすることができ、迅速にパワー
セーブモードに復帰でき、アドレスバスにノイズが生じ
ても記憶手段が能動状態となっている期間が短いため、
消費電力が増すことを抑えることができる。
【図面の簡単な説明】
第１図は本発明の一実施例における電子タイプライター
の回路ブロック図、第２図は同メモリマップ、第３図及
び第４図は同フローチャート、第５図は従来の電子タイ
プライターの回路ブロック図、第６図は同メモリマップ
である。 １……CPU、４……RAM、５……キーボード、６……レジ
スタ、10……ROM、11……アドレスデコーダ、12……論
理和回路、13……論理積回路。
の回路ブロック図、第２図は同メモリマップ、第３図及
び第４図は同フローチャート、第５図は従来の電子タイ
プライターの回路ブロック図、第６図は同メモリマップ
である。 １……CPU、４……RAM、５……キーボード、６……レジ
スタ、10……ROM、11……アドレスデコーダ、12……論
理和回路、13……論理積回路。
Claims (1)
- (57)【特許請求の範囲】 １．所定の条件によりパワーセーブモードに移行する電
子機器であって、 アドレス信号を出力する中央処理手段と、 能動状態にて前記中央処理手段によりアクセス可能な記
憶手段であって、パワーセーブ時に前記記憶手段が非能
動状態から能動状態へ移行するためのプログラムを所定
のアドレスに格納した記憶手段と、 パワーセーブモード時に前記中央処理手段によりアクセ
ス禁止データが書き込まれるレジスタとを備える電子機
器において、 前記中央処理手段の出力したアドレス信号が前記記憶手
段にアクセスするためのアドレス信号であった場合に第
１の信号を出力し、更に前記中央処理手段が出力した前
記アドレス信号が前記所定のアドレス信号であった場合
に第２の信号を出力するアドレスデコーダと、 前記レジスタに前記アクセス禁止データが書き込まれた
状態にて、前記第１の信号及び前記第２の信号の両信号
が出力された場合に第３の信号を出力する選択手段とを
備え、 前記記憶手段は、前記選択手段からの前記第３の信号の
出力により非能動状態から能動状態となることを特徴と
する電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62177441A JP2715413B2 (ja) | 1987-07-16 | 1987-07-16 | 電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62177441A JP2715413B2 (ja) | 1987-07-16 | 1987-07-16 | 電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6420185A JPS6420185A (en) | 1989-01-24 |
| JP2715413B2 true JP2715413B2 (ja) | 1998-02-18 |
Family
ID=16031002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62177441A Expired - Lifetime JP2715413B2 (ja) | 1987-07-16 | 1987-07-16 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715413B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3360665B2 (ja) * | 1999-03-12 | 2002-12-24 | セイコーエプソン株式会社 | 省電力モードを有する電子印刷装置および制御方法 |
-
1987
- 1987-07-16 JP JP62177441A patent/JP2715413B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6420185A (en) | 1989-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071107 Year of fee payment: 10 |