JPH08272612A - パイプライン計算機シミュレータ - Google Patents

Abstract

(57)【要約】 【目的】 ハードウェアに忠実にシミュレートしなが
ら、１命令のステップ動作が直感的に正しく動作するシ
ミュレータを得る。 【構成】 実行ステージで書き込みを行う第１のレジス
タ１と、パイプライン計算機の動作をシミュレートする
第２のレジスタ２とでレジスタを２重化する。メモリ変
数格納部３は、アドレス変数とデータ変数とを格納す
る。パイプラインシミュレータ制御部５は、タイミング
と読み書きする状況によって、参照または変更するレジ
スタを、第１のレジスタ１または第２のレジスタ２とし
て、実行ステージで、その実行ステージのレジスタの値
を出力する。また、パイプラインシミュレータ制御部５
は、参照または変更する状況に応じて、メモリ変数格納
部３のアドレス変数とデータ変数とを選択的に用い、実
行ステージで、その実行ステージの演算したメモリの値
を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、汎用計算機上でパイプ
ライン計算機のサイクル毎の状態をシミュレートするパ
イプライン計算機シミュレータに関するものである。

【０００２】

【従来の技術】情報処理装置において、パイプライン制
御は処理の能率化を図るための方法としてよく知られて
いる。このようなパイプライン制御とは、例えば、命令
フェッチステージ（ＩＦステージ）、デコードステージ
（Ｄステージ）、実行ステージ（Ｅステージ）、メモリ
ステージ（Ｍステージ）、ライトバックステージ（Ｗス
テージ）の５段階の処理が複数の命令毎に連続して流れ
ていく。

【０００３】そして、このようなパイプライン計算機で
実行するプログラムの論理デバッグ、プログラムの性能
評価、性能向上、あるいはパイプラインの状態を観測す
るといったことを行うため、パイプライン制御をシミュ
レートするパイプライン計算機シミュレータが用いられ
ている。

【０００４】

【発明が解決しようとする課題】ところで、上述したよ
うなプログラムの論理デバッグを行う場合、１命令単位
のステップ実行は有用である。これは、プログラムの論
理デバッグを行う場合は、プログラムの制御フローとデ
ータフローに関心があり、サイクル単位のシミュレーシ
ョンで求められる各サイクルの状態、ウエイト情報は、
この場合必要とされないからである。

【０００５】プログラムの１命令単位のステップ実行を
行う場合、通常１ステップ実行をシミュレータのコマン
ドとして指定し、実行させた場合、その命令が実行終了
したとみなすのが自然である。

【０００６】しかしながら、上記パイプライン計算機シ
ミュレータで、１命令の完了をどのステージにするかに
よって、期待するレジスタの値と違う結果をステップ終
了時に表示することになるという欠点がある。例えば、
１ステップの終了をその実行ステージが終了した時点と
した場合、その時点ではデスティネーションレジスタの
値がその実行結果になっていない場合がある。

【０００７】また、これを避けるために１命令のステッ
プ終了をライトバックステージ終了時点とした場合は以
下の問題がある。即ち、通常、プログラムカウンタ（Ｐ
Ｃ）は、実行ステージにある命令のアドレスを指してい
るため、ＰＣの値が期待とは異なった値を指すことにな
る。更に、ある命令がジャンプ命令である場合は、１ス
テップの終了後のＰＣは、ジャンプ先のアドレスを指し
ている場合もあり得るのでＰＣの値から現在のステップ
実行命令を推測することは不可能である。

【０００８】このような点から、サイクル毎のパイプラ
インの状態の忠実なシミュレーションを行うという特長
を損なわずに、１命令ステップ動作が直感的に正しく動
作するパイプライン計算機シミュレータの実現が望まれ
ていた。

【０００９】

【課題を解決するための手段】本発明のパイプライン計
算機シミュレータは、実行ステージで書き込みを行う第
１のレジスタと、パイプライン計算機のサイクルをシミ
ュレートする第２のレジスタとでレジスタを２重化す
る。そして、タイミングと読み書きする状況によって、
参照または変更するレジスタを、第１または第２のレジ
スタとして、実行ステージ終了後に、その実行ステージ
で演算処理したレジスタの値を出力するパイプラインシ
ミュレータ制御部を設けたものである。

【００１０】

【作用】本発明のパイプライン計算機シミュレータにお
いて、第１のレジスタは実行ステージで書き込みが行わ
れる。一方、第２のレジスタは、パイプライン計算機の
サイクルを忠実にシミュレートする。パイプラインシミ
ュレータ制御部は、例えば、命令やシミュレータのコマ
ンドといった読み書きする状況に応じて、第１のレジス
タおよび第２のレジスタに対して参照または変更を行
い、実行ステージ終了後に、その実行ステージで演算処
理したレジスタの値を出力する。

【００１１】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は、本発明のパイプライン計算機シミュ
レータにおける一実施例の構成図であるが、これに先立
ち、パイプライン計算機におけるパイプライン制御を説
明する。

【００１２】図２は、そのパイプライン制御の一例であ
る。先ず、ＩＦステージ（命令フェッチステージ）で
は、命令を主記憶装置あるいはキャシュから読み出す。
尚、この主記憶装置やキャッシュあるいはレジスタ等の
構成については、パイプライン計算機における一般的な
構成であるため、図示およびその説明は省略する。

【００１３】次に、Ｄステージ（デコードステージ）で
は、読み出した命令をデコードすると同時に演算対象と
なるソースレジスタの値を読み出す。Ｅステージ（実行
ステージ）では、読み出したソースレジスタの値に対
し、演算を行う。また、主記憶装置に対するロード、ス
トア命令の場合は、アドレス演算を行う。更に、Ｍステ
ージ（メモリステージ）では、命令がロード、ストア命
令の場合に、そのアドレスを送出し、ロード命令の場
合、主記憶装置からのデータを取り込み、ストア命令の
場合は、データを送出する。そして、Ｗステージ（ライ
トバックステージ）では、演算、あるいはロードされた
データを、命令で指定されたデスティネーションレジス
タに書き戻す。

【００１４】このようなパイプライン計算機におけるサ
イクル毎のシミュレーションを行うのが、パイプライン
計算機シミュレータであり、上記のようなパイプライン
を持つハードウェアのパイプラインを忠実にシミュレー
トするため、サイクル毎に前サイクルのパイプラインの
状態から現在のパイプラインの状態を計算して求めてい
る。

【００１５】例えば、図２のサイクル（ｃ＋４）では、
命令１のライトバックステージの状態、命令２のメモリ
ステージの状態、命令３の実行ステージの状態、命令４
のデコードステージの状態、現在の他のステージの状態
を利用して求めている。また、サイクル（ｃ＋５）で
は、何らかのウエイトが入り、パイプラインがストール
したことを示している。

【００１６】このようにサイクル毎にパイプラインの状
態を求めることにより、例えば、キャシュミスによる命
令実行のウエイト、レジスタ競合によるパイプラインス
トール等のシミュレーションが可能になる。そして、こ
のようなパイプライン計算機シミュレータを用いること
で、パイプライン計算機のプログラムの論理デバッグや
プログラムの性能評価が行え、かつ、パイプラインの状
態を観測することで、パイプライン計算機の性能を向上
するのに利用できるものである。

【００１７】一方、パイプライン計算機シミュレータに
おいて、上述したように、１命令の完了をどのステージ
にするかによって、期待するレジスタの値と違う結果を
ステップ終了時に表示することになるという問題があ
る。例えば、１ステップの終了をその実行ステージが終
了した時点とした場合、即ち、サイクル（ｃ＋４）で命
令３のステップの終了とみなした場合、命令３は、実際
には、実行ステージが終了したところであるから、実行
結果のレジスタの書き込みが終了しておらず、この時点
で、命令３で指定したデスティネーションレジスタの値
は、実行結果になっていない。

【００１８】デスティネーションレジスタが期待する値
になるためには、この時点のパイプラインの状態等によ
り不定のサイクル数後となるため、一般的にはレジスタ
の値が変化するタイミングを見つけるのは困難である。
また、これを避けるために１命令のステップ終了をライ
トバックステージ終了時点、即ち、サイクル（ｃ＋６）
で命令３のステップ終了とみなす場合、図に示すように
プログラムカウンタ（ＰＣ）が実行ステージにある命令
のアドレスを指しているとすると、、サイクル（ｃ＋
６）では、ＰＣの値が（ｎ＋１２）となり命令４のアド
レスを指していることになる。このように、ＰＣの値か
ら現在のステップ実行命令を推測することは不可能であ
る。

【００１９】そこで、本発明では、１命令のステップ実
行を行う場合に、期待するレジスタの値と停止したサイ
クルでのレジスタの値が異なるという問題点を解決する
ため、実行ステージ終了時にデスティネーションレジス
タやメモリ内容が変更後の値を表示可能とする構成を備
えたものであり、以下、これを更に説明する。

【００２０】図２に示すようなパイプライン構成を持つ
パイプライン計算機の場合、レジスタへの書き込みはラ
イトバック（Ｗ）ステージで行われ、レジスタからの読
み出しはデコード（Ｄ）ステージで行われる。従って、
以下のようにレジスタの競合が発生する場合がある。

【００２１】図３は、このようなレジスタの競合が発生
する場合のパイプラインの状態である。図３のような命
令シーケンスのように、レジスタ競合、即ち、次命令の
ソースレジスタが、現命令のデスティネーションレジス
タ（この例の場合レジスタｒ３）である場合、図示のよ
うにパイプラインストールが３サイクル生じる。しか
し、これは通常のパイプライン計算機では、レジスタバ
イパス、即ち、命令１の演算結果を直接命令２の演算の
入力レジスタへバイパスする方式を取ることによりパイ
プラインストールが生じないようにしている。

【００２２】本発明のパイプライン計算機シミュレータ
では、実行ステージにおいて、レジスタの読み出し、演
算、レジスタへの書き込みを行う。また、１命令のステ
ップ実行の切れ目は、命令の実行ステージが終了した時
点とする。こうすることにより１命令のステップ実行終
了後にレジスタが演算結果と一致する。また、レジスタ
バイパスの複雑な機構をシミュレートする必要がなくな
り、シミュレーション速度とシミュレータ開発速度を向
上できる。

【００２３】しかしながら、上記のように実行ステージ
で、レジスタの読み出し、演算、書き込みを行うと、値
を設定することによりパイプライン計算機自体の動作が
変化するようなレジスタの場合は、ハードウェアとのタ
イミングの差異が生じ、忠実なシミュレーションができ
なくなる。

【００２４】また、メモリアクセスも、実行ステージで
行い、ロード命令の場合、メモリから読み出し、レジス
タに格納する。ただし、ストア命令の場合は、タイミン
グを忠実にシミュレートするため、メモリには、ハード
ウェアのタイミングと同じタイミングで書き込む。ここ
で、ロード命令の場合はアクセスタイミングがハードウ
ェアとずれるが、メモリのようにタイミングがずれても
値が変化しないようなデバイスの場合問題は生じない。
一方、ストア命令の場合は、メモリアクセスタイミング
をハードウェアと同じにしているので、１命令ステップ
実行終了後にメモリ内容を表示させると以前の内容が表
示されることになる。

【００２５】次に、図１を参照して本実施例のパイプラ
イン計算機シミュレータを説明する。図１の装置は、第
１のレジスタ（ＳＰＲ）１、第２のレジスタ２（ＳＰ
Ｒ′）、メモリ変数格納部３、メモリ４、パイプライン
シミュレータ制御部５からなる。

【００２６】第１のレジスタ１は、ユーザから見ること
のできるレジスタであり、第２のレジスタ２は、ハード
ウェアのタイミングで書き込みを行うレジスタである。
メモリ変数格納部３は、アドレス変数mem_adr とデータ
変数mem_dataの変数を格納するためのメモリであり、ア
ドレス変数mem_adr とデータ変数mem_dataは、それぞ
れ、メモリステージでストアするメモリ４のアドレスと
データとを保持するためのものである。また、メモリ４
は、そのメモリである。

【００２７】パイプラインシミュレータ５は、種々のケ
ースに基づき第１のレジスタ２または第２のレジスタ３
にアクセスして、その実行ステージ終了後に、その実行
ステージにおけるレジスタの値を出力すると共に、メモ
リ変数格納部３のアドレス変数mem_adr とデータ変数me
m_dataに基づきその実行ステージのメモリ状態を出力す
る機能を備えている。

【００２８】次に、このように構成されたパイプライン
計算機シミュレータの動作について説明する。先ず、本
実施例のパイプライン計算機シミュレータでは、レジス
タ、メモリを変更、参照する場合として、 （１）命令から参照、変更する場合 （２）計算機の内部動作として参照、変更する場合、例
えばキャシュのパージを行うレジスタを参照して、実際
のキャシュパージを行う場合である。 （３）シミュレータのコマンドとしてユーザが会話的に
変更、参照する場合を考える。

【００２９】最初に、レジスタについて記す。レジスタ
を、その値が計算機の操作に影響を与えない汎用レジス
タと、その値によって計算機の動作に影響を与える特殊
レジスタに分類する。この特殊レジスタの例としては、
プログラムカウンタ、プロセッサステータスレジスタ等
がある。

【００３０】汎用レジスタに関しては、タイミングのず
れが計算機の動作に影響を与えないので、実行ステージ
において書き込みを行ってもハードウェアの忠実なタイ
ミングのシミュレーションには影響しない。従って、汎
用レジスタについては、実行ステージで読み出し、書き
込みを行う。

【００３１】一方、特殊レジスタについては２重化する
もので、これが第１のレジスタ１と第２のレジスタ２で
あり、パイプラインシミュレータ制御部５は、（１）〜
（３）のいずれかの場合の指示に応じて第１、第２のレ
ジスタ１、２にアクセスし、実行ステージ後に変更され
た値を出力するものである。

【００３２】（１）命令から参照、変更する場合、 パイプラインシミュレータ制御部５は、命令からの参
照、変更のシミュレータ指示があると、レジスタバイパ
スがあるものとして、実行ステージにおいて第１のレジ
スタ１に対して行う。またライトバックステージにおい
て、第２のレジスタ２に対し書き込みを行う。

【００３３】図４は、この状態の説明図である。ここ
で、およびは、それぞれ第１のレジスタ１および第
２のレジスタ２の書き込みタイミングを示している。従
って、１命令の実行ステージ後に第１のレジスタ１を参
照した場合、変更された値が表示されることになる。ま
た、タイミングは、第２のレジスタ２により忠実にシミ
ュレートされているため、ハードウェアとタイミングが
一致する。

【００３４】（２）計算機の内部動作として参照、変更
する場合 この場合、変更は、第１のレジスタ１および第２のレジ
スタ２共に行う。また、参照は、第２のレジスタ２に対
して行う。即ち、このような場合の変更は、レジスタの
値は実行ステージで書き込まれるからである。また、参
照の場合、実行ステージのタイミングでは、第１のレジ
スタ１の値がハードウェアとは異なる値となっている場
合があるからである。

【００３５】（３）シミュレータのコマンドとしてユー
ザが会話的に変更、参照する場合 参照は、第１のレジスタ１に対して行い、変更は、第１
のレジスタ１および第２のレジスタ２の双方に対して行
う。

【００３６】以上により、各命令の実行ステージ終了後
に、第１のレジスタ１を参照すれば変更された値が表示
されることになる。また、タイミングは、上記（１）〜
（３）において、第２のレジスタ２により忠実にシミュ
レートされているため、ハードウェアとタイミングが一
致する。

【００３７】次にメモリ４に対するアクセスの場合を記
す。パイプラインシミュレータ制御部５は、ロード命令
が与えられた場合、実行ステージにおいて、メモリ４か
らデータを読み、レジスタに格納する。この場合のレジ
スタ格納法は上記に従う。

【００３８】一方、ストア命令の場合、１命令ステップ
終了後は、メモリ４の内容が変更されているものとして
表示するが、実際にメモリ４に書き込むタイミングはハ
ードウェアをシミュレートする。これを実現するため、
上記レジスタの場合と同様な方法が考えられるが、メモ
リ４は通常、レジスタに比べて大容量のため、全てを２
重化することはできない。従って、メモリステージ用に
アドレスとデータを格納する変数を用意する。これが、
メモリ変数格納部３のアドレス変数mem_adr 、データ変
数mem_dataである。

【００３９】（１）命令から変更する場合 実行ステージで、mem_adr 、mem_dataにストアするアド
レスとデータをそれぞれ格納する。メモリステージで、
メモリ４におけるmem_adr で示されるアドレスに、mem_
dataのデータを実際に格納する。

【００４０】（２）計算機の内部動作として参照、変更
する場合 これは、通常はないが、計算機と別のバスマスタになり
得るデバイスをシミュレートする場合は、メモリの値を
そのまま読み書きする。

【００４１】（３）シミュレータのコマンドとしてユー
ザが会話的に変更、参照する場合 表示を要求するアドレスの値と、mem_adr の値とを比較
し、一致すれば、mem_dataの内容を表示し、一致しなけ
れば、メモリ４の値を表示する。

【００４２】以上により、１命令ステップ実行終了後メ
モリの内容を表示させるとメモリの値が変更されている
ことになり、実際のメモリが変更されるのは、ハードウ
ェアとタイミングが一致する。

【００４３】このように、上記実施例では、レジスタや
メモリを変更、参照する場合、種々の場合毎に、第１の
レジスタ１と第２のレジスタ２とを切換えたり、メモリ
変数を選択的に用いて実行ステージの状態を出力するよ
うにしたので、どんな場合であっても、ユーザにとっ
て、自然なタイミングでのレジスタやメモリの内容を得
ることができる。

【００４４】

【発明の効果】以上説明したように、本発明のパイプラ
イン計算機シミュレータによれば、実行ステージ終了後
に、その実行ステージで演算処理を行った値をレジスタ
またはメモリの値として出力するパイプラインシミュレ
ータ制御部を備えたので、アクセスタイミングをハード
ウェアに忠実にシミュレートしながら、プログラムの論
理デバッグに有用な１命令のステップ実行において、レ
ジスタとメモリの変更内容を自然なタイミングで表示す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例のパイプライン計算機シミュ
レータの構成図である。

【図２】パイプライン制御の一例を示す説明図である。

【図３】レジスタの競合が起こる場合のパイプラインの
説明図である。

【図４】本発明のパイプライン計算機シミュレータにお
ける命令から変更する場合のレジスタの書き込み状態の
説明図である。

【符号の説明】

１ 第１のレジスタ ２ 第２のレジスタ ３ メモリ変数格納部 ４ メモリ ５ パイプラインシミュレータ制御部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 与えられた命令による演算処理を実行す
   る実行ステージと、この実行ステージによる演算結果を
   レジスタに書き込むライトバックステージとを含む１命
   令の処理をパイプライン処理するパイプライン計算機の
   状態をシミュレートするパイプライン計算機シミュレー
   タにおいて、 前記実行ステージで書き込みを行う第１のレジスタと、 パイプライン計算機のサイクルをシミュレートする第２
   のレジスタと、 タイミングと読み書きする状況によって、参照または変
   更するレジスタを、前記第１または第２のレジスタと
   し、前記実行ステージ終了後に、その実行ステージで演
   算処理したレジスタの値を出力するパイプラインシミュ
   レータ制御部を備えたことを特徴とするパイプライン計
   算機シミュレータ。
2. 【請求項２】 与えられた命令によるメモリのアドレス
   演算を行う実行ステージと、この実行ステージで演算し
   たアドレスにロードまたはストアを行うメモリステージ
   とを含む１命令の処理をパイプライン処理するパイプラ
   イン計算機の状態をシミュレートするパイプライン計算
   機シミュレータにおいて、 前記メモリステージでストアを行うメモリのアドレスと
   そのアドレスのデータを保持するアドレス変数とデータ
   変数とを格納する変数格納部と、 参照または変更する状況に応じて、前記アドレス変数と
   データ変数とを選択的に用いて、前記実行ステージ終了
   後に、その実行ステージで演算したメモリの内容を出力
   するパイプラインシミュレータ制御部を備えたことを特
   徴とするパイプライン計算機シミュレータ。
3. 【請求項３】 請求項１記載のパイプライン計算機シミ
   ュレータにおいて、 命令からレジスタを参照または変更する場合は、実行ス
   テージにおいて、前記第１のレジスタに対して参照また
   は変更を行い、 計算機の内部動作として変更する場合は、実行ステージ
   において、第１および第２のレジスタ双方に対して行
   い、参照する場合は、前記第２のレジスタに対して行
   い、 シミュレータのコマンドとして参照する場合は、前記第
   １のレジスタ、変更は双方のレジスタに対して行うよう
   制御するパイプラインシミュレータ制御部とを備えたこ
   とを特徴とするパイプライン計算機シミュレータ。
4. 【請求項４】 請求項２記載のパイプライン計算機シミ
   ュレータにおいて、 命令から変更する場合は、実行ステージにおいて、前記
   アドレス変数と前記データ変数にそれぞれストアするア
   ドレスとデータとを格納し、メモリステージで当該アド
   レス変数で示されるアドレスに、前記データ変数で示さ
   れるデータをストアし、 計算機の内部動作として参照または変更する場合は、メ
   モリの値をそのまま読み書きし、 シミュレータのコマンドとして参照または変更する場合
   は、そのコマンドのアドレスの値と、前記変数アドレス
   の値とを比較し、一致すれば前記変数データの内容を出
   力し、一致しなければ、前記メモリの値を出力するパイ
   プラインシミュレータ制御部を備えたことを特徴とする
   パイプライン計算機シミュレータ。
5. 【請求項５】 与えられた命令による演算処理を実行す
   る実行ステージと、この実行ステージによる演算結果を
   レジスタに書き込むライトバックステージとを含む１命
   令の処理をパイプライン処理するパイプライン計算機の
   状態をシミュレートするパイプライン計算機シミュレー
   タにおいて、 前記実行ステージで書き込みを行う第１のレジスタと、 パイプライン計算機のサイクルをシミュレートする第２
   のレジスタと、 前記メモリステージでストアを行うメモリのアドレスと
   そのアドレスのデータを保持するアドレス変数とデータ
   変数とを格納する変数格納部と、 命令からレジスタを参照または変更する場合は、実行ス
   テージにおいて、前記第１のレジスタに対して参照また
   は変更を行い、計算機の内部動作として変更する場合
   は、実行ステージにおいて、第１および第２のレジスタ
   双方に対して行い、参照する場合は、前記第２のレジス
   タに対して行い、シミュレータのコマンドとして参照す
   る場合は、前記第１のレジスタ、変更は双方のレジスタ
   に対して行うよう制御すると共に、 命令からメモリ内容を変更する場合は、実行ステージに
   おいて、前記アドレス変数と前記データ変数にそれぞれ
   ストアするアドレスとデータとを格納し、メモリステー
   ジで当該アドレス変数で示されるアドレスに、前記デー
   タ変数で示されるデータをストアし、計算機の内部動作
   として参照または変更する場合は、メモリの値をそのま
   ま読み書きし、シミュレータのコマンドとして参照また
   は変更する場合は、そのコマンドのアドレスの値と、前
   記変数アドレスの値とを比較し、一致すれば前記変数デ
   ータの内容を出力し、一致しなければ、前記メモリの値
   を出力して、 前記実行ステージ終了後に、その実行ステージで演算処
   理したレジスタおよびメモリの値を出力するパイプライ
   ンシミュレータ制御部を備えたことを特徴とするパイプ
   ライン計算機シミュレータ。