JPS582957A - ワンチツプマイクロコンピユ−タ - Google Patents
ワンチツプマイクロコンピユ−タInfo
- Publication number
- JPS582957A JPS582957A JP56101114A JP10111481A JPS582957A JP S582957 A JPS582957 A JP S582957A JP 56101114 A JP56101114 A JP 56101114A JP 10111481 A JP10111481 A JP 10111481A JP S582957 A JPS582957 A JP S582957A
- Authority
- JP
- Japan
- Prior art keywords
- program
- address
- instructions
- instruction
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はユーザ指定の記憶情報（ユーザ・プログラム）
を書込んだ読み出し専用メモリを有するワンチップマイ
クロコンピュータに関し、％にワンチップ中に設定され
たニーず・プログラムが機能的に問題があるか否かを動
作チェック可能にし友ワンチップマイクロコンピュータ
に関する。
を書込んだ読み出し専用メモリを有するワンチップマイ
クロコンピュータに関し、％にワンチップ中に設定され
たニーず・プログラムが機能的に問題があるか否かを動
作チェック可能にし友ワンチップマイクロコンピュータ
に関する。
従来、ワンチップマイクロコンピュータのニーずＲＯＭ
（読み出専用メモリ）、即ちユーザの指定に応じて記憶
情報を任意に設定できるようにしたマスクＲＯＭのワン
チップマイクロコンピュータ単体でのチェック方法とし
ては、メモリダンプ機能によりユーザ指定のプログラム
内容が書込まれているか否かのチェックを行う方式のも
の、あるいは実装テスターによる２つの・ＲＯＭのプロ
グラムを実行してその動作を比較チェックする方式−！
ＩＸＴｏる。
（読み出専用メモリ）、即ちユーザの指定に応じて記憶
情報を任意に設定できるようにしたマスクＲＯＭのワン
チップマイクロコンピュータ単体でのチェック方法とし
ては、メモリダンプ機能によりユーザ指定のプログラム
内容が書込まれているか否かのチェックを行う方式のも
の、あるいは実装テスターによる２つの・ＲＯＭのプロ
グラムを実行してその動作を比較チェックする方式−！
ＩＸＴｏる。
しかし、前者の方式は、単にユーザ・プログツムの内容
が正＠に書込まれているか否かのチェックであり、ニー
ずＲＯＭのプログ２ムの実行による動作チェックを行う
ものでない丸め、ユーザ・プログラムが機能的に正しい
ものであるか否かはチェックすることができない。また
、後者の方式にあってはリストアツブ端子！ｒ：ＯＮさ
せてプログラムを廠らせ、これＫよりユーザ・プログツ
ムによる動作チェックが可能であるが、しかし、被制御
システムを接続しないワンチップマイクロコンビエータ
単体でチェック動作を行われる関係上、ユーザ・プロゲ
ラ人中にＣムＬＬ命令、ＪＭＰ命令等が含まれていると
、ニーず鼠ＯＭのプログラムを実行しても上記特定命令
のプログラムループが繰返し実行されてしまい、ニーず
ＲＯＭ内のプログラム内容全体をチェックできない欠点
があった。
が正＠に書込まれているか否かのチェックであり、ニー
ずＲＯＭのプログ２ムの実行による動作チェックを行う
ものでない丸め、ユーザ・プログラムが機能的に正しい
ものであるか否かはチェックすることができない。また
、後者の方式にあってはリストアツブ端子！ｒ：ＯＮさ
せてプログラムを廠らせ、これＫよりユーザ・プログツ
ムによる動作チェックが可能であるが、しかし、被制御
システムを接続しないワンチップマイクロコンビエータ
単体でチェック動作を行われる関係上、ユーザ・プロゲ
ラ人中にＣムＬＬ命令、ＪＭＰ命令等が含まれていると
、ニーず鼠ＯＭのプログラムを実行しても上記特定命令
のプログラムループが繰返し実行されてしまい、ニーず
ＲＯＭ内のプログラム内容全体をチェックできない欠点
があった。
本発明社上記のような問題を解決し丸もので、ユーザＲ
ＯＭ１’ｔ”ＫＪＭＰ命令、ＣＡＬＬ命令等Ｏ分絃命令
の特定処理ルーチン用のプログラムが存在していてもこ
れをノーオペレー７ヨン状簡にしてニーずＲＯＭＦ’３
に書込まれたプログラムを強制的に０１１地から最終番
地までアク（スし、ユーザ・プログラムの機能的欠陥等
の有無をチェックできるようＫし九ワンチップマイクロ
コンピュータを提供することを目的とする。
ＯＭ１’ｔ”ＫＪＭＰ命令、ＣＡＬＬ命令等Ｏ分絃命令
の特定処理ルーチン用のプログラムが存在していてもこ
れをノーオペレー７ヨン状簡にしてニーずＲＯＭＦ’３
に書込まれたプログラムを強制的に０１１地から最終番
地までアク（スし、ユーザ・プログラムの機能的欠陥等
の有無をチェックできるようＫし九ワンチップマイクロ
コンピュータを提供することを目的とする。
以下、本発明の実施例をｗＡ面について説−する。
ｇ ｉ ｌＯｕ本発明にかかる１イクロコンピユータの
機能ブロック図を示すもので、１はユーザ・プログラム
が書込まれている読み出し専用メモリ（以下これｔ−Ｒ
ＯＭと略称する）、２はニーず・プログラム用ＲＯＭＩ
および図示しない入出力装置等を制御、管理して与えら
れ九仕事を処理すべく必要な演算、転送処理などを実行
する中央処理数置（以下これｔ−ＣＰＵと略称する）で
Ｔｏシ、前記ＣＰＵ２はＲＯＭＩのアドレスを指定し、
その７エツチサイクル毎にインクリメントされるアドレ
スカウンタ３と、このアドレスカウンタ３とＲＯＭＩの
アドレスバス４間に接続され九アドレスバッファ５と、
前記ＲＯＭＩの外部データバス６と内部データバス７閣
を接続するデータバッファ８と、前記内部データバス７
に接続され、ｌ１０Ｍ１から書出され九命令コードを一
時記憶する命令レジスタ９と、この命令レジスタ９にス
トアされた命令コードを解読する命令デコーダｌＯと、
その命令の実行に必要な制御信号およびタオｉング信号
を発生する制御部１１と、算術輪溝演算を実行するアリ
スメテイツクーロジック・ユニット（以下ムＬＵと略称
する）１２、及びその演算に必要なデータをストアして
おく汎用レジスタ１３、アキュムレータ１４およびテン
ポラリ・レジスタ１５勢からなる演算部１６とから構成
され、そして前記ムＬＵ１２、汎用レジスタ１３、アキ
ュムレータ１４およびテンポラリ・レジスタ１５は内部
データバス７に結合されてお９、まえ、前記制御部１１
から送出される内部制御信号バス１７は前記アドレスカ
ウンタ３、アドレスバッファ５、データバッファ８、命
令レジスタ９、命令デコーダ１０および演算部１６に供
給されるようＫなっている。
機能ブロック図を示すもので、１はユーザ・プログラム
が書込まれている読み出し専用メモリ（以下これｔ−Ｒ
ＯＭと略称する）、２はニーず・プログラム用ＲＯＭＩ
および図示しない入出力装置等を制御、管理して与えら
れ九仕事を処理すべく必要な演算、転送処理などを実行
する中央処理数置（以下これｔ−ＣＰＵと略称する）で
Ｔｏシ、前記ＣＰＵ２はＲＯＭＩのアドレスを指定し、
その７エツチサイクル毎にインクリメントされるアドレ
スカウンタ３と、このアドレスカウンタ３とＲＯＭＩの
アドレスバス４間に接続され九アドレスバッファ５と、
前記ＲＯＭＩの外部データバス６と内部データバス７閣
を接続するデータバッファ８と、前記内部データバス７
に接続され、ｌ１０Ｍ１から書出され九命令コードを一
時記憶する命令レジスタ９と、この命令レジスタ９にス
トアされた命令コードを解読する命令デコーダｌＯと、
その命令の実行に必要な制御信号およびタオｉング信号
を発生する制御部１１と、算術輪溝演算を実行するアリ
スメテイツクーロジック・ユニット（以下ムＬＵと略称
する）１２、及びその演算に必要なデータをストアして
おく汎用レジスタ１３、アキュムレータ１４およびテン
ポラリ・レジスタ１５勢からなる演算部１６とから構成
され、そして前記ムＬＵ１２、汎用レジスタ１３、アキ
ュムレータ１４およびテンポラリ・レジスタ１５は内部
データバス７に結合されてお９、まえ、前記制御部１１
から送出される内部制御信号バス１７は前記アドレスカ
ウンタ３、アドレスバッファ５、データバッファ８、命
令レジスタ９、命令デコーダ１０および演算部１６に供
給されるようＫなっている。
第２図は本発明の目的であるところのＪＭＰ命令、ＣＡ
ＬＬ命令等が読出されたとき、これら命令を無効にして
ノー・オペレーション命令に変換し、かつアドレスカウ
ンタ３の内容を十に １して次のアドレス指定を強制釣行わせる、即ちプログ
ラム中にＪＭＰ命令、ＣＡＬＬ命令勢命令布してもこれ
に伴うサブルーチン用プログラムの呼び出し、あるいは
飛び先番地の指定などを実行させることｔ＜、ＲＯＭＩ
内のプログラムを０１１地から最終番地まで強制的に走
らせ得るようにした回路手段の具体例を丞すものである
。この第２図において、命令レジスタ９から送出される
８ビツトの命令コードをデコードする命令デコーダＩＯ
には、データ転送命令、算術論理演算命令、プ２ンチ命
令（ＪＭＰ、ＣムＬＬ、ＲＥＴ）、Ｉ１０命令、状態指
定命令、ＮＯＰ命令（ノー・オペレーショ７６１１令’
） 等の指示を制御部１１へ退出する丸めの多数の出力
ｌｌ１１．！、、−Ｘｓが設けられておシ、このうちサ
ブルーチン用プログラムの呼出しを行うＣＡＬＬ命令用
Ｏ出カーＸ、および飛び先番地ＯＩｌ定を行うＪＭＰ命
令用の出力線ｘ４とアース間には命令無効用の素子、例
えばＭ０８トランジスタＱｓ、Ｑ４が接続されていると
と−に。
ＬＬ命令等が読出されたとき、これら命令を無効にして
ノー・オペレーション命令に変換し、かつアドレスカウ
ンタ３の内容を十に １して次のアドレス指定を強制釣行わせる、即ちプログ
ラム中にＪＭＰ命令、ＣＡＬＬ命令勢命令布してもこれ
に伴うサブルーチン用プログラムの呼び出し、あるいは
飛び先番地の指定などを実行させることｔ＜、ＲＯＭＩ
内のプログラムを０１１地から最終番地まで強制的に走
らせ得るようにした回路手段の具体例を丞すものである
。この第２図において、命令レジスタ９から送出される
８ビツトの命令コードをデコードする命令デコーダＩＯ
には、データ転送命令、算術論理演算命令、プ２ンチ命
令（ＪＭＰ、ＣムＬＬ、ＲＥＴ）、Ｉ１０命令、状態指
定命令、ＮＯＰ命令（ノー・オペレーショ７６１１令’
） 等の指示を制御部１１へ退出する丸めの多数の出力
ｌｌ１１．！、、−Ｘｓが設けられておシ、このうちサ
ブルーチン用プログラムの呼出しを行うＣＡＬＬ命令用
Ｏ出カーＸ、および飛び先番地ＯＩｌ定を行うＪＭＰ命
令用の出力線ｘ４とアース間には命令無効用の素子、例
えばＭ０８トランジスタＱｓ、Ｑ４が接続されていると
と−に。
こ０Ｍ０Ｂ）ランジスタＱｓ、Ｑ（のゲートにＦｉ舎ト
ランジスタをＯＮ、ＯＦＦさせるゲート制御回路（イン
バーター路）１ ｇの出力が接続され、さらに前記ゲー
ト制御回路１８の入力端には命令無効用入力端子１９が
接続されておシ、この入力端子１１には外部操作により
命令を有効、無効にする論ｉｌ１号が入力されるように
なっている。また、前記命令デコーダ１００ＮＯＰ命令
用出カーＸ、には２人力ＯＲゲート２０が接続され、と
００Ｒゲー）２００働方の入力端には前記ゲート制御回
路１８からの出力信号が入力されるように＆つている。
ランジスタをＯＮ、ＯＦＦさせるゲート制御回路（イン
バーター路）１ ｇの出力が接続され、さらに前記ゲー
ト制御回路１８の入力端には命令無効用入力端子１９が
接続されておシ、この入力端子１１には外部操作により
命令を有効、無効にする論ｉｌ１号が入力されるように
なっている。また、前記命令デコーダ１００ＮＯＰ命令
用出カーＸ、には２人力ＯＲゲート２０が接続され、と
００Ｒゲー）２００働方の入力端には前記ゲート制御回
路１８からの出力信号が入力されるように＆つている。
さもＫＬ九、前記外部データバス６にａｃｐＵ２での演
算結果のデータなどプログラムの実行過程で使用するデ
ータ類の書込み／ｌ！出し用データメモリ（ＲＡＭ）２
１およびプログラムのチェック會行うＬＩＤ等からなる
ステータス−インジケータ２２がステータス拳フッテ回
路２３を介して接続されている。
算結果のデータなどプログラムの実行過程で使用するデ
ータ類の書込み／ｌ！出し用データメモリ（ＲＡＭ）２
１およびプログラムのチェック會行うＬＩＤ等からなる
ステータス−インジケータ２２がステータス拳フッテ回
路２３を介して接続されている。
次に上記のように構成され九本発明装置の動作について
説明する。
説明する。
コンピュータにより制御される外部機器のないメーカー
ナイドでのユーザ・プログラム内容の機能チェックに対
しては、まず、外部操作により命令無効用入力端子１９
を論理信号１Ｌ′に保持する。これにより第２図に示す
如くゲート制御回路１８０出力をＨＫＬ、てそれぞれの
Ｍ０８トランジスタＱ＊、Ｑｉを導通させ、命令デコー
ダ１００ＣＡＬＬ命令用出力纏Ｘ、およびＪＭＰ命令用
出力線Ｘ（をアースして、ＣムＬＬおよびＪＭＰ命令に
対する実行動作が無効になるよう保持させておく。
ナイドでのユーザ・プログラム内容の機能チェックに対
しては、まず、外部操作により命令無効用入力端子１９
を論理信号１Ｌ′に保持する。これにより第２図に示す
如くゲート制御回路１８０出力をＨＫＬ、てそれぞれの
Ｍ０８トランジスタＱ＊、Ｑｉを導通させ、命令デコー
ダ１００ＣＡＬＬ命令用出力纏Ｘ、およびＪＭＰ命令用
出力線Ｘ（をアースして、ＣムＬＬおよびＪＭＰ命令に
対する実行動作が無効になるよう保持させておく。
かかる状態てイニシャライズの完了に伴いＣＰＵ２が起
動されると、アドレスカウンタ３゜内容がアドレスバッ
ファ５およびアドレスバス４を経由してユーザ・プログ
ラムＲＯＭＩに送出される。これによＪ）ＲＯＭＩのア
ドレスをθ番地から指定して、そのアドレスに格納され
ている命令をデータバス６．７を通して命令レジスター
に一時記憶させる。命令レジスタ９に記憶され九命令は
命令デコータ゛１０によりデコードされ、いかなる動作
をする命令であるかを判定して、千０＊定に基づき制御
部１１へ指令信号を導出する。制御部１１では命令に対
応して制御信号およびタイ々ング信号を演算部１６およ
びアドレスカウンタ３、命令レジスタ９、命令デコーダ
１０＃に送出し命令動作を実行する。
動されると、アドレスカウンタ３゜内容がアドレスバッ
ファ５およびアドレスバス４を経由してユーザ・プログ
ラムＲＯＭＩに送出される。これによＪ）ＲＯＭＩのア
ドレスをθ番地から指定して、そのアドレスに格納され
ている命令をデータバス６．７を通して命令レジスター
に一時記憶させる。命令レジスタ９に記憶され九命令は
命令デコータ゛１０によりデコードされ、いかなる動作
をする命令であるかを判定して、千０＊定に基づき制御
部１１へ指令信号を導出する。制御部１１では命令に対
応して制御信号およびタイ々ング信号を演算部１６およ
びアドレスカウンタ３、命令レジスタ９、命令デコーダ
１０＃に送出し命令動作を実行する。
そしてこの命令動作の実行に伴うステータス情報は外部
データバス６を通してステータス・ラッチ１路２３に送
られ、ステータス情報の定義にし友がってデコードし、
その出力でステータス・インジケータ２２を動作させて
プログラムのチェックを行う。
データバス６を通してステータス・ラッチ１路２３に送
られ、ステータス情報の定義にし友がってデコードし、
その出力でステータス・インジケータ２２を動作させて
プログラムのチェックを行う。
を九、アドレスカウンタ３により命令の絖出し、命令の
解読を含む７エツテサイクルが完了すると、その都度ア
ドレスカウンタ３はインクリメントされ、その内容に基
づいて次の番地に格納されているＲＯＭＩ内のプログラ
ム命令を読出し、その命令動作をＲＯＭＩのθ番地から
最終番地まで実行することになる。
解読を含む７エツテサイクルが完了すると、その都度ア
ドレスカウンタ３はインクリメントされ、その内容に基
づいて次の番地に格納されているＲＯＭＩ内のプログラ
ム命令を読出し、その命令動作をＲＯＭＩのθ番地から
最終番地まで実行することになる。
一方、ＣＡＬＬ命令又はＪＭＰ命令等が格納されにいる
ＲＯＭＩ内のアドレスがアドレスカウンタ３により指定
されると、これらの命令は通常の場合と同様にデータバ
ス６．７を通して命令レジスタ９に取込まれると同時に
、命令デコーダ１０により解読され、これＫよるＣＡＬ
Ｌ命令またはＪＭＰ命令のデコード信号はそれぞれの出
力＠Ｘ、又昧ｘｉから送出される。このとき、これらの
出力線ｘ、、ＸｉはＭＯＢ）ランジスタＱｓ−Ｑｉによ
シアースされているため、出力線Ｘ、、ＸｊＫ送出され
るＣムＬＬおよびＪＭＰ命令のデコード信号はそれぞれ
０Ｍ０８）ランジスタＱ＊、Ｑｊを通してアースに流れ
、制御部１１に対し指示する仁とがない。
ＲＯＭＩ内のアドレスがアドレスカウンタ３により指定
されると、これらの命令は通常の場合と同様にデータバ
ス６．７を通して命令レジスタ９に取込まれると同時に
、命令デコーダ１０により解読され、これＫよるＣＡＬ
Ｌ命令またはＪＭＰ命令のデコード信号はそれぞれの出
力＠Ｘ、又昧ｘｉから送出される。このとき、これらの
出力線ｘ、、ＸｉはＭＯＢ）ランジスタＱｓ−Ｑｉによ
シアースされているため、出力線Ｘ、、ＸｊＫ送出され
るＣムＬＬおよびＪＭＰ命令のデコード信号はそれぞれ
０Ｍ０８）ランジスタＱ＊、Ｑｊを通してアースに流れ
、制御部１１に対し指示する仁とがない。
このため、ＣＡＬＬ命令およびＪＭＰ命令による演算部
１６等の命令動作が実行されないのである。ｔえ、この
ときゲート制御回路１８からの輪部信号ＨがＯＲゲート
２０を介してＮＯＰＯ令として制御部１１に加えられて
いるため、該命令を受叶た制御部１１は演算部１６郷に
何畳の命令動作指令を与えず、単にアドレスカウンタ３
の内容を＋１してＣＡＬＬ命令またはＪＭＰ４ＩＩＩ４
ｒ等が格納されている次の番地のＲＯＭアドレスを指定
するように制御する。
１６等の命令動作が実行されないのである。ｔえ、この
ときゲート制御回路１８からの輪部信号ＨがＯＲゲート
２０を介してＮＯＰＯ令として制御部１１に加えられて
いるため、該命令を受叶た制御部１１は演算部１６郷に
何畳の命令動作指令を与えず、単にアドレスカウンタ３
の内容を＋１してＣＡＬＬ命令またはＪＭＰ４ＩＩＩ４
ｒ等が格納されている次の番地のＲＯＭアドレスを指定
するように制御する。
上述のようにしてメーカサイドでのＲＯＭＩのプロダラ
ム内容のチェックが完了し、ユーザサイドでの実ＩＩＯ
外部機器の結合によるプログラム奥行に際しては、命令
無効用入力端子１９に外部操作によ）Ｈレベル論理信号
が加わるようにする。このようにすれば、ゲート制御回
路１８の出力は雷にＬＫ保持されることになシ、かつＣ
ＡＬＬ命令およびＪＭＰ命令＠０出力線！、、Ｘ、に接
続し九ＭＯＢト５ｙ９ｘｆｉＱ＠Ｑ（はＯＦＦ状態に保
持されるため、ＣＡＬＬおよびＪＭＰ命令は無効にされ
ることがない、・以上のように本発明によれば、プロゲ
ラＡＲＯＭから読出され次命令を解読する命令デコーダ
Ｏ出力ライ／に、プログラム中０ＣＡＬＬおよびＪＭＰ
命令に対してその命令を無効にする回路手段を設け、こ
れＫよシメーカサイドでのプロダラム内容のチェック時
ＫＪＭＰ、ＣＡＬＬ命令を無効にしてノー・オペレージ
曹ンとし、かつＲＯＭのアドレスカウンタを＋１してＲ
ＯｙのプログラムをＪＭＰ、ＣＡＬＬ命令に関係なくＯ
番地から最終番地まで強制的に走らせるようｋしえもの
であるから、従来のようにプリグラム中ＫＣＡＬＬおよ
びＪＭＰ命令が存在していてもこれＫよシ一部のプログ
ラムが繰返し実行されるようなことがなく、このため、
Ｒｏｙに書込まれ九プ四グラムをｏＩＩ地から最終番地
まて完全に実行でき、かつニーず・プログラムの機能的
欠陥等の有無を確実にチェツタできるなどの効果がある
。
ム内容のチェックが完了し、ユーザサイドでの実ＩＩＯ
外部機器の結合によるプログラム奥行に際しては、命令
無効用入力端子１９に外部操作によ）Ｈレベル論理信号
が加わるようにする。このようにすれば、ゲート制御回
路１８の出力は雷にＬＫ保持されることになシ、かつＣ
ＡＬＬ命令およびＪＭＰ命令＠０出力線！、、Ｘ、に接
続し九ＭＯＢト５ｙ９ｘｆｉＱ＠Ｑ（はＯＦＦ状態に保
持されるため、ＣＡＬＬおよびＪＭＰ命令は無効にされ
ることがない、・以上のように本発明によれば、プロゲ
ラＡＲＯＭから読出され次命令を解読する命令デコーダ
Ｏ出力ライ／に、プログラム中０ＣＡＬＬおよびＪＭＰ
命令に対してその命令を無効にする回路手段を設け、こ
れＫよシメーカサイドでのプロダラム内容のチェック時
ＫＪＭＰ、ＣＡＬＬ命令を無効にしてノー・オペレージ
曹ンとし、かつＲＯＭのアドレスカウンタを＋１してＲ
ＯｙのプログラムをＪＭＰ、ＣＡＬＬ命令に関係なくＯ
番地から最終番地まで強制的に走らせるようｋしえもの
であるから、従来のようにプリグラム中ＫＣＡＬＬおよ
びＪＭＰ命令が存在していてもこれＫよシ一部のプログ
ラムが繰返し実行されるようなことがなく、このため、
Ｒｏｙに書込まれ九プ四グラムをｏＩＩ地から最終番地
まて完全に実行でき、かつニーず・プログラムの機能的
欠陥等の有無を確実にチェツタできるなどの効果がある
。
第１図は本発明にかかるワンチップマイクロコンビエー
タの機能構成図、第２図は本発明におけるＪＭＰ命令等
を無効にする回路の一例を示す回路図である。 １・・・ＲＯＭ、２・−・ＣＰＵ、３・−・アドレスカ
ウンタ、９・・・命令レジスタ、ｌｏ・・・命令デコー
ダ、１１−・制御部、１６・・・演算部、１８・・・ゲ
ート制御回路、１９・・・命令無効用入力端子、２１・
・・データメモリ、２２−・ステータス・インジケータ
。 特許出願人 富士通株式会社 ＋＋’＋＋、＋＋
タの機能構成図、第２図は本発明におけるＪＭＰ命令等
を無効にする回路の一例を示す回路図である。 １・・・ＲＯＭ、２・−・ＣＰＵ、３・−・アドレスカ
ウンタ、９・・・命令レジスタ、ｌｏ・・・命令デコー
ダ、１１−・制御部、１６・・・演算部、１８・・・ゲ
ート制御回路、１９・・・命令無効用入力端子、２１・
・・データメモリ、２２−・ステータス・インジケータ
。 特許出願人 富士通株式会社 ＋＋’＋＋、＋＋
Claims (1)
- 少なくと屯ニーず・プログラムを配憶した読出し専用メ
モリと、前記読出し専用メモリのアドレス指定を行うア
ドレスカウンタと、前記アドレスカウンタのアドレス推
定により読出されたプログラム命令をデコードする命令
デコーダと、前記命令デコーダの指示により命令動作実
行の九めの制御信号およびタインング信号を送出する制
御部と、前記制御部からの制御信号およびタイ２ンダ償
号により各命令に対応して命令動作を実行する演算部と
からなるマイクロコンピュータにおいて、前記命令デコ
ーダの出力側にプログラム中のＪＭＰおよびＣＡＬＬ命
令等の分岐命令に対しその実行を無効にする回路手段を
設け、該回路手段によシ前記分岐命令を無視して前記読
出し専用メモリ内のプログラムを０番地から最終番地ま
で強制的に走らせ得るようにしたことを特徴とするワン
チップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101114A JPS582957A (ja) | 1981-06-29 | 1981-06-29 | ワンチツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101114A JPS582957A (ja) | 1981-06-29 | 1981-06-29 | ワンチツプマイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS582957A true JPS582957A (ja) | 1983-01-08 |
| JPS6138501B2 JPS6138501B2 (ja) | 1986-08-29 |
Family
ID=14292040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101114A Granted JPS582957A (ja) | 1981-06-29 | 1981-06-29 | ワンチツプマイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582957A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031652A (ja) * | 1983-08-01 | 1985-02-18 | Nec Corp | Ｒｏｍ内蔵マイクロコンピュ−タ |
-
1981
- 1981-06-29 JP JP56101114A patent/JPS582957A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031652A (ja) * | 1983-08-01 | 1985-02-18 | Nec Corp | Ｒｏｍ内蔵マイクロコンピュ−タ |
| JPS6355090B2 (ja) * | 1983-08-01 | 1988-11-01 | Nippon Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6138501B2 (ja) | 1986-08-29 |
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