JP3498031B2

JP3498031B2 - ディジタル多重化装置およびその方法

Info

Publication number: JP3498031B2
Application number: JP2000015219A
Authority: JP
Inventors: 登川谷内
Original assignee: エヌイーシーケーブルメディア株式会社
Priority date: 2000-01-25
Filing date: 2000-01-25
Publication date: 2004-02-16
Anticipated expiration: 2020-01-25
Also published as: JP2001211201A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル多重化装
置およびその方法に関し、特に複数のＭＰＥＧ−２（Mo
ving picture Experts Group Phase 2）規格のＴＳ（ト
ランスポートストリーム）パケット形式入力信号等のパ
ケットデータ信号を多重化するパケット多重化方式に関
するものである。

【０００２】

【従来の技術】ＭＰＥＧ−２規格（ＩＳＯ／ＩＥＣ１３
８１８−１）の複数のＴＳを、ＴＳパケット形式の伝送
スロットで構成された多重フレームに多重化し伝送する
方法には、従来、映像情報メディア学会技術報告ＲＯＦ
Ｔ９９−７１（１９９９年７月２７日）「ケーブルテレ
ビ複数ＭＰＥＧ−ＴＳ多重方式の一提案」に示された方
法がある。

【０００３】この文献に示された方法においては、入力
するＴＳの伝送レートに応じて伝送スロット数を予め固
定数Ｎで割り当て、多重フレーム内の伝送スロットに各
ＴＳのＴＳパケットを配置して伝送する。このとき、入
力の伝送レートと固定数Ｎによる送出レートとの速度差
はヌルパケットを挿入し調整している。固定数Ｎ個が割
り当てられた伝送スロットの配置については、多重フレ
ーム内の固定された位置に常に配置されるものと考えら
れる。

【０００４】この従来の多重化では、伝送スロット数を
固定数で割り当てているため、入力するＴＳに対して、
割り当てた伝送スロット数による伝送帯域が予め与えら
れると共に、与えられた帯域を超過した伝送レートでＴ
Ｓが入力した場合は、多重化が制限される。なお、この
ような多重フレーム内に伝送スロットを固定数割当して
多重化伝送する方法は、放送サービス用のＴＳ伝送以外
にも、通信分野においては電話サービスやデータ伝送サ
ービスのディジタル多重伝送方式におけるサービス回線
設定方法として、パケット形式信号の多重化に限ること
なく従来より使用されているものである。

【０００５】図１６はこのような従来のパケット多重化
装置のブロック図である。図では、３個のＴＳパケット
形式の入力ストリームを多重化して伝送する例を示して
いる。図１６において、バッファメモリ２１ａには、入
力ストリームＡが入力され、バッファメモリ２１ｂに
は、入力ストリームＢが入力され、バッファメモリ２１
ｃには、入力ストリームＣが入力されている。バッファ
メモリ２１ａ、２１ｂ、２１ｃの出力はそれぞれスロッ
ト多重回路２３の入力に接続されている。

【０００６】また、バッファメモリ２１ａのＵＦ端子か
らはアンダーフローを示す信号がＡＮＤゲート１８ａの
一方の入力端子に出力されており、バッファメモリ２１
ｂのＵＦ端子からはアンダーフローを示す信号がＡＮＤ
ゲート１８ｂの一方の入力端子に出力されており、バッ
ファメモリ２１ｃのＵＦ端子からはアンダーフローを示
す信号がＡＮＤゲート１８ｃの一方の入力端子に出力さ
れている。

【０００７】読み出しパルス発生回路２４には、スロッ
ト割当情報が入力されており、読み出しパルス発生回路
２４はスロット割当情報に従って読み出しパルスを発生
し、バッファメモリ２１ａ、２１ｂ、２１ｃの読み出し
制御端子ＲＥおよびＯＲゲート１９の一つの入力端子に
出力している。また、バッファメモリ２１ａの読み出し
制御端子ＲＥに入力されている読み出しパルスは、ＡＮ
Ｄゲート１８ａの他方の入力端子にも入力されており、
バッファメモリ２１ｂの読み出し制御端子ＲＥに入力さ
れている読み出しパルスは、ＡＮＤゲート１８ｂの他方
の入力端子にも入力されており、バッファメモリ２１ｃ
の読み出し制御端子ＲＥに入力されている読み出しパル
スは、ＡＮＤゲート１８ｃの他方の入力端子にも入力さ
れている。

【０００８】ＡＮＤゲート１８ａ、１８ｂ、１８ｃの出
力はそれぞれＯＲゲート１９の他の入力端子に入力され
ており、ＯＲゲートの出力はスタッフィングパケットメ
モリ２６の読み出し制御端子ＲＥに入力されており、ス
タッフィングパケットメモリ２６の出力はスロット多重
回路２３の入力に接続されている。スロット多重回路２
３はバッファメモリ２１ａ、２１ｂ、２１ｃおよびスタ
ッフィングパケットメモリ２６の出力を多重し、パケッ
ト多重フレーム生成回路２７に出力する。

【０００９】パケット多重フレーム生成回路２７には、
スロット割当情報が入力されており、パケット多重フレ
ーム生成回路２７はスロット割当情報を伝送するヘッダ
パケットを作成すると共に、スロット多重回路２３の出
力にヘッダパケットを多重してパケット多重フレームを
生成し出力している。

【００１０】このような、図１６の従来のパケット多重
化装置の動作について説明する。従来技術の図１６のパ
ケット多重化装置においては、予め作成された１パケッ
ト多重フレーム分のスロット割当情報が読み出しパルス
発生回路２４およびパケット多重フレーム生成回路２７
に与えられている。スロット割当情報には、パケット多
重フレーム内の伝送スロット単位に多重する入力ストリ
ームを示す情報あるいはスタッフィングのためのヌルパ
ケットの多重を示す情報が記されている。

【００１１】読み出しパルス発生回路２４は、パケット
多重フレーム周期毎に、スロット割当情報に従って読み
出しパルスを発生し、バッファメモリ２１ａ、２１ｂ、
２１ｃの各読み出し制御端子ＲＥまたはＯＲゲート１９
へ繰り返し出力する。ＯＲゲート１９に入力された読み
出しパルスはＯＲゲート１９を通過してスタッフィング
パケットメモリ２６の読み出し制御端子ＲＥに入力され
ている。このとき、読み出しパルス発生回路２４から出
力されるそれぞれの読み出しパルスの数と位置、すなわ
ち、各メモリの読み出し制御端子ＲＥに与えられる読み
出しパルスの数と位置はスロット割当情報に従って定ま
っており、かつパケット多重フレーム周期毎に同一であ
る。

【００１２】バッファメモリ２１ａ、２１ｂ、２１ｃに
は、接続されている入力ストリームのＴＳパケットが書
き込まれて蓄積され、各バッファメモリからは、読み出
しパルスが読み出し制御端子ＲＥに入力される毎に、Ｔ
Ｓパケットが１個ずつ取り出されてスロット多重回路２
３に出力される。スタッフィングパケットメモリ２６に
は予めヌルパケットが蓄積されており、読み出しパルス
が読み出し制御端子ＲＥに入力される毎に読み出され
て、スロット多重回路２３に出力される。

【００１３】バッファメモリのＵＦ端子からは、未読み
出しのＴＳパケットが存在するときは値‘０’が出力さ
れ、未読み出しのＴＳパケットがないときは値‘１’が
出力される。また、バッファメモリは、未読み出しのＴ
Ｓパケットがないときは、読み出し制御端子ＲＥに読み
出しパルスが入力されても出力しないように構成されて
いる。バッファメモリ内に未読み出しのＴＳパケットが
ないときは、ＵＦ端子からはアンダーフローを示す信号
値‘１’がＡＮＤゲートに出力されている。

【００１４】したがって、このとき、入力した読み出し
パルスはＡＮＤゲートを通過してＯＲゲート１９に入力
され、ＯＲゲート１９を通ってスタッフィングパケット
メモリ２６の読み出し制御端子ＲＥに与えられる。この
とき、スタッフィングパケットメモリ２６からはヌルパ
ケットが読み出されてスロット多重回路２３に出力さ
れ、ヌルパケットは、さらに、スロット多重回路２３を
経てパケット多重フレーム生成回路２７に入力される。

【００１５】したがって、図１６のパケット多重化装置
においては、１パケット多重フレーム時間毎に、各入力
ストリームのＴＳパケットおよびスタッフィングのため
のヌルパケットが、予め作成されたスロット割当情報に
て割り当てられている数だけ多重化されて送出される。
また、入力ストリームにおいて、１パケット多重フレー
ム時間当たりに入力するＴＳパケット数が、予め作成さ
れたスロット割当情報にて割り当てられている数よりも
少ないときは、入力ストリームのＴＳパケットの代わり
にヌルパケットが挿入されてパケット多重フレームに多
重化される。

【００１６】また、１パケット多重フレーム時間当たり
に入力されるＴＳパケット数が、予め作成されたスロッ
ト割当情報にて割り当てられている数よりも多いとき
は、スロット割当情報にて割り当てられている数だけし
かバッファメモリから読み出されないので、当該入力ス
トリームに対するバッファメモリはオーバーフローす
る。したがって、スロット割当情報に記された、各入力
ストリームを示す情報のそれぞれの個数は、多重化にお
いて許容される各入力ストリームそれぞれの最大伝送帯
域を表すものであり、しかもそれらは予め作成されたス
ロット割当情報によって定められている。

【００１７】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のディジタル多重化装置では、各入力ストリー
ムには、伝送スロット１個分の伝送帯域を単位として、
最大伝送帯域がその整数倍で割り当てられるため、各入
力ストリームの実際の伝送レートに対して伝送帯域を細
かく設定できないという問題があり、各入力ストリーム
の伝送レートが、割り当てた伝送スロット数に基づく最
大伝送帯域と一致しないときは、１入力ストリーム当た
り最大で１伝送スロット未満の伝送帯域の無駄が生じ
る。このため、多重化効率が悪くなるという問題があ
る。すなわち、１パケット多重フレーム時間に入力する
ＴＳパケット数が、スロット割当情報により割り当てら
れた１パケット多重フレーム時間内の伝送スロット数よ
りも小さく、両方の数が一致しないときは、パケット多
重化フレーム構造を維持するために、その差に応じてヌ
ルパケットがＴＳパケットの代わりに割り当てた伝送ス
ロットの中に挿入される。このとき、他の入力ストリー
ムは、ヌルパケットがＴＳパケットの代わりに挿入され
た伝送スロットを伝送に使用することができない。

【００１８】また、伝送スロット１個分の伝送帯域を小
さくし、入力ストリームに対する最大伝送帯域を細かく
設定しようとすると、フレーム長（１パケット多重化フ
レームの伝送スロット総数）を大きくしなければなら
ず、バッファメモリ容量を多く必要とし、かつ受信にお
けるフレーム同期時間が増大するという問題がある。

【００１９】さらに、予め各入力ストリームに対する最
大伝送帯域が、割り当てた伝送スロット数に基づき固定
されているため、伝送レートが変化する入力ストリーム
に対しては最大伝送レートに対応した最大伝送帯域を予
め設定して与えておかなければならず、与えた最大伝送
帯域よりも少ない伝送レートで入力している間は伝送帯
域に大きな無駄が生じるという問題がある。また、その
ときの最大伝送帯域と実際の入力ストリームの伝送レー
トとの差分の帯域は他の入力ストリームに融通すること
ができないという問題がある。したがって、可変レート
のディジタルサービスを伝送する入力ストリームを多重
化する場合には、多重化効率が大きく低下するという問
題がある。

【００２０】本発明は、上記の問題点に鑑みてなされた
ものであり、各入力信号に対して伝送帯域を保証すると
共に、多重化出力帯域に余裕が生じたときは、各入力信
号が余裕帯域を使用できるディジタル多重化装置および
その方法を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明によるディジタル
多重化装置は、複数の固定長パケット形式入力信号を複
数の伝送スロットで構成された多重化フレームに多重化
し送出するに際して、前記固定長パケット形式入力信号
のパケットの入力時点に応じて前記パケットを前記多重
化フレームの伝送スロットに割り当てる多重化手段と、
前記入力信号のパケットの入力毎に、前記入力信号の帯
域と該入力信号に対する保証帯域との大小を検出する保
証帯域検出手段と、前記多重化手段により割当てられた
伝送スロット数と伝送される伝送スロット数との差を検
出してこの差が閾値を越えたときに、前記複数の入力信
号の帯域の合計値が多重化出力帯域を超過したことを検
出する多重化出力帯域超過検出手段と、前記複数の入力
信号の帯域の合計値が前記多重化出力帯域を超過したこ
とを検出したときに、入力信号の帯域が保証帯域より大
きいことが検出された前記入力信号に対しては多重化を
阻止する多重化阻止手段とを含むことを特徴とする。

【００２２】そして、前記多重化手段は、固定長パケッ
ト形式入力信号のパケットの入力時点に応じて前記パケ
ットを前記多重化フレームの伝送スロットに割り当てる
と共に、前記入力信号のパケットが割り当てられなかっ
た伝送スロットにはヌルパケットを割り当てる手段と、
複数の前記入力信号のパケットおよびヌルパケットに対
する割当に従って、前記伝送スロットに前記入力信号の
各々のパケットおよびヌルパケットを多重化し送出する
手段とを有することを特徴とする。

【００２３】また、前記保証帯域検出手段は、入力信号
のパケットが入力する毎にアップカウントし、保証帯域
に基づく発生頻度のパルスによってダウンカウントする
アップダウンカウンタを有することを特徴とする。更
に、前記多重化出力帯域超過検出手段は、前記割り当て
られた伝送スロット数と伝送される伝送スロット数との
差を検出する手段と、前記差が閾値を越えたことを検出
する手段とを有することを特徴とする。更に、前記保証
帯域検出手段は、前記アップダウンカウンタのカウント
値と閾値との大小を比較する手段を有することを特徴と
する。更にはまた、前記多重化阻止手段は、前記入力信
号のうちの特定のパケットのみを選択して阻止するよう
構成されており、特に入力信号のパケット識別子の値に
応じて選択阻止をなすよう構成されていることを特徴と
する。

【００２４】本発明によるディジタル多重化方法は、
複数の固定長パケット形式入力信号を複数の伝送スロッ
トで構成された多重化フレームに多重化し送出するに際
して、前記固定長パケット形式入力信号のパケットの入
力時点に応じて前記パケットを前記多重化フレームの伝
送スロットに割り当てる多重化ステップと、前記入力信
号のパケットの入力毎に、前記入力信号の帯域と該入力
信号に対する保証帯域との大小を検出する保証帯域検出
ステップと、前記多重化ステップにより割当てられた伝
送スロット数と伝送される伝送スロット数との差を検出
してこの差が閾値を越えたときに、前記複数の入力信号
の帯域の合計値が多重化出力帯域を超過したことを検出
する多重化出力帯域超過検出ステップと、前記複数の入
力信号の帯域の合計値が前記多重化出力帯域を超過した
ことを検出したときに、入力信号の帯域が保証帯域より
大きいことが検出された前記入力信号に対しては多重化
を阻止する多重化阻止ステップとを含むことを特徴とす
る。

【００２５】また、前記多重化ステップは、固定長パケ
ット形式入力信号のパケットの入力時点に応じて前記パ
ケットを前記多重化フレームの伝送スロットに割り当て
ると共に、前記入力信号のパケットが割り当てられなか
った伝送スロットにはヌルパケットを割り当てるステッ
プと、複数の前記入力信号のパケットおよびヌルパケッ
トに対する割当に従って、前記伝送スロットに前記入力
信号の各々のパケットおよびヌルパケットを多重化し送
出するステップとを有することを特徴とする。更に、前
記保証帯域検出ステップは、入力信号のパケットが入力
する毎に、アップダウンカウンタをアップカウントし、
保証帯域に基づく発生頻度のパルスによって前記アップ
ダウンカウンタをダウンカウントすることを特徴とす
る。更にはまた、前記多重化出力帯域超過検出ステップ
は、前記割り当てられた伝送スロット数と伝送される伝
送スロット数との差を検出するステップと、前記差が閾
値を越えたことを検出するステップとを有することを特
徴とする。更に、前記保証帯域検出ステップは、前記ア
ップダウンカウンタのカウント値と閾値との大小を比較
するステップを有することを特徴とし、また前記多重化
阻止ステップは、前記入力信号のうちの特定のパケット
のみを選択して阻止するようにし、特に入力信号のパケ
ット識別子の値に応じて選択阻止をなすようにしたこと
を特徴とする。

【００２６】

【発明の実施の形態】本発明の上記および他の目的、特
徴および利点を明確にすべく、以下添付した図面を参照
しながら、本発明の実施の形態について詳細に説明す
る。本発明の実施形態のディジタル多重化装置では、各
入力信号のＴＳパケットの入力時点に応じてパケット多
重フレームでの伝送スロットを割り当てると共に、各入
力信号の個々の入力ＴＳパケットレートと合計レートを
それぞれ監視し、合計レートが多重化出力帯域を超過し
たときにおいて、個々の保証帯域を超過して入力されて
いる入力信号があったときは、保証帯域を超過して入力
されている入力信号の入力ＴＳパケットレートを制限す
るという動作が行われる。

【００２７】図１は本発明の実施形態におけるディジタ
ル多重化装置の構成例を示したブロック図である。具体
的には、本実施形態における多重回路２０、個別帯域監
視回路３０ａ、３０ｂ、３０ｃおよび合計帯域監視回路
４０にて構成されたディジタル多重化装置の構成例が示
されており、入力ストリームＡ、入力ストリームＢ、入
力ストリームＣの３個のＴＳパケット形式の入力信号を
多重化し送出する場合について図示している。

【００２８】図１において、入力ストリームＡは個別帯
域監視回路３０ａを通って多重回路２０の内部に備えら
れたバッファメモリ２１ａに入力され、入力ストリーム
Ｂは個別帯域監視回路３０ｂを通って多重回路２０の内
部に備えられたバッファメモリ２１ｂに入力され、入力
ストリームＣは個別帯域監視回路３０ｃを通って多重回
路２０の内部に備えられたバッファメモリ２１ｃに入力
されている。

【００２９】多重回路２０の構成と動作は、本願の発明
者により提案され出願中の特願平１１−２００９７０号
の「ディジタル多重伝送装置、ディジタル多重伝送シス
テム、およびディジタル多重伝送方法」（平成１１年７
月１４日出願）に示されたもの（上記出願明細書に添付
の図８の送信装置２０）と同じである。多重回路２０に
おいて、バッファメモリ２１ａは個別帯域監視回路３０
ａを通過した入力ストリームＡのＴＳパケットを蓄積
し、バッファメモリ２１ｂは個別帯域監視回路３０ｂを
通過した入力ストリームＢのＴＳパケットを蓄積し、バ
ッファメモリ２１ｃは個別帯域監視回路３０ｃを通過し
た入力ストリームＣのＴＳパケットを蓄積する。スタッ
フィングパケットメモリ２６はスタッフィング用のヌル
パケットを予め蓄積している。

【００３０】読み出しパルス発生回路２４はスロット割
当情報生成回路５０から出力されるスロット割当情報に
従って読み出しパルスを発生し、バッファメモリ２１
ａ、バッファメモリ２１ｂ、バッファメモリ２１ｃおよ
びスタッフィングパケットメモリ２６のいずれかの読み
出しイネーブル端子ＲＥに出力する。バッファメモリ２
１ａ、バッファメモリ２１ｂ、バッファメモリ２１ｃ
は、読み出し制御端子ＲＥに読み出しパルスが入力され
る毎に、蓄積しているＴＳパケットをスロット多重回路
２３に出力する。

【００３１】スタッフィングパケットメモリ２６は、読
み出し制御端子ＲＥに読み出しパルスが入力される毎
に、予め蓄積しているヌルパケットをスロット多重回路
２３に出力する。スロット多重回路２３には、バッファ
メモリ２１ａ、バッファメモリ２１ｂ、バッファメモリ
２１ｃおよびスタッフィングパケットメモリ２６の出力
が接続されており、スロット多重回路２３は、読み出し
パルスによって出力されたＴＳパケットまたはヌルパケ
ットを伝送スロットに多重化し、パケット多重フレーム
生成回路２７へ出力する。このスロット多重回路２３は
データバスまたはシフトレジスタとセレクタ回路等で構
成でき、当業者にとって容易に構成できるものであるた
め、その詳細な構成は省略する。

【００３２】パケット多重フレーム生成回路２７は、ス
ロット割当情報生成回路５０から出力されたスロット割
当情報を伝送する多重化情報パケットＭＩＰを生成する
と共に、スロット多重回路２３の出力と合わせて、図２
に示すパケット多重フレームを生成し出力する。このパ
ケット多重フレーム生成回路２７はシフトレジスタとセ
レクタ回路等で構成でき、当業者にとって容易に構成で
きるものであるため、その詳細な構成は省略する。な
お、スタッフィング用のヌルパケットは図２のペイロー
ド部分にデータが存在しないパケットのことであり、よ
ってヌルパケットと称される。

【００３３】パケット入力検出回路２８ａはバッファメ
モリ２１ａへのＴＳパケットの入力を監視し、パケット
入力検出回路２８ｂはバッファメモリ２１ｂへのＴＳパ
ケットの入力を監視し、パケット入力検出回路２８ｃは
バッファメモリ２１ｃへのＴＳパケットの入力を監視
し、それぞれ、１個のＴＳパケットがバッファメモリに
入力完了する毎に、スロット割当情報生成回路５０に対
して検出信号を出力する。スロット割当情報生成回路５
０は、検出信号の入力に応じて、伝送スロットに多重化
するＴＳパケットがいずれの入力ストリームのものであ
るかを示す情報、またはスタッフィングメモリから読み
出したヌルパケットであることを示す情報であるスロッ
ト割当情報を生成し、読み出しパルス発生回路２４およ
びパケット多重フレーム生成回路２７に出力する。

【００３４】すなわち、スロット割当情報生成回路５０
は、検出信号が発生したとき、該信号を発生したパケッ
ト入力検出回路が監視しているＴＳパケットの属する入
力ストリームを示す情報をスロット割当情報として記憶
し、いずれのパケット入力検出回路からも検出信号の発
生が無かったときは、その時点までに割り当てたスロッ
ト割当情報数がそのときまでに伝送されるパケット多重
フレームの伝送スロットの数よりも少ない場合は、スタ
ッフィングを示す情報をスロット割当情報として記憶す
る。

【００３５】スロット割当情報生成回路５０は、前回の
１パケット多重フレームの伝送時間中に記憶し終えた１
パケット多重フレーム分のスロット割当情報を、次のパ
ケット多重フレームの伝送時間中において、読み出しパ
ルス発生回路２４およびパケット多重フレーム生成回路
２７に出力する。

【００３６】したがって、本実施形態における多重回路
２０では、個別帯域監視回路から出力される各入力スト
リームのＴＳパケット数に応じて、各入力ストリームに
対する１パケット多重フレーム中の伝送スロット数が自
動的に割り当てられ、しかも入力ストリームに割り当て
られる伝送スロットの１パケット多重フレーム内の位置
は、個別帯域監視回路から出力される各入力ストリーム
のＴＳパケットが各バッファメモリに入力した時点に対
応して定まるという動作が行われる。

【００３７】図３には、本発明の一実施の形態として、
多重回路２０におけるスロット割当情報生成回路５０の
ブロック図が示されている。このスロット割当情報生成
回路５０の構成と動作は、上述した特願平１１−２００
９７０号明細書に添付の図４から図７と同じである。

【００３８】図３において、リタイミング回路５１ａ、
リタイミング回路５１ｂ、リタイミング回路５１ｃに
は、パケット入力検出回路からの検出信号Ｄ１、Ｄ２、
Ｄ３がそれぞれ入力される。リタイミング回路５１ａ、
５１ｂ、５１ｃは各検出信号をスロットクロック信号に
てリタイミングし、論理積ゲート５３ａ、５３ｂ、５３
ｃの一方の入力端子に出力する。

【００３９】パルス発生回路５２はスロットクロック信
号を元に、図４に示すように、パルス発生位置の異なる
パルス信号φ０、φ１、φ２、φ３、φ４を生成し、論
理積ゲート５８の一方の入力端子にパルス信号φ０を出
力し、論理積ゲート５３ａの他方の入力端子にパルス信
号φ１を出力し、論理積ゲート５３ｂの他方の入力端子
にパルス信号φ２を出力し、論理積ゲート５３ｃの他方
の入力端子にパルス信号φ３を出力し、論理積ゲート５
３ｄの一方の入力端子にパルス信号φ４を出力する。

【００４０】論理積ゲート５３ａの出力はストリーム番
号エンコーダ５４および論理和ゲート５５に接続され、
同様に、論理積ゲート５３ｂ、５３ｃ、５３ｄの出力も
ストリーム番号エンコーダ５４および論理和ゲート５５
にそれぞれ接続される。ストリーム番号エンコーダ５４
はストリームを識別する情報を入力に応じて生成し、メ
モリ６０のデータ入力端子Ｄｉｎに出力する。

【００４１】論理和ゲート５５は、論理積ゲート５３
ａ、５３ｂ、５３ｃ、５３ｄの各出力の論理和を論理和
ゲート５６の一方の入力端子およびメモリ６０の書込イ
ネーブル端子ＷＥに出力する。論理和ゲート５６は、論
理和ゲート５５の出力と論理積ゲート５８の出力との論
理和を書込アドレスカウンタ５７に出力する。

【００４２】書込アドレスカウンタ５７は、５ビットの
２進カウンタにて構成されており、論理和ゲート５６の
出力に生じるパルスをカウントして、カウント値の最上
位ビットｂ４（ＭＳＢ）をメモリ６０の書込アドレス端
子ＷＡＨおよびフリップフロップ６１のデータ入力端子
Ｄに出力し、カウント値の下位４ビットｂ３〜ｂ０をメ
モリ６０の書込アドレス端子ＷＡＬ、論理積ゲート５８
の他方の入力端子および大小比較回路５９の一方の入力
端子Ｘに出力する。

【００４３】論理積ゲート５８は書込アドレスカウンタ
５７のカウント値の下位４ビットｂ３〜ｂ０とパルス信
号φ０との論理積を、論理和ゲート５６の他方の入力端
子に出力する。スロット番号カウンタ６４は書込アドレ
スカウンタ５７より１ビット少ない４ビットの２進カウ
ンタで構成されており、スロットクロック信号をカウン
トして、カウント値ｂ３〜ｂ０をメモリ６０の読み出し
アドレス端子ＲＡＬおよび大小比較回路５９の他方の入
力端子Ｙに出力すると共に、キャリー信号ＣＲを論理反
転ゲート６３の入力端子に出力する。スロット番号カウ
ンタ６４は、カウント値ｂ３〜ｂ０が最大値‘１１１
１’のとき、キャリ−信号ＣＲとして‘１’の値を出力
し、カウント値ｂ３〜ｂ０が最大値以外のときは‘０’
の値を出力する。

【００４４】大小比較回路５９は、入力端子Ｘに入力し
ている書込アドレスカウンタ５７のカウント値の下位４
ビットの値と、入力端子Ｙに入力しているスロット番号
カウンタ６４のカウント値４ビットの値との大小を比較
し、Ｘに入力している値がＹに入力している値未満（例
えばＸ＝Ｙ−１）であるときは真値‘１’を出力し、Ｘ
に入力している値がＹに入力している値と同一またはそ
れ以上であるときは偽値‘０’を出力し、論理積ゲート
５３ｄの他方の入力端子に与える。

【００４５】論理反転ゲート６３は入力を論理反転して
フリップフロップ６１のクロック端子ＣＬＫに与える。
フリップフロップ６１は、クロック端子ＣＬＫに与えら
れた値が‘０’から‘１’に変化した時点におけるデー
タ入力値を読み込んで保持すると共に、論理反転ゲート
６２の入力端子に出力する。論理反転ゲート６２は、入
力を論理反転してメモリ６０の読み出しアドレス端子Ｒ
ＡＨに出力する。

【００４６】メモリ６０は、ストリーム番号エンコーダ
５４の出力を書込アドレスカウンタ５７のカウント値に
より示されるアドレスに書き込んで記憶すると共に、論
理反転ゲート６２の出力とスロット番号カウンタ６４の
カウント値とにより示されるアドレスに記憶されている
データを読み出し、スロット割当情報として出力する。
以下、図３に示されるスロット割当情報生成回路５０の
動作について詳細に説明する。

【００４７】図３のスロット割当情報生成回路５０おけ
るスロット番号カウンタ６４のビット数は、多重化情報
パケットＭＩＰを伝送する伝送スロットを含む１パケッ
ト多重フレームの伝送スロット数に対応して定めてあ
り、ビット数４はパケット多重フレームを２の４乗個す
なわち１６個の伝送スロットで構成した場合に対応して
いる。

【００４８】なお、１パケット多重フレームの伝送スロ
ット数は１６に限定されるものではなく、また、２のｎ
乗（ｎは正整数）に限定されるものではなく、任意のｍ
（ｍは正整数）でよい。その場合、スロット番号カウン
タ６４はｍ進法のカウンタであって、かつカウント値を
２進数形式で出力するカウンタとし、一方、書込アドレ
スカウンタ５７はスロット番号カウンタ６４よりも１桁
多いｍ進法のカウンタであって、かつカウント値を２進
数形式で出力するカウンタとし、上位桁は１ビットで出
力する。

【００４９】図４はパルス発生回路５２の動作を示すタ
イミング図であり、パルス発生回路５２はスロットクロ
ック信号の１サイクル毎に、パルス発生位置の異なる５
個のパルス信号φ０、φ１、φ２、φ３、φ４を発生す
る。このとき、パルス信号φ４はパルス信号φ１、φ
２、φ３よりも後方に発生させ、また、パルス信号φ０
はパルス信号φ１、φ２、φ３、φ４の後方に発生させ
ている。パルス信号φ１、φ２、φ３はそれぞれ論理積
ゲート５３ａ、５３ｂ、５３ｃにおいてリタイミング回
路５１ａ、５１ｂ、５１ｃの出力によって通過が制御さ
れる。論理積ゲート５３ａ、５３ｂ、５３ｃを通過した
パルス信号φ１、φ２、φ３は、ストリーム番号エンコ
ーダ５４および論理和ゲート５５に与えられる。

【００５０】図５はリタイミング回路５１ａ、５１ｂ、
５１ｃの一構成例を示す図であり、１回路分が示されて
いる。図６はリタイミング回路５１ａ、５１ｂ、５１ｃ
の動作を示すタイミング図である。

【００５１】パケット入力検出回路２８ａ、２８ｂ、２
８ｃから出力される検出信号はパルス信号形式となって
おり、ＴＳパケットがバッファメモリに１個入力する毎
に検出信号が発生し、リタイミング回路に入力する。こ
の検出信号によってフリップフロップＦ１はプリセット
されて出力は‘１’となる。スロットクロック信号によ
ってフリップフロップＦ１の出力はフリップフロップＦ
２に読み込まれ、フリップフロップＦ２の出力は‘１’
となる。同時に、フリップフロップＦ１は‘０’を読み
込んでその出力は‘０’となる。入力検出信号による新
たなプリセットがフリップフロップＦ１になされなけれ
ば、スロットクロック信号の次のサイクルにおいてフリ
ップフロップＦ２はフリップフロップＦ１の出力‘０’
を読み込んでその出力は‘０’となる。

【００５２】このようにして、検出信号に生じた１個の
パルスはリタイミング回路によってスロットクロック信
号１サイクルの時間、すなわち伝送スロット１個の伝送
時間幅に変換されて出力する。したがって、検出信号が
発生する毎に、その直後のスロットクロック信号１サイ
クルの時間中は、論理積ゲート５３ａ、５３ｂ、５３ｃ
のうちの、発生した検出信号が入力したリタイミング回
路の出力が接続されている論理積ゲートが開き、パルス
発生器５２からのパルス信号がストリーム番号エンコー
ダ５４に与えられ、同時に、パルス信号は論理和ゲート
５５を通ってメモリ６０の書込イネーブル端子ＷＥおよ
び論理和ゲート５６に与えられる。

【００５３】このときパルス信号はさらに論理和ゲート
５６を通って書込アドレスカウンタ５７に入力する。書
込アドレスカウンタ５７は、論理和ゲート５５、論理和
ゲート５６を通って与えられたパルス信号をカウントし
てカウント値を１つ増やし、メモリ６０に新たな書込ア
ドレス値を出力する。このとき、ストリーム番号エンコ
ーダ５４には、検出信号が発生した入力ストリームに対
応した論理積ゲートからパルス信号が与えられるので、
ストリーム番号エンコーダ５４では該当する入力ストリ
ームを示す情報（ストリーム番号）を発生してメモリ６
０のデータ入力端子Ｄｉｎに出力する。したがって、メ
モリ６０には検出信号が発生する毎に該当する入力スト
リームを示す番号が順次書き込まれて記憶される。

【００５４】また、複数の検出信号がスロットクロック
信号１サイクルの時間中において発生したときは、パル
ス発生回路５２から論理積ゲートに与えられる各パルス
信号のパルス発生位置は、図４に示すように異なってい
るため、ストリーム番号エンコーダ５４にはパルス発生
位置の異なるパルス信号が、異なる論理ゲートから入力
し、書込アドレスカウンタ５７には論理和ゲート５５、
論理和ゲート５６を通過した複数のパルス信号が入力す
る。したがって、メモリ６０にはそれぞれの入力ストリ
ームを示す番号が異なるアドレスに順次書き込まれて記
憶される。

【００５５】一方、検出信号が発生しないときは、論理
積ゲートからはパルス信号が与えられないので、入力ス
トリームを示す番号はメモリ６０に書き込まれず、ま
た、パルス信号φ１、φ２、φ３のいずれかによる書込
アドレスカウンタ５７のカウント値の更新は行われな
い。スロット番号カウンタ６４はスロットクロック信号
の１サイクル毎にカウント値を増す４ビットの２進カウ
ンタであり、そのカウント値はパケット多重フレームを
構成する各伝送スロットのスロット番号に対応してい
る。ここで、スロット番号とは、パケット多重フレーム
の先頭の伝送スロットから伝送順に０、１、２、という
ように、本動作説明のため便宜的に名付けるものであ
る。

【００５６】大小比較回路５９は、スロット番号カウン
タ６４の４ビット出力値と書込アドレスカウンタ５７の
下位４ビット出力値との大小を比較しており、書込アド
レスカウンタ側が小さいときは真値‘１’を論理積ゲー
ト５３ｄの一方の入力端子に出力する。このとき、論理
積ゲート５３ｄのゲートが開いてパルス発生器５２から
のパルス信号φ４がストリーム番号エンコーダ５４に与
えられ、同時に、論理和ゲート５５を通ってメモリ６０
の書込イネーブル端子ＷＥおよび論理和ゲート５６にも
与えられる。このときパルス信号φ４はさらに論理和ゲ
ート５６を通って書込アドレスカウンタ５７に入力す
る。

【００５７】ストリーム番号エンコーダ５４は、論理積
ゲート５３ｄを通過したパルス信号φ４を受けたとき
は、スタッフィングを示す番号を発生してメモリ６０の
データ入力端子Ｄｉｎに出力する。したがって、図３に
示されるスロット割当情報生成回路５０では、検出信号
の発生による書込アドレスカウンタ５７のカウンタ値の
歩みがスロット番号カウンタ６４のカウント値の歩みに
満たないときは、自動的に書込アドレスカウンタ５７の
カウント値がスロット番号カウンタ６４のカウント値に
追従するとともに、スタッフィングを示す番号がメモリ
６０に書き込まれて記憶されるという動作が行われる。

【００５８】また、図３に示されるスロット割当情報生
成回路５０では、検出信号が発生したとき、検出信号の
発生した直後に伝送される伝送スロットのスロット番号
に下位アドレスが相当する、メモリ６０のアドレスに、
その前に発生した検出信号によって該アドレスにすでに
記憶がなされていないときは、検出信号の発生した入力
ストリームを示すストリーム番号が記憶されるという動
作が行われる。

【００５９】また、伝送スロット１個の伝送時間中に複
数の入力検出信号が発生したときは、パルス信号φ１、
φ２、φ３のパルス位置をスロットクロック信号の１サ
イクル中の異なった位置に配置していることにより、メ
モリ６０へのそれぞれのストリーム番号の書き込みが書
込アドレスを更新しながらスロットクロック信号の同一
サイクル中に順次行われ、検出信号の発生した直後に伝
送される伝送スロットのスロット番号とさらにその直後
に続く伝送スロットのスロット番号に下位アドレスが対
応するアドレスに、それら検出信号の発生した各入力ス
トリームのストリーム番号がそれぞれ記憶されるという
動作が行われる。

【００６０】また、検出信号の発生のないときは、その
直後に伝送される伝送スロットのスロット番号に等しい
下位アドレスを持つアドレスにスタッフィングを示す番
号が記憶されるという動作が行われる。書込アドレスカ
ウンタ５７の下位４ビット出力値が最大値‘１１１１’
になると、パルス信号φ０は論理積ゲート５８を通過し
て論理和ゲート５６に与えられ、さらに論理和ゲート５
６を通って書込アドレスカウンタ５７に与えられる。こ
のとき、書込アドレスカウンタ５７のカウント値は１つ
進んで０になる。しかし、メモリ６０の書込イネーブル
端子ＷＥにはパルス信号が与えられないため、メモリ６
０の下位アドレス０のアドレスにはスロットを割り当て
る情報は書き込まれない。

【００６１】メモリ６０の読み出しアドレス端子ＲＡＬ
にはスロット番号カウンタ６４の４ビットのカウント値
が与えられており、読み出しアドレス端子ＲＡＨにはフ
リップフロップ６１の出力を論理反転した値が与えられ
ている。メモリ６０に読み出しイネーブル信号を常時連
続して加える（図３ではこの信号の記述は省略してい
る）ことにより、メモリ６０からの記憶された番号の読
み出しは、メモリ６０に与えられた読み出しアドレスに
従って、データ出力端子Ｄｏｕｔから常時連続して行わ
れる。

【００６２】メモリ６０において、読み出しアドレス端
子ＲＡＬと書込アドレス端子ＷＡＬは同一桁であり、読
み出しアドレス端子ＲＡＨと書込アドレス端子ＷＡＨは
同一桁である。スロット番号カウンタ６４のキャリー信
号ＣＲは論理反転ゲート６３により論理反転されてフリ
ップフロップ６１のクロック端子に与えられている。こ
のため、スロット番号カウンタ６４のカウント値が最大
値‘１１１１’（１６進数表記ではＦ）から初期値‘０
０００’（１６進数表記では０）にもどる毎に、その時
点の書込アドレスカウンタの最上位ビットｂ４の値がフ
リップフロップ６１に読み込まれて保持されるととも
に、その論理反転値が読み出しアドレス端子ＲＡＨに与
えられる。

【００６３】したがって、読み出しアドレス端子ＲＡＨ
には、前回のパケット多重フレームの送出中においてメ
モリ６０に記憶し終えた１パケット多重フレーム分のス
ロット割当情報がメモリ６０に書き込まれていた際に、
書込アドレス端子ＷＡＨに入力されていた値が与えられ
る。

【００６４】このため、メモリ６０からは前回のパケッ
ト多重フレームの伝送スロットの送出中に書き込まれた
入力ストリームを示すストリーム番号またはスタッフィ
ングを示す番号がスロット割当情報として読み出され、
出力される。したがって、図３のスロット割当情報生成
回路５０によって、伝送スロットへの各入力ストリーム
のＴＳパケットの多重化またはヌルパケットの多重化を
割り当てるためのスロット割当情報が自動的に作成され
て、多重回路２０の内部に備えた読み出しパルス発生回
路２４およびパケット多重フレーム生成回路２７に出力
されるという動作が得られる。

【００６５】このとき、メモリ６０の下位アドレス０の
アドレスにはスロット割当を示す情報は書き込まれてい
ないため、メモリ６０から読み出されたスロット割当情
報を受けた読み出しパルス発生回路２４は、スロット番
号０の時点においては読み出しパルスを発生しない。こ
のため、スロット番号０の伝送スロットへのＴＳパケッ
トの多重化は行われない。

【００６６】スロット番号０の時間中には、１パケット
多重フレーム分のスロット割当情報がメモリ６０から読
み出されてパケット多重フレーム生成回路２７に対して
のみ出力される。パケット多重フレーム生成回路２７
は、このとき、多重化情報パケットＭＩＰを生成し、パ
ケット多重フレームのスロット番号０の伝送スロットへ
多重化する。なお、図３では、スロット番号０の伝送ス
ロットの伝送時間中において１パケット多重フレーム分
のスロット割当情報を一度、バースト的に読み出してパ
ケット多重フレーム生成回路２７に対してのみ出力する
ためのデータセレクタ、および読み出しアドレス端子Ｒ
ＡＨ、ＲＡＬにバースト的に与える読み出しアドレス信
号を発生する回路、バースト的に発生させた読み出しア
ドレス信号とスロット番号カウンタ６４のカウント値出
力とを切り替えてメモリ６０の読み出しアドレス端子Ｒ
ＡＨ、ＲＡＬに与える切替回路は記載を省略している。

【００６７】図３のスロット割当情報生成回路５０によ
って、個別帯域監視回路から出力されるＴＳパケットの
バッファメモリへの入力時点に応じて伝送スロットが割
り当てられるため、各入力ストリームに対して割り当て
られる伝送スロット数は、それぞれの個別帯域監視回路
から出力されるＴＳパケットのレートに対応して自動的
に割り当てられるという動作が得られる。

【００６８】したがって、本実施形態における多重回路
２０では、個別帯域監視回路から出力される各入力スト
リームのＴＳパケット数に応じて、各入力ストリームに
対する１パケット多重フレーム中の伝送スロット数が自
動的に割り当てられ、しかも、各入力ストリームに割り
当てられる伝送スロットの１パケット多重フレーム内の
位置は、個別帯域監視回路から出力される各入力ストリ
ームのＴＳパケットが各バッファメモリに入力した時点
に対応して定まるという動作が行われる。

【００６９】書込アドレスカウンタ５７のビット数はス
ロット番号カウンタ６４のビット数より１ビット多くな
っており、カウント範囲はスロット番号カウンタ６４の
２倍となっている。このため、入力するＴＳパケットの
レートが変動して、１パケット多重フレーム時間中に割
り当てられる各入力ストリームのＴＳパケットの合計数
が１パケット多重フレームの多重化情報パケットＭＩＰ
が伝送されるスロットを除く伝送スロット数を一時的に
上回ったときでも、スロット割当情報が作成され記憶さ
れる。

【００７０】このとき、１パケット多重フレームでのＴ
Ｓパケットの伝送に使用される伝送スロット数を超過し
てメモリ６０に記憶されたスロット割当情報は、後続す
るパケット多重フレームの伝送時間に読み出される。し
たがって、１パケット多重フレーム時間当たりの各入力
ストリームからのＴＳパケット入力数の合計値の平均が
１パケット多重フレームでのＴＳパケットの伝送に使用
される伝送スロット数以下であれば、一時的に超過して
バッファメモリに入力したＴＳパケットは損失すること
なく読み出されて多重化されるという動作が得られる。

【００７１】図７は、図１に示す本発明の実施形態にお
ける多重回路２０の動作を示すタイミング図である。以
下、図７を用いて詳細に説明する。図７は、パケット多
重フレームが１６個の伝送スロットで構成されている場
合の動作を示しており、したがって、スロット割当情報
生成回路５０の内部に備えるスロット番号カウンタ６４
は４ビットの２進カウンタとなっており、スロットクロ
ック信号によってカウント値は０からＦ（図７ではカウ
ント値を１６進数で表記している）までを周期的に繰り
返す。このカウント値はパケット多重フレームにおける
伝送スロットのスロット番号に対応している。

【００７２】入力ストリームＡ、入力ストリームＢ、入
力ストリームＣからは異なるレートでＴＳパケットが入
力しており、したがって、図７で示すように、ＴＳパケ
ットが入力する時間間隔はそれぞれ異なっている。ま
た、入力ストリームＡおよび入力ストリームＣでは、図
７で示す時間範囲の前半ではＴＳパケットの入力レート
が高いが、途中で変化し、中盤以降ではＴＳパケットの
入力レートが低くなっている例を示している。

【００７３】パケット入力検出回路２８ａは、個別帯域
監視回路３０ａを通過した入力ストリームＡのＴＳパケ
ットがバッファメモリ２１ａに入力完了する毎に検出信
号Ｄ１にパルスを発生させる。このとき、スロット割当
情報生成回路５０の内部のリタイミング回路５１ａは、
スロットクロック信号の１サイクル時間幅のパルスを図
７に示す時点に出力する。

【００７４】入力ストリームＢ、入力ストリームＣのＴ
Ｓパケットに対しても同様の動作が行われ、各入力スト
リームのＴＳパケットが各バッファメモリに入力を完了
する毎にリタイミング回路５１ｂ、リタイミング回路５
１ｃからはそれぞれ図７に示す時点にスロットクロック
信号の１サイクル時間幅のパルスが出力する。

【００７５】なお、図７においては、説明のために、個
別帯域監視回路を通過した入力ストリームＡ、入力スト
リームＢ、入力ストリームＣのＴＳパケットがバッファ
メモリに入力した時点の検出時点順に、１から４２の番
号をＴＳパケットに付している。スロット割当情報生成
回路５０の内部では、ストリーム番号エンコーダ５４
は、論理積ゲート５３ａ、５３ｂ、５３ｃを各リタイミ
ング信号によって制御されて通過したパルス信号を受け
て、伝送スロットに割り当てる入力ストリームを示す情
報であるストリーム番号（図７ではそれぞれＡ、Ｂ、Ｃ
と表記）を生成しメモリ６０に出力する。

【００７６】同時に、メモリ６０の書込アドレスを発生
している書込アドレスカウンタ５７は前記パルス信号を
受ける毎に書込アドレス値を１つ進める。いずれの入力
ストリームにおいてもバッファメモリにＴＳパケットの
書込がないときは、パルス信号が入力しないので書込ア
ドレス値の更新は行われなくなる。

【００７７】しかし、大小比較回路５９がスロット番号
カウンタ６４のカウント値と書込アドレスカウンタ５７
のカウント値ｂ３〜ｂ０との大小を比較しており、大小
比較回路５９からは図７に示すように、書込アドレスカ
ウンタ５７のカウント値のほうが小さいときは‘１’が
出力され、該出力が行われる毎に論理積ゲート５３ｄを
パルス信号φ４が通過して書込アドレスカウンタ５７に
与えられるので、書込アドレス値は１つ進む。同時に、
論理積ゲート５３ｄを通過したパルス信号φ４はストリ
ーム番号エンコーダ５４にも与えられ、ストリーム番号
エンコーダ５４は、このとき、スタッフィングを示す情
報（図７ではｎと表記）をメモリ６０に出力する。

【００７８】このようにして、メモリ６０には、図７に
示す書込アドレスに、図７に示すスロットの割当を示す
情報（ストリーム番号エンコーダ５４の出力）が書き込
まれる。しかも、このように各入力ストリームからのＴ
Ｓパケットに対するスロットの割当を示す情報が書き込
まれたアドレスは、各入力ストリームからのＴＳパケッ
トがバッファメモリへの入力を完了した時点にスロット
番号カウンタ６４が示していた値、すなわち、入力完了
時点において伝送中の伝送スロットのスロット番号に対
応して定められることは、図７に示した実施形態より明
らかである。

【００７９】また、検出信号が、複数の入力ストリーム
において同一伝送スロットの伝送中に同時に発生した場
合、例えばスロット番号カウンタ６４のカウント値が０
のときに入力完了したＡ１およびＢ２の番号を付したＴ
Ｓパケットは、連続するアドレス（０１、０２）に書き
込まれることも、図７より明らかである。さらに、この
ような、ＴＳパケットが入力した時点に対応してスロッ
トの割当を示す情報が書き込まれたアドレス以外のアド
レスには、スタッフィングパケットの割当を示す情報
（ｎと表記）が書き込まれることも図７より明らかであ
る。

【００８０】したがって、各入力ストリームのＴＳパケ
ットが１パケット多重フレーム時間当たりにバッファメ
モリに入力した個数に応じて伝送スロット数が自動的に
割り当てられ、しかも割り当られる伝送スロットのスロ
ット番号は、ＴＳパケットがそれぞれバッファメモリへ
の入力を完了した時点に対応して定められることは図７
より明らかである。

【００８１】スロット番号カウンタ６４のカウント値が
Ｆから０に戻る毎に、書込アドレスカウンタ５７の最上
位桁ｂ４の値はフリップフロップ６１によって保持さ
れ、さらに論理反転されてメモリ６０の読み出しアドレ
ス値の最上位桁として与えられる。したがって、メモリ
６０からは、図７に示すように前回のパケット多重フレ
ームの伝送時間中に作成し終えた１パケット多重フレー
ム分のスロット割当情報が、今回のパケット多重フレー
ムの伝送時間において読み出され出力される。

【００８２】読み出しパルス発生回路２４は、このスロ
ット割当情報にしたがってバッファメモリ２１ａ、２１
ｂ、２１ｃまたはスタッフィングパケットメモリ２６の
いずれかの読み出し制御端子ＲＥに対して読み出しパル
スを出力し、スロット多重回路２３は、バッファメモリ
２１ａ、２１ｂ、２１ｃから出力されたＴＳパケット、
またはスタッフィングパケットメモリ２６から出力され
たヌルパケットを図７に示すように各伝送スロットに多
重化し、パケット多重フレーム生成回路２７は、スロッ
ト割当情報を収容した多重化情報パケットＭＩＰを作成
し、スロット番号０の位置に多重化してパケット多重フ
レームを生成し送出する。

【００８３】図７においては、ｋ−１番目のパケット多
重フレームの送出時間にはＡ１からＢ１８までの１８個
のＴＳパケットがバッファメモリに入力されている。ま
た、ｋ番目のパケット多重フレームの送出時間にはＡ１
９からＡ３０までの１２個のＴＳパケットが入力され、
ｋ＋１番目のパケット多重フレームの送出時間にはＢ３
１からＡ４１までの１１個のＴＳパケットが入力されて
いる。

【００８４】１パケット多重フレームの伝送スロット数
は、多重化情報パケットＭＩＰの伝送に使用される第０
の伝送スロットを除いて１５個であるため、ｋ−１番目
のパケット多重フレームの送出時間中には前記１８個の
うちの１５個がｋ番目のパケット多重フレームでの伝送
に割り当てられ、残りの３個はｋ＋１番目のパケット多
重フレームでの最初の３個の伝送スロットに割り当てら
れている。

【００８５】ｋ番目のパケット多重フレームの送出時間
に入力した１２個のＴＳパケットは、その内の１１個が
前記３個の伝送スロットに続く伝送スロットに割り当て
られ、残り１個はｋ＋２番目のパケット多重フレームで
の最初の伝送スロットに割り当てられている。ｋ＋１番
目のパケット多重フレームの送出時間に入力した１１個
のＴＳパケットは、前記最初の伝送スロットに続く伝送
スロットに全てが割り当てられている。

【００８６】このように、図７においては、３つのパケ
ット多重フレーム送出時間内に入力完了した合計４１個
のＴＳパケット全てと４個のスタッフィングのためのヌ
ルパケットが、３つのパケット多重フレームでの、多重
化情報パケットＭＩＰの伝送に使用される伝送スロット
を除く３×１５＝４５個の伝送スロットに多重化されて
送出されている。

【００８７】したがって、図７の本発明の実施形態にお
いては、１パケット多重フレームの送出時間当たりに入
力するＴＳパケットの合計数が、１パケット多重フレー
ムでの多重化情報パケットＭＩＰの伝送に使用される伝
送スロットを除く伝送スロット数（以下、実効伝送スロ
ット数と表記する）を一時的に超過する場合でも、前記
合計数の平均が実効伝送スロット数以下であれば、入力
するＴＳパケットは全て多重化され伝送されることが可
能である。

【００８８】本実施形態では、書込アドレスカウンタ５
７のビット数はスロット番号カウンタ６４のビット数よ
り１ビット多くなっているため、一時的に有効伝送スロ
ット数の２倍未満の入力があった場合でも、入力するＴ
Ｓパケットは全て多重化され伝送されることが可能であ
る。

【００８９】１パケット多重フレームの送出時間中にバ
ッファメモリに入力するＴＳパケットの合計数が、実効
伝送スロット数を超過した場合、図７の前半時間部分に
示すように、１パケット多重フレーム分のスロット割当
情報はそのパケット多重フレームの終了時点より前に作
成、記憶し終わる。このスロット割当情報が作成、記憶
し終わった時点は、その時点でのスロット番号カウンタ
６４のカウント値を得ることによって知ることができ
る。

【００９０】スロット割当情報が作成され記憶し終わっ
た時点でのスロット番号カウンタ６４のカウント値は、
１パケット多重フレームの送出時間中にバッファメモリ
に入力するＴＳパケットの合計数が実効伝送スロット数
以下のときは、ＦまたはＦ以下のＦ近辺の値となるが、
実効伝送スロット数を超過する入力が生じると小さな値
となる。

【００９１】したがって、スロット割当情報が作成され
記憶し終わった時点でのスロット番号カウンタ６４のカ
ウント値を監視することにより、実効伝送スロット数に
対するＴＳパケット入力合計数の超過状態（多重化出力
帯域に対する入力合計帯域の超過状態）の発生の有無を
知ることができる。なお、図８は、図７に示した動作タ
イミングチャートと同一の動作例に関して、パケット多
重フレーム出力の固定のフレーム遅延分を除いて、パケ
ットの入力完了スロット番号と出力スロット番号との差
をより分かり易く示したものである。

【００９２】図９は本実施形態におけるディジタル多重
化装置の合計帯域監視回路の一構成例を示すブロック図
である。図９において、合計帯域監視回路４０はレジス
タ４１、大小比較回路４２およびデコーダ４３にて構成
されている。レジスタ４１は、デコーダ４３の出力が
‘０’から‘１’に変化した時点において、多重回路２
０の内部のスロット番号カウンタ６４の出力値を読み込
んで保持し、大小比較回路４２の入力Ｘに出力する。

【００９３】大小比較回路４２は、入力Ｙに与えられて
いるしきい値１と入力Ｘに与えられているレジスタ４１
の出力値とを比較し、入力Ｘの値が入力Ｙの値よりも小
さいときは真値‘１’を、入力Ｘの値が入力Ｙの値以上
のときは偽値‘０’を合計帯域超過検出信号として出力
する。この合計帯域超過検出信号は、図１０に示したよ
うに各々の個別帯域監視回路のＮＡＮＤゲート３２の一
方の入力に与えられる。なお、しきい値１は、スロット
番号カウンタ６４のカウント範囲である０からＦまでの
間の途中の値、例えば４とする。

【００９４】デコーダ４３には、多重回路２０の内部の
書込アドレスカウンタ５７の下位桁出力ｂ３−ｂ０が入
力され、デコーダ４３は、書込アドレスカウンタ５７の
下位桁の値が０のとき論理値‘１’を出力し、書込アド
レスカウンタ５７の下位桁の値が１からＦまでの間は論
理値‘０’を出力する。このデコーダは４入力のＮＯＲ
ゲート回路などで構成できる。

【００９５】したがって、図９の合計帯域監視回路４０
によれば、多重化出力帯域に対する入力合計帯域の超過
状態の発生の有無を知ることができる。すなわち、超過
状態が発生したときは、合計帯域超過検出信号の出力値
は‘１’となり、超過状態が発生していないとき、また
は、超過状態が解消されたときは出力値は‘０’とな
る。

【００９６】図１０は本実施形態におけるディジタル多
重化装置の個別帯域監視回路の一構成例を示すブロック
図である。図１０において、個別帯域監視回路は、ＡＮ
Ｄゲート３１、ＮＡＮＤゲート３２、大小比較回路３
３、アップダウンカウンタ３４および割当パルス発生回
路３５などにて構成されている。ＡＮＤゲート３１に
は、入力ストリームとＮＡＮＤゲート３２の出力とが入
力され、ＡＮＤゲート３１の出力は多重回路２０の内部
のバッファメモリに入力される。

【００９７】ＮＡＮＤゲート３２には、大小比較回路３
３の出力と、合計帯域超過検出回路４０から出力される
合計帯域超過検出信号とが入力され、ＮＡＮＤゲート３
２の出力はＡＮＤゲート３１の一方の入力に接続されて
いる。大小比較回路３３には、入力Ｘにアップダウンカ
ウンタ３４の出力が接続され、入力Ｙにはしきい値２が
与えられており、大小比較回路３３は、入力Ｘの値が入
力Ｙの値以上のときは真値‘１’を、入力Ｘの値が入力
Ｙの値未満のときは偽値‘０’をＮＡＮＤゲート３２の
一方の入力に出力する。

【００９８】アップダウンカウンタ３４には、ＵＰ入力
には多重回路２０の内部のパケット入力検出回路から出
力される検出信号が入力され、ＤＯＷＮ入力には割当パ
ルス発生回路３５の出力とが入力されており、アップダ
ウンカウンタ３４は、ＵＰ入力（検出信号）にパルスが
生じる毎にカウント値を１つ上げ、ＤＯＷＮ入力（割当
パルス発生回路３５の出力）にパルスが生じる毎にカウ
ント値を１つ下げて、大小比較回路３３の入力Ｘに出力
する。

【００９９】アップダウンカウンタ３４は、カウント値
が最大値のときにＵＰ入力にパルスが入力したときは最
大値を維持し、最小値０のときにＤＯＷＮ入力にパルス
が入力したときは最小値０を維持する。アップダウンカ
ウンタ３４のＣＬＲ入力には、アドレス０検出回路３６
の出力が接続されており、アドレス０検出回路３６の出
力値が‘１’のとき、アップダウンカウンタ３４のカウ
ント値はクリアされて０になる。

【０１００】スロット０検出回路３８には、多重回路２
０の内部のスロット番号カウンタ６４の出力ｂ３−ｂ０
が接続され、スロット０検出回路３８の出力はレジスタ
３７に接続されている。スロット０検出回路３８は、ス
ロット番号カウンタ６４の出力値が０であることを検出
したとき‘１’を出力する。このスロット０検出回路３
８は４入力のＮＯＲゲート等で構成できる。

【０１０１】レジスタ３７の入力には、書込アドレスカ
ウンタ５７の出力の下位桁ｂ３−ｂ０が接続され、レジ
スタ３７の出力はアドレス０検出回路３６に接続されて
いる。レジスタ３７は、スロット０検出回路３８の出力
が‘０’から‘１’に変化した時点において入力値を読
み込んで保持し、アドレス０検出回路３６に出力する。
アドレス０検出回路３６は、レジスタ３７の出力値が０
であることを検出したとき、アップダウンカウンタ３４
のＣＬＲ入力に対して‘１’を出力する。このアドレス
０検出回路３６は４入力のＮＯＲゲート等で構成でき
る。

【０１０２】割当パルス発生回路３５には、多重回路２
０の内部のスロット番号カウンタ６４の出力ｂ３−ｂ０
が接続され、割当パルス発生回路３５はスロット番号カ
ウンタの出力値に対応してパルスを発生してアップダウ
ンカウンタ３４に出力する。この割当パルス発生回路３
５は論理ゲートを組み合わせた回路等で構成できる。図
１０に示す本発明の実施形態の個別帯域監視回路におい
ては、しきい値２はアップダウンカウンタ３４のカウン
ト値範囲内の非零の値（例えば５）とする。アップダウ
ンカウンタ３４のビット数は最大カウント範囲を定める
ものであり、パケット多重フレームの有効伝送スロット
数以下（例えば３ビット）でよく、その場合カウント範
囲は０から７までとなる。

【０１０３】図１０に示す本発明の実施形態の個別帯域
監視回路においては、割当パルス発生回路３５がスロッ
ト番号カウンタ６４の出力値に対応して発生するパルス
数は、入力ストリームのＴＳパケットのレートを識別す
るパラメータになっている。例えば、スロット番号カウ
ンタ６４の出力値が２およびＡのときにパルスが発生す
るようにしたときは、入力されるＴＳパケットが１パケ
ット多重フレーム時間当たり２個未満のレートで入力さ
れている場合は、アップダウンカウンタ３４の出力値は
０または０付近の値となる。入力されるＴＳパケットが
１パケット多重フレーム時間当たり２個を超えるレート
で入力されている場合は、アップダウンカウンタ３４の
出力値は増加して最大値または最大値付近の値となる。

【０１０４】入力されるＴＳパケットが１パケット多重
フレーム時間当たり平均２個のレートで入力されている
場合は、アップダウンカウンタ３４の出力値は増減せ
ず、ほぼ同じ値を出力し続けるが、１パケット多重フレ
ーム時間当たりに入力される各入力ストリームのＴＳパ
ケットの合計数がパケット多重フレームの有効伝送スロ
ット数以下であるときは、図７に示すようにパケット多
重フレームの開始時点であるスロット番号カウンタ値が
Ｆから０に変化した時点においては書込アドレスカウン
タ５７の出力の下位桁値は０であるため、アドレス０検
出回路３６からは‘１’が出力し、アップダウンカウン
タ３４はクリアされて出力値は０になる。このため、ア
ップダウンカウンタ３４の出力値は０または０付近の値
となる。したがって、大小比較回路３３からは、入力す
るＴＳパケットが１パケット多重フレーム時間当たり２
個以下のレートで入力されている場合には‘０’が出力
され、２個を超えるレートで入力されている場合には
‘１’が出力される。

【０１０５】このように、図１０に示す本発明の実施形
態の個別帯域監視回路によれば、入力されるＴＳパケッ
トのレートが割当パルス発生回路３５が発生するパルス
のレート以下であるか超過しているかを監視し、監視結
果を大小比較回路３３の出力より得ることができる。

【０１０６】ＮＡＮＤゲート３２には、大小比較回路３
３の出力と合計帯域監視回路４０から出力された合計帯
域超過検出信号とが入力されている。したがって、多重
化出力帯域に対する入力ストリームの合計帯域の超過状
態が発生し、かつ個別帯域監視回路を通って多重回路２
０のバッファメモリに入力されるＴＳパケットのレート
が割当パルス発生回路３５が発生するパルスのレートを
超過している場合は、ＮＡＮＤゲート３２の出力値は
‘０’となり、ＮＡＮＤゲート３２の出力を受けたＡＮ
Ｄゲート３１は入力ストリームの通過を阻止する。

【０１０７】したがって、図１に示す個別帯域監視回路
３０ａ、３０ｂ、３０ｃの内部に備えたそれぞれの割当
パルス発生回路３５が１パケット多重化フレーム当たり
発生するパルス数の合計値が、パケット多重化フレーム
の有効伝送スロット数以下になるよう、それぞれの割当
パルス発生回路３５を構成ないしは設定することによ
り、各入力ストリームが、各割当パルス発生回路３５が
１パケット多重化フレーム当たり発生するパルス数に相
当する帯域を超過しなければ入力は阻止されないから、
各入力ストリームは、各割当パルス発生回路３５が１パ
ケット多重化フレーム当たり発生するパルス数に相当す
る帯域までの伝送ができる。

【０１０８】また、ある単数または複数の入力ストリー
ムにおいて、割当パルス発生回路３５が１パケット多重
化フレーム当たり発生するパルス数に相当する帯域を超
過して入力した場合でも、そのときの各入力ストリーム
の合計帯域が多重化出力帯域を超えていなければ入力は
阻止されないから、ＴＳパケットは損失なく多重化され
伝送される。このとき他の入力ストリームにおいても入
力は阻止されないから、それら他の入力ストリームのＴ
Ｓパケットも損失なく多重化され伝送される。

【０１０９】一方、ある単数または複数の入力ストリー
ムにおいて、割当パルス発生回路３５が１パケット多重
化フレーム当たり発生するパルス数に相当する帯域を超
過して入力し、かつ、各入力ストリームの合計帯域が多
重化出力帯域を超過した場合は、割当パルス発生回路３
５が１パケット多重化フレーム当たり発生するパルス数
に相当する帯域を超過して入力した入力ストリームに対
してのみ個別帯域監視回路が通過を阻止する。このと
き、バッファメモリ２１ａ、２１ｂ、２１ｃに入力する
ＴＳパケットのレートの合計は多重化出力帯域以下に抑
えられ、また、割当パルス発生回路３５が１パケット多
重化フレーム当たり発生するパルス数に相当する帯域以
下で入力している他の入力ストリームに対しては個別帯
域監視回路が通過を阻止しないから、他の入力ストリー
ムのＴＳパケットは損失なく多重化され伝送される。

【０１１０】上記のように、各割当パルス発生回路３５
が発生するパルスのレート（１パケット多重化フレーム
当たり発生するパルス数）は、該レートの合計値が有効
伝送スロットのレート（１パケット多重化フレーム当た
りの有効伝送スロット数）以下、すなわち多重化出力帯
域以下に設定されているときは、各入力ストリームを損
失なく多重化し伝送できる帯域、すなわち保証帯域を示
している。

【０１１１】したがって、図１の本発明の実施の形態の
ディジタル多重化装置によれば、各入力ストリームは、
伝送帯域が保証され、保証帯域を超過にて入力された場
合でも各入力ストリームの合計帯域が多重化出力帯域以
下であれば損失なく伝送され、合計帯域が多重化出力帯
域以上であっても、保証帯域以下で入力されている入力
ストリームは損失なく伝送されるという動作が得られ
る。

【０１１２】さらに、各入力ストリームの合計帯域が多
重化出力帯域を一時的に超過した場合でも、多重回路２
０においては損失なく多重化でき、かつ合計帯域監視回
路４０においてしきい値１をスロット番号カウンタのカ
ウント範囲の途中の値にしているので、合計帯域が多重
化出力帯域を一時的に超過しても、超過度が数１０％以
下であれば合計帯域超過検出信号の発生は抑えられるか
ら、各入力ストリームは損失なく多重化され伝送される
という動作を得ることができる。

【０１１３】したがって、図１の本発明の実施の形態の
ディジタル多重化装置によれば、多重化出力帯域の全部
を各入力ストリームが動的に分け合って使用できると同
時に、各入力ストリームに伝送帯域を保証するという動
作が得られる。

【０１１４】各割当パルス発生回路３５の構成は、スロ
ット番号カウンタ６４の出力値を入力として発生させる
という上記実施例に限定されるものでなく、スロットク
ロック信号を入力としたフェーズロックループ（ＰＬ
Ｌ）形式のパルス発生回路等でも構成できる。

【０１１５】図１１は本発明の実施形態の個別帯域監視
回路の別の構成例を示すブロック図である。図１１で
は、図１０におけるＡＮＤゲート３１の代わりにＰＩＤ
（パケット識別子）フィルタ３９を用いている以外は図
１０と同じであるため、同じ部分の説明は省略する。図
１１においては、ＰＩＤフィルタ３９には入力ストリー
ムとＮＡＮＤゲート３２の出力とが接続され、ＰＩＤフ
ィルタ３９は、ＮＡＮＤゲート３２の出力値が‘１’の
ときは入力ストリームをそのまま通過させてバッファメ
モリに出力する。ＮＡＮＤゲート３２の出力値が‘０’
のときは、入力ストリーム中の特定のパケット識別子
（ＰＩＤ）の値が付けられたＴＳパケットのみを通過さ
せ、他のＰＩＤ値のＴＳパケットの通過を阻止する。

【０１１６】このＰＩＤフィルタ３９は、シフトレジス
タと論理ゲートの組み合わせ回路等で構成でき、当業者
においては容易に実現できるものであるから詳細な説明
は省略する。

【０１１７】テレビジョン放送番組のストリームを入力
する場合、入力ストリームの帯域の大半は映像信号を伝
送するＴＳパケットで占められ、残りの帯域は低階層の
映像信号や音声信号、伝送制御信号、電子番組案内等の
データを伝送するＴＳパケットで占められる。したがっ
て、入力しているテレビジョン放送番組のストリームの
レートが送出信号源の障害あるいは入力伝送システムの
障害等で運用中変化し保証帯域を超過し、かつ入力合計
帯域を超過した場合において、ＰＩＤフィルタ３９にて
音声信号や伝送制御信号を伝送するＴＳパケット等のみ
を通過させることで、合計帯域の超過を防止しつつ、視
聴者に最低限のサービスを伝送し続けることができる。

【０１１８】なお、図１２〜図１５には、本発明の実施
の形態により、多重化出力帯域の全部を各入力ストリー
ムが動的に分け合って使用すると共に、各入力ストリー
ムに伝送帯域を保証するという動作を、ケース１〜４と
して、各ケース毎にそれぞれ示している。なお、本発明
が上記各実施例に限定されず、本発明の技術思想の範囲
内において、各実施例は適宜変更され得ることは明らか
である。

【０１１９】

【発明の効果】以上の説明より明らかなように、本発明
によれば、各入力ストリームは伝送帯域が保証され、保
証帯域を超過して入力した場合でも、各入力ストリーム
の合計帯域が多重化出力帯域以下であれば損失なく伝送
され、合計帯域が多重化出力帯域以上であっても、他の
保証帯域以下で入力している入力ストリームは損失なく
伝送される。

【０１２０】また、各入力ストリームの合計帯域が多重
化出力帯域を一時的に超過した場合でも、各入力ストリ
ームは損失なく多重化され伝送されることができる。ま
た、多重化出力帯域の全部を各入力ストリームが動的に
分け合って使用できるので多重化効率が高く、かつ各入
力ストリームには伝送帯域が保証されるという効果が得
られる。

【図面の簡単な説明】

【図１】本発明のディジタル多重化装置の一実施の形態
を示すブロック図である。

【図２】本発明の実施の形態におけるディジタル多重化
装置のパケット多重フレームの一構成例を示す図であ
る。

【図３】本発明の実施の形態におけるディジタル多重化
装置のスロット割当情報生成回路の一構成例を示す図で
ある。

【図４】本発明の実施の形態におけるスロット割当情報
生成回路の内部に備えるパルス発生器の動作を示すタイ
ミングチャートである。

【図５】本発明の実施の形態におけるスロット割当情報
生成回路の内部に備えるリタイミング回路の一構成例を
示す図である。

【図６】本発明の実施の形態におけるリタイミング回路
の動作を示すタイミングチャートである。

【図７】本発明の実施の形態におけるディジタル多重化
装置の多重回路の動作を示すタイミングチャートであ
る。

【図８】本発明の実施の形態におけるディジタル多重化
装置の多重回路の動作を示すタイミングチャートであ
る。

【図９】本発明の実施の形態におけるディジタル多重化
装置の合計帯域監視回路の一構成例を示すブロック図で
ある。

【図１０】本発明の実施の形態におけるディジタル多重
化装置の個別帯域監視回路の一構成例を示すブロック図
である。

【図１１】本発明の実施の形態におけるディジタル多重
化装置の個別帯域監視回路の別の構成例を示すブロック
図である。

【図１２】本発明の実施の形態におけるディジタル多重
化装置の帯域保証の様子の一例を動的に示す図である。

【図１３】本発明の実施の形態におけるディジタル多重
化装置の帯域保証の様子の他の例を動的に示す図であ
る。

【図１４】本発明の実施の形態におけるディジタル多重
化装置の帯域保証の様子の別の例を動的に示す図であ
る。

【図１５】本発明の実施の形態におけるディジタル多重
化装置の帯域保証の様子の更に別の例を動的に示す図で
ある。

【図１６】従来技術におけるディジタル多重化装置の構
成例を示す図である。

【符号の説明】

２０多重回路２１ａ、２１ｂ、２１ｃバッファメモリ２３スロット多重回路２４読み出しパルス発生回路２６スタッフィングパケットメモリ２７パケット多重フレーム生成回路２８ａ、２８ｂ、２８ｃパケット入力検出回路３０ａ、３０ｂ、３０ｃ個別帯域監視回路３１、３２ＡＮＤゲート３３、４２、５９大小比較回路３４アップダウンカウンタ３５割当パルス発生回路３６アドレス０検出回路３７、４１レジスタ３８スロット０検出回路３９ＰＩＤフィルタ４０合計帯域監視回路４３デコーダ５０スロット割当情報生成回路５１ａ、５１ｂ、５１ｃリタイミング回路５２パルス発生回路５３ａ、５３ｂ、５３ｃ、５３ｄ、５８論理積ゲート５４ストリーム番号エンコーダ５５、５６論理和ゲート５７書込アドレスカウンタ６０メモリ６１フリップフロップ６２、６３論理反転ゲート６４スロット番号カウンタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/56 H04J 3/00 - 3/26 H04N 7/24

Claims

(57)【特許請求の範囲】

【請求項１】複数の固定長パケット形式入力信号を複
数の伝送スロットで構成された多重化フレームに多重化
し送出するに際して、前記固定長パケット形式入力信号
のパケットの入力時点に応じて前記パケットを前記多重
化フレームの伝送スロットに割り当てるようにした多重
化手段と、前記入力信号のパケットの入力毎に、前記入
力信号の帯域と該入力信号に対する保証帯域との大小を
検出する保証帯域検出手段と、前記多重化手段により割
当てられた伝送スロット数と伝送される伝送スロット数
との差を検出してこの差が閾値を越えたときに、前記複
数の入力信号の帯域の合計値が多重化出力帯域を超過し
たことを検出する多重化出力帯域超過検出手段と、前記
複数の入力信号の帯域の合計値が前記多重化出力帯域を
超過したことを検出したときに、入力信号の帯域が保証
帯域より大きいことが検出された前記入力信号に対して
は多重化を阻止する多重化阻止手段とを含むことを特徴
とするディジタル多重化装置。
【請求項２】前記多重化手段は、前記入力信号のパケ
ットが割り当てられなかった伝送スロットにはスタッフ
ィング用のヌルパケットを割り当てる手段と、複数の前
記入力信号のパケットおよびヌルパケットに対する割当
に従って、前記伝送スロットに前記入力信号の各々のパ
ケットおよびヌルパケットを多重化し送出する手段とを
有することを特徴とする請求項１記載のディジタル多重
化装置。
【請求項３】前記保証帯域検出手段は、入力信号のパ
ケットの入力毎にアップカウントし、保証帯域に基づく
発生頻度のパルスによってダウンカウントするアップダ
ウンカウンタを有することを特徴とする請求項１または
２記載のディジタル多重化装置。
【請求項４】前記保証帯域検出手段は、前記アップダ
ウンカウンタのカウント値と閾値との大小を比較する比
較手段を有することを特徴とする請求項３記載のディジ
タル多重化装置。
【請求項５】前記多重化阻止手段は、前記多重化出力
帯域超過検出手段が前記多重化出力帯域の超過を検出
し、かつ前記保証帯域検出手段により前記アップダウン
カウンタのカウント値が前記閾値より大となったことが
検出された場合に、対応する入力信号の通過を阻止する
ようにしたことを特徴とする請求項４記載のディジタル
多重化装置。
【請求項６】前記多重化阻止手段は、前記入力信号の
うちの特定のパケットのみを選択して阻止するようにし
たことを特徴とする請求項１〜５いずれか記載のディジ
タル多重化装置。
【請求項７】前記多重化阻止手段は、前記入力信号の
パケット識別子の値に応じて選択阻止をなすようにした
ことを特徴とする請求項６記載のディジタル多重化装
置。
【請求項８】複数の固定長パケット形式入力信号を複
数の伝送スロットで構成された多重化フレームに多重化
し送出するに際して、前記固定長パケット形式入力信号
のパケットの入力時点に応じて前記パケットを前記多重
化フレームの伝送スロットに割り当てる多重化ステップ
と、前記入力信号のパケットの入力毎に、前記入力信号
の帯域と該入力信号に対する保証帯域との大小を検出す
る保証帯域検出ステップと、前記多重化ステップにより
割当てられた伝送スロット数と伝送される伝送スロット
数との差を検出してこの差が閾値を越えたときに、前記
複数の入力信号の帯域の合計値が多重化出力帯域を超過
したことを検出する多重化出力帯域超過検出ステップ
と、前記複数の入力信号の帯域の合計値が前記多重化出
力帯域を超過したことを検出したときに、入力信号の帯
域が保証帯域より大きいことが検出された前記入力信号
に対しては多重化を阻止する多重化阻止ステップとを含
むことを特徴とするディジタル多重化方法。
【請求項９】前記多重化ステップは、前記入力信号の
パケットが割り当てられなかった伝送スロットにはスタ
ッフィング用のヌルパケットを割り当てるステップと、
複数の前記入力信号のパケットおよびヌルパケットに対
する割当に従って、前記伝送スロットに前記入力信号の
各々のパケットおよびヌルパケットを多重化し送出する
ステップとを有することを特徴とする請求項８記載のデ
ィジタル多重化方法。
【請求項１０】前記保証帯域検出ステップは、アップ
ダウンカウンタを使用して、入力信号のパケットの入力
毎にアップカウントせしめ、保証帯域に基づく発生頻度
のパルスによってダウンカウントせしめることを特徴と
する請求項９記載のディジタル多重化方法。
【請求項１１】前記保証帯域検出ステップは、前記ア
ップダウンカウンタのカウント値と閾値との大小を比較
するステップを有することを特徴とする請求項１０記載
のディジタル多重化方法。
【請求項１２】前記多重化阻止ステップは、前記多重
化出力帯域超過検出ステップが前記多重化出力帯域の超
過を検出し、かつ前記保証帯域検出ステップにより前記
アップダウンカウンタのカウント値が前記閾値より大と
なったことが検出された場合に、対応する入力信号の通
過を阻止するようにしたことを特徴とする請求項１１記
載のディジタル多重化方法。
【請求項１３】前記多重化阻止ステップは、前記入力
信号のうちの特定のパケットのみを選択して阻止するよ
うにしたことを特徴とする請求項８〜１２いずれか記載
のディジタル多重化方法。
【請求項１４】前記多重化阻止ステップは、前記入力
信号のパケット識別子の値に応じて選択阻止をなすよう
にしたことを特徴とする請求項１３記載のディジタル多
重化方法。