KR20010018469A

KR20010018469A - 광전송 시스템의 바이트단위 데이터처리 장치

Info

Publication number: KR20010018469A
Application number: KR1019990034435A
Authority: KR
Inventors: 강순석
Original assignee: 서평원; 엘지정보통신 주식회사
Priority date: 1999-08-19
Filing date: 1999-08-19
Publication date: 2001-03-05
Also published as: KR100301294B1

Abstract

본 발명은 광전송 시스템에서 바이트단위로 데이터를 처리하기 위한 것으로, 이러한 본 발명은 입력된 비트 단위의 데이터와 클럭을 바이트 단위로 변환하고 버퍼를 이용하여 데이터의 유실이 방지된 상태에서 데이터의 양을 증/감시키는 데이터유실 방지부와; 상기 데이터유실 방지부에서 속도가 증가된 데이터를 버퍼에 보관하면서 스터핑 관리를 수행하여 원하는 포맷에 맞게 데이터와 클럭을 출력하는 스터핑 관리부로 구성하여, 바이트단위로 데이터처리를 수행함으로써 비트단위로 처리시 발생하는 열을 줄일 수 있고 데이터 슬립을 방지하며 고속으로 데이터를 처리할 수 있게 되는 것이다.

Description

광전송 시스템의 바이트단위 데이터처리 장치 {Apparatus for processing data by a byte in optical transmission system}

본 발명은 광전송 시스템의 버퍼처리 장치에 관한 것으로, 특히 바이트단위로 데이터처리를 수행하여 비트단위로 처리시 발생하는 열을 줄일 수 있고 데이터 슬립을 방지하며 고속으로 데이터를 처리하기에 적당하도록 한 광전송 시스템의 바이트단위 데이터처리 장치에 관한 것이다.

일반적으로 PDH(Pleisynchronous Digital Hierarchy, 유사동기 디지털 계위) 신호인 DS3/E3 신호가 SDH(Synchronous Digital Hierarchy, 동기 디지털 계위) 신호인 AU3/TU3 신호로 변환되려면, 클럭의 차이 때문에 FIFO(First In First Out, 선입선출)라는 매개체의 사용이 불가피하다. FIFO는 서로 다른 클럭을 가진 신호들의 변환 매개체로도 사용되는데, 이를 Elastic 버퍼라고 부르기도 한다.

도1은 종래 광전송 시스템의 비트단위 버퍼처리 장치의 블록구성도이다.

이에 도시된 바와 같이, 입력된 45Mhz의 클럭을 카운트하는 프리런 카운터(1)와; 입력된 51Mhz의 클럭을 카운트하는 리드 카운터(2)와; 상기 프리런 카운터(1)에서 라이트 어드레스를 읽고 상기 리드 카운터(2)에서 리드 어드레스를 읽어 카운터의 최대값이 채워졌는지 판단하는 채워짐 판단부(3)와; 51Mhz의 클럭을 입력받아 AU3/TU3 포맷을 생성하는 AU3/TU3 포맷 생성부(4)와 상기 채워짐 판단부(3)와 AU3/TU3 포맷 생성부(4)의 출력을 논리합하는 논리합 소자(5)와; 입력된 45Mhz의 클럭에 따라 DS3/E3 데이터를 비트단위로 읽고 상기 논리합 소자의 리드 인에이블 신호에 따라 51Mhz의 클럭으로 데이터가 읽히도록 하는 버퍼(6)로 구성된다.

이러한 종래 장치의 구성을 다시 설명하면 다음과 같다.

먼저, 종래의 버퍼를 이용한 기술은 비트 단위의 신호처리가 중심이다.

그래서 버퍼(6)에 데이터를 라이트하는 과정은 다음과 같다. 즉, 45Mhz에 따라 들어오는 DS3/E3 신호를 버퍼(6)에 저장한다. 이때 128의 프리런 카운터(1)를 사용하여 버퍼(6)에 들어간 데이터의 위치를 알아야 한다. 그래서 1클럭마다 프리런 카운터(1)는 카운트 값을 하나씩 증가시키고, 버퍼(6)에 1비트씩 라이트한다. 그리고 128클럭이 되면, 프리런 카운터(1)는 다시 처음부터 카운팅을 수행하여 카운트 값을 하나씩 증가시키고 버퍼(6)는 DS3/E3 데이터를 1비트씩 계속 라이트하게 되고, 프리런 카운터(1)는 라이트 어드레스 신호를 채워짐 판단부(3)로 전송하게 된다.

그리고 버퍼(6)에서 읽는 과정은 다음과 같다. 즉, AU3/TU3 프레임 구조에 맞추어서 리드 카운터(2)를 만든다. 만든 리드 카운터(2)의 값에 따라 그 카운트 값(리드 어드레스)에 맞는 데이터를 버퍼(6)에서 읽어낸다. 이 읽어낸 값에 오버헤드(poh)를 붙이면 AU3/TU3 신호가 생성된다.

또한 버퍼(6)를 제어하는 과정은 다음과 같다. 즉, 채워짐 판단부(3)는 프리런카운터(1)에서 버퍼(6)에 라이트되는 데이터의 어드레스를 받고, 리드 카운터(2)에서 버퍼(6)에서 리드하는 어드레스를 받는다. 그리고 두 어드레스의 차이가 버퍼의 중간 지점인 64보다 커지면 리드 카운트(2)의 1비트를 더 읽어서 버퍼 레벨이 올라가지 못하도록 한다. (버퍼 레벨은 항상 올라가는 방향이다.)

이와 같이 구성된 종래 장치의 동작을 상세히 설명하면 다음과 같다.

먼저 버퍼(6)에 쓰기 위해서는 45Mhz 클럭으로 동작하는 128개의 어드레스는 세는 프리런 카운터(1)의 값에 따라서 데이터를 버퍼에 저장한다. 이 버퍼는 입력 클럭과 출력 클럭의 주파수가 다를 때 사용하는 버퍼로서, 버퍼(6)를 통과한 데이터의 크기는 줄어든다. 128단의 버퍼(6)는 데이터를 저장하는 매개체로서 데이터 하나를 버퍼에 쓰면 라이트 어드레스가 1씩 증가하고, 데이터를 하나씩 읽으면 리드 어드레스가 하나씩 증가하도록 만든 것이다. 그러므로 읽는 속도를 조절하면 데이터의 유실 없이 AU3/TU3 프레임을 맵핑할 수 있다.

그리고 버퍼(6)에서 읽기 위해서 논리합 소자(5)에서 들어온 리드 인에이블 신호가 하이이면 버퍼의 리드 어드레스를 1 증가시키면서 버퍼(6)에 있는 데이터 중에서 그 전 어드레스의 값을 뽑아낸다. 이때 나온 데이터들은 크기가 1클럭인 것 뿐만 아니라 여러 클럭 짜리도 있고, 또한 AU3/TU3 프레임 구조와도 일치하지 않는다. 그러나 51MHz 클럭에 맞추어져 있으므로 poh나 pointer 등을 쉽게 붙일 수 있다. poh나 pointer를 붙이면 완전한 AU3/TU3 신호가 나온다.

또한 버퍼(6)를 제어하기 위해서는 버퍼(6)의 어드레스들을 AU3 신호를 기준으로 1 서브프레임 마다 한 번씩 래치한다. 그래서 그 결과값이 64 이상이면 stuff enable(채워짐 인에이블) 신호값을 "1" 아니면 "0"으로 만든다. Stuff enable 신호의 값이 "1"이라는 말은 버퍼(6)에서 1 비트의 데이터를 평소보다 더 읽으라는 의미이므로 버퍼(6)의 오버플로우를 방지할 수 있다. 이 stuff enable 신호와 원래의 리드 인에이블 신호를 결합하면 대략 AU3한 서브프레임에 621 또는 622 비트의 데이터를 읽을 수 있다.

그러나 이러한 종래의 장치는 비트 단위에서 동작을 하기 때문에 열이 많이 발생하는 문제점이 있었다.

또한 51MHz의 고속에서는 신호를 처리해야할 시간 간격이 매우 좁으므로, 그 만큼 타이밍 간격이 작아져 데이터 슬립(slip)이 발생할 수 있는 가능성이 있는 단점도 있었다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 바이트단위로 데이터처리를 수행하여 비트단위로 처리시 발생하는 열을 줄일 수 있고 데이터 슬립을 방지하며 고속으로 데이터를 처리할 수 있는 광전송 시스템의 바이트단위 데이터처리 장치를 제공하는 데 있다.

도1은 종래 광전송 시스템의 비트단위 버퍼처리 장치의 블록구성도이고,

도2는 본 발명에 의한 광전송 시스템의 바이트단위 데이터처리 장치의 블록구성도이며,

도3은 도2에서 제1 제어발생부의 상세구성도이고,

도4는 도2에서 제2 제어발생부의 상세구성도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 데이터유실 방지부 11 : 클럭변환부

12 : 제1 제어생성부 13 : 제1 버퍼

20 : 스터핑 관리부 21 : 제2 제어생성부

22 : 제2 버퍼

상기와 같은 목적을 달성하기 위하여 본 발명에 의한 광전송 시스템의 바이트단위 데이터처리 장치는,

입력된 비트 단위의 데이터와 클럭을 바이트 단위로 변환하고 버퍼를 이용하여 데이터의 유실이 방지된 상태에서 데이터의 속도를 증/감시키는 데이터유실 방지부와; 상기 데이터유실 방지부에서 속도가 증가된 데이터를 버퍼에 보관하면서 스터핑 관리를 수행하여 원하는 포맷에 맞게 데이터와 클럭을 출력하는 스터핑 관리부로 이루어짐을 그 기술적 구성상의 특징으로 한다.

이하, 상기와 같은 본 발명 광전송 시스템의 바이트단위 데이터처리 장치의 기술적 사상에 따른 일실시예를 설명하면 다음과 같다.

도2는 본 발명에 의한 광전송 시스템의 바이트단위 데이터처리 장치의 블록구성도이다.

이에 도시된 바와 같이, 입력된 비트 단위의 데이터와 클럭을 바이트 단위로 변환하고 버퍼를 이용하여 데이터의 유실이 방지된 상태에서 데이터의 속도를 증/감시키는 데이터유실 방지부(10)와; 상기 데이터유실 방지부(10)에서 속도가 증가된 데이터를 버퍼에 보관하면서 스터핑 관리를 수행하여 원하는 포맷에 맞게 데이터와 클럭을 출력하는 스터핑 관리부(20)로 구성된다.

상기에서 데이터유실 방지부(10)는, 입력된 비트 단위의 클럭과 데이터를 바이트 단위로 변환하는 클럭변환부(11)와; 제1 버퍼(13)의 라이트 어드레스와 리드 어드레스를 비교하여 버퍼의 레벨을 파악하고 라이트 어드레스와 리드 어드레스의 차이가 일정한 간격을 유지하도록 하는 제1 제어생성부(12)와; 상기 제1 제어생성부(12)의 제어 신호에 따라 상기 클럭변환부(11)의 데이터와 클럭을 입력받고 증가된 속도로 데이터와 클럭을 출력하는 제1 버퍼(13)로 구성된다.

상기에서 스터핑 관리부(20)는, 제2 버퍼(22)의 라이트 어드레스와 리드 어드레스를 비교하여 제어신호를 생성하고 스터핑을 수행하여 원하는 포맷에 맞게 데이터와 클럭이 출력되도록 하는 제2 제어생성부(21)와; 상기 제2 제어생성부(21)의 제어에 따라 상기 데이터유실 방지부(10)에서 데이터와 클럭과 제어신호를 입력받아 원하는 포맷의 데이터와 클럭을 출력하는 제2 버퍼(22)로 구성된다.

도3은 도2에서 제1 제어발생부의 상세구성도이다.

이에 도시된 바와 같이, 클럭을 입력받아 데이터유실없이 데이터를 읽을 수 있도록 필요한 간격만큼을 카운트하는 카운터(31)와; 상기 카운터(31)로 인에이블 신호를 생성하는 인에이블 생성수단(32)과; 상기 제1 버퍼(13)에서 라이트 어드레스와 리드 어드레스를 읽어 상기 인에이블 생성수단(32)에서 출력되는 래치신호에 따라 라이트 어드레스와 리드 어드레스를 클럭의 포지티브 고잉(Positive Going)과 네가티브 고잉(Negative Going) 때 래치하는 래치 수단(33)과; 상기 래치 수단(33)에서 래치한 값에서 라이트-리드 어드레스와 라이트-리드 어드레스 버퍼의 값을 구하는 값추출 수단(34)과; 상기 값추출 수단(34)에서 구해진 값을 입력받아 상기 카운터(31)로 스터핑 인에이블 신호를 생성하여 출력하는 스터핑신호 생성수단(35)과; 상기 스터핑신호 생성수단(35)의 출력과 상기 인에이블 생성수단(32)의 출력을 입력받아 제어 신호와 데이터 출력의 위상을 보상하는 보상수단(36)과; 상기 인에이블 생성수단(32)의 리드 인에이블 신호를 입력받아 제어신호에 따라 리드 어드레스와 한 바이트에 포함될 비트수를 계산하는 계산수단(37)과; 상기 계산수단(37)에서 출력된 결과를 받아 8비트 각각의 어드레스를 결정하여 제1 버퍼(13)에 저장된 비트 단위의 데이터가 바이트 단위로 순서대로 맵핑되도록 하는 신호를 출력하는 어드레스 결정수단(38)으로 구성된다.

도4는 도2에서 제2 제어발생부의 상세구성도이다.

이에 도시된 바와 같이, 클럭을 입력받아 일정한 간격의 카운트 값을 출력하는 카운트(41)와; 상기 카운트(41)에서 출력되는 카운트 값에 따라 인에이블 신호를 생성하는 인에이블 생성수단(42)과; 상기 제1 제어생성부(12) 내의 보상수단(36)의 출력을 입력받아 제어신호에 따라 라이트 어드레스와 한 바이트에 포함될 바이트수를 계산하는 라이트 계산수단(43)과; 상기 라이트 계산수단(43)에서 받은 신호로 8 비트 각각의 어드레스를 결정하는 라이트 어드레스 결정수단(44)과; 상기 라이트 어드레스 결정수단(44)의 출력에 따라 상기 제2 버퍼(22)의 값을 순서대로 맵핑하도록 하는 신호를 출력하는 맵핑 결정수단(45)과; 상기 인에이블 생성수단(42)의 출력을 입력받아 제어신호에 따라 리드 어드레스와 한 바이트에 포함될 바이트수를 계산하는 리드 계산수단(46)과; 상기 리드 계산수단(46)에서 받은 신호로 8 비트 각각의 어드레스를 결정하는 리드 어드레스 결정수단(47)과; 상기 라이트 및 리드 계산수단(43)(46)에서 출력되는 라이트-리드 어드레스를 클럭의 포지티브 고잉 때 래치하는 래치수단(48)과; 상기 래치수단(48)에서 래치한 값에서 라이트-리드 어드레스를 구하는 값추출 수단(49)과; 상기 값추출 수단(49)에서 구해진 값을 입력받아 리드 인에이블 제어 신호를 생성하는 리드 인에이블 신호 생성수단(50)과; 상기 리드 인에이블 신호 생성수단(50)에서 리드 인에이블 제어 신호를 입력받아 스터프 인에이블 및 체이스 인에이블 신호를 발생하는 체이스수단(51)과; 상기 체이스수단(51)의 출력을 입력받아 상기 제2 버퍼(22)에서 데이터를 어드레스 버스의 값에 따라 값을 순서대로 맵핑한 결과를 입력받아 오버헤드 자리에 알맞은 값을 채워 원하는 포맷의 데이터를 만들어 출력하는 출력수단(52)으로 구성된다.

이와 같이 구성된 본 발명에 의한 광전송 시스템의 바이트단위 데이터처리 장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

먼저 데이터유실 방지부(10)는 들어오는 45MHz의 신호와 클럭을 5MHz의 데이터와 클럭으로 변환시킨다. 여기서 45MHz의 데이터를 45MHz 클럭으로 쳐서 버퍼에서 처리하려면 여러 가지 어려움이 많다. 첫째 열이 많이 발생하고, 둘째 빠른 클럭으로 인한 데이터의 유실이 우려되며, 셋째 전력을 많이 소모하게 된다. 그래서 비트 단위의 처리는 이러한 여러 가지 위험성을 내포하므로 바이트 단위의 데이터 처리를 위하여 45MHz의 신호의 5MHz의 바이트 단위로 클럭변환부(11)에서 바꾼다.

이렇게 변환된 데이터를 5MHz의 클럭에 맞추어 제1 버퍼(13)에 무조건 넣는다. 제1 버퍼(13)에 들어오는 DS3/E3 신호는 모두 데이터이므로(reserved bit 또는 stuff bit가 아니다) 한 바이트라도 유실되면 데이터가 깨지게 된다. 그리고 제1 버퍼(13)는 외부에서 들어온 제어 신호에 맞추어 읽어 나가는 개수를 정하게 된다. 여기에서 말하는 외부의 제어신호는 제1 버퍼(13)가 자체적으로 생산한 신호이다. 제1 버퍼(13)는 버퍼의 레벨을 5MHz로 8번마다 점검하는데, 버퍼 레벨이 32 이상이면 버퍼에서 읽을 때 1 비트를 더 읽으라는 신호를 만든다. 이 신호와 리드 인에이블 신호를 조합하여 읽는 개수는 6MHz 한 클럭에 8비트, 1비트, 0비트가 될 수 있다.

그리고 제1 제어생성부(12)는 읽는 어드레스와 쓰는 어드레스를 비교하여 버퍼의 레벨을 알아내고 라이트 어드레스와 리드 어드레스의 차이가 벌어지면 좁아지는 방향으로, 넓어지면 벌어지는 방향으로 제어신호를 만들어낸다. 알아낸 버퍼의 레벨 차이가 많으면 데이터의 유실 가능성이 있으므로 리드 인에이블 신호가 로우일 때에도 데이터를 한 비트 읽어서 버퍼 레벨의 차이는 32가 유지되게 한다.

왜 이렇게 한 비트만 읽어가야 되는지를 설명하면 다음과 같다. 이때 사용되는 버퍼는 64단, 즉 64비트의 비트의 데이터를 저장할 수 있다. 한편 5MHz 클럭으로 버퍼에 쓰면 라이트 어드레스는 8씩 증가하며, 6MHz 클럭으로 읽어내면 8씩 감소한다. 그러나 이렇게 계속 읽고 쓰기를 반복하면 같은 시간 동안에 더 많은 데이터가 버퍼에서 빠져 나가게 되므로(6MHz 클럭이 빠르므로) 데이터가 버퍼에 써지기도 전에 읽히는 에러가 발생한다. 들어오는 데이터를 유실없이 6MHz로 변환시키려면 6MHz는 쉬면서 데이터를 읽어야 한다는 결론이 나온다. 문제는 이 읽는 속도를 어떻게 조절하느냐는 것인데, 계산해보면 45MHz 신호가 64 비트 들어올 때 51MHz 신호가 64 비트를 유실없이 읽으려면 약 10.163 비트 간격 만큼 쉬면서 읽어야 한다는 결론이 나온다. 이것을 5MHz와 6MHz의 경우로 바꾸어서 생각하면, 5MHz로 8번 쓸 동안에 6MHz는 10번의 리드 인에이블 신호를 10카운터(31)를 이용하여 만들고, 그 중 한 클럭은 무조건 로우, 나머지 클럭은 버퍼의 레벨에 따라 5비트 또는 6비트를 읽게 하면 된다. 그러면 5MHz의 신호가 들어온 간격 동안 6MHz로 나가는 데이터의 개수가 거의 일정하게 유지된다.

또한 버퍼에서 데이터를 읽을 때 사용하던 제어신호와 6MHz 클럭과 데이터를 제2 버퍼(22)로 보낸다. 데이터유실 방지부(10)의 목적은 5MHz에 맞춰진 데이터를 6MHz에 맞게 변환시키는 것이므로 6MHz의 데이터 중 어떤 것은 한 바이트가 모두 데이터가 아닌 것도 존재하게 된다. 물론 한 바이트 중 몇 비트 만 데이터인 것도 있다. 이러한 사실을 스터핑 관리부(20)에 알려주기 위하여 데이터유실 방지부(10)에서 데이터를 읽을 때 사용했던 제어신호들도 데이터와 같이 스터핑 관리부(20)의 제2 버퍼(22)로 보내야 한다.

한편 스터핑 관리부(20)에서는 제1 버퍼(13)에서 받은 클럭과 데이터와 제어신호를 가지고 제2 버퍼(20)에 데이터를 넣게 된다. 이렇게 제어 신호와 같이 온 데이터를 버퍼에 넣으려면 90카운터(41)가 필요하다. 버퍼의 리드 또는 라이트 어드레스를 알기 위해서는 어드레스를 카운트하는 블록이 필요한데, 이 블록들은 정상적인 경우에는 데이터가 바이트 단위로 들어오므로 카운트 값이 8씩 증가하게 된다. 그러나 제어 신호와 같이 들어온 신호들은 한 바이트에 8개의 비트들이 모두 데이터가 아니라는 사실을 가리키므로, 이러한 때의 어드레스 증가를 표시하기 위해서 카운터가 필요하다. 그리고 제1 버퍼(13)는 64비트의 데이터를 저장하는데 비해, 제2 버퍼(22)는 128 비트의 데이터를 저장할 수 있다.

또한 AU3/TU3 프레임 구조에 맞는 인에이블 신호와 제어 신호를 만든다. AU/TU 프레임 구조에 맞추어서 리드 인에이블 신호를 만든다. 제어 신호는 총 5가지가 있는데, Rbit, Sbit, Cbit, POH, read enable 등이다. 그중 리드 인에이블 신호 자리에는 무조건 6MHz 한 클럭에 8비트 데이터가 버퍼에서 나가며 Sbit 자리에서는 버퍼의 레벨에 따라 6MHz 한 클럭에 1비트의 데이터가 나갈 때도 있고 안 나갈 때도 있으며 나머지 자리에서는 무조건 0비트의 데이터가 나간다.

그리고 제어 신호는 읽는 어드레스와 쓰는 어드레스를 비교하여 만들어내며, 그 차이에 따라서 AU/TU 프레임의 Sbit에 데이터를 채울 것인지를 결정한다. 6MHz의 클럭으로 데이터를 읽을 때 상기한 제어 신호에 따라서 데이터를 내보내는데, 리드 인에이블 신호가 하이이면 무조건 그전 리드 어드레스에 8을 더하고 데이터를 버퍼 어드레스가 낮은 순으로 MSB(Most Significant Bit, 최상위 비트)에 채운다. 나머지 자리에서는 리드 어드레스의 변화가 없으며, Sbit 자리에서는 스터프 신호가 발생하면 LSB(Least Significant Bit, 최하위 비트)에 한 비트를 채우고 리드 어드레스를 1 증가시키며 스터프가 0이면 그냥 유지하게 된다.

여기서 체이스(chase)는 버퍼의 레벨이 너무 높거나 낮을 때 일정 범위까지는 8비트(7비트)씩 포맷보다 데이터를 더 읽거나 덜 읽어서 버퍼가 센터(128비트 버퍼 사용시 64) 빨리 근접하도록 해준다. 일정한 범위 이내에 들면(예를 들면, 54 ~ 74) 체이스 기능은 동작하지 않고 스터프(Stuff)로만 버퍼의 레벨을 조절한다.

또한 6MHz 클럭으로 버퍼의 제어 신호가 만들어낸 어드레스의 데이터를 읽어내게 된다. 따라서 스터핑 관리부(20)의 출력은 AU/TU의 프레임을 가지게 된다. 이 신호들을 6MHz 클럭을 리타이밍 시킨다.

이처럼 본 발명은 바이트단위로 데이터처리를 수행하여 비트단위로 처리시 발생하는 열을 줄일 수 있고 데이터 슬립을 방지하며 고속으로 데이터를 처리하게 되는 것이다.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이, 본 발명에 의한 광전송 시스템의 바이트단위 데이터처리 장치는 버퍼의 제어 및 처리 속도를 바이트 단위인 6MHz로 하여 51MHz를 처리하였을 때 발생되는 많은 열을 줄일 수 있고, 51MHz로 처리시 발생할 수 있는 데이터의 슬립을 방지할 수 있고, 비트 단위를 바이트 단위로 처리함으로써 고속으로 데이터를 처리할 수 있는 효과가 있게 된다.

Claims

광전송 시스템의 바이트단위 데이터처리 장치에 있어서,

입력된 비트 단위의 데이터와 클럭을 바이트 단위로 변환하고 버퍼를 이용하여 데이터의 유실이 방지된 상태에서 데이터의 속도를 증/감시키는 데이터유실 방지부와;

상기 데이터유실 방지부에서 속도가 증가된 데이터를 버퍼에 보관하면서 스터핑 관리를 수행하여 원하는 포맷에 맞게 데이터와 클럭을 출력하는 스터핑 관리부로 구성된 것을 특징으로 하는 광전송 시스템의 바이트단위 데이터처리 장치.
제 1항에 있어서, 상기 데이터유실 방지부는,

입력된 비트 단위의 클럭과 데이터를 바이트 단위로 변환하는 클럭변환부와;

제1 버퍼의 라이트 어드레스와 리드 어드레스를 비교하여 버퍼의 레벨을 파악하고 라이트 어드레스와 리드 어드레스의 차이가 일정한 간격을 유지하도록 하는 제1 제어생성부와;

상기 제1 제어생성부의 제어 신호에 따라 상기 클럭변환부의 데이터와 클럭을 입력받고 증가된 속도로 데이터와 클럭을 출력하는 제1 버퍼로 구성된 것을 특징으로 하는 광전송 시스템의 바이트단위 데이터처리 장치.
제 2항에 있어서, 상기 제1 제어발생부는,

클럭을 입력받아 데이터유실없이 데이터를 읽을 수 있도록 필요한 간격만큼을 카운트하는 카운터와;

상기 카운터로 인에이블 신호를 생성하는 인에이블 생성수단과;

상기 제1 버퍼에서 라이트 어드레스와 리드 어드레스를 읽어 상기 인에이블 생성수단에서 출력되는 래치신호에 따라 라이트 어드레스와 리드 어드레스를 클럭의 포지티브 고잉과 네가티브 고잉 때 래치하는 래치 수단과;

상기 래치 수단에서 래치한 값에서 라이트-리드 어드레스와 라이트-리드 어드레스 버퍼의 값을 구하는 값추출 수단과;

상기 값추출 수단에서 구해진 값을 입력받아 상기 카운터로 스터핑 인에이블 신호를 생성하여 출력하는 스터핑신호 생성수단과;

상기 스터핑신호 생성수단의 출력과 상기 인에이블 생성수단의 출력을 입력받아 제어 신호와 데이터 출력의 위상을 보상하는 보상수단과;

상기 인에이블 생성수단의 리드 인에이블 신호를 입력받아 제어신호에 따라 리드 어드레스와 한 바이트에 포함될 비트수를 계산하는 계산수단과;

상기 계산수단에서 출력된 결과를 받아 8비트 각각의 어드레스를 결정하여 제1 버퍼에 저장된 비트 단위의 데이터가 바이트 단위로 순서대로 맵핑되도록 하는 신호를 출력하는 어드레스 결정수단으로 구성된 것을 특징으로 하는 광전송 시스템의 바이트단위 데이터처리 장치.
제 1항에 있어서, 상기 스터핑 관리부는,

제2 버퍼의 라이트 어드레스와 리드 어드레스를 비교하여 제어신호를 생성하고 스터핑을 수행하여 원하는 포맷에 맞게 데이터와 클럭이 출력되도록 하는 제2 제어생성부와;

상기 제2 제어생성부의 제어에 따라 상기 데이터유실 방지부에서 데이터와 클럭과 제어신호를 입력받아 원하는 포맷의 데이터와 클럭을 출력하는 제2 버퍼로 구성된 것을 특징으로 하는 광전송 시스템의 바이트단위 데이터처리 장치.
제 4항에 있어서, 상기 제2 제어발생부는,

클럭을 입력받아 일정한 간격의 카운트 값을 출력하는 카운트와;

상기 카운트에서 출력되는 카운트 값에 따라 인에이블 신호를 생성하는 인에이블 생성수단과;

상기 제1 제어생성부 내의 보상수단의 출력을 입력받아 제어신호에 따라 라이트 어드레스와 한 바이트에 포함될 바이트수를 계산하는 라이트 계산수단과;

상기 라이트 계산수단에서 받은 신호로 8 비트 각각의 어드레스를 결정하는 라이트 어드레스 결정수단과;

상기 라이트 어드레스 결정수단의 출력에 따라 상기 제2 버퍼의 값을 순서대로 맵핑하도록 하는 신호를 출력하는 맵핑 결정수단과;

상기 인에이블 생성수단의 출력을 입력받아 제어신호에 따라 리드 어드레스와 한 바이트에 포함될 바이트수를 계산하는 리드 계산수단과;

상기 리드 계산수단에서 받은 신호로 8 비트 각각의 어드레스를 결정하는 리드 어드레스 결정수단과;

상기 라이트 및 리드 계산수단에서 출력되는 라이트-리드 어드레스를 클럭의 포지티브 고잉 때 래치하는 래치수단과;

상기 래치수단에서 래치한 값에서 라이트-리드 어드레스를 구하는 값추출 수단과;

상기 값추출 수단에서 구해진 값을 입력받아 리드 인에이블 제어 신호를 생성하는 리드 인에이블 신호 생성수단과;

상기 리드 인에이블 신호 생성수단에서 리드 인에이블 제어 신호를 입력받아 스터프 인에이블 및 체이스 인에이블 신호를 발생하는 체이스수단과;

상기 체이스수단의 출력을 입력받아 상기 제2 버퍼에서 데이터를 어드레스 버스의 값에 따라 값을 순서대로 맵핑한 결과를 입력받아 오버헤드 자리에 알맞은 값을 채워 원하는 포맷의 데이터를 만들어 출력하는 출력수단으로 구성된 것을 특징으로 하는 광전송 시스템의 바이트단위 데이터처리 장치.