KR101143810B1

KR101143810B1 - 비트 식별 회로

Info

Publication number: KR101143810B1
Application number: KR1020107011588A
Authority: KR
Inventors: 세이지 고자키; 요시후미 호타; 아키라 다카하시
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2007-11-28
Filing date: 2007-11-28
Publication date: 2012-05-14
Also published as: JP4647031B2; KR20100086009A; CN101874379A; CN101874379B; EP2216932A1; US20100232798A1; EP2216932A4; WO2009069205A1; JPWO2009069205A1

Abstract

입력되는 복수의 데이터 신호 중에서 최고의 비트 레이트에 상당하는 주파수를 갖는 클록을 다상으로 하여 출력하는 다상 클록 생성부(121)와, 입력 데이터 신호를 다상 클록으로 샘플링하고, 복수의 샘플링 결과로부터 최적 위상의 샘플링 결과를 선택하는 위상 선택 수단과, 위상 선택 수단에서 선택된 샘플링 결과에 대하여, 상기 비트 레이트의 차이에 근거한 일부 비트를 솎는 보정 수단과, 복수의 데이터 신호를 식별하는 선택 신호에 근거하여 상기 보정 수단의 출력 및 위상 선택 수단의 출력을 택일 선택하여 출력하는 속도 선택부(127)를 구비하고, 서로 다른 비트 레이트의 데이터가 입력 데이터로서 수신되는 경우에, 각각의 비트 레이트에 대응한 디지털 신호의 비트 단위로의 식별 재생을 하나의 회로 구성을 갖고 실현한다.

Description

비트 식별 회로{BIT IDENTIFICATION CIRCUIT}

본 발명은 통신 시스템에 있어서의 디지털 신호 전송계에 관한 것이며, 특히 서로 다른 복수의 전송 신호가 버스트(burst)적으로 시분할 다중된 계에 있어서, 속도(비트 레이트)가 서로 다른 복수의 디지털 신호의 비트 단위의 식별 재생을 실현하는 비트 식별 회로에 관한 것이다.

복수의 가입자 접속 장치로부터 전송 매체를 통해서 입력된 신호의 비트 식별을 고속으로 또한 노이즈 내력(耐力)을 갖고 실시하기 위해, 특허 문헌 1에 나타내는 비트 동기 회로에 있어서는, 입력 데이터의 비트 레이트와 동일 주파수를 갖는 기준 클록을 기초로, 그 기준 클록과 동일 주기이고 서로 위상이 다른 다상(多相; multiphase) 클록을 생성하고, 그 중에서 비트 식별에 최적인 위상을 갖는 클록을 전환하여 비트 식별을 행하도록 하고 있다. 이 특허 문헌 1에 있어서는, 다상 클록에 의해 입력 데이터를 샘플링하고, 샘플링한 다상 데이터에 근거하여 입력 신호의 변화점을 검출하고, 그 검출 결과를 기초로, 다상 클록 중 입력 데이터의 변화점에 동기한 클록을 검출함으로써, 비트 식별에 최적인 위상을 선택하고 있다.

(특허 문헌 1) 일본 특허 공개 공보 제 2007-043460 호 공보

그러나, 상기 특허 문헌 1에 기재된 종래의 비트 동기 회로에 있어서는, 입력 데이터의 비트 레이트에 상당하는 주파수를 갖는 기준 클록으로부터 다상 클록을 생성하고, 그 다상 클록 중에서 최적의 위상을 갖는 클록을 선택하고, 선택된 클록으로 수신한 데이터를 리타이밍, 즉, 비트 식별을 하는 구성으로 되어 있으므로, 기준 클록과는 다른 비트 레이트의 데이터가 입력 데이터로서 수신된 경우에는 정확하게 비트 식별을 할 수 없다고 하는 문제가 있었다.

또한, 이 문제를 회피하기 위해서는, 입력되는 데이터의 비트 레이트에 상당하는 주파수에 대응한 비트 동기 회로를 따로따로 구비한다고 하는 방법을 생각할 수 있지만, 그 경우에는 회로 규모나 소비 전력이 커져, 부품 비용도 증대된다고 하는 문제가 있다.

본 발명은, 상기한 것을 감안하여 이루어진 것이며, 서로 다른 비트 레이트의 데이터가 입력 데이터로서 수신되는 경우에, 각각의 비트 레이트에 대응한 디지털 신호의 비트 단위로의 식별 재생을 하나의 회로 구성을 갖고 작은 회로 규모 및 적은 소비 전력으로 실현하는 비트 식별 회로를 얻는 것을 목적으로 한다.

상술한 과제를 해결하여, 목적을 달성하기 위해, 본 발명은, 시분할 다중된 비트 레이트가 서로 다른 복수의 데이터 신호가 입력되고, 입력된 데이터 신호의 각각에 대하여 비트 식별을 행하는 비트 식별 회로에 있어서, 입력되는 상기 복수의 데이터 신호 중에서 최고의 비트 레이트에 상당하는 주파수를 갖는 클록을 다상으로 하여 출력하는 다상 클록 발생 수단과, 상기 입력 데이터 신호를 다상 클록으로 샘플링하고, 복수의 샘플링 결과로부터 최적 위상의 샘플링 결과를 선택하는 위상 선택 수단과, 상기 위상 선택 수단에서 선택된 샘플링 결과에 대하여, 상기 비트 레이트의 차이에 근거한 일부 비트를 솎는 보정 수단과, 상기 복수의 데이터 신호를 식별하는 선택 신호에 근거하여 상기 보정 수단의 출력 및 위상 선택 수단의 출력을 택일 선택하여 출력하는 속도 선택 수단을 구비하는 것을 특징으로 한다.
또한, 상술한 과제를 해결하고, 목적을 달성하기 위해, 본 발명은, 복수의 데이터 신호의 비트 식별을 행하는 비트 식별 회로를 갖는 수동 광 네트워크 시스템의 국측 장치에 있어서, 광 신호를 수신하고 상기 비트 식별 회로에 상기 복수의 데이터 신호를 출력하는 광 수신기와, 상기 비트 식별 회로에 의해 비트 식별된 신호를 병렬 변환하는 직병렬 변환기(deserializer)와, 상기 변환된 신호에 근거한 데이터 프레임의 식별 처리를 행하는 제어부를 구비하되, 상기 비트 식별 회로는, 상기 복수의 데이터 신호를 다상 클록으로 샘플링하는 샘플링부, 이 샘플링부에 동일 주기이고 서로 위상이 다른 다상 클록을 출력하는 다상 클록 생성부, 상기 샘플링부에 의한 복수의 샘플링 결과로부터 하나의 샘플링 결과를 선택하는 위상 선택부, 이 위상 선택부에서 선택된 샘플링 결과에 대하여, 비트 레이트의 차이에 근거한 일부 비트의 솎음을 행하는 보정부를 구비하고, 시분할 다중된 비트 레이트가 서로 다른 상기 복수의 데이터 신호의 각각에 대하여 비트 식별을 행하는 것을 특징으로 한다.

본 발명에 의하면, 최고의 비트 레이트보다 낮은 비트 레이트의 데이터 신호에 대해서는 비트 레이트의 차이에 근거하여 일부 비트를 솎도록 하고 있으므로, 동일한 회로에서 복수의 비트 레이트를 갖는 입력 신호의 비트 식별을 실현할 수 있고, 회로 규모를 작게 하여 소비 전력을 삭감할 수 있다.

도 1은 본 발명의 실시의 형태 1에 있어서의 비트 식별부를 포함하는 PON 시스템의 구성예를 나타내는 블록도,
도 2는 실시의 형태 1의 비트 식별부의 구성을 나타내는 블록도,
도 3은 입력 데이터가 10.3125Gbps, 10.0Gbps안 경우의 고속 샘플링 결과 등을 나타내는 타이밍도,
도 4는 입력 데이터의 비트 레이트가 10.3125Gbps, 10.0Gbps, 1.25Gbps인 경우의 주파수 차이 비트 보정부의 출력 비트를 나타낸 타이밍도,
도 5는 1.25Gbps의 데이터를 입력한 경우의 솎음 처리의 결과를 나타내는 타이밍도,
도 6은 실시의 형태 1에 있어서, 속도 선택 신호로서 비트 식별부의 외부로부터의 속도 정보를 기초로, 속도 선택부가 동작하는 경우의 타이밍도,
도 7은 실시의 형태 1에 있어서, 속도 판정부에서 버스트 오버헤드(OH)를 검출함으로써 속도 판정을 행하는 것을 나타내는 타이밍도,
도 8은 본 발명의 실시의 형태 2에 있어서의 비트 식별부를 포함하는 PON 시스템의 구성예를 나타내는 도면,
도 9는 실시의 형태 2의 비트 식별부의 구성을 나타내는 블록도,
도 10은 실시의 형태 2에 있어서, 속도 선택 신호로서 비트 식별부의 외부로부터의 속도 정보를 기초로, 속도 선택부가 동작하는 경우의 타이밍도,
도 11은 실시의 형태 2에 있어서, 속도 판정부에서 버스트 오버헤드(OH)를 검출함으로써 속도 판정을 행하는 것을 나타내는 타이밍도,
도 12는 본 발명의 실시의 형태 3에 있어서의 비트 식별부의 구성을 나타내는 블록도,
도 13은 각 비트 레이트의 데이터 신호가 각각의 클록 레이트로 바뀌어 실리는 모습을 나타내는 타이밍도,
도 14는 실시의 형태 3의 동작을 설명하기 위한 타이밍도이다.

이하에, 본 발명에 따른 비트 식별 회로의 실시의 형태를 도면에 근거하여 상세히 설명한다. 또, 본 실시의 형태에 의해 본 발명이 한정되는 것은 아니다.

(실시의 형태 1)

도 1은 본 발명의 실시의 형태 1에 따른 비트 식별부(12)를 포함하는 PON(Passive Optical Network) 시스템의 구성예이다. PON 시스템은 광 섬유를 이용한 통신망이며, 가입자 단말(도시하지 않음)을 수용하는 복수(이 경우는 3대)의 자국(子局)으로서의 단말측 장치(ONU : Optical Network Unit)(2-1, 2-2, 2-3)와, 친국(親局)으로서의 국측 장치(OLT : Optical Line Termination)(1)가, 광 전송 매체인 광 섬유(3)와 커플러(4)에 의해 접속된 통신망이다.

또한, OLT(1)는, 도 1에 나타내는 바와 같이, 광 섬유(3)와의 접속측에서 보아, 광 신호로부터 전기 신호로 변환하는 Rx(광 수신기)(11)와, 전기 신호의 비트 식별을 행하는 비트 식별부(CDR : Clock Data Recovery)(12)와, 비트 식별된 전기 신호를 직병렬 변환하는 SERDES(Serializer/Deserializer)부(13)와, SERDES부(13)에 의해 생성된 병렬 데이터를 데이터 프레임으로 하여, 데이터 프레임의 식별 처리를 행하는 PON 제어부(14)를 구비한다. 또, 도 1에 있어서는, OLT(1)의 구성 부분은, 상향 방향 통신(ONU(2-1~2-3)로부터 OLT(1)로의 통신)의 기능만을 기재하고 있다.

여기서, ONU(2-1, 2-2, 2-3)는 각각 1.25Gbps, 10.3125Gbps, 10.3125Gbps의 전송 속도로 OLT(1)에 데이터를 전송하고, 이들 데이터를 시분할 다중하여 OLT(1)에 입력하는 구성을 생각한다. 즉, OLT(1)가 1.25Gbps 및 10.3125Gbps의 2종류의 속도의 데이터를 식별하여 처리를 하는 시스템을 상정한다.

도 2는 비트 식별부(12)의 구성을 나타내는 블록도이다. 다상 클록 생성부(121)는, ONU(2-1~2-3)로부터 입력되는 복수의 데이터 신호 중에서 최고의 비트 레이트에 상당하는 주파수를 갖는 클록을 다상으로 하여 출력하는 것이며, 이 경우는 10.3125㎓의 다상 클록(201)을 출력한다. 고속 샘플링부(122)는, 다상 클록(201)을 이용하여 입력 데이터(202)의 샘플링을 행한다. 에지 검출부(123)는, 고속 샘플링부(122)로부터 출력되는 복수의 고속 샘플링 결과(203)를 기초로 입력 데이터(202)의 변화점을 검출한다. 위상 선택부(124)는, 에지 검출부(123)에서 검출된 변화점 정보(207)를 기초로, 입력 데이터(202)를 식별하는 위상을 선택하고, 그에 따라 복수의 고속 샘플링 결과(203) 중에서 데이터를 선택하여 선택 데이터(204)로서 출력한다. 고속 샘플링부(122), 에지 검출부(123) 및 위상 선택부(124)가, 입력 데이터 신호를 다상 클록으로 샘플링하고, 복수의 샘플링 결과로부터 최적 위상의 샘플링 결과를 선택하는 위상 선택 수단으로서 기능한다.

주파수 차이 비트 보정부(125)는, 선택된 데이터의 비트열에 대하여, M(2 이상의 자연수)비트에 1회의 비율로 비트를 폐기하여 보정 데이터(205)로서 출력한다. 1/N 솎음부(126)는, 보정 데이터(205)에 대하여, N(2 이상의 자연수)비트에 1회의 비율로 비트를 더 추출하고, 추출한 비트를 유효로 하여 솎음 데이터(206)로서 출력한다. 주파수 차이 비트 보정부(125)및 1/N 솎음부(126)에 의해, 최고의 비트 레이트보다 낮은 비트 레이트의 데이터 신호에 대하여 비트 레이트의 차이에 근거한 일부 비트의 솎음 처리를 행한다. 속도 판정부(128)는, 에지 검출부(123)가 출력하는 변화점 정보(207)를 기초로 입력 데이터(202)의 비트 레이트를 판정하여 속도 판정 결과 신호(208)를 출력한다. 선택부(129)는, 속도 판정 결과 신호(208) 또는 외부로부터의 속도 정보(209)를 선택하여 속도 선택 신호(210)로서 속도 선택부(127)에 출력한다. 속도 선택 신호(210)는, 비트 레이트가 서로 다른 복수의 데이터 신호를 식별하기 위한 신호이며, 속도 선택부(127)는, 속도 선택 신호(210)에 근거하여 선택 데이터(204)와 솎음 데이터(206)를 전환하여 식별 데이터(211)로서 출력한다.

이와 같이 구성된 비트 식별부(12)에 있어서, 고속 샘플링부(122)로부터 위상 선택부(124)까지에 대해서는, 상기 특허 문헌 1에 기재된 종래의 비트 동기 회로와 같은 동작이 된다. 즉, 고속 샘플링부(122)에서 샘플링된 다상 클록(201)의 개수만큼의 고속 샘플링 결과(203)를 이용하여 변화점이 어느 위상 동안 존재하는지를 판정하고, 그 위상으로부터 충분히 떨어진 위상을 식별 위상으로서 선택함으로써, 최적 위상을 갖고 비트 식별을 행한다. 따라서, 10.3125Gbps의 비트 레이트가 입력된 경우에는, 위상 선택부(124)가 출력하는 선택 데이터(204)는, 안정하게 비트 식별된 10.3125Gbps의 데이터로서 취급하는 것이 가능하다.

또한, 주파수 차이 비트 보정부(125)는, M=33으로 하여, M비트에 1회의 비율로 비트를 폐기하여 보정 데이터(205)로서 출력한다. 즉, 주파수 차이 비트 보정부(125)는, 선택 데이터(204)의 33비트에 1비트의 비율로 비트의 삭제를 행한다. 이 경우, 33비트 중의 32비트가 보정 데이터(205)로서 주파수 차이 비트 보정부(125)로부터 출력되게 되므로, 10.3125Gbps의 비트 레이트가 10.0Gbps가 된다.

또한, 후단의 1/N 솎음부(126)는, N=8로 하여, N비트에 1회의 비율로 비트를 추출하여 솎음 데이터(206)로서 출력한다. 즉, 1/N 솎음부(126)는, 보정 데이터(205)의 8비트로부터 1비트를 추출하여 솎음 데이터(206)로서 출력한다. 이 경우, 10.0Gbps의 데이터의 비트 레이트가 1/8이 되므로, 솎음 데이터(206)의 비트 레이트는 1.25Gbps가 된다.

도 3 및 도 4를 이용하여, 주파수 비트 보정부(125) 및 1/N 솎음부(126)의 동작을 더 설명한다. 도 3의 위쪽은, 입력 데이터(202)가 10.3125Gbps인 경우의, 입력 데이터(202), 다상 클록(201) 및 고속 샘플링 결과(203)를 나타내고, 도 3의 아래쪽은, 입력 데이터(202)가 10.0Gbps인 경우의, 입력 데이터(202), 다상 클록(201) 및 고속 샘플링 결과(203)를 나타내고 있다. 다상 클록 생성부(121)는 0상~3상의 4개의 상의 10.3125㎓ 클록을 출력하는 경우를 나타냈다. 고속 샘플링 결과의 0~3은 각각 다상 클록의 0상~3상으로 샘플링한 결과이며, 그물 무늬 부분은 위상 선택부에 의해 선택되는 위상에 상당하는 번호를 나타낸다.

입력 데이터가 1.25Gbps의 비트 레이트인 경우, 에지 검출부(123)에서 검출되는 데이터의 변화점은 10.0Gbps의 비트 레이트의 데이터가 입력된 경우와 같은 위치가 된다. 단, 비트 레이트는 1/8이므로, 변화점이 발생하는 빈도도 1/8이 된다. 이와 같이, 입력 데이터가 1.25Gbps인 경우, 10.0Gbps의 데이터가 입력된 것처럼, 에지 검출부(123)나 위상 선택부(124)는 동작한다.

고속 샘플링부(122)에서 이용하는 다상 클록은 10.3125㎓이므로, 10.3125Gbps의 데이터가 입력된 경우에는, 다상 클록의 위상과 입력 데이터의 위상이 일정해지고, 고속 샘플링 결과를 이용한 입력 데이터의 변화점에 대해서도 일정해져, 위상 선택부(124)에서의 선택 위상도 변화하지 않는다. 본 도면에서는 데이터의 변화점은 항상 3상과 0상의 사이에 있으므로, 위상 선택부(124)에서는 1상 또는 2상을 선택한다(본 예에서는 1상).

한편, 10.0Gbps의 데이터가 입력된 경우, 10.3125㎓의 주기에 대하여 데이터의 변화점의 간격이 길기 때문에, 도면과 같이 다상 클록에 대한 변화점의 위치는 서서히 후방으로 어긋나 가, 변화점의 위치는 3상과 0상의 사이로부터 0상과 1상의 사이, 1상과 2상의 사이로 한 방향으로 변화한다. 이에 따라 위상 선택부(124)에서의 선택 위상도, 도면의 그물 무늬 부분과 같이 변화한다.

이와 같이, 도 3의 고속 샘플링 결과 중에서 그물 무늬가 그려진 상 번호의 비트가, 위상 선택부(124)에 의한 선택 데이터가 된다.

그러나, 고속 샘플링 결과는 10.3125㎓의 주기로 4상분씩의 정보를 가지고 있으므로, 매주기 1비트씩 선택해 가면, 도 3과 같이 10.0Gbps의 데이터가 32비트분 입력되는 사이에 33비트 선택되어버린다. 이 때문에, 주파수 차이 비트 보정부(125)에 있어서 33비트 기간 중에 1비트분의 용장(冗長) 부분을 삭제하여, 식별 데이터로서 과부족이 없는 상태로 한다.

도 4는 입력 데이터의 비트 레이트가 10.3125Gbps, 10.0Gbps, 1.25Gbps인 경우의 주파수 차이 비트 보정부(125)의 출력 비트를 나타낸 것이다. 그물 무늬 부분의 비트는 주파수 차이 비트 보정부(125)에서 삭제되는 비트를 나타내고 있다. 본 도면과 같이, 10.0Gbps인 경우는 33비트에 1비트의 비율로 삭제되고, 1.25Gbps에 대해서도, 같은 부호가 8회씩 연속하는 10.0Gbps의 비트열로 하여 마찬가지로 처리를 행한다.

다음으로 1/N 솎음부(126)에 있어서, 입력하는 보정 데이터 중, 8비트에 1비트씩 추출하여 솎음 데이터로서 출력한다. 이때, 주파수 차이 비트 보정부(125)에서 삭제된 비트에 대해서는 고려하지 않도록 솎음 처리를 행한다. 그 결과, 도 5에 나타내는 바와 같이, 원래 1.25Gbps의 데이터를 입력한 경우에 대해서는, 4×8비트의 열이 4×1비트로 변환된 것처럼 출력된다.

속도 선택부(127)에 있어서는, 현재 처리하고 있는 데이터의 비트 레이트를 나타내는 속도 선택 신호(210)를 기초로, 선택 데이터 또는 솎음 데이터 중 하나를 선택하여, 식별 데이터로서 출력한다. 속도 선택 신호(210)에 대해서는, 선택부(129)의 설정에 의해 2가지의 선택지(選擇肢)가 존재한다. 비트 식별부(12)의 외부로부터 속도 정보(209)를 입력할 수 있는 경우에 있어서는, 그 신호를 이용하여 선택 동작을 행한다. 이러한 케이스를 도 6에 나타낸다. 속도 정보(209)가 A인 경우에는 10.3125Gbps의 신호가 입력되는 것을 나타내고, 속도 선택부(127)는 선택 데이터측을 식별 데이터로서 출력한다. 또한 속도 정보(209)가 C인 경우에는 1.25Gbps의 신호가 입력되는 것을 나타내고, 속도 선택부(127)는 솎음 데이터측을 식별 데이터로서 출력한다.

비트 식별부(12)의 외부로부터 속도 정보(209)를 입력하는 방법으로서는, 도 1의 PON 제어부(14)에 있어서 각 ONU(2-1~2-3)에 대한 상향 타임 슬롯의 할당이 미리 알려져 있으므로, 그것을 기초로 해당하는 타임 슬롯 시각에, 할당한 ONU의 송신 속도 정보를 출력함으로써 실현 가능하다. OLT(1)의 PON 제어부(14)가 각 ONU의 송신 속도 정보를 유지하지 않고 있는 경우 등, 비트 식별부(12)의 외부로부터 속도 정보(209)를 입력시키는 것이 불가능한 경우는, 비트 식별부(12)의 내부의 속도 판정부(128)를 동작시켜, 속도 판정부(128)로부터 출력되는 속도 판정 결과 신호(208)를 선택부(129)에서 선택하여 속도 선택 신호(210)로서 출력한다. 이 경우, 입력된 데이터의 선두 부분의 데이터 변화점의 간격 등으로부터 비트 레이트를 판정하는 것 외에, 도 7에 나타내는 바와 같이, 비트 레이트마다 서로 다른 버스트 오버헤드(OH)의 패턴을 송신측의 ONU에서 삽입하고, 그 패턴을 검출함으로써 속도 판정을 행한다.

속도 판정부(128)를 이용하는 경우, OLT(1)의 PON 제어부(14)에서 ONU의 송신 속도를 관리할 필요가 없는 이점이 있지만, 반대로 외부로부터의 속도 정보로 판정하는 경우, 상기한 바와 같이 버스트 선두 부분이나 오버헤드 부분에서 판정 처리를 행할 필요가 없으므로, 여분의 비트 정보를 생략하는 것이 가능하여, 전송 효율이 올라가는 것 외에, 속도 판정부(128)의 동작에 의한 소비 전력 등을 삭감할 수 있는 이점이 있다.

이상과 같이, 실시의 형태 1에 의하면, 주파수 차이 비트 보정부(125)가 10.3125Gbps와 10.0Gbps의 주파수 차이에 대응하는 잉여 비트를 삭제하고, 1/N 솎음부(126)가 10.0Gbps와 1.25Gbps의 사이에 있는 8배의 정보량의 등록을 행하므로, 1.25Gbps의 입력 데이터의 비트 식별이 가능해지고, 또한 위상 선택부(124)까지의 동작에 있어서, 10.3125Gbps의 입력 데이터의 비트 식별도 행할 수 있으므로, 속도 선택 신호(210)에 의해 적절한 타이밍으로 그들을 전환함으로써, 동일한 회로에서 10.3125Gbps와 1.25Gbps의 2개의 비트 레이트를 갖는 입력 신호의 비트 식별을 실현할 수 있다.

또, 속도 판정부(128)에 있어서, 변화점 정보(207)를 기초로 검출한 비트 레이트나, 버스트 오버헤드(OH)에 삽입되는 패턴을 식별함으로써 검출한 비트 레이트에 의해, 주파수 차이 비트 보정부(125)에서의 M의 값 및 1/N 솎음부(126)에서의 N의 값을 연산하고, 연산한 M, N의 값에 근거하여 비트의 솎음 처리를 행하게 하도록 하여도 좋다.

(실시의 형태 2)

도 8은 본 발명의 실시의 형태 2에 따른 PON(Passive Optical Network) 시스템의 구성예이다. 도 1과의 차이는 ONU(2-3)로부터의 송신 데이터의 전송 속도가 10.0Gbps로 되어 있는 것이다. ONU(2-1, 2-2, 2-3)는, 각각 1.25Gbps, 10.3125Gbps, 10.0Gbps의 전송 속도로 OLT(1)에 데이터를 전송하고, 이들 데이터를 시분할 다중하여 OLT(1a)에 입력하는 구성이다. 즉, OLT(1)가, 1.25Gbps, 10.0Gbps, 10.3125Gbps의 3종류의 속도의 데이터를 식별하여 처리하는 시스템이다.

도 9는 비트 식별부(12a)의 구성을 나타내는 블록도이다. 도 2와의 차이는, 주파수 차이 비트 보정부(125)에 의한 보정 데이터(205)를, 1/N 솎음부(126)뿐만이 아니라, 속도 선택부(127a)에 대해서도 입력하고 있는 것이다. 속도 선택부(127a)는 위상 선택부(124)로부터의 선택 데이터(204), 주파수 차이 비트 보정부(125)로부터의 보정 데이터(205), 1/N 솎음부(126)로부터의 솎음 데이터(206)를, 속도 선택 신호(210)에 근거하여 전환하여 식별 데이터(211)로서 출력한다.

실시의 형태 1의 경우, 실제로는 10.0Gbps의 데이터는 입력되지 않지만, 1.25Gbps의 데이터에 대하여 10.0Gbps의 데이터가 입력된 경우와 같은 처리를 행하고, 1/N 솎음부(126)에서 비트 레이트를 1/8로 함으로써 1.25Gbps의 데이터를 재생하고 있었다. 따라서, 상기 구성에 의하면, 10.0Gbps의 데이터가 실제로 입력된 경우에도, 주파수 차이 비트 보정부(125)까지의 동작은 같아지고, 주파수 차이 비트 보정부(125)로부터의 출력은 10.0Gbps의 데이터를 식별한 결과가 된다.

속도 선택 신호(210)에 대해서는, 실시의 형태 1의 경우는 10.3125Gbps와 1.25Gbps의 2종류를 선택하기 위한 정보이었지만, 실시의 형태 2의 경우는, 이것에 10.0Gbps를 더한 3종류로부터 선택하는 정보로 한다. 그리고, 속도 선택부(127a)는, 속도 선택 신호(210)에 의한 정보에 근거하여, 입력 데이터(202)가 10.3125Gbps인 경우에는 선택 데이터(204)를, 입력 데이터(202)가 10.0Gbps인 경우에는 보정 데이터(205)를, 입력 데이터(202)가 1.25Gbps인 경우에는 솎음 데이터(206)를 각각 선택한다.

도 10에, 속도 선택 신호(210)로서 비트 식별부(12a)의 외부로부터의 속도 정보(209)를 기초로 속도 선택부(127a)가 동작하는 경우의 타이밍도를 나타낸다. 또한, 속도 판정부(128)에서 버스트 오버헤드(OH)를 검출함으로써 속도 판정 결과 신호(208)를 생성하는 경우에 대하여 도 11에 나타낸다.

이상에 나타낸 것으로부터, 도 8과 같이 3종류의 비트 레이트를 갖는 데이터가 다중화되어 입력된 경우에도, 하나의 비트 식별부(12a)에 의해서, 모든 데이터를 식별 재생하는 것이 가능해진다.

(실시의 형태 3)

도 12는 본 발명의 실시의 형태 3에 따른 비트 식별부(12b)의 구성을 나타내는 블록도이다. 도 9와의 차이는, 속도 선택부(127a) 대신에 출력 인터페이스로서의 IF-a130, IF-b131, IF-c132의 각 블록을 배치하여, IF-a130에 선택 데이터(204)를 입력하고, IF-b131에 보정 데이터(205)를 입력하고, IF-c132에 솎음 데이터(206)를 입력하여, IF-a130, IF-b131, IF-c132의 3개 모두에 대하여 속도 선택 신호(210)를 입력하는 구성으로 한 것이다. 또한, IF-a130에는, 10.3125㎓의 클록 신호 a가 입력되고, IF-b131에는, 10.0㎓의 클록 신호 b가 입력되고, IF-b132에는, 1.25㎓의 클록 신호 c가 입력되고 있다.

도 12에 있어서, IF-a130은 선택 데이터(204)를, IF-b131은 보정 데이터(205)를, IF-c132는 솎음 데이터(206)를, 각각에 입력되는 클록 a(10.3125㎓), 클록 b(10.0㎓), 클록 c(1.25㎓)로 바꾸어 실어, 주파수 차이 비트 보정부(125)에서 발생(마킹)한 폐기 비트의 영역을 삭제하고, 각각의 비트 레이트의 신호로 변환한다. 단 IF-a130에서는 폐기 비트의 처리는 행하지 않고, 클록을 바꾸어 싣기만 한다. 도 13은 각 비트 레이트의 데이터 신호가 각각의 클록 레이트로 바뀌어 실리는 모습을 도시하고 있다.

다음으로, IF-a130, IF-b131, IF-c132는, 선택부(129)로부터의 속도 선택 신호(210)에 근거하여, 입력된 데이터를 식별 데이터로서 출력할지, 아이들 신호(데이터 무효 구간을 나타냄)를 출력할지를 전환한다. 도 14는 상기 동작을 설명하는 타이밍도이다. 예컨대, 입력 데이터가 10.3125Gbps인 버스트 신호의 경우, 속도 정보로서, 예컨대, A를 나타내는 신호가 입력되고, 이 신호가 속도 선택 신호(210)로서 IF-a130, IF-b131, IF-c132에 각각 입력된다.

여기서, IF-a130에서는, 선택 데이터(204)에 근거하여 식별 데이터 a를 출력하지만, 도 14 중의 버스트 데이터의 전후에 붙어 있는 삼각 부분 및 빗금 부분의 오버헤드에 대해서는 무효 데이터인 아이들 신호로서 출력한다. 도 14의 식별 데이터 a, b, c에 있어서의 그물 무늬 부분이 아이들 신호이다. 또한 도 14에 있어서, 버스트 데이터 중의 오버헤드 부분 이외의 유효 데이터와, 출력되는 식별 데이터 a의 사이에 시간차가 있는 것은 처리 지연이 있기 때문이다.

한편, IF-b131과 IF-c132에 있어서는, 속도 정보가 A이므로, 출력해야 할 데이터가 입력되고 있지 않다고 판단하여, 모두 아이들 신호를 각각의 비트 레이트로 출력한다. 마찬가지로 1.25Gbps의 버스트 데이터가 입력된 경우, 속도 정보로서 C를 나타내는 신호가 입력되고, IF-c132로부터의 출력에는 1.25Gbps의 버스트 데이터 중의 유효 데이터 부분이 송신되고, IF-a130 및 IF-b131로부터는 아이들 신호가 출력된다. 마찬가지로, 10.0㎓의 버스트 데이터가 입력된 경우, 속도 정보로서 B를 나타내는 신호가 입력되고, IF-b131로부터의 출력에는 10.0Gbps의 버스트 데이터 중의 유효 데이터 부분이 송신되고, IF-a130 및 IF-c132로부터는 아이들 신호가 출력된다.

이상과 같이, 실시의 형태 3에 의하면, 실시의 형태 2와 같이 하나의 비트 식별부를 이용하여 3종류의 비트 레이트를 갖는 입력 데이터의 식별 재생이 가능한 것 외에, 10.3125Gbps, 10.0Gbps, 1.25Gbps의 각각의 속도에 대하여 후단의 회로가 별개로 필요한 경우, 각각의 회로에 접속하여 처리를 행하는 것이 가능해진다.

실제로, PON 시스템의 OLT 등에서는, 도 1에 나타낸 바와 같이, 비트 식별부의 후단에는 SERDES(Serializer/Deserializer)부(13)가 배치되고, 동작 주파수나 데이터 포맷의 차이에 따라 10.3125Gbps와 1.25Gbps에서는 장치가 달라지는 것이 상정된다. 실시의 형태 3에서는 그와 같은 경우에, 여분의 장치를 생략할 수 있어, 장치의 공간 절약, 전력 절약 및 저비용화가 가능해진다.

(산업상이용가능성)

이상과 같이, 본 발명에 따른 비트 식별 방법 및 위상 동기 회로는, 통신 속도가 서로 다른 데이터 신호가 시분할 다중되는 통신 시스템에 유용하며, 특히, 차세대의 PON 시스템에 적합하다.

1 : OLT 2-1, 2-2, 2-3 : ONU
3 : 광 섬유 4 : 커플러
11 : 광 수신기 12, 12a, 12b : 비트 식별부
13 : SERDES부 14 : PON 제어부
121 : 다상 클록 생성부 122 : 고속 샘플링부
123 : 에지 검출부 124 : 위상 선택부
125 : 주파수 차이 비트 보정부 126 : 1/N 솎음부
127, 127a : 속도 선택부 128 : 속도 판정부
129 : 선택부 130~132 : 출력 인터페이스

Claims

각각이 시분할 다중되고, 또한 비트 레이트가 서로 다른 복수의 데이터 신호가 입력되고, 입력된 데이터 신호 각각에 대하여 비트 식별을 행하는 비트 식별 회로에 있어서,
입력되는 상기 복수의 데이터 신호 중에서 최고의 비트 레이트에 상당하는 주파수를 갖는 클록을 다상(多相; multiphase)으로 하여 출력하는 다상 클록 발생 수단과,
상기 입력 데이터 신호를 다상 클록으로 샘플링하고, 복수의 샘플링 결과로부터 하나의 샘플링 결과를 선택하는 위상 선택 수단과,
상기 위상 선택 수단에서 선택된 샘플링 결과에 대하여, 상기 최고의 비트 레이트와의 비트 레이트 차이에 근거한 일부 비트를 솎아내는 보정 수단과,
비트 레이트가 서로 다른 상기 복수의 데이터 신호 중 어떠한 데이터 신호가 입력되는지를 식별하기 위한 선택 신호에 근거하여 상기 보정 수단의 출력 및 위상 선택 수단의 출력을 택일 선택하여 출력하는 속도 선택 수단
을 구비하는 것을 특징으로 하는 비트 식별 회로.
제 1 항에 있어서,
상기 보정 수단은,
M(2 이상의 자연수)비트에 1회의 비율로 비트를 폐기하는 주파수 차이 비트 보정 수단과,
주파수 차이 비트 보정 수단의 출력으로부터 N(2 이상의 자연수)비트에 1회의 비율로 비트를 추출하고, 추출한 비트를 유효하게 하는 솎음 수단
을 구비하는 것을 특징으로 하는 비트 식별 회로.
제 2 항에 있어서,
상기 속도 선택 수단은, 상기 선택 신호에 근거하여, 상기 솎음 수단의 출력 및 상기 위상 선택 수단의 출력을 택일 선택하여 출력하는 것을 특징으로 하는 비트 식별 회로.
제 2 항에 있어서,
상기 속도 선택 수단은, 상기 선택 신호에 근거하여, 상기 주파수 차이 비트 보정 수단, 상기 솎음 수단의 출력 및 상기 위상 선택 수단의 출력을 택일 선택하여 출력하는 것을 특징으로 하는 비트 식별 회로.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
비트 레이트가 서로 다른 복수의 신호를, 상기 다상 클록으로 샘플링한 결과를 이용하여 상기 복수의 데이터 신호의 비트 레이트를 판정하는 속도 판정 수단을 구비하고,
상기 속도 선택 수단은, 그 속도 판정 수단의 판정 결과를 상기 선택 신호로서 이용하여 상기 택일 선택 동작을 행하는 것
을 특징으로 하는 비트 식별 회로.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
송신측에서 비트 레이트의 구별이 가능한 정보가 부여된 상기 복수의 데이터 신호 중, 상기 비트 레이트의 구별이 가능한 정보를 기초로 입력 데이터의 비트 레이트를 판정하는 속도 판정 수단을 구비하고,
상기 속도 선택 수단은, 그 속도 판정 수단의 판정 결과를 상기 선택 신호로서 이용하여 상기 택일 선택 동작을 행하는 것
을 특징으로 하는 비트 식별 회로.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
비트 식별 회로는, 친국(親局:master station)이 자국(子局:slave station)의 사용 대역을 할당하고, 자국이 그 할당에 따라 데이터를 송신하는 PON 시스템에 있어서의 친국에 이용되어, 친국에 입력되는 각 자국으로부터의 데이터의 비트 식별을 행하는 것이며,
상기 속도 선택 수단은, 상기 사용 대역의 할당에 근거하여 입력되는 상기 선택 신호에 근거하여 상기 택일 선택 동작을 행하는 것
을 특징으로 하는 비트 식별 회로.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 속도 선택 수단은, 상기 복수의 데이터마다 출력 인터페이스를 구비하는 것을 특징으로 하는 비트 식별 회로.
제 5 항에 있어서,
상기 속도 선택 수단은, 상기 복수의 데이터마다 출력 인터페이스를 구비하는 것을 특징으로 하는 비트 식별 회로.
제 6 항에 있어서,
상기 속도 선택 수단은, 상기 복수의 데이터마다 출력 인터페이스를 구비하는 것을 특징으로 하는 비트 식별 회로.
제 7 항에 있어서,
상기 속도 선택 수단은, 상기 복수의 데이터마다 출력 인터페이스를 구비하는 것을 특징으로 하는 비트 식별 회로.
복수의 데이터 신호의 비트 식별을 행하는 비트 식별 회로를 갖는 수동 광 네트워크 시스템의 국측 장치(a station side device)에 있어서,
광 신호를 수신하고 상기 비트 식별 회로에 상기 복수의 데이터 신호를 출력하는 광 수신기와,
상기 비트 식별 회로에 의해 비트 식별된 신호를 병렬 변환하는 직병렬 변환기(deserializer)와,
상기 변환된 신호에 근거한 데이터 프레임의 식별 처리를 행하는 제어부
를 구비하되,
상기 비트 식별 회로는, 상기 복수의 데이터 신호를 다상 클록으로 샘플링하는 샘플링부, 이 샘플링부에 동일 주기이고 서로 위상이 다른 다상 클록을 출력하는 다상 클록 생성부, 상기 샘플링부에 의한 복수의 샘플링 결과로부터 하나의 샘플링 결과를 선택하는 위상 선택부, 이 위상 선택부에서 선택된 샘플링 결과에 대하여, 상기 다상 클록 생성부에 의해 출력된 다상 클록의 주파수에 상당하는 비트 레이트와의 비트 레이트의 차이에 근거한 일부 비트의 솎아냄을 행하는 보정부를 구비하고, 각각이 시분할 다중되고, 또한 비트 레이트가 서로 다른 상기 복수의 데이터 신호 각각에 대하여 비트 식별을 행하는 것
을 특징으로 하는 수동 광 네트워크 시스템의 국측 장치.
제 1 항에 있어서,
상기 하나의 샘플링 결과는, 상기 위상 선택 수단에 의해, 상기 복수의 샘플링 결과를 이용해서, 상기 입력 데이터 신호의 변화점이 상기 다상 클록의 어느 위상 동안에 존재하는지를 판정하고, 그 위상으로부터 충분히 떨어진 위상을 식별 위상으로서 선택한 샘플링 결과인 것을 특징으로 하는 비트 식별 회로.