JP3572578B2 - データ受信装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、受信データの伝送速度を判定して、該伝送速度に対応したクロック信号を選択し、該クロック信号によって受信データの識別再生を行い、各種の伝送速度に対して共用化できるデータ受信装置に関する。
【０００２】
【従来の技術】
受信データを識別再生する為に、受信データの伝送速度に対応したクロック信号のタイミングでレベル識別する構成が一般的である。例えば、図１４に示すように、受信データを増幅器１００により増幅して識別器１０１とフィルタ１０２とに入力し、フィルタ１０２により受信データに含まれるクロック成分を抽出し、そのクロック信号ＣＬＫのタイミングで識別器１０１に於いて受信データのレベル識別を行ってデータＤＡＴＡを出力する。この場合のフィルタ１０２は、高Ｑのバンドパスフィルタ構成を有するもので、例えば、弾性表面波フィルタ等が適用されている。
【０００３】
又受信データの伝送速度に対応したクロック信号ＣＬＫを発生する電圧制御発振器を用いる構成も知られている。例えば、図１５に示すように、受信データを増幅器１１０により増幅して、識別器１１２と位相同期回路（ＰＬＬ）１１３とに入力し、受信データの位相と電圧制御発振器（ＶＣＯ）１１６の出力のクロック信号ＣＬＫとの位相とを位相比較器１１４に於いて比較し、位相差に対応した比較出力信号をローパスフィルタ（ＬＰＦ）１１５を介して電圧制御発振器１１６の制御電圧とし、受信データの位相に同期化したクロック信号ＣＬＫを出力し、識別器１１２は、このクロック信号ＣＬＫのタイミングでレベル識別してデータＤＡＴＡを出力する。
【０００４】
【発明が解決しようとする課題】
従来例の図１４に示す構成は、受信データの伝送速度に対応した中心周波数を有するフィルタ１０２を用いるものであるから、伝送速度が異なる場合には、異なる中心周波数のフィルタ１０２に変更する必要がある。従って、伝送速度対応の構成のデータ受信装置が用いられている。その為にコストアップとなる問題がある。又図１５に示す構成は、電圧制御発振器１１６の発振出力周波数が、受信データの伝送速度に追従して変化することができるが、周波数変化範囲は、位相同期引込みの関係から比較的狭いものである。即ち、受信データの伝送速度の揺らぎに追従してクロック信号ＣＬＫを出力できる程度のものである。従って、伝送速度が２倍程度異なる場合には適用できないものである。
本発明は、伝送速度が大きく相違する場合でも、自動的に伝送速度に対応したクロック信号を選択出力して、データの受信を可能とすることにより、各種の伝送速度のデータを受信する場合の共用化を図ることを目的とする。
【０００５】
【課題を解決するための手段】
本発明のデータ受信装置は、（１）受信データの位相に同期化したクロック信号を出力する位相同期回路（ＰＬＬ）３と、クロック信号により受信データの識別を行う識別器２とを含むデータ受信装置であって、位相同期回路３からのクロック信号をそれぞれ異なる分周比で分周する複数の分周器８，９と、複数の分周器８，９の何れか一つを選択して、分周出力信号を識別器２に入力するクロック信号とするセレクタ７と、受信データの伝送速度を判定して、セレクタ７を制御し、受信データの伝送速度に対応したクロック信号を選択出力して識別器２に入力する制御を行う判定制御部とを備え、この判定制御部は、後述の構成を含むものである。
【０００６】
（２）又判定制御部は、識別器による識別データを基に受信データの符号則違反の有無を検出する違反検出部と、この違反検出部による違反検出信号が連続的に発生した時に異なる分周器によるクロック信号を選択出力するように、セレクタを制御する構成を有するものである。
【０００７】
又（３）判定制御部は、識別器による識別データを基にＣＭＩ符号化された受信データの交番則違反を検出する違反検出部と、この違反検出部による違反検出信号を積分する積分回路と、この積分回路の積分出力信号と基準電圧とを比較する比較器と、この比較器の比較出力信号を入力して反転動作するフリップフロップとを含み、このフリップフロップの出力信号により、セレクタを制御する構成を有するものである。
【０００８】
又（４）前述のそれぞれの判定制御部は、複数の分周器の中の分周比の小さい分周器から順に選択するように、セレクタを制御する構成を有するものである。
【０００９】
又（５）判定制御部は、受信データのエッジ検出を行うパルスエッジ検出部と、このパルスエッジ検出部の検出信号を積分して基準電圧と比較し、積分出力信号が基準電圧を超えた時に、異なる分周器によるクロック信号を選択出力するように、セレクタを制御する比較器とを有するものである。
【００１０】
又（６）判定制御部は、受信データのエッジ検出を行うパルスエッジ検出部と、このパルスエッジ検出部の検出信号を積分する積分回路と、この積分回路の積分出力信号とそれぞれ異なる基準電圧とを比較する複数の比較器と、この複数の比較器の比較出力信号に従った分周比の分周器を選択するように、セレクタを制御する構成を有するものである。
【００１１】
又（７）判定制御部は、識別器の識別出力データを基にフレーム同期引込みを行い、フレーム同期外れの検出信号を出力するフレーム同期回路と、フレーム同期外れの検出信号が継続して出力される時に、異なる分周比の分周器によるクロック信号を選択出力するようにセレクタを制御するフリップフロップとを有するものである。
【００１２】
又（８）判定制御部は、高速クロック信号を基に受信データの隣接したビットが同一符号か否かを判定する手段と、この手段により同一符号の確率が低い時に、受信データを高速データと判定して高速クロック信号を選択し、同一符号の確率が高い時に、受信データを低速データと判定して低速クロック信号を選択するようにセレクタを制御する手段とを有するものである。
【００１３】
又（９）判定制御部は、位相同期回路からのクロック信号を高速クロック信号とし、この高速クロック信号を分周器により分周して低速クロック信号とし、受信データをデータ端子に且つ前記高速クロック信号をクロック端子にそれぞれ入力する第１のフリップフロップと、この第１のフリップフロップの出力信号をデータ端子に前記高速クロック信号をクロック端子にそれぞれ入力する第２のフリップフロップと、前記第１，第２のフリップフロップの出力信号を比較して、前記高速クロック信号に従った隣接ビットが同一符号か否かを前記低速クロック信号のタイミングで判定する排他的オア回路及び第３のフリップフロップと、この第３のフリップフロップの出力信号を加えるローパスフィルタと、このローパスフィルタの出力信号と基準電圧とを比較し、比較出力信号により前記高速クロック信号と低速クロック信号との何れかを選択出力するように、セレクタを制御する比較器とを有するものである。
【００１４】
【発明の実施の形態】
図１は本発明の第１の実施の形態の説明図であり、１は増幅器、２は識別器、３は位相同期回路（ＰＬＬ）、４は位相比較器、５はローパスフィルタ（ＬＰＦ）、６は電圧制御発振器（ＶＣＯ）、７はセレクタ、８は１／２の分周器、９は１／８の分周器、１０はデコーダ、１１は符号則の違反検出部、１２は積分回路（平滑回路又はローパスフィルタ）、１３は比較器、１４はフリップフロップを示す。このフリップフロップ１４は、リセット端子Ｒに加えられるパワーオン信号ＰＷによりリセットされ、比較器１３の出力信号がクロック端子ＣＫに入力され、＊Ｑ端子出力がデータ端子Ｄに入力され、Ｑ端子出力がセレクタ７の制御信号となる。
【００１５】
又違反検出部１１と積分回路１２と比較器１３とフリップフロップ１４により判定制御部を構成し、受信データの伝送速度を判定して、セレクタ７を制御するものである。又受信データがＣＭＩ符号化されている場合、デコーダ１０は、ＣＭＩ符号から例えばＮＲＺ符号に変換してデータＤＡＴＡを出力し、且つそのデータＤＡＴＡに同期したクロック信号ＣＬＫを出力する。その場合の違反検出部１１は、ＣＭＩ符号の交番則違反を検出し、検出信号を積分回路１２を介して比較器１３に入力し、基準電圧Ｖｒｅｆと比較する。
【００１６】
又セレクタ７は、フリップフロップ１４のＱ端子出力が“０”（ローレベル）の時に１／２の分周器８を選択し、フリップフロップ１４のＱ端子出力が“１”（ハイレベル）の時に１／８の分周器９を選択して、識別器２とデコーダ１０とに入力するクロック信号とする。
【００１７】
受信データの伝送速度が、例えば、１．５４４Ｍｂｐｓと６．３１２Ｍｂｐｓとの何れかに対応して受信処理する場合、受信データがＣＭＩ符号化されていると、識別器２及びデコーダ１０に入力するクロック信号は、伝送速度の２倍の速度が必要となる。そこで、位相比較器４とフィルタ５と電圧制御発振器６とを含む位相同期回路３の電圧制御発振器６の中心周波数を、例えば、約２５ＭＨｚとし、受信データに位相同期化した信号を出力する。そして、分周器８は１／２に分周して約１２．５ＭＨｚとし、分周器９は１／８に分周して３．１２５ＭＨｚとする。又デコーダ１０によりＣＭＩ符号データをＮＲＺ符号データＤＡＴＡに変換すると共に、識別器２に入力するクロック信号を１／２に分周して、データＤＡＴＡのクロック信号ＣＬＫとする。
【００１８】
ＣＭＩ符号は、例えば、図２の（ａ）に示すように、データ“０”は“０１”とし、“１”は“１１”又は“００”とし、前回の“１”が“１１”の時、今回の“１”は反転した“００”とする。従って、データの“０”連続又は“１”連続の場合でも、クロック成分を含む伝送データとなる。そして、図２の（ａ）に示すＣＭＩ符号データは、ＣＭＩ符号則に従って（ｂ）に示すＮＲＺ符号データにデコードすることができる。
【００１９】
又図２の（ｃ）に示すＣＭＩ符号データの場合、ｅｒ１として示す“１０”はデータ“０”に対するＣＭＩ符号則違反であり、又ｅｒ２として示す“１１”は、その前も“１１”であるから、ＣＭＩ符号の交番則違反である。又ｅｒ３として示す“００”もＣＭＩ符号の交番則違反である。図２の（ｄ）は、このようなＣＭＩ符号則の違反検出信号を示す。又違反検出部１１は、ＣＭＩ符号の交番則違反のみ検出する構成とすると、図２の（ｅ）に示す検出信号を出力することになる。この検出信号を積分回路１２に入力する。伝送エラー等により単発的に発生するＣＭＩ符号の交番則違反の場合は、積分回路１２の出力信号は、基準電圧Ｖｒｅｆを超えることがない。
【００２０】
図３は本発明の第１の実施の形態の動作説明図であり、（ａ）は１．５ＭｂｐｓのデータをＣＭＩ符号化した伝送データ、（ｂ）はセレクタ７で選択出力したクロック信号、（ｃ）は交番則違反検出信号、（ｄ）は積分回路１２の出力信号、（ｅ）は比較器１３の出力信号、（ｆ）はパワーオン信号ＰＷ、（ｇ）はフリップフロップ１４のＱ端子出力信号を示す。
【００２１】
図３の（ｆ）のパワーオン信号によりフリップフロップ１４はリセットされるから、そのＱ端子出力信号は（ｇ）に示すように“０”となり、セレクタ７は分周器８による１／２分周出力の１２．５ＭＨｚのクロック信号（１／２ＣＬＫ）を選択出力する。その場合の識別器２は、この１２．５ＭＨｚのクロック信号のタイミングでレベル識別し、例えば、低速の伝送データの“０”の点を識別すると、連続して“０”であるから交番則違反となり、又伝送データの“１”の点を識別すると、連続して“１”であるから交番則違反となり、（ｃ）に示す違反検出信号が出力される。又デコーダ１０からは正規なＮＲＺ符号データは出力されない。
【００２２】
積分回路１２は、この違反検出信号を積分し、（ｄ）に示す積分出力信号を比較器１３に入力し、基準電圧Ｖｒｅｆと比較する。積分出力信号が基準電圧Ｖｒｅｆを超えると、（ｅ）に示す比較出力信号によりフリップフロップ１４が反転し、Ｑ端子出力信号は（ｇ）に示すように“１”となる。それにより、セレクタ７は、分周器９による１／８分周出力の３．１２５ＭＨｚのクロック信号（１／８ＣＬＫ）を選択する出力する。
【００２３】
このクロック信号のタイミングで識別器２に於いてレベル識別すると、伝送データの２倍の周波数のクロック信号であるから、デコーダ１０は、ＣＭＩ符号則に従ってデコードし、ＮＲＺ符号データに変換することができる。又伝送エラーがなければ、交番則違反が生じないから、違反検出部１１から検出信号が出力されないので、積分回路１２の積分出力信号は（ｄ）に示すように減少する。その後の伝送エラーによる交番則違反は単発的であるから、積分出力信号は基準電圧Ｖｒｅｆを超えることはなく、従って、フリップフロップ１４はセット状態を維持する。
【００２４】
前述のように、１．５Ｍｂｐｓのデータと６．３Ｍｂｐｓのデータとの何れかをＣＭＩ符号化して伝送するシステムに於いて、判定制御部により符号則違反検出を行って、自動的に伝送速度を判定し、その伝送速度に対応したクロック信号を選択出力して、受信処理することができる。この場合、２種類の伝送速度に対して共用化できることになる。
【００２５】
なお、前述の場合に、６．３ＭｂｐｓのデータをＣＭＩ符号化して伝送し、これを受信データとすると、セレクタ７が最初に分周器８による１／２分周出力のクロック信号を選択しているから、ＣＭＩ符号の交番則違反が生じることがないので、フリップフロップ１４はパワーオン信号ＰＷによりリセットされた状態を維持し、セレクタ７は分周器８による１／２分周出力の１２，５ＭＨｚのクロック信号を継続して選択出力することになる。
【００２６】
図４は本発明の第２の実施の形態の説明図であり、図１と同一符号は同一部分を示し、１５，１６はフリップフロップ、１７はセレクタ、１８は１／４分周する分周器、１９はリセット付き積分回路を示す。この実施の形態は、３種類の伝送速度に対して共用化した構成を示し、位相同期回路（ＰＬＬ）３の電圧制御発振器６の出力信号を、例えば、１／２の分周器８と、１／４の分周器１８と、１／８の分周器９とにより分周し、セレクタ１７により何れかの分周出力をクロック信号として識別器２とデコーダ１０とに入力する。
【００２７】
又フリップフロップ１５，１６は、比較器１３の比較出力信号をクロック端子ＣＫに入力し、パワーオン信号ＰＷをリセット端子Ｒに入力し、フリップフロップ１５の＊Ｑ端子出力信号をデータ端子Ｄに入力し、Ｑ端子出力信号をフリップフロップ１６のデータ端子Ｄに入力する構成とする。又セレクタ１７は、フリップフロップ１５，１６のＱ端子出力信号が共に“０”の場合に、１／２の分周器８による分周出力信号を選択し、フリップフロップ１５のＱ端子出力信号が“１”となると、１／４の分周器１８による分周出力信号を選択し、フリップフロップ１６のＱ端子出力信号が“１”で、フリップフロップ１５のＱ端子出力信号が“０”となると、１／８の分周器９による分周出力信号を選択する。又積分回路１９は違反検出部１１からの違反検出信号を積分し、フリップフロップ１５，１６のＱ端子出力信号が“１”となった時にリセットされる構成を有するものである。
【００２８】
図５は本発明の第２の実施の形態の動作説明図であり、（ａ）は１．５ＭｂｐｓのデータをＣＭＩ符号化した伝送データ、（ｂ）はセレクタ１７で選択出力したクロック信号、（ｃ）は交番則違反検出信号、（ｄ）は積分回路１９の出力信号、（ｅ）は比較器１３の出力信号、（ｆ）はフリップフロップ１５のＱ端子出力信号、（ｇ）はフリップフロップ１６のＱ端子出力信号を示す。
【００２９】
位相同期回路３の電圧制御発振器６の出力信号周波数を約２５ＭＨｚとすると、フリップフロップ１５，１６のＱ端子出力信号が（ｆ），（ｇ）に示すように“０”の場合に、セレクタ１７は、１／２分周の１２．５ＭＨｚのクロック信号（１／２ＣＬＫ）を識別器２とデコーダ１０とに入力する。この場合、クロック周波数が高過ぎるから、交番則違反が連続し、違反検出信号を積分回路１９により積分した積分出力信号は、（ｄ）に示すように、基準電圧Ｖｒｅｆを超えることになり、フリップフロップ１５のＱ端子出力信号は“１”となる。又このＱ端子出力信号によって積分回路１９はリセットされる。セレクタ１７は、フリップフロップ１５のＱ端子出力信号が“１”、フリップフロップ１６のＱ端子出力信号が“０”であることにより、１／４の分周器１８による６，２５ＭＨｚのクロック信号（１／４ＣＫＬ）を選択出力して、識別器２とデコーダ１０とに入力する。
【００３０】
この場合も、クロック周波数が高過ぎるから、交番則違反が連続し、リセットされた積分回路１９の積分出力信号は（ｄ）に示すように上昇して基準電圧Ｖｒｅｆを超えることになる。それにより、フリップフロップ１５のＱ端子出力信号は“０”、フリップフロップ１６のＱ端子出力信号は“１”となる。それにより、積分回路１９はリセットされ、又セレクタ１７は１／８の分周器９による３．１２５ＭＨｚのクロック信号（１／８ＣＬＫ）を選択して、識別器２とデコーダ１０とに入力する。
【００３１】
この場合、セレクタ１７により選択したクロック信号が、ＣＭＩ符号化データに対応したものとなるから、交番則違反の検出信号が殆どなくなり、従って、積分回路１９の積分出力信号はほぼ零の状態を継続し、フリップフロップ１５，１６のＱ端子出力信号によるセレクタ１７の選択状態も継続して、１．５Ｍｂｐｓのデータの受信処理を行うことができる。
【００３２】
なお、３ＭｂｐｓのデータをＣＭＩ符号化して伝送した場合は、１／４の分周器１８による６．２５ＭＨｚのクロック信号によってＮＲＺ符号への変換が行われ、ＣＭＩ符号の交番則違反は殆ど生じないことになる。又分周器を更に多数設けて、分周比の小さい分周器から、即ち、周波数の高いクロック信号から順次選択して、ＣＭＩ符号の交番則違反が継続するか否かを判定して、順次周波数の低いクロック信号に切替える構成とすることもできる。
【００３３】
図６は本発明の第３の実施の形態の説明図であり、図１と同一符号は同一部分を示し、２１はパルスエッジ検出部、２２は積分回路（平滑回路，ローパスフィルタ）、２３は比較器であり、判定制御部を構成している。又セレクタ７は、比較器２３の比較出力信号により制御され、例えば、“０”の時に１／８の分周器９による分周出力のクロック信号を選択し、“１”の時に１／２の分周器８による分周出力のクロック信号を選択する。
【００３４】
図７は本発明の第３の実施の形態の動作説明図であり、（ａ）は例えば６．３ＭｂｐｓのデータをＣＭＩ符号化した伝送データ、（ｂ）はパルスエッジ検出部２１による立上り検出信号、（ｃ）は１．５ＭｂｐｓのデータをＣＭＩ符号化した伝送データ、（ｄ）はパルスエッジ検出部２１による立上り検出信号、（ｅ）は積分回路２２の積分出力信号、（ｆ）は比較器２３の比較出力信号を示す。
【００３５】
立上り検出信号は、単位時間当たり高速データに対しては多く、低速データに対しては少なくなる。従って、積分回路２２を例えばＣＲ時定数回路による平滑回路構成とすると、立上り検出信号の直流成分を出力することになり、例えば、（ｅ）に示すように、６．３Ｍｂｐｓの高速データに対しては、ＨＳの曲線に示すように変化し、又１．５Ｍｂｐｓの低速データに対しては、ＬＳの曲線に示すように変化し、所定時間後にはほぼ一定の直流レベルとなる。
【００３６】
従って、基準電圧Ｖｒｅｆを、所定時間経過後の曲線ＨＳ，ＬＳの中間程度に設定することにより、（ｆ）の比較出力信号がハイレベルとなる場合は、高速データを受信していることが判る。そこで、比較出力信号がハイレベルとなった時は、セレクタ７を制御して、１／２の分周器８による１２．５ＭＨｚのクロック信号を選択して識別器２とデコーダ１０とに入力し、比較出力信号がローレベルのままの時は、セレクタ７により、１／８の分周器９による３．１２５ＭＨｚのクロック信号を選択して識別器２とデコーダ１０とに入力する。即ち、受信データが例えば６．３Ｍｂｐｓの高速のＣＭＩ符号化データであるか、１．５Ｍｂｐｓの低速のＣＭＩ符号化データであるかを、積分回路２２の積分出力信号が基準電圧Ｖｒｅｆを超えるか否かにより判定し、伝送速度に対応したクロック信号を選択することができる。
【００３７】
図８は本発明の第４の実施の形態の説明図であり、図１及び図６と同一符号は同一部分を示し、２４〜２６は比較器、２７はセレクタ、２８〜３１はそれぞれ１／２，１／４，１／８，１／１６の分周器、Ｖｒ１，Ｖｒ２，Ｖｒ３は基準電圧を示し、判定制御部を構成している。又位相同期回路（ＰＬＬ）３は、増幅器１により増幅された受信データとセレクタ２７により選択出力されたクロック信号との位相に同期した信号を電圧制御発振器（ＶＣＯ）６から出力するもので、前述のように約２５ＭＨｚの周波数の信号を出力するものとすると、分周器２８により１２．５ＭＨｚ、分周器２９により６．２５ＭＨｚ、分周器３０により３．１２５ＭＨｚ、分周器３１により１．５６ＭＨｚのクロック信号に分周してセレクタ２７に入力する。
【００３８】
又パルスエッジ検出部２１により前述のように受信データの立上りエッジを検出して積分回路２２により積分すると、図７の（ｅ）に示すように、高速データとなる程、積分出力信号が大きくなる。そこで、Ｖｒ１＜Ｖｒ２＜Ｖｒ３の関係に基準電圧を設定し、比較器２４〜２６により積分出力信号と比較する。低速データの立上り検出信号の時間間隔は長いから、積分出力信号は基準電圧Ｖｒ１以下となる。その場合、セレクタ２７は、１／１６の分周器３１による分周出力信号をクロック信号として選択出力する。
【００３９】
又積分出力信号が基準電圧Ｖｒ１を超えたが、基準電圧Ｖｒ２を超えない場合は、１／８の分周器３０による分周出力信号をクロック信号として選択出力し、積分出力信号が基準電圧Ｖｒ２を超えたが、基準電圧Ｖｒ３ａを超えない場合は、１／４の分周器２９による分周出力信号をクロック信号として選択出力し、積分出力信号が基準電圧Ｖｒ３を超えた場合は、高速データを受信した場合であるから、１／２の分周２８による分周出力信号を選択出力する。
【００４０】
図９は本発明の第５の実施の形態の説明図であり、図１と同一符号は同一部分を示し、５１はフレーム同期回路、５２はタイマ等による保護回路、５３はフリップフロップで、判定制御部を構成している。又５４は１／Ｍの分周器、５５は１／Ｎの分周器を示す。この実施の形態は、識別器２によりレベル識別されたデータを基にフレーム同期引込みが可能か否かを判定し、フレーム同期引込みが不可能の場合に、セレクタ７を制御して、分周器５４，５５の切替えを行うものである。
【００４１】
例えば、パワーオン信号ＰＷによりリセットされたフリップフロップ５３のＱ端子出力信号が“０”で、セレクタ７は１／Ｍの分周器５４による分周出力信号を選択してクロック信号としている時に、フレーム同期回路５１は、フレーム同期引込みの処理を行い、同期外れ検出信号を同期保護回路５２に入力する。所定回数継続して同期外れ検出信号が得られると、フリップフロップ５３のクロック端子ＣＫに信号を入力する。それにより、フリップフロップ５３のＱ端子出力信号は“１”となり、セレクタ７は、１／Ｎの分周器５５による分周出力信号を選択してクロック信号とする。
【００４２】
即ち、セレクタ７により受信データの伝送速度に対応したクロック信号を選択して識別器２とフレーム同期回路５１とに入力し、識別器２により正常にデータが識別再生されると、フレーム同期回路５１に於いてフレーム同期をとることができる。その場合は、フリップフロップ５３は現状の状態を維持し、それにより、セレクタ７も現状の状態を維持する。
【００４３】
これに対して、フレーム同期回路５１に於いてフレーム同期をとることができない場合、識別器２により正常なデータが識別再生されない場合であり、フレーム同期回路５１から同期外れ検出信号が保護回路５２に入力され、所定の保護期間が経過すると、フリップフロップ５３のクロック端子ＣＫに信号を入力する。それにより、フリップフロップ５３のＱ端子出力信号は“１”となり、セレクタ７は、１／Ｍの分周器５４から１／Ｎの分周器５５に切替えて、１／Ｎの分周器５５による分周出力信号をクロック信号として識別器２とフレーム同期回路５１とに入力する。それにより、受信データの伝送速度に対応したクロック信号が選択されると、フレーム同期回路５１に於いてフレーム同期をとることができるから、セレクタ７はこの状態を継続する。
【００４４】
又受信データガ前述の各実施の形態と同様にＣＭＩ符号化されている場合、識別器２の後段にデコーダを設け、ＣＭＩ符号データをＲＺ符号データ等に変換して、フレーム同期回路５１に於いてフレーム周期毎にフレーム同期パルスを検出可能か否かを判定し、検出可能の場合は、フレーム同期がとれたと判定し、検出不可能の場合は、フレーム同期外れと判定し、積分回路５２に同期外れ検出信号を入力する。即ち、受信データの伝送速度に対応したクロック信号を選択できた時は、フレーム同期引込みが可能であるかから、フレーム同期引込みが不可能の場合に、セレクタ７を制御して分周器の切替えを行うものである。
【００４５】
図１０は本発明の第６の実施の形態の説明図であり、図１と同一符号は同一部分を示し、６１は速度判定部、６２は分周器、６３，６４，６６はフリップフロップ、６５は排他的オア回路、６７はセレクタ、６８はローパスフィルタ（ＬＯＦ）、６９は比較器を示し、判定制御部を構成している。
【００４６】
この実施の形態は、例えば、５０Ｍｂｐｓと１５０Ｍｂｐｓとの２種類の伝送速度対応して自動的にクロック信号の切替えを行って受信処理する場合を示し、位相同期回路（ＰＬＬ）３の電圧制御発振器（ＶＣＯ）６は、そのまま或いは分周して１５０ＭＨｚのクロック信号を出力し、速度判定部６１の分周器６２により１／３に分周して５０ＭＨｚのクロックを生成し、それぞれセレクタ６７に入力する。又識別器２にセレクタ６７により選択したクロック信号ＣＬＫと、増幅器１により増幅した受信データとを入力し、レベル識別したデータＤＡＴＡを出力する。
【００４７】
又フリップフロップ６３のデータ端子Ｄに受信データを入力し、フリップフロップ６３，６４のクロック端子Ｃに１５０ＭＨｚのクロック信号を入力する。又フリップフロップ６３のＱ端子出力信号をフリップフロップ６４のデータ端子Ｄに入力する。そして，フリップフロップ６３，６４のＱ端子出力信号を排他的オア回路６５に入力し、その出力信号をフリップフロップ６６のデータ端子Ｄに入力する。このフリップフロップ６６のクロック端子Ｃに５０ＭＨｚのクロック信号を入力する。
【００４８】
従って、排他的オア回路６５の出力信号は、１５０ＭＨｚの周期で同一符号が連続するか否かを示すものとなり、連続しない場合に“１”の出力信号となる。この排他的オア回路６５の出力信号を、５０ＭＨｚの周期で“１”となるか否かをフリップフロップ６６により判定することになり、５０ＭＨｚ周期で“１”となる場合は、フリップフロップ６６のＱ端子出力信号をローパスフィルタ６８を介して比較器６９に入力し、基準電圧Ｖｒと比較し、比較出力信号によりセレクタ６７を制御する。
【００４９】
図１１は本発明の第６の実施の形態の判定動作説明図であり、（ａ）は受信データの一部を示し、実線は高速データ、点線は低速データを示し、（ｂ）は高速クロック信号、（ｃ）は排他的オア回路６５の出力信号、（ｄ）は低速クロック信号、（ｅ）はフリップフロップ６６のＱ端子出力信号を示す。
【００５０】
又検出１，２，３は、（ｂ）の高速クロック信号によって高速データの２ビットが連続して同一符号か否かを検出することを示し、低速データに対しては、検出２，３は同一符号となり、検出１は、符号変換点の場合は異なる符号、ＮＲＺ符号の符号変換点でない場合は同一符号となる。又高速データに対しては、検出１，２，３の何れも異なる符号となる場合が多い。そして、排他的オア回路６５の出力信号は、（ｃ）に示すように、検出１〜３による１〜３結果となるもので、１〜３結果が異なる符号連続の場合に、“１”（ハイレベルＨ）、同一符号連続の場合に、“０”（ローレベルＬ）となる。即ち、高速データ受信の場合に、フリップフロップ６８のＱ端子出力信号は“１”となり、低速データ受信の場合に“０”となる。
【００５１】
この排他的オア回路６５の出力信号を、（ｄ）に示す低速クロック信号で判定する。即ち、フリップフロップ６６は、排他的オア回路６５の出力信号を低速クロック信号の立上りで判定し、異なる符号の判定出力信号の場合に、フリップフロップ６６のＱ端子出力信号は（ｅ）に示すように“１”となる。このＱ端子出力信号をローパスフィルタ６８を介して比較器６９に入力する。即ち、高速データ受信の場合に、フリップフロップ６６のＱ端子出力信号が“１”となる確率が高くなる。従って、所定時間経過によりローパスフィルタ６８の出力信号が基準電圧Ｖｒを超えることになり、それにより、比較器６９の比較出力信号が“１”となるから、セレクタ６７を制御して高速クロック信号を選択出力してクロック信号ＣＬＫとし、識別器２に入力する。
【００５２】
又低速データを受信している場合は、フリップフロップ６６のＱ端子出力信号は“０”を継続することが多く、従って、比較器６９の比較出力信号は“０”を継続し、セレクタ６７は低速クロック信号を選択してクロック信号ＣＬＫとし、識別器２に入力する。
【００５３】
図１２は本発明の第６の実施の形態の低速データ受信の動作説明図であり、（ａ）は低速受信データ、（ｂ）は１５０ＭＨｚの高速クロック信号、（ｃ）はフリップフロップ６３のＱ端子出力信号、（ｄ）はフリップフロップ６４のＱ端子出力信号、（ｅ）は排他的オア回路６５の出力信号、（ｆ）は５０ＭＨｚの低速クロック信号、（ｇ）はフリップフロップ６６のＱ端子出力信号、（ｈ）はローパスフィルタ６８の出力信号、（ｉ）は比較器６９の出力信号を示す。
【００５４】
（ａ）に示す“１０１００１”の低速データを受信し、（ｂ）に示す高速クロック信号でフリップフロップ６３，６４を動作させ、排他的オア回路６５により同一符号が連続したか否かを判定する。この場合、排他的オア回路６５の出力信号は（ｅ）に示すものとなる。この排他的オア回路６５の出力信号を、（ｆ）に示す低速クロック信号で判定すると、フリップフロップ６６のＱ端子出力信号は、（ｇ）に示すように“０”（Ｌ）連続となる。従って、ローパスフィルタ６８の出力信号は、（ｈ）に示すように、“０”（Ｌ）連続となる。比較器６９はこのローパスフィルタ６８の出力信号と基準電圧Ｖｒとを比較するから、比較出力信号は（ｉ）に示すように、“１”（Ｈ）連続となる。従って、セレクタ６７は、５０ＭＨｚの低速クロック信号を選択して識別器２に入力する。
【００５５】
図１３は本発明の第６の実施の形態の高速データ受信の動作説明図であり、（ａ）は高速受信データ、（ｂ）〜（ｉ）は図１２と同一の信号を示す。高速データ受信の場合は、フリップフロップ６６のＱ端子出力信号が、（ｇ）に示すものとなる。従って、ローパスフィルタ６８の出力信号は、（ｈ）に示すように上昇する。このローパスフィルタ６８の出力信号が基準電圧Ｖｒを超えると、比較器６９の比較出力信号は（ｉ）に示すように“０”（Ｌ）となる。それにより、セレクタ６７は、１５０ＭＨｚの高速クロック信号を選択して識別器２に入力することになる。
【００５６】
本発明は、前述の各実施の形態のみに限定されるものではなく、種々付加変更することが可能であり、符号則違反検出を行う場合は、ＣＭＩ符号化以外の符号化を行ってデータ伝送を行う場合も、その符号則に違反するか否かを判定する手段を設けることができる。又フレーム同期引込みを判定する手段の場合、各種のフレームフォーマットに対応したフレーム同期信号を検出する手段を適用することができる。
【００５７】
【発明の効果】
以上説明したように、本発明は、位相同期回路（ＰＬＬ）の出力信号を分周する複数の分周器と、それらの一つを選択するセレクタと、受信データの伝送速度を、符号則違反検出，フレーム同期検出，変化点（パルスエッジ）検出等により判定する判定制御部を有するものであり、各種の伝送速度のデータを受信する構成を共用化し、且つ伝送速度に対応したクロック信号を自動的に選択できる利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の説明図である。
【図２】ＣＭＩ符号とＮＲＺ符号との変換説明図である。
【図３】本発明の第１の実施の形態の動作説明図である。
【図４】本発明の第２の実施の形態の説明図である。
【図５】本発明の第２の実施の形態の動作説明図である。
【図６】本発明の第３の実施の形態の説明図である。
【図７】本発明の第３の実施の形態の動作説明図である。
【図８】本発明の第４の実施の形態の説明図である。
【図９】本発明の第５の実施の形態の説明図である。
【図１０】本発明の第６の実施の形態の説明図である。
【図１１】本発明の第６の実施の形態の判定動作説明図である。
【図１２】本発明の第６の実施の形態の低速データ受信の動作説明図である。
【図１３】本発明の第６の実施の形態の高速データ受信の動作説明図である。
【図１４】従来例のデータ受信装置の要部説明図である。
【図１５】従来例のデータ受信装置の要部説明図である。
【符号の説明】
１ 増幅器
２ 識別器
３ 位相同期回路（ＰＬＬ）
４ 位相比較器
５ ローパスフィルタ（ＬＰＦ）
６ 電圧制御発振器（ＶＣＯ）
７ セレクタ
８ １／２の分周器
９ １／８の分周器
１０ デコーダ
１１ 違反検出部
１２ 積分回路（平滑回路）
１３ 比較器
１４ フリップフロップ
【発明の属する技術分野】
本発明は、受信データの伝送速度を判定して、該伝送速度に対応したクロック信号を選択し、該クロック信号によって受信データの識別再生を行い、各種の伝送速度に対して共用化できるデータ受信装置に関する。
【０００２】
【従来の技術】
受信データを識別再生する為に、受信データの伝送速度に対応したクロック信号のタイミングでレベル識別する構成が一般的である。例えば、図１４に示すように、受信データを増幅器１００により増幅して識別器１０１とフィルタ１０２とに入力し、フィルタ１０２により受信データに含まれるクロック成分を抽出し、そのクロック信号ＣＬＫのタイミングで識別器１０１に於いて受信データのレベル識別を行ってデータＤＡＴＡを出力する。この場合のフィルタ１０２は、高Ｑのバンドパスフィルタ構成を有するもので、例えば、弾性表面波フィルタ等が適用されている。
【０００３】
又受信データの伝送速度に対応したクロック信号ＣＬＫを発生する電圧制御発振器を用いる構成も知られている。例えば、図１５に示すように、受信データを増幅器１１０により増幅して、識別器１１２と位相同期回路（ＰＬＬ）１１３とに入力し、受信データの位相と電圧制御発振器（ＶＣＯ）１１６の出力のクロック信号ＣＬＫとの位相とを位相比較器１１４に於いて比較し、位相差に対応した比較出力信号をローパスフィルタ（ＬＰＦ）１１５を介して電圧制御発振器１１６の制御電圧とし、受信データの位相に同期化したクロック信号ＣＬＫを出力し、識別器１１２は、このクロック信号ＣＬＫのタイミングでレベル識別してデータＤＡＴＡを出力する。
【０００４】
【発明が解決しようとする課題】
従来例の図１４に示す構成は、受信データの伝送速度に対応した中心周波数を有するフィルタ１０２を用いるものであるから、伝送速度が異なる場合には、異なる中心周波数のフィルタ１０２に変更する必要がある。従って、伝送速度対応の構成のデータ受信装置が用いられている。その為にコストアップとなる問題がある。又図１５に示す構成は、電圧制御発振器１１６の発振出力周波数が、受信データの伝送速度に追従して変化することができるが、周波数変化範囲は、位相同期引込みの関係から比較的狭いものである。即ち、受信データの伝送速度の揺らぎに追従してクロック信号ＣＬＫを出力できる程度のものである。従って、伝送速度が２倍程度異なる場合には適用できないものである。
本発明は、伝送速度が大きく相違する場合でも、自動的に伝送速度に対応したクロック信号を選択出力して、データの受信を可能とすることにより、各種の伝送速度のデータを受信する場合の共用化を図ることを目的とする。
【０００５】
【課題を解決するための手段】
本発明のデータ受信装置は、（１）受信データの位相に同期化したクロック信号を出力する位相同期回路（ＰＬＬ）３と、クロック信号により受信データの識別を行う識別器２とを含むデータ受信装置であって、位相同期回路３からのクロック信号をそれぞれ異なる分周比で分周する複数の分周器８，９と、複数の分周器８，９の何れか一つを選択して、分周出力信号を識別器２に入力するクロック信号とするセレクタ７と、受信データの伝送速度を判定して、セレクタ７を制御し、受信データの伝送速度に対応したクロック信号を選択出力して識別器２に入力する制御を行う判定制御部とを備え、この判定制御部は、後述の構成を含むものである。
【０００６】
（２）又判定制御部は、識別器による識別データを基に受信データの符号則違反の有無を検出する違反検出部と、この違反検出部による違反検出信号が連続的に発生した時に異なる分周器によるクロック信号を選択出力するように、セレクタを制御する構成を有するものである。
【０００７】
又（３）判定制御部は、識別器による識別データを基にＣＭＩ符号化された受信データの交番則違反を検出する違反検出部と、この違反検出部による違反検出信号を積分する積分回路と、この積分回路の積分出力信号と基準電圧とを比較する比較器と、この比較器の比較出力信号を入力して反転動作するフリップフロップとを含み、このフリップフロップの出力信号により、セレクタを制御する構成を有するものである。
【０００８】
又（４）前述のそれぞれの判定制御部は、複数の分周器の中の分周比の小さい分周器から順に選択するように、セレクタを制御する構成を有するものである。
【０００９】
又（５）判定制御部は、受信データのエッジ検出を行うパルスエッジ検出部と、このパルスエッジ検出部の検出信号を積分して基準電圧と比較し、積分出力信号が基準電圧を超えた時に、異なる分周器によるクロック信号を選択出力するように、セレクタを制御する比較器とを有するものである。
【００１０】
又（６）判定制御部は、受信データのエッジ検出を行うパルスエッジ検出部と、このパルスエッジ検出部の検出信号を積分する積分回路と、この積分回路の積分出力信号とそれぞれ異なる基準電圧とを比較する複数の比較器と、この複数の比較器の比較出力信号に従った分周比の分周器を選択するように、セレクタを制御する構成を有するものである。
【００１１】
又（７）判定制御部は、識別器の識別出力データを基にフレーム同期引込みを行い、フレーム同期外れの検出信号を出力するフレーム同期回路と、フレーム同期外れの検出信号が継続して出力される時に、異なる分周比の分周器によるクロック信号を選択出力するようにセレクタを制御するフリップフロップとを有するものである。
【００１２】
又（８）判定制御部は、高速クロック信号を基に受信データの隣接したビットが同一符号か否かを判定する手段と、この手段により同一符号の確率が低い時に、受信データを高速データと判定して高速クロック信号を選択し、同一符号の確率が高い時に、受信データを低速データと判定して低速クロック信号を選択するようにセレクタを制御する手段とを有するものである。
【００１３】
又（９）判定制御部は、位相同期回路からのクロック信号を高速クロック信号とし、この高速クロック信号を分周器により分周して低速クロック信号とし、受信データをデータ端子に且つ前記高速クロック信号をクロック端子にそれぞれ入力する第１のフリップフロップと、この第１のフリップフロップの出力信号をデータ端子に前記高速クロック信号をクロック端子にそれぞれ入力する第２のフリップフロップと、前記第１，第２のフリップフロップの出力信号を比較して、前記高速クロック信号に従った隣接ビットが同一符号か否かを前記低速クロック信号のタイミングで判定する排他的オア回路及び第３のフリップフロップと、この第３のフリップフロップの出力信号を加えるローパスフィルタと、このローパスフィルタの出力信号と基準電圧とを比較し、比較出力信号により前記高速クロック信号と低速クロック信号との何れかを選択出力するように、セレクタを制御する比較器とを有するものである。
【００１４】
【発明の実施の形態】
図１は本発明の第１の実施の形態の説明図であり、１は増幅器、２は識別器、３は位相同期回路（ＰＬＬ）、４は位相比較器、５はローパスフィルタ（ＬＰＦ）、６は電圧制御発振器（ＶＣＯ）、７はセレクタ、８は１／２の分周器、９は１／８の分周器、１０はデコーダ、１１は符号則の違反検出部、１２は積分回路（平滑回路又はローパスフィルタ）、１３は比較器、１４はフリップフロップを示す。このフリップフロップ１４は、リセット端子Ｒに加えられるパワーオン信号ＰＷによりリセットされ、比較器１３の出力信号がクロック端子ＣＫに入力され、＊Ｑ端子出力がデータ端子Ｄに入力され、Ｑ端子出力がセレクタ７の制御信号となる。
【００１５】
又違反検出部１１と積分回路１２と比較器１３とフリップフロップ１４により判定制御部を構成し、受信データの伝送速度を判定して、セレクタ７を制御するものである。又受信データがＣＭＩ符号化されている場合、デコーダ１０は、ＣＭＩ符号から例えばＮＲＺ符号に変換してデータＤＡＴＡを出力し、且つそのデータＤＡＴＡに同期したクロック信号ＣＬＫを出力する。その場合の違反検出部１１は、ＣＭＩ符号の交番則違反を検出し、検出信号を積分回路１２を介して比較器１３に入力し、基準電圧Ｖｒｅｆと比較する。
【００１６】
又セレクタ７は、フリップフロップ１４のＱ端子出力が“０”（ローレベル）の時に１／２の分周器８を選択し、フリップフロップ１４のＱ端子出力が“１”（ハイレベル）の時に１／８の分周器９を選択して、識別器２とデコーダ１０とに入力するクロック信号とする。
【００１７】
受信データの伝送速度が、例えば、１．５４４Ｍｂｐｓと６．３１２Ｍｂｐｓとの何れかに対応して受信処理する場合、受信データがＣＭＩ符号化されていると、識別器２及びデコーダ１０に入力するクロック信号は、伝送速度の２倍の速度が必要となる。そこで、位相比較器４とフィルタ５と電圧制御発振器６とを含む位相同期回路３の電圧制御発振器６の中心周波数を、例えば、約２５ＭＨｚとし、受信データに位相同期化した信号を出力する。そして、分周器８は１／２に分周して約１２．５ＭＨｚとし、分周器９は１／８に分周して３．１２５ＭＨｚとする。又デコーダ１０によりＣＭＩ符号データをＮＲＺ符号データＤＡＴＡに変換すると共に、識別器２に入力するクロック信号を１／２に分周して、データＤＡＴＡのクロック信号ＣＬＫとする。
【００１８】
ＣＭＩ符号は、例えば、図２の（ａ）に示すように、データ“０”は“０１”とし、“１”は“１１”又は“００”とし、前回の“１”が“１１”の時、今回の“１”は反転した“００”とする。従って、データの“０”連続又は“１”連続の場合でも、クロック成分を含む伝送データとなる。そして、図２の（ａ）に示すＣＭＩ符号データは、ＣＭＩ符号則に従って（ｂ）に示すＮＲＺ符号データにデコードすることができる。
【００１９】
又図２の（ｃ）に示すＣＭＩ符号データの場合、ｅｒ１として示す“１０”はデータ“０”に対するＣＭＩ符号則違反であり、又ｅｒ２として示す“１１”は、その前も“１１”であるから、ＣＭＩ符号の交番則違反である。又ｅｒ３として示す“００”もＣＭＩ符号の交番則違反である。図２の（ｄ）は、このようなＣＭＩ符号則の違反検出信号を示す。又違反検出部１１は、ＣＭＩ符号の交番則違反のみ検出する構成とすると、図２の（ｅ）に示す検出信号を出力することになる。この検出信号を積分回路１２に入力する。伝送エラー等により単発的に発生するＣＭＩ符号の交番則違反の場合は、積分回路１２の出力信号は、基準電圧Ｖｒｅｆを超えることがない。
【００２０】
図３は本発明の第１の実施の形態の動作説明図であり、（ａ）は１．５ＭｂｐｓのデータをＣＭＩ符号化した伝送データ、（ｂ）はセレクタ７で選択出力したクロック信号、（ｃ）は交番則違反検出信号、（ｄ）は積分回路１２の出力信号、（ｅ）は比較器１３の出力信号、（ｆ）はパワーオン信号ＰＷ、（ｇ）はフリップフロップ１４のＱ端子出力信号を示す。
【００２１】
図３の（ｆ）のパワーオン信号によりフリップフロップ１４はリセットされるから、そのＱ端子出力信号は（ｇ）に示すように“０”となり、セレクタ７は分周器８による１／２分周出力の１２．５ＭＨｚのクロック信号（１／２ＣＬＫ）を選択出力する。その場合の識別器２は、この１２．５ＭＨｚのクロック信号のタイミングでレベル識別し、例えば、低速の伝送データの“０”の点を識別すると、連続して“０”であるから交番則違反となり、又伝送データの“１”の点を識別すると、連続して“１”であるから交番則違反となり、（ｃ）に示す違反検出信号が出力される。又デコーダ１０からは正規なＮＲＺ符号データは出力されない。
【００２２】
積分回路１２は、この違反検出信号を積分し、（ｄ）に示す積分出力信号を比較器１３に入力し、基準電圧Ｖｒｅｆと比較する。積分出力信号が基準電圧Ｖｒｅｆを超えると、（ｅ）に示す比較出力信号によりフリップフロップ１４が反転し、Ｑ端子出力信号は（ｇ）に示すように“１”となる。それにより、セレクタ７は、分周器９による１／８分周出力の３．１２５ＭＨｚのクロック信号（１／８ＣＬＫ）を選択する出力する。
【００２３】
このクロック信号のタイミングで識別器２に於いてレベル識別すると、伝送データの２倍の周波数のクロック信号であるから、デコーダ１０は、ＣＭＩ符号則に従ってデコードし、ＮＲＺ符号データに変換することができる。又伝送エラーがなければ、交番則違反が生じないから、違反検出部１１から検出信号が出力されないので、積分回路１２の積分出力信号は（ｄ）に示すように減少する。その後の伝送エラーによる交番則違反は単発的であるから、積分出力信号は基準電圧Ｖｒｅｆを超えることはなく、従って、フリップフロップ１４はセット状態を維持する。
【００２４】
前述のように、１．５Ｍｂｐｓのデータと６．３Ｍｂｐｓのデータとの何れかをＣＭＩ符号化して伝送するシステムに於いて、判定制御部により符号則違反検出を行って、自動的に伝送速度を判定し、その伝送速度に対応したクロック信号を選択出力して、受信処理することができる。この場合、２種類の伝送速度に対して共用化できることになる。
【００２５】
なお、前述の場合に、６．３ＭｂｐｓのデータをＣＭＩ符号化して伝送し、これを受信データとすると、セレクタ７が最初に分周器８による１／２分周出力のクロック信号を選択しているから、ＣＭＩ符号の交番則違反が生じることがないので、フリップフロップ１４はパワーオン信号ＰＷによりリセットされた状態を維持し、セレクタ７は分周器８による１／２分周出力の１２，５ＭＨｚのクロック信号を継続して選択出力することになる。
【００２６】
図４は本発明の第２の実施の形態の説明図であり、図１と同一符号は同一部分を示し、１５，１６はフリップフロップ、１７はセレクタ、１８は１／４分周する分周器、１９はリセット付き積分回路を示す。この実施の形態は、３種類の伝送速度に対して共用化した構成を示し、位相同期回路（ＰＬＬ）３の電圧制御発振器６の出力信号を、例えば、１／２の分周器８と、１／４の分周器１８と、１／８の分周器９とにより分周し、セレクタ１７により何れかの分周出力をクロック信号として識別器２とデコーダ１０とに入力する。
【００２７】
又フリップフロップ１５，１６は、比較器１３の比較出力信号をクロック端子ＣＫに入力し、パワーオン信号ＰＷをリセット端子Ｒに入力し、フリップフロップ１５の＊Ｑ端子出力信号をデータ端子Ｄに入力し、Ｑ端子出力信号をフリップフロップ１６のデータ端子Ｄに入力する構成とする。又セレクタ１７は、フリップフロップ１５，１６のＱ端子出力信号が共に“０”の場合に、１／２の分周器８による分周出力信号を選択し、フリップフロップ１５のＱ端子出力信号が“１”となると、１／４の分周器１８による分周出力信号を選択し、フリップフロップ１６のＱ端子出力信号が“１”で、フリップフロップ１５のＱ端子出力信号が“０”となると、１／８の分周器９による分周出力信号を選択する。又積分回路１９は違反検出部１１からの違反検出信号を積分し、フリップフロップ１５，１６のＱ端子出力信号が“１”となった時にリセットされる構成を有するものである。
【００２８】
図５は本発明の第２の実施の形態の動作説明図であり、（ａ）は１．５ＭｂｐｓのデータをＣＭＩ符号化した伝送データ、（ｂ）はセレクタ１７で選択出力したクロック信号、（ｃ）は交番則違反検出信号、（ｄ）は積分回路１９の出力信号、（ｅ）は比較器１３の出力信号、（ｆ）はフリップフロップ１５のＱ端子出力信号、（ｇ）はフリップフロップ１６のＱ端子出力信号を示す。
【００２９】
位相同期回路３の電圧制御発振器６の出力信号周波数を約２５ＭＨｚとすると、フリップフロップ１５，１６のＱ端子出力信号が（ｆ），（ｇ）に示すように“０”の場合に、セレクタ１７は、１／２分周の１２．５ＭＨｚのクロック信号（１／２ＣＬＫ）を識別器２とデコーダ１０とに入力する。この場合、クロック周波数が高過ぎるから、交番則違反が連続し、違反検出信号を積分回路１９により積分した積分出力信号は、（ｄ）に示すように、基準電圧Ｖｒｅｆを超えることになり、フリップフロップ１５のＱ端子出力信号は“１”となる。又このＱ端子出力信号によって積分回路１９はリセットされる。セレクタ１７は、フリップフロップ１５のＱ端子出力信号が“１”、フリップフロップ１６のＱ端子出力信号が“０”であることにより、１／４の分周器１８による６，２５ＭＨｚのクロック信号（１／４ＣＫＬ）を選択出力して、識別器２とデコーダ１０とに入力する。
【００３０】
この場合も、クロック周波数が高過ぎるから、交番則違反が連続し、リセットされた積分回路１９の積分出力信号は（ｄ）に示すように上昇して基準電圧Ｖｒｅｆを超えることになる。それにより、フリップフロップ１５のＱ端子出力信号は“０”、フリップフロップ１６のＱ端子出力信号は“１”となる。それにより、積分回路１９はリセットされ、又セレクタ１７は１／８の分周器９による３．１２５ＭＨｚのクロック信号（１／８ＣＬＫ）を選択して、識別器２とデコーダ１０とに入力する。
【００３１】
この場合、セレクタ１７により選択したクロック信号が、ＣＭＩ符号化データに対応したものとなるから、交番則違反の検出信号が殆どなくなり、従って、積分回路１９の積分出力信号はほぼ零の状態を継続し、フリップフロップ１５，１６のＱ端子出力信号によるセレクタ１７の選択状態も継続して、１．５Ｍｂｐｓのデータの受信処理を行うことができる。
【００３２】
なお、３ＭｂｐｓのデータをＣＭＩ符号化して伝送した場合は、１／４の分周器１８による６．２５ＭＨｚのクロック信号によってＮＲＺ符号への変換が行われ、ＣＭＩ符号の交番則違反は殆ど生じないことになる。又分周器を更に多数設けて、分周比の小さい分周器から、即ち、周波数の高いクロック信号から順次選択して、ＣＭＩ符号の交番則違反が継続するか否かを判定して、順次周波数の低いクロック信号に切替える構成とすることもできる。
【００３３】
図６は本発明の第３の実施の形態の説明図であり、図１と同一符号は同一部分を示し、２１はパルスエッジ検出部、２２は積分回路（平滑回路，ローパスフィルタ）、２３は比較器であり、判定制御部を構成している。又セレクタ７は、比較器２３の比較出力信号により制御され、例えば、“０”の時に１／８の分周器９による分周出力のクロック信号を選択し、“１”の時に１／２の分周器８による分周出力のクロック信号を選択する。
【００３４】
図７は本発明の第３の実施の形態の動作説明図であり、（ａ）は例えば６．３ＭｂｐｓのデータをＣＭＩ符号化した伝送データ、（ｂ）はパルスエッジ検出部２１による立上り検出信号、（ｃ）は１．５ＭｂｐｓのデータをＣＭＩ符号化した伝送データ、（ｄ）はパルスエッジ検出部２１による立上り検出信号、（ｅ）は積分回路２２の積分出力信号、（ｆ）は比較器２３の比較出力信号を示す。
【００３５】
立上り検出信号は、単位時間当たり高速データに対しては多く、低速データに対しては少なくなる。従って、積分回路２２を例えばＣＲ時定数回路による平滑回路構成とすると、立上り検出信号の直流成分を出力することになり、例えば、（ｅ）に示すように、６．３Ｍｂｐｓの高速データに対しては、ＨＳの曲線に示すように変化し、又１．５Ｍｂｐｓの低速データに対しては、ＬＳの曲線に示すように変化し、所定時間後にはほぼ一定の直流レベルとなる。
【００３６】
従って、基準電圧Ｖｒｅｆを、所定時間経過後の曲線ＨＳ，ＬＳの中間程度に設定することにより、（ｆ）の比較出力信号がハイレベルとなる場合は、高速データを受信していることが判る。そこで、比較出力信号がハイレベルとなった時は、セレクタ７を制御して、１／２の分周器８による１２．５ＭＨｚのクロック信号を選択して識別器２とデコーダ１０とに入力し、比較出力信号がローレベルのままの時は、セレクタ７により、１／８の分周器９による３．１２５ＭＨｚのクロック信号を選択して識別器２とデコーダ１０とに入力する。即ち、受信データが例えば６．３Ｍｂｐｓの高速のＣＭＩ符号化データであるか、１．５Ｍｂｐｓの低速のＣＭＩ符号化データであるかを、積分回路２２の積分出力信号が基準電圧Ｖｒｅｆを超えるか否かにより判定し、伝送速度に対応したクロック信号を選択することができる。
【００３７】
図８は本発明の第４の実施の形態の説明図であり、図１及び図６と同一符号は同一部分を示し、２４〜２６は比較器、２７はセレクタ、２８〜３１はそれぞれ１／２，１／４，１／８，１／１６の分周器、Ｖｒ１，Ｖｒ２，Ｖｒ３は基準電圧を示し、判定制御部を構成している。又位相同期回路（ＰＬＬ）３は、増幅器１により増幅された受信データとセレクタ２７により選択出力されたクロック信号との位相に同期した信号を電圧制御発振器（ＶＣＯ）６から出力するもので、前述のように約２５ＭＨｚの周波数の信号を出力するものとすると、分周器２８により１２．５ＭＨｚ、分周器２９により６．２５ＭＨｚ、分周器３０により３．１２５ＭＨｚ、分周器３１により１．５６ＭＨｚのクロック信号に分周してセレクタ２７に入力する。
【００３８】
又パルスエッジ検出部２１により前述のように受信データの立上りエッジを検出して積分回路２２により積分すると、図７の（ｅ）に示すように、高速データとなる程、積分出力信号が大きくなる。そこで、Ｖｒ１＜Ｖｒ２＜Ｖｒ３の関係に基準電圧を設定し、比較器２４〜２６により積分出力信号と比較する。低速データの立上り検出信号の時間間隔は長いから、積分出力信号は基準電圧Ｖｒ１以下となる。その場合、セレクタ２７は、１／１６の分周器３１による分周出力信号をクロック信号として選択出力する。
【００３９】
又積分出力信号が基準電圧Ｖｒ１を超えたが、基準電圧Ｖｒ２を超えない場合は、１／８の分周器３０による分周出力信号をクロック信号として選択出力し、積分出力信号が基準電圧Ｖｒ２を超えたが、基準電圧Ｖｒ３ａを超えない場合は、１／４の分周器２９による分周出力信号をクロック信号として選択出力し、積分出力信号が基準電圧Ｖｒ３を超えた場合は、高速データを受信した場合であるから、１／２の分周２８による分周出力信号を選択出力する。
【００４０】
図９は本発明の第５の実施の形態の説明図であり、図１と同一符号は同一部分を示し、５１はフレーム同期回路、５２はタイマ等による保護回路、５３はフリップフロップで、判定制御部を構成している。又５４は１／Ｍの分周器、５５は１／Ｎの分周器を示す。この実施の形態は、識別器２によりレベル識別されたデータを基にフレーム同期引込みが可能か否かを判定し、フレーム同期引込みが不可能の場合に、セレクタ７を制御して、分周器５４，５５の切替えを行うものである。
【００４１】
例えば、パワーオン信号ＰＷによりリセットされたフリップフロップ５３のＱ端子出力信号が“０”で、セレクタ７は１／Ｍの分周器５４による分周出力信号を選択してクロック信号としている時に、フレーム同期回路５１は、フレーム同期引込みの処理を行い、同期外れ検出信号を同期保護回路５２に入力する。所定回数継続して同期外れ検出信号が得られると、フリップフロップ５３のクロック端子ＣＫに信号を入力する。それにより、フリップフロップ５３のＱ端子出力信号は“１”となり、セレクタ７は、１／Ｎの分周器５５による分周出力信号を選択してクロック信号とする。
【００４２】
即ち、セレクタ７により受信データの伝送速度に対応したクロック信号を選択して識別器２とフレーム同期回路５１とに入力し、識別器２により正常にデータが識別再生されると、フレーム同期回路５１に於いてフレーム同期をとることができる。その場合は、フリップフロップ５３は現状の状態を維持し、それにより、セレクタ７も現状の状態を維持する。
【００４３】
これに対して、フレーム同期回路５１に於いてフレーム同期をとることができない場合、識別器２により正常なデータが識別再生されない場合であり、フレーム同期回路５１から同期外れ検出信号が保護回路５２に入力され、所定の保護期間が経過すると、フリップフロップ５３のクロック端子ＣＫに信号を入力する。それにより、フリップフロップ５３のＱ端子出力信号は“１”となり、セレクタ７は、１／Ｍの分周器５４から１／Ｎの分周器５５に切替えて、１／Ｎの分周器５５による分周出力信号をクロック信号として識別器２とフレーム同期回路５１とに入力する。それにより、受信データの伝送速度に対応したクロック信号が選択されると、フレーム同期回路５１に於いてフレーム同期をとることができるから、セレクタ７はこの状態を継続する。
【００４４】
又受信データガ前述の各実施の形態と同様にＣＭＩ符号化されている場合、識別器２の後段にデコーダを設け、ＣＭＩ符号データをＲＺ符号データ等に変換して、フレーム同期回路５１に於いてフレーム周期毎にフレーム同期パルスを検出可能か否かを判定し、検出可能の場合は、フレーム同期がとれたと判定し、検出不可能の場合は、フレーム同期外れと判定し、積分回路５２に同期外れ検出信号を入力する。即ち、受信データの伝送速度に対応したクロック信号を選択できた時は、フレーム同期引込みが可能であるかから、フレーム同期引込みが不可能の場合に、セレクタ７を制御して分周器の切替えを行うものである。
【００４５】
図１０は本発明の第６の実施の形態の説明図であり、図１と同一符号は同一部分を示し、６１は速度判定部、６２は分周器、６３，６４，６６はフリップフロップ、６５は排他的オア回路、６７はセレクタ、６８はローパスフィルタ（ＬＯＦ）、６９は比較器を示し、判定制御部を構成している。
【００４６】
この実施の形態は、例えば、５０Ｍｂｐｓと１５０Ｍｂｐｓとの２種類の伝送速度対応して自動的にクロック信号の切替えを行って受信処理する場合を示し、位相同期回路（ＰＬＬ）３の電圧制御発振器（ＶＣＯ）６は、そのまま或いは分周して１５０ＭＨｚのクロック信号を出力し、速度判定部６１の分周器６２により１／３に分周して５０ＭＨｚのクロックを生成し、それぞれセレクタ６７に入力する。又識別器２にセレクタ６７により選択したクロック信号ＣＬＫと、増幅器１により増幅した受信データとを入力し、レベル識別したデータＤＡＴＡを出力する。
【００４７】
又フリップフロップ６３のデータ端子Ｄに受信データを入力し、フリップフロップ６３，６４のクロック端子Ｃに１５０ＭＨｚのクロック信号を入力する。又フリップフロップ６３のＱ端子出力信号をフリップフロップ６４のデータ端子Ｄに入力する。そして，フリップフロップ６３，６４のＱ端子出力信号を排他的オア回路６５に入力し、その出力信号をフリップフロップ６６のデータ端子Ｄに入力する。このフリップフロップ６６のクロック端子Ｃに５０ＭＨｚのクロック信号を入力する。
【００４８】
従って、排他的オア回路６５の出力信号は、１５０ＭＨｚの周期で同一符号が連続するか否かを示すものとなり、連続しない場合に“１”の出力信号となる。この排他的オア回路６５の出力信号を、５０ＭＨｚの周期で“１”となるか否かをフリップフロップ６６により判定することになり、５０ＭＨｚ周期で“１”となる場合は、フリップフロップ６６のＱ端子出力信号をローパスフィルタ６８を介して比較器６９に入力し、基準電圧Ｖｒと比較し、比較出力信号によりセレクタ６７を制御する。
【００４９】
図１１は本発明の第６の実施の形態の判定動作説明図であり、（ａ）は受信データの一部を示し、実線は高速データ、点線は低速データを示し、（ｂ）は高速クロック信号、（ｃ）は排他的オア回路６５の出力信号、（ｄ）は低速クロック信号、（ｅ）はフリップフロップ６６のＱ端子出力信号を示す。
【００５０】
又検出１，２，３は、（ｂ）の高速クロック信号によって高速データの２ビットが連続して同一符号か否かを検出することを示し、低速データに対しては、検出２，３は同一符号となり、検出１は、符号変換点の場合は異なる符号、ＮＲＺ符号の符号変換点でない場合は同一符号となる。又高速データに対しては、検出１，２，３の何れも異なる符号となる場合が多い。そして、排他的オア回路６５の出力信号は、（ｃ）に示すように、検出１〜３による１〜３結果となるもので、１〜３結果が異なる符号連続の場合に、“１”（ハイレベルＨ）、同一符号連続の場合に、“０”（ローレベルＬ）となる。即ち、高速データ受信の場合に、フリップフロップ６８のＱ端子出力信号は“１”となり、低速データ受信の場合に“０”となる。
【００５１】
この排他的オア回路６５の出力信号を、（ｄ）に示す低速クロック信号で判定する。即ち、フリップフロップ６６は、排他的オア回路６５の出力信号を低速クロック信号の立上りで判定し、異なる符号の判定出力信号の場合に、フリップフロップ６６のＱ端子出力信号は（ｅ）に示すように“１”となる。このＱ端子出力信号をローパスフィルタ６８を介して比較器６９に入力する。即ち、高速データ受信の場合に、フリップフロップ６６のＱ端子出力信号が“１”となる確率が高くなる。従って、所定時間経過によりローパスフィルタ６８の出力信号が基準電圧Ｖｒを超えることになり、それにより、比較器６９の比較出力信号が“１”となるから、セレクタ６７を制御して高速クロック信号を選択出力してクロック信号ＣＬＫとし、識別器２に入力する。
【００５２】
又低速データを受信している場合は、フリップフロップ６６のＱ端子出力信号は“０”を継続することが多く、従って、比較器６９の比較出力信号は“０”を継続し、セレクタ６７は低速クロック信号を選択してクロック信号ＣＬＫとし、識別器２に入力する。
【００５３】
図１２は本発明の第６の実施の形態の低速データ受信の動作説明図であり、（ａ）は低速受信データ、（ｂ）は１５０ＭＨｚの高速クロック信号、（ｃ）はフリップフロップ６３のＱ端子出力信号、（ｄ）はフリップフロップ６４のＱ端子出力信号、（ｅ）は排他的オア回路６５の出力信号、（ｆ）は５０ＭＨｚの低速クロック信号、（ｇ）はフリップフロップ６６のＱ端子出力信号、（ｈ）はローパスフィルタ６８の出力信号、（ｉ）は比較器６９の出力信号を示す。
【００５４】
（ａ）に示す“１０１００１”の低速データを受信し、（ｂ）に示す高速クロック信号でフリップフロップ６３，６４を動作させ、排他的オア回路６５により同一符号が連続したか否かを判定する。この場合、排他的オア回路６５の出力信号は（ｅ）に示すものとなる。この排他的オア回路６５の出力信号を、（ｆ）に示す低速クロック信号で判定すると、フリップフロップ６６のＱ端子出力信号は、（ｇ）に示すように“０”（Ｌ）連続となる。従って、ローパスフィルタ６８の出力信号は、（ｈ）に示すように、“０”（Ｌ）連続となる。比較器６９はこのローパスフィルタ６８の出力信号と基準電圧Ｖｒとを比較するから、比較出力信号は（ｉ）に示すように、“１”（Ｈ）連続となる。従って、セレクタ６７は、５０ＭＨｚの低速クロック信号を選択して識別器２に入力する。
【００５５】
図１３は本発明の第６の実施の形態の高速データ受信の動作説明図であり、（ａ）は高速受信データ、（ｂ）〜（ｉ）は図１２と同一の信号を示す。高速データ受信の場合は、フリップフロップ６６のＱ端子出力信号が、（ｇ）に示すものとなる。従って、ローパスフィルタ６８の出力信号は、（ｈ）に示すように上昇する。このローパスフィルタ６８の出力信号が基準電圧Ｖｒを超えると、比較器６９の比較出力信号は（ｉ）に示すように“０”（Ｌ）となる。それにより、セレクタ６７は、１５０ＭＨｚの高速クロック信号を選択して識別器２に入力することになる。
【００５６】
本発明は、前述の各実施の形態のみに限定されるものではなく、種々付加変更することが可能であり、符号則違反検出を行う場合は、ＣＭＩ符号化以外の符号化を行ってデータ伝送を行う場合も、その符号則に違反するか否かを判定する手段を設けることができる。又フレーム同期引込みを判定する手段の場合、各種のフレームフォーマットに対応したフレーム同期信号を検出する手段を適用することができる。
【００５７】
【発明の効果】
以上説明したように、本発明は、位相同期回路（ＰＬＬ）の出力信号を分周する複数の分周器と、それらの一つを選択するセレクタと、受信データの伝送速度を、符号則違反検出，フレーム同期検出，変化点（パルスエッジ）検出等により判定する判定制御部を有するものであり、各種の伝送速度のデータを受信する構成を共用化し、且つ伝送速度に対応したクロック信号を自動的に選択できる利点がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の説明図である。
【図２】ＣＭＩ符号とＮＲＺ符号との変換説明図である。
【図３】本発明の第１の実施の形態の動作説明図である。
【図４】本発明の第２の実施の形態の説明図である。
【図５】本発明の第２の実施の形態の動作説明図である。
【図６】本発明の第３の実施の形態の説明図である。
【図７】本発明の第３の実施の形態の動作説明図である。
【図８】本発明の第４の実施の形態の説明図である。
【図９】本発明の第５の実施の形態の説明図である。
【図１０】本発明の第６の実施の形態の説明図である。
【図１１】本発明の第６の実施の形態の判定動作説明図である。
【図１２】本発明の第６の実施の形態の低速データ受信の動作説明図である。
【図１３】本発明の第６の実施の形態の高速データ受信の動作説明図である。
【図１４】従来例のデータ受信装置の要部説明図である。
【図１５】従来例のデータ受信装置の要部説明図である。
【符号の説明】
１ 増幅器
２ 識別器
３ 位相同期回路（ＰＬＬ）
４ 位相比較器
５ ローパスフィルタ（ＬＰＦ）
６ 電圧制御発振器（ＶＣＯ）
７ セレクタ
８ １／２の分周器
９ １／８の分周器
１０ デコーダ
１１ 違反検出部
１２ 積分回路（平滑回路）
１３ 比較器
１４ フリップフロップ
Claims (5)
- 受信データの位相に同期化したクロック信号を出力する位相同期回路と、前記クロック信号により前記受信データの識別を行う識別器とを含むデータ受信装置に於いて、
前記位相同期回路からのクロック信号をそれぞれ異なる分周比で分周する複数の分周器と、
前記複数の分周器の何れか一つを選択して、分周出力信号を前記識別器に入力するクロック信号とするセレクタと、
前記受信データの伝送速度を判定して前記セレクタを制御し、受信データの伝送速度に対応したクロック信号を選択出力して前記識別器に入力する制御を行う判定制御部とを備え、
該判定制御部は、前記識別器による識別データを基に前記受信データの符号則違反の有無を検出する違反検出部と、該違反検出部による違反検出信号が連続的に発生した時に異なる分周器によるクロック信号を選択出力するように前記セレクタを制御する構成を有する
ことを特徴とするデータ受信装置。 - ＣＭＩ符号化された受信データの位相に同期化したクロック信号を出力する位相同期回路と、前記クロック信号により前記受信データの識別を行う識別器とを含むデータ受信装置に於いて、
前記位相同期回路からのクロック信号をそれぞれ異なる分周比で分周する複数の分周器と、
前記複数の分周器の何れか一つを選択して、分周出力信号を前記識別器に入力するクロック信号とするセレクタと、
前記受信データの伝送速度を判定して前記セレクタを制御し、該受信データの伝送速度に対応したクロック信号を選択出力して前記識別器に入力する制御を行う判定制御部とを備え、
該判定制御部は、前記識別器による識別データを基に前記ＣＭＩ符号化された受信データの交番則違反を検出する違反検出部と、該違反検出部による違反検出信号を積分する積分回路と、該積分回路の積分出力信号と基準電圧とを比較する比較器と、該比較器の比較出力信号を入力して反転動作するフリップフロップとを含み、該フリップフロップの出力信号により前記セレクタを制御する構成を有する
ことを特徴とするデータ受信装置。 - 前記判定制御部は、前記複数の分周器の中の分周比の小さい分周器から順に選択するように前記セレクタを制御する構成を有することを特徴とする請求項１又は２記載のデータ受信装置。
- 前記判定制御部は、前記識別器の識別出力データを基にフレーム同期引込みを行い、フレーム同期外れの検出信号を出力する手段を含むフレーム同期回路と、該フレーム同期回路から前記フレーム同期外れの検出信号を入力する保護回路と、該保護回路による前記フレーム同期外れの検出信号が複数回継続した時の信号により反転動作して前記クロック信号を選択する前記セレクタを制御するフリップフロップとを有することを特徴とする請求項１又は２記載のデータ受信装置。
- 前記判定制御部は、前記位相同期回路からのクロック信号を高速クロック信号とし、該高速クロック信号を分周器により分周して低速クロック信号とし、受信データをデータ端子に且つ前記高速クロック信号をクロック端子にそれぞれ入力する第１のフリップフロップと、該第１のフリップフロップの出力信号をデータ端子に前記高速クロック信号をクロック端子にそれぞれ入力する第２のフリップフロップと、前記第１，第２のフリップフロ ップの出力信号を比較して、前記高速クロック信号に従った隣接ビットが同一符号か否かを前記低速クロック信号のタイミングで判定する排他的オア回路及び第３のフリップフロップと、該第３のフリップフロップの出力信号を加えるローパスフィルタと、該ローパスフィルタの出力信号と基準電圧とを比較し、比較出力信号により前記高速クロック信号と低速クロック信号との何れかを選択出力するように前記セレクタを制御する比較器とを有することを特徴とする請求項１又は２記載のデータ受信装置。
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