KR19980060658A - Mpeg-2 시스템클럭 복원을 위한 디지탈 pll 회로 - Google Patents

Abstract

본 발명은 MPEG-II 시스템 클럭복원을 위한 디지탈 PLL 회로이다. PCR 값과 STC 값을 가지고 최종 주파수 보정을 하기 위한 에러값을 구하고 이를 룩업 테이블을 이용하여 얻은 값은 DAC 에서 VCXO를 제어하기 위한 제어전압을 얻은 뒤 LPF를 거쳐 입력으로 가하면 복원된 시스템 클럭을 얻을 수 있다. 이 디지탈 PLL을 효과적으로 이용하면 회로의 단순화와 동작 속도의 향상을 기대할 수 있다. 본 발명은 전송 신호로부터 PCR 정보를 추출하는 역다중화기와; 상기 역다중화기로부터의 이전의 PCR 값을 저장하는 PCR 레지스터와; 이전의 STC 값을 저장하는 STC 레지스터와; 상기 역다중화기, PCR 레지스터, STC 레지스터의 출력으로부터 에러값을 계산하기 위한 에러값 계산부와; 상기 에러값으로부터 국부발진주파수를 제어하는 아날로그 제어전압을 발생하는 제어전압발생부와; 상기 아날로그 제어전압에 의해 발진하는 전압제어발진부와; 상기 발진부의 출력을 카운터하여 국부 STC 정보를 상기 STC 레지스터로 출력하는 STC 카운터부를 포함하는 것을 특징으로 한다.

Description

MPEG-2 시스템 클럭복원을 위한 디지탈 PLL 회로

본 발명은 DVD, HDTV, VOD 시스템, 광대역 ISDN 단말기 코덱 시스템과 같이 MPEG 코덱 시스템을 사용하는 영상 시스템에 채용될 수 있는 것이다. MPEG-II는 ISO/IEC에서 방송, 통신 및 저장매체에의 응용을 위해 만든 디지탈 비디오 신호 대역 압축 표준이며 현재 많이 사용되는 비디오 신호 대역 압축 기법이다. 디지탈 영상 서비스의 수요가 계속 증가하므로 위의 MPEG-II 표준을 이용한 비디오 코덱의 수요는 향후 급격히 증가할 전망이다. 본 발명은 MPEG-II 인코더에서 전송되어온 타이밍 정보를 이용하여 시스템 클럭을 복원하는 것에 관한 것이다.

종래의 MPEG-II 복호화 시스템에서는 시스템 클럭 복원을 위해서 입력된 PCR(Program Clock Reference) 값과 현재의 국부 클럭값을 가지고 계산한 42 비트 에러값 전부를 가지고 DSP 코아나 소프트웨어적인 방법의 이용 혹은 직접 디지탈 루프 필터를 설계하여 외부 27MHz VCXO(Voltge Controlled X-tal Oscillator) 출력 주파수를 제어하기 위한 아날로그 전압을 얻도록 구성하였다. 이러한 구성은 정확한 제어전압을 획득할 수 없어 시스템 클럭 복원에 지연시간, 혹은 정밀도가 떨어지는 문제점이 있었다.

종래의 이러한 구성은 정확한 제어전압을 획득할 수 없어 시스템 클럭 복원에 지연시간, 혹은 정밀도가 떨어지는 문제점이 있었다. 본 발명은 하드웨어의 구현이 단순하면서 동작속도를 향상시킬 수 있는 PLL 을 제시하고자 하는 것이다.

도 1은 디지탈 PLL 전체 블럭도,

도 2는 선형 변환기(Linear converter)를 통한 에러 계산,

도 3은 선형 변환기의 구조,

도 4는 STC(System Time Clock) 카운터의 구조,

도 5는 ROM 테이블의 구성,

도 6은 룩업 테이블(look-up table),

도 7은 ROM 테이블 어드레스의 계산을 나타내는 도면이다.

*도면의 주요부분에 대한 부호의 설명*

1 : 역다중화기2 : 선형변환기

3 : ALU4 : 룩업테이블

5 : DAC6 : LPF

7 : VXCO8 : STC 카운터

9 : STC 레지스터10 : PCR 레지스터

21 : 비트 추출부22 : 시프트 레지스터

23 : 멀티플렉서24 : 가산기

25 : 레지스터81 : 기저 카운터

82 : 확장자 카운터

본 발명에서는 현재의 PCR, STC 값 뿐만 아니라 이전에 각각 레지스터에 저장해 둔 값을 이용하여 42비트 에러값을 계산한 뒤 불필요한 비트를 축소하였을 뿐만 아니라 정확한 에러를 계산할 수 있다. 이 계산된 에러값은 룩업테이블을 이용하여 VCXO의 출력 주파수를 제어하기 위한 DAC(Digital-to-Analog Converter)의 아날로그 전압값을 얻도록 회로를 설계하였다.

상술한 목적을 달성하기 위한 본 발명의 구성은 전송 신호로부터 PCR 정보를 추출하는 역다중화기(1)와;

상기 역다중화기로부터의 이전의 PCR 값을 저장하는 PCR 레지스터(10)와; 이전의 STC 값을 저장하는 STC 레지스터(9)와;

상기 역다중화기(1), PCR 레지스터(10), STC 레지스터(9)의 출력으로부터 에러값을 계산하기 위한 에러값 계산부(2,3)와;

상기 에러값으로부터 국부발진주파수를 제어하는 아날로그 제어전압을 발생하는 제어전압발생부(4,5,6)와;

상기 아날로그 제어전압에 의해 발진하는 전압제어발진부(7)와;

상기 발진부의 출력을 카운터하여 국부 STC 정보를 상기 STC 레지스터(9)로 출력하는 STC 카운터부(8)를 포함하는 것을 특징으로 한다.

또한 상기 에러값 계산부는 상기 역다중화기(1), PCR 레지스터(10), STC 레지스터(9)의 출력을 선형 변환하여 처리할 비트수를 감축시키는 선형변환기(2)와;

상기 선형변환기(2)의 출력으로부터 에러값을 계산하는 산술논리연산부(3)를 포함하는 것을 특징으로 한다.

또한 상기 제어전압 발생부는 상기 에러값으로부터 제어전압에 해당하는 디지탈 정보를 출력하는 룩업테이블(4)과;

상기 룩업테이블의 출력을 아날로그 제어전압으로 변환하는 D/A 변환부(5)와; 상기 D/A 변환부의 출력을 저역여파하는 저역여파부(6)를 포함하는 것을 특징으로 한다.

또한 상기 제어전압 발생부는 상기 산술논리연산부의 출력 에러값으로부터 룩업 테이블(4)의 어드레스를 발생하기 위한 어드레스 발생장치를 추가로 포함하는 것을 특징으로 한다.

또한 상기 STC 카운터부는 시스템의 초기에 42 비트의 전송된 PCR 값을 직접 로딩하여 초기값으로 설정되는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 1은 시스템 클럭복원을 위한 디지탈 PLL 회로의 전체 블록도를 나타낸 것이다. 본 발명은 최적 디지탈 PLL을 구현하여 시스템 동기 클럭을 복원하고자 한다. 먼저 역다중화기에서 추출된 PCR-PID 패킷의 적응 필드에 있는 PCR_base(33 비트)와 PCR_extension(9 비트) 값을 이용하여 클럭 복원을 위한 기준 PCR 타이밍 정보를 얻는다. 이때 얻어진 값은 인코더에서 시스템 클럭 27MHz를 90KHz 단위로 표현한 것이며, 따라서 역다중화기에서는 자체 국부 클럭 주파수를 마찬가지로 90KHz 단위로 카운트한 값 STC(System Time Clock)와 이전에 전송된 PCR 값과의 차인 에러값 e (STC-PCR)를 얻는다. 이 e 값은 1620의 범위를 가지며 또한 2진 42비트 벡터값을 12비트 선형값으로 비트를 축소하기 위하여 선형변환기(linear converter)를 이용하여 선형값으로 변형시킨 뒤 연산하므로써 연산속도를 향상시킬 수 있다. 이 선형변환된 값은 룩업테이블을 이용하여 매칭되는 값을 얻는다. 이때 얻어진 값으로부터 DAC를 통해 아날로그 전압을 얻게되고 LPF를 통해 VCXO의 제어신호로 입력이 되면 비로소 복원된 시스템 클럭을 얻게 된다. 이 클럭은 다시 입력측 STC 카운터로 궤환된다. 여기에서 초기 42비트의 PCR 값은 STC 카운터로 직접 입력되어 초기값으로 설정된다. 이에 의해 시스템의 초기 동작이 고속으로 안정되게 된다.

본 발명의 기술을 위하여 먼저 디지탈 PLL 회로의 원리를 기술한다. 미디어 객체의 재생 및 미디어 간의 동기는 동일한 시간적 기준(time base)에 대한 시간정보의 제공을 통해서 이루어진다. 각 미디어는 공통 클럭원에 대한 개별적인 시간정보의 제공만으로 미디어의 연속성이 제공되며, 미디어간의 동기가 이루어진다. 따라서 이를 위해서는 클럭원의 복구가 중요하며, 실제로 MPEG-II 시스템에서 클럭 복원을 위한 적응필드(adaptation field)에 PCR(Program Clock Reference) 값이 기본적으로 제공되어져야 한다. 이 값은 42 비트로 구성되며, 27MHz 시스템 클럭을 기본으로 하여 33 비트의 기저(base)와 9비트의 확장자(extension)로 구분되며, 100ms 이내의 주기로 발생하여야 한다. 그리고 TS(Transport Stream)에서 PCR은 한 프로그램의 타임정보를 나타내며, 이는 해당 프로그램의 기초 스트림에 공통 시간적 기준으로 적용된다.

MPEG-II 코덱시스템에서 다중화기의 역할은 정확한 시간정보를 제공하는데 있으며, PCR 정보가 삽입될 당시에 인코더 소스클럭에 대한 타이밍 정보를 제공함으로써 가능하다. 다중화된 PCR 정보는 역다중화기에서 사용되는 클럭원의 복원에 사용되며, 각 기초 스트림 디코더의 클럭원으로 사용된다. 이러한 방법으로 복구되는 클럭은 인코더와 디코더간의 동기를 맞추기 위함이며, 따라서 디코더에서의 버퍼 오버플로우나 언더플로우 현상을 방지할 수 있다.

본 발명에 따른 회로는 역다중화기에서 PCR 값을 추출하여 저장하는 PCR 레지스터와 STC 값을 저장하는 STC 레지스터가 있으며, 각각 저장된 값들과 현재의 값들을 가지고 에러값을 구하기 위한 연산회로(ALU)로 구성되어 있다. 또한 연산을 하기전에 42비트 벡터값들을 스칼라값으로 변환하기 위한 선형변환기(linear converter)가 있다. 연산된 에러값은 룩업테이블을 이용하여 12비트 DAC가 동작하기 위한 값을 얻는다. 이 아날로그 값은 저역필터(LPF)를 통해 VCXO에 제어전압을 공급하게 된다.

도 2는 선형변환기를 통한 에러값을 구하는 과정을 나타낸 것이며 도 3은 선형 변환기의 구조를 도시한 것이다. 계산된 에러값이 33비트와 9비트값을 갖는 벡터값이다. 따라서 이 벡터 에러값을 도 3과 같은 선형 변환기를 이용하여 각각 스칼라값으로 환산을 시켜준 뒤 연산회로(ALU)를 거쳐 원하는 선형변환된 에러값을 얻을 수 있다. 이때 최종 계산되어 얻어진 에러값은 실제로 1620 범위를 가지므로 상위 33비트중 3비트만 필요하고 나머지 하위 9비트를 포함 총 12비트만을 이용한다. 이렇게 해서 불필요한 비트를 축소할 수 있어 소요 연산시간을 감소시킬 수 있다.

도 4는 STC 카운터의 구성을 도시한다. 도시한 바와 같이 9비트의 하위 비트와 33비트의 상위비트를 카운트한다. 이 STC 카운터 값은 모듈로 300 으로 동작하도록 되어 있다. 그래서 상위 33 비트 값은 하위 9비트값이 1씩 카운트 되어 300 이 될 때마다 1씩 증가하도록 되어 있으며, 이는 27MHz 시스템 클럭을 90KHz 단위로 인코딩된 시점의 타이밍 정보와 동일하게 코딩하기 위한 것이다. 초기값은 최초의 PCR 입력값으로 설정한다.

도 5는 ROM 테이블의 어드레스 지정 및 이에 따른 값을 ROM 테이블의 형태로 구현하고 있다. ALU에서 계산된 에러값 e 로부터 해당되는 VCXO 의 제어전압을 발생시키기 위한 12비트 DAC 입력으로 변환시키기 위하여 도 6과 같은 룩업테이블을 사용한다. 여기에서 DAC 의 정밀도는 27MHz ±1620Hz의 오차범위 조절을 위해 12비트로 하였다.

도 7은 ROM 테이블의 해당되는 어드레스의 계산과정을 흐름도로 나타낸 것이다. 여기에서 입력된 e는 ALU에서 얻어진 12비트의 에러값이며 이 값이 PLL의 동기에 반영되고 남은 잔여 에러값은 누적된다. 이렇게 하므로써 일반 PLL에서의 경우와는 다르게 잔여 에러를 버리지 않고 이용함으로써 제안된 디지탈 PLL의 경우에는 최소한의 오차도 줄일 수 있다.

도 7에 도시한 바와 같이 33으로 나눈 몫을 ROM 테이블의 어드레스로 사용하면 된다. 여기에서 33으로 나눈 이유는 제어전압이 0.001V일때 VCXO의 출력주파수는 1ppm 단위로 제어가능하므로 27MHz를 시스템 클럭으로 사용하는 MPEG-II 의 경우에는 27MHz 단위로 제어가능하기 때문이다. 그런데 5V의 동적 영역(dynamic range)를 가지는 12비트 DAC의 전압분해도는 5/(212-1) = 0.00122V이며 이는 1.22ppm 을 제어가능한 전압이다. 결국 27Hz x 1.22 = 32.94Hz 단위로 제어가능하다. 그러나 실제 연산시 소수점이 아닌 정수값으로 환산한 33을 가지고 나눗셈을 하면 정수 형태의 몫과 나머지를 구할 수 있다.

에러 e를 33으로 나눈 몫 Q 값에 따라 어드레스가 지정되는데 이때 어드레스는 이전에 계산된 어드레스를 기준으로 Q 값만큼 증가 혹은 감소된다. 지정된 어드레스 값은 다음 PCR 값이 입력될 때까지 계속 유지되어 최종 제어된 VCXO 출력 주파수도 계속 유지된다.

본 발명은 MPEG-II 시스템 클럭 복원을 위한 디지탈 PLL 회로를 이용한 하드웨어 구현에 관한 것으로 구조가 간단하고 동작속도가 빠르며 클럭동기 상태가 양호하다. 또한 본 회로는 FPGA나 ASIC으로 구현되기에 적합한 구성으로 MPEG-II 복호화 시스템의 역다중화기의 칩내에 구현될 수도 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

본 발명은 MPEG-2 복호화 장치에서 전송되어 온 타이밍 정보를 이용하여 시스템 클럭을 복원하는 것이 그 목적이다. 좀 더 구체적으로는 최적의 위상고정루프(PLL : Phase-Locked-Loop) 회로를 설계하여 동기된 클럭을 복원하는 것이다. 나아가서 하드웨어의 구현이 단순하면서 동작속도를 향상시킬 수 있는 PLL을 제시하고자 하는 것이다.

Claims (5)

1. MPEG-II 시스템 클럭복원을 위한 디지탈 위상고정루프회로에 있어서, 상기 회로는 :

   전송 신호로부터 PCR 정보를 추출하는 역다중화기와;

   상기 역다중화기로부터의 이전의 PCR 값을 저장하는 PCR 레지스터와;

   이전의 STC 값을 저장하는 STC 레지스터와;

   상기 역다중화기, PCR 레지스터, STC 레지스터의 출력으로부터 에러값을 계산하기 위한 에러값 계산부와;

   상기 에러값으로부터 국부발진주파수를 제어하는 아날로그 제어전압을 발생하는 제어전압발생부와;

   상기 아날로그 제어전압에 의해 발진하는 전압제어발진부와;

   상기 발진부의 출력을 카운터하여 국부 STC 정보를 상기 STC 레지스터로 출력하는 STC 카운터부를 포함하는 것을 특징으로 하는 위상고정루프회로.
2. 제 1 항에 있어서,

   상기 에러값 계산부는 상기 역다중화기, PCR 레지스터, STC 레지스터의 출력을 선형 변환하여 처리할 비트수를 감축시키는 선형 변환기와;

   상기 선형 변환기의 출력으로 부터 에러 값을 계산하는 산술논리연산부를 포함하는 것을 특징으로 하는 MPEG-II 시스템 클럭 복원을 위한 디지탈 위상고정 루프회로.
3. 제 1 항에 있어서,

   상기 제어전압 발생부는

   상기 산술논리연산부의 출력에러값으로부터 제어전압에 해당하는 디지탈 정보를 출력하는 룩업테이블과;

   상기 룩업테이블의 출력을 아날로그 제어전압으로 변환하는 D/A 변환부와;

   상기 D/A 변환부의 출력을 저역여파하는 저역여파부를 포함하는 것을 특징으로 하는 MPEG-II 시스템 클럭복원을 위한 디지탈 위상고정루프회로.
4. 제 3 항에 있어서,

   상기 제어전압 발생부는 상기 산술논리연산부의 출력 에러값으로부터 룩업 테이블의 어드레스를 발생하기 위한 어드레스 발생장치를 추가로 포함하는 것을 특징으로 하는 MPEG-II 시스템 클럭복원을 위한 디지탈 위상고정루프회로.
5. 제 1 항에 있어서,

   상기 STC 카운터부는 시스템의 초기에 42 비트의 전송된 PCR 값을 직접 로딩하여 초기값으로 설정되는 것을 특징으로 하는 MPEG-II 시스템 클럭복원을 위한 디지탈 위상고정루프회로.