KR100504497B1 - 디지털 티브이의 클럭 신호 발생 장치 - Google Patents

디지털 티브이의 클럭 신호 발생 장치 Download PDF

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Abstract

본 발명은 다양한 디스플레이 포맷을 갖는 환경에 적합한 클럭 발생을 가능하도록한 디지털 티브이의 클럭 신호 발생 장치에 관한 것으로, 디지털 티브이의 클럭 발생 장치에 있어서, 제 1 시스템 클럭(CLKA)을 PLL 처리하여 제 1 출력 클럭(vdpiclk)을 출력하는 제 1 PLL 블록;제 1 클럭 선택 신호(s_clka)에 의해 제 1,2 시스템 클럭(CLKA)(CLKB)을 선택적으로 출력하는 제 1 다중화 출력부;상기 제 1 다중화 출력부에서 출력되는 시스템 클럭을 프레임율 정보를 이용하여 PLL 처리하여 VCR을 위한 제 2 출력 클럭(nt2clk)을 출력하는 제 2 PLL 블록;제 2 클럭 선택 신호(s_clkc)에 의해 제 1 출력 클럭(vdpiclk)과 제 1 시스템 클럭(CLKA)을 선택적으로 출력하는 제 2 다중화 출력부;상기 제 2 다중화 출력부에서 출력되는 클럭 신호를 정수배 선택 신호에 의해 정수배로 PLL 처리하여 제 3 출력 클럭(vdpclk)을 출력하는 제 3 PLL 블록을 포함한다.

Description

디지털 티브이의 클럭 신호 발생 장치{Apparatus for generating clock signal of digital TV}
본 발명은 디지털 티브이에 관한 것으로, 특히 다양한 디스플레이 포맷을 갖는 환경에 적합한 클럭 발생을 가능하도록한 디지털 티브이의 클럭 신호 발생 장치에 관한 것이다.
디지털 TV(DTV)의 도입으로 인하여 기존의 아날로그 TV에 비해서 5~6배 정도의 고화질 영상을 시청할 수 있게 되었으며, 음질 또한 CD 수준의 음질로 청취할 수 있게 되었다.
그리고 이러한 디지털 영상을 저장하는 장치로 디지털 영상의 저장 장치가 현재 개발되고 있는 실정이나 대중화되기 위해서는 좀 더 시간이 필요할 것으로 추측된다. 그러므로 디지털 TV가 대중화되더라도 당분간은 기존의 아날로그식 녹화 장치가 사용이 될 것으로 추측이 되며 고화질의 디지털 영상을 기존의 NTSC나 PAL 영상으로 변환하여 출력시키는 기능이 필요하다.
또한, 당분간은 고가의 디스플레이 장치로 인하여 기존의 아날로그 TV와 셋톱 박스(Set-top box ; STB)를 이용하여 DTV를 수신하는 경우가 많을 것으로 추측되며 이러한 경우 고화질 영상과 아울러 기존의 아날로그 신호를 출력하는 기능이 필수적으로 사용될 것으로 예측된다.
이때, 디지털 TV 영상의 경우 대부분 16:9의 화면비(Aspect Ratio)를 생각할 수 있으나 4:3의 화면비를 가지는 경우가 많으며 그 밖에 다양한 비율의 화면비를 가질 수 있다. 반면 VCR 녹화용으로 출력되는 영상의 경우 4:3의 화면비를 가지는 것이 필요하다.
또한, 다양한 화면비를 갖는 디지털 영상 신호와 보조를 맞추어 디지털 TV의 디스플레이 장치 또한 다양한 화면비를 갖는 디스플레이 장치가 개발/판매되고 있다.
이에 따라서 다양한 화면비를 갖는 디스플레이 장치에 다양한 화면비를 갖는 영상이 다양한 방법으로 디스플레이 되고 있으며, 또한 4:3 화면비를 갖는 디스플레이 장치에 적절히 디스플레이 하는 방법이 요구되고 있다.
그리고 디지털 방송이 완전히 상용화될 때까지는 현재 방송중인 NTSC 신호와 DTV 신호를 동시에 처리가 가능한 TV 수신장치가 필요로 하다.
그런데 NTSC 영상은 프레임 율이 59.94Hz로 고정되어 있고, DTV 영상은 프레임 율이 60Hz, 30Hz, 24Hz 등 74.25MHz의 클럭을 사용하는 영상과 59.94Hz, 29.97Hz, 23.98Hz 등 74.175MHz의 클럭을 사용하는 영상으로 구분된다.
그리고, 입력 프레임 율에 따라서 해당되는 클럭이 선택되어 사용됨으로써 적절한 동작을 수행할 수 있다.
DTV 영상과 NTSC 영상을 동시에 처리해야 하는 경우 적절한 클럭의 선택이 요구된다. 즉, NTSC 영상을 디스플레이할 경우 영상 처리장치의 클럭을 59.94Hz에 동기시켜서 처리하고, DTV 영상을 디스플레이할 경우 입력되는 프레임율에 대해서 적절한 클럭을 선택하여 처리해야 한다.
그러나 이상에서 설명한 종래 기술에 따른 디지털 티브이는 다음과 같은 문제점이 있다.
종래 기술에서는 방송국에서 전송되는 NTSC 영상의 동기신호와 영상처리장치 자체의 동기 신호가 같은 59.94Hz 신호를 사용하더라도 클럭의 오차 때문에 어긋나는 경우가 발생할 수 있다.
종래 기술에서는 디지털 TV에서 대표적으로 사용되는 해상도인 1920*1080i, 1280*720p, 720*480p, 720*480i 등 다양한 디스플레이 포맷을 지원하기 위하여 이와 동기되는 클럭 신호를 제공하여야 하며 이전의 클럭 신호 발생 장치들은 이러한 클럭 신호를 제공하기 위해서 디스플레이의 수평 해상도 신호와 수직 해상도 신호를 입력받아서 필요한 클럭을 생성한다.
다양한 디스플레이 포맷을 갖는 환경에서 최적의 클럭을 제공하기 위해서는 디스플레이 영상의 해상도, 순차 주사 디스플레이 여부, 화면비 정보 및 크럭 신호에 대한 사전 정보 등을 고려하여야 하나 종래 기술의 클럭 발생 장치는 이를 고려하지 않고 있다.
본 발명은 상기와 같은 종래 기술의 클럭 발생 장치의 문제점을 해결하기 위해 안출한 것으로, 디지털 티브이에서 다양한 디스플레이 포맷을 갖는 환경에 적합한 클럭 발생을 가능하도록한 디지털 티브이의 클럭 신호 발생 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 디지털 티브이의 클럭 신호 발생 장치는 디지털 티브이의 클럭 발생 장치에 있어서, 제 1 시스템 클럭(CLKA)을 PLL 처리하여 제 1 출력 클럭(vdpiclk)을 출력하는 제 1 PLL 블록;제 1 클럭 선택 신호(s_clka)에 의해 제 1,2 시스템 클럭(CLKA)(CLKB)을 선택적으로 출력하는 제 1 다중화 출력부;상기 제 1 다중화 출력부에서 출력되는 시스템 클럭을 프레임율 정보를 이용하여 PLL 처리하여 VCR을 위한 제 2 출력 클럭(nt2clk)을 출력하는 제 2 PLL 블록;제 2 클럭 선택 신호(s_clkc)에 의해 제 1 출력 클럭(vdpiclk)과 제 1 시스템 클럭(CLKA)을 선택적으로 출력하는 제 2 다중화 출력부;상기 제 2 다중화 출력부에서 출력되는 클럭 신호를 정수배 선택 신호에 의해 정수배로 PLL 처리하여 제 3 출력 클럭(vdpclk)을 출력하는 제 3 PLL 블록을 포함하는 것을 특징으로 한다.
본 발명의 다른 목적, 특성 및 잇점들은 이하에서의 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 디지털 티브이의 클럭 신호 발생 장치의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 클럭 신호 발생 장치의 구성 블록도이고, 도 2는 클럭 신호 발생 장치의 입력 신호에 따른 출력 신호 구성 테이블이다.
본 발명은 디지털 TV와 같이 다양한 디스플레이 포맷을 가지는 환경에서 필요한 클럭을 최적으로 발생시키는 것으로, 기준 클럭 신호를 입력받고 입력 대 출력에 대한 분주비를 입력받아서 output clock = input clock * M/N의 형태로 출력하는 것이다.
도 1은 디지털 TV용 클럭 신호 발생 장치를 나타낸 것으로, 디지털 TV에서 대표적으로 사용되는 해상도인 1920*1080i, 1280*720p, 720*480p, 720*480i 등 다양한 디스플레이 포맷을 지원할 수 있도록한 것이다.
그 구성은 TV 또는 PC의 출력 디바이스를 선택하기 위한 디바이스 선택 신호(sel_pc), 해상도 선택 신호(sel_sd), 스캔 방식 선택 신호(sel_prog), 화면비 정보(wide_n), 프레임율 정보(fr_rate 60)를 이용하여 제 1 시스템 클럭(CLKA)을 PLL(Phase Locked Loop) 처리하여 메인 클럭 즉, 제 1 출력 클럭(vdpiclk)을 출력하는 제 1 PLL 블록(11)과, 제 1 클럭 선택 신호(s_clka)에 의해 제 1,2 시스템 클럭(CLKA)(CLKB)을 선택적으로 출력하는 제 1 다중화 출력부(14)와, 제 1 다중화 출력부(14)에서 출력되는 시스템 클럭을 프레임율 정보(fr_rate 60)를 이용하여 PLL 처리하여 VCR을 위한 제 2 출력 클럭(nt2clk)을 출력하는 제 2 PLL 블록(12)과, 제 2 클럭 선택 신호(s_clkc)에 의해 제 1 출력 클럭(vdpiclk)과 제 1 시스템 클럭(CLKA)을 선택적으로 출력하는 제 2 다중화 출력부(15)와, 제 2 다중화 출력부(15)에서 출력되는 클럭 신호를 정수배 선택 신호(multi<2:0>)에 의해 정수배로 PLL 처리하여 제 3 출력 클럭(vdpclk)을 출력하는 제 3 PLL 블록(13)을 포함한다.
이와 같은 본 발명에 따른 클럭 발생 장치는 대표적인 클럭 신호에 대한 사전 정보를 이용하고 디스플레이 영상 신호의 고화질 해상도 여부, 순차 주사 디스플레이 여부, 화면비 정보, 60Hz/59.94Hz 프레임율 정보를 이용하여 바로 디스플레이용 클럭을 발생할 수 있도록한 것이다.
또한, 입력되는 클럭의 60Hz/59.94Hz 프레임율 정보를 입력 받아 VCR화면 출력용 클럭을 동시에 제공하여 디지털 TV의 구성시에 고화질의 주화면과 동시에 VCR 녹화용 화면을 제공할 수 있도록 필요한 클럭을 생성한다.
그리고 주화면 출력부의 클럭 제공부(제 1 PLL 블록,제 3 PLL 블록)를 2개의 단계로 구분하여 뒷 단에 정수배 클럭 발생 장치를 사용함으로써 표준 화질 처리 시 필요한 클럭을 발생시키거나 추후 고화질 영상의 해상도가 증가하는 상황에 적용할 수 있다.
또한, 디스플레이 모드를 PC/DTV 모드로 구분하여 디지털 TV의 디스플레이용 클럭뿐만이 아니라 PC 신호용 디스플레이 클럭을 생성할 수 있게 하여 추후 디지털 TV 장치를 이용하여 PC용 디스플레이 장치로의 사용을 가능하게 한다.
각각의 입력 신호에 따른 출력 클럭 신호의 선택 상황은 도 2에서와 같다.
본 발명에서는 디바이스 선택 신호(sel_pc)가 "0"인 경우에는 TV 출력, "1"인 경우에는 PC 출력을 위한 것이다.
그리고 해상도 선택 신호(sel_sd)가 "0"인 경우에는 HD 디스플레이 모드이고, "1"인 경우에는 SD 디스플레이 모드를 위한 것이다.
그리고 스캔 방식 선택 신호(sel_prog)가 "0"인 경우에는 인터레이스드 디스플레이(Interlaced display)이고, "1"인 경우에는 프로그레시브 디스플레이(progressive display)가 선택된다.
그리고 화면비 정보(wide_n)는 "0"과 "1"에 따라서 16:9 디스플레이 또는 4:3 디스플레이가 선택된다.
그리고 프레임율 정보(fr_rate 60)는 "0"과 "1"에 따라서 59.94Hz 디스플레이와 60Hz 디스플레이가 선택된다.
이와 같은 본 발명에 따른 디지털 티브이의 클럭 발생 장치의 상세 구성은 다음과 같다.
도 3은 본 발명에 따른 제 1 PLL 블록의 상세 구성도이고, 도 4는 본 발명에 따른 제 2 PLL 블록의 상세 구성도이다.
그리고 도 5는 본 발명에 따른 제 3 PLL 블록의 상세 구성도이고, 도 6a내지 도 6c는 TV 출력,PC 출력일 경우의 제 1 PLL 블록의 출력 테이블 및 제 2 PLL 블록의 출력 테이블이다.
먼저, 제 1 PLL 블록은 도 3에서와 같이, 디바이스 선택 신호(sel_pc), 해상도 선택 신호(sel_sd), 스캔 방식 선택 신호(sel_prog), 화면비 정보(wide_n), 프레임율 정보(fr_rate 60)에 의해 메인 클럭을 출력하기 위한 분주 신호(m)(n)를 출력하는 신호 디코더부(DEC)(32)와, 입력되는 제 1 시스템 클럭(CLKA)을 신호 디코더부(32)의 분주 신호(m)에 의해 분주하는 제 1 분주기(%M)(31)와, 피드백되는 클럭 신호를 신호 디코더부(32)의 분주 신호(n)에 의해 분주하는 제 2 분주기(%N)(37)와, 제 1,2 분주기(31)(37)의 분주 클럭 신호의 위상 주파수를 검출하는 위상 주파수 검출부(Phase Frequency Detector;PFD)(33)와, 위상 주파수 검출부(33)의 출력 신호의 클램핑 및 필터링하는 클램프/필터부(CP+LF)(34)와, 클램프/필터부(34)의 출력 신호에 의해 클럭 신호를 출력하는 VCO(Voltage Controlled Oscillator)(35)와, 디바이스 선택 신호(sel_pc), 해상도 선택 신호(sel_sd), 스캔 방식 선택 신호(sel_prog), 화면비 정보(wide_n), 프레임율 정보(fr_rate 60)에 의해 분주 신호(p)를 출력하는 로직 블록(38)과, 로직 블록(38)의 분주 신호에 의해 VCO(35)의 출력 클럭을 분주하여 메인 클럭 즉, 제 1 출력 클럭(vdpiclk)을 출력하는 제 3 분주기(%P)(36)를 포함한다.
그리고 제 2 PLL 블록의 상세 구성은 도 4에서와 같이, 제 1,2 시스템 클럭(CLKA)(CLKB)을 선택적으로 출력하는 제 1 다중화 출력부(41)에 의해 제 1,2 시스템 클럭(CLKA)(CLKB)의 어느 하나의 클럭 신호가 입력되면 분주하는 제 1 분주기(%250)(42)와, 제 1 분주기(42)에 의해 분주된 클럭 신호와 피드백되는 클럭 신호의 위상 주파수를 검출하는 위상 주파수 검출부(Phase Frequency Detector;PFD)(43)와, 위상 주파수 검출부(43)의 출력 신호의 클램핑 및 필터링하는 클램프/필터부(CP+LF)(44)와, 클램프/필터부(44)의 출력 신호에 의해 클럭 신호를 출력하는 VCO(Voltage Controlled Oscillator)(45)와, 프레임율 정보(fr_rate 60)에 의해 VCO(45)의 발진 클럭 신호를 분주하여 피드백하는 제 2 분주기(%1000 or 1001%)(47)와, VCO(45)에서 출력되는 클럭 신호를 분주하여 VCR에 적용되는 제 2 출력 클럭(nt2clk)을 출력하는 제 3 분주기(46)를 포함한다.
그리고 제 3 PLL 블록의 상세 구성은 도 5에서와 같이, 정수배 선택 신호(multi<2:0>)에 의해 정수배로 PLL 처리하기 위한 분주 신호(m)(n)를 출력하는 신호 디코더부(DEC)(52)와, 입력되는 제 1 출력 클럭(vdpiclk)을 신호 디코더부(52)의 분주 신호(m)에 의해 분주하는 제 1 분주기(%M)(51)와, 피드백되는 클럭 신호를 신호 디코더부(52)의 분주 신호(n)에 의해 분주하는 제 2 분주기(%N)(56)와, 제 1,2 분주기(51)(56)의 분주 클럭 신호의 위상 주파수를 검출하는 위상 주파수 검출부(Phase Frequency Detector;PFD)(53)와, 위상 주파수 검출부(53)의 출력 신호의 클램핑 및 필터링하는 클램프/필터부(CP+LF)(54)와, 클램프/필터부(54)의 출력 신호에 의해 클럭 신호를 출력하는 VCO(Voltage Controlled Oscillator)(55)와, 제 3 분주기(%2)에 의해 분주된 제 1 출력 클럭(vdpiclk)과 제 1 출력 클럭(vdpiclk)을 정수배 선택 신호(multi<0>)에 의해 다중화하여 출력하는 제 1 다중화 출력부(58)와, VCO(55)의 출력 신호와 제 1 다중화 출력부(58)에서 출력되는 클럭 신호를 정수배 선택 신호(multi<2:1>)에 의해 다중화 하여 제 3 출력 클럭(vdpclk)을 출력하는 제 2 다중화 출력부(59)를 포함한다.
도 6a는 제 1 PLL 블록에서 디바이스 선택 신호(sel_pc)가 "0"일 때 각각의 경우에서의 출력 클럭을 나타낸 것이고, 도 6b는 제 1 PLL 블록에서 디바이스 선택 신호(sel_pc)가 "1"일 때 각각의 경우에서의 출력 클럭을 나타낸 것이다.
도 6c는 제 2 PLL 블록에서 27MHz 입력 클럭에 대하여 각각 59.94Hz와 60Hz의 프레임율의 출력을 나타낸 것이다.
이와 같은 본 발명에 따른 디지털 티브이의 클럭 신호 발생 장치는 다음과 같은 효과가 있다.
첫째, 디스플레이 영상 신호의 고화질 해상도 여부, 순차 주사 디스플레이 여부, 화면비 정보, 60Hz/59.94Hz 프레임율 정보를 이용하여 바로 디스플레이용 클럭을 발생할 수 있다.
둘째, 입력되는 클럭의 프레임율 정보를 입력 받아 VCR화면 출력용 클럭을 동시에 제공하여 디지털 TV의 구성시에 고화질의 주화면과 동시에 VCR 녹화용 화면을 제공하는데 필요한 클럭을 생성할 수 있다.
셋째, 정수배 클럭 발생 장치를 사용함으로써 표준 화질 처리 시 필요한 클럭을 발생시키거나 추후 고화질 영상의 해상도가 증가하는 상황에 적용할 수 있다.
넷째, 디지털 TV의 디스플레이용 클럭뿐만이 아니라 PC 신호용 디스플레이 클럭을 생성할 수 있다.
이는 추후 디지털 TV 장치를 이용하여 PC용 디스플레이 장치로의 사용을 가능하게 하는 효과가 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
도 1은 본 발명에 따른 클럭 신호 발생 장치의 구성 블록도
도 2는 클럭 신호 발생 장치의 입력 신호에 따른 출력 신호 구성 테이블
도 3은 본 발명에 따른 제 1 PLL 블록의 상세 구성도
도 4는 본 발명에 따른 제 2 PLL 블록의 상세 구성도
도 5는 본 발명에 따른 제 3 PLL 블록의 상세 구성도
도 6a내지 도 6c는 TV 출력,PC 출력일 경우의 제 1 PLL 블록의 출력 테이블 및 제 2 PLL 블록의 출력 테이블
도면의 주요부분에 대한 부호의 설명
11. 제 1 PLL 블록 12. 제 2 PLL 블록
13. 제 3 PLL 블록 14. 제 1 다중화 출력부
15. 제 2 다중화 출력부

Claims (6)

  1. 디지털 티브이의 클럭 발생 장치에 있어서,
    제 1 시스템 클럭(CLKA)을 PLL 처리하여 디스플레이용의 메인 클럭인 제 1 출력 클럭(vdpiclk)을 출력하는 제 1 PLL 블록;
    제 1 클럭 선택 신호(s_clka)에 의해 제 1,2 시스템 클럭(CLKA)(CLKB)을 선택적으로 출력하는 제 1 다중화 출력부;
    상기 제 1 다중화 출력부에서 출력되는 시스템 클럭을 프레임율 정보를 이용하여 PLL 처리하여 VCR을 위한 제 2 출력 클럭(nt2clk)을 출력하는 제 2 PLL 블록;
    제 2 클럭 선택 신호(s_clkc)에 의해 제 1 출력 클럭(vdpiclk)과 제 1 시스템 클럭(CLKA)을 선택적으로 출력하는 제 2 다중화 출력부;
    상기 제 2 다중화 출력부에서 출력되는 클럭 신호를 정수배 선택 신호에 의해 정수배로 PLL 처리하여 제 3 출력 클럭(vdpclk)을 출력하는 제 3 PLL 블록을 포함하는 것을 특징으로 하는 디지털 티브이의 클럭 신호 발생 장치.
  2. 제 1 항에 있어서, 제 1 PLL 블록은 TV 또는 PC의 출력 디바이스를 선택하기 위한 디바이스 선택 신호(sel_pc), 해상도 선택 신호(sel_sd), 스캔 방식 선택 신호(sel_prog), 화면비 정보(wide_n), 프레임율 정보(fr_rate 60)를 이용하여 제 1 시스템 클럭(CLKA)을 PLL 처리하는 것을 특징으로 하는 디지털 티브이의 클럭 신호 발생 장치.
  3. 제 1 항에 있어서, 제 1 PLL 블록은,
    메인 클럭을 출력하기 위한 분주 신호(m)(n)를 출력하는 신호 디코더부(DEC)와,
    입력되는 제 1 시스템 클럭(CLKA)을 분주 신호(m)에 의해 분주하는 제 1 분주기(%M)와,
    피드백되는 클럭 신호를 분주 신호(n)에 의해 분주하는 제 2 분주기(%N)와,
    상기 제 1,2 분주기의 분주된 클럭 신호의 위상 주파수를 검출하는 위상 주파수 검출부와,
    상기 위상 주파수 검출부의 출력 신호의 클램핑 및 필터링하는 클램프/필터부와,
    클램프/필터부의 출력 신호에 의해 클럭 신호를 출력하는 VCO와,
    분주 신호(p)를 출력하는 로직 블록 및 분주 신호(p)에 의해 VCO의 출력 클럭을 분주하여 제 1 출력 클럭(vdpiclk)을 출력하는 제 3 분주기(%P)를 포함하는 것을 특징으로 하는 디지털 티브이의 클럭 신호 발생 장치.
  4. 제 3 항에 있어서, 분주 신호(m)(n)(p)는 디바이스 선택 신호(sel_pc), 해상도 선택 신호(sel_sd), 스캔 방식 선택 신호(sel_prog), 화면비 정보(wide_n), 프레임율 정보(fr_rate 60)에 의해 출력되는 것을 특징으로 하는 디지털 티브이의 클럭 신호 발생 장치.
  5. 제 1 항에 있어서, 제 2 PLL 블록은,
    제 1,2 시스템 클럭(CLKA)(CLKB)의 어느 하나의 클럭 신호가 입력되면 분주하는 제 1 분주기(%250)와,
    상기 분주된 클럭 신호와 피드백되는 클럭 신호의 위상 주파수를 검출하는 위상 주파수 검출부와,
    상기 위상 주파수 검출부의 출력 신호의 클램핑 및 필터링하는 클램프/필터부와,
    상기 클램프/필터부의 출력 신호에 의해 클럭 신호를 출력하는 VCO와,
    프레임율 정보(fr_rate 60)에 의해 VCO의 발진 클럭 신호를 분주하여 피드백하는 제 2 분주기와,
    상기 VCO에서 출력되는 클럭 신호를 분주하여 제 2 출력 클럭(nt2clk)을 출력하는 제 3 분주기를 포함하는 것을 특징으로하는 디지털 티브이의 클럭 신호 발생 장치.
  6. 제 1 항에 있어서, 제 3 PLL 블록은,
    정수배 선택 신호(multi<2:0>)에 의해 정수배로 PLL 처리하기 위한 분주 신호(m)(n)를 출력하는 신호 디코더부와,
    입력되는 제 1 출력 클럭(vdpiclk)을 분주 신호(m)에 의해 분주하는 제 1 분주기(%M)와,
    피드백되는 클럭 신호를 분주 신호(n)에 의해 분주하는 제 2 분주기(%N)와,
    상기 분주된 클럭 신호의 위상 주파수를 검출하는 위상 주파수 검출부와,
    상기 위상 주파수 검출부의 출력 신호의 클램핑 및 필터링하는 클램프/필터부와,
    상기 클램프/필터부의 출력 신호에 의해 클럭 신호를 출력하는 VCO와,
    제 3 분주기(%2)에 의해 분주된 제 1 출력 클럭(vdpiclk)과 제 1 출력 클럭(vdpiclk)을 정수배 선택 신호(multi<0>)에 의해 다중화하여 출력하는 제 1 다중화 출력부와,
    상기 VCO의 출력 신호와 제 1 다중화 출력부에서 출력되는 클럭 신호를 정수배 선택 신호(multi<2:1>)에 의해 다중화 하여 제 3 출력 클럭(vdpclk)을 출력하는 제 2 다중화 출력부를 포함하는 것을 특징으로 하는 디지털 티브이의 클럭 신호 발생 장치.
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