JPH09247573A - テレビジョン受信機、及び映像信号処理装置 - Google Patents
テレビジョン受信機、及び映像信号処理装置Info
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- JPH09247573A JPH09247573A JP8046019A JP4601996A JPH09247573A JP H09247573 A JPH09247573 A JP H09247573A JP 8046019 A JP8046019 A JP 8046019A JP 4601996 A JP4601996 A JP 4601996A JP H09247573 A JPH09247573 A JP H09247573A
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- processing
- video signal
- cpu
- microprogram
- signal
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/46—Receiver circuitry for the reception of television signals according to analogue transmission standards for receiving on more than one standard at will
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
- Details Of Television Scanning (AREA)
Abstract
(57)【要約】
【課題】 多様な放送方式に対して、プログラムの変更
のみでフレキシブルに対応できるテレビジョン受信機、
及び映像信号処理装置を提供する。 【解決手段】 映像デコード処理のような高速レート処
理は、プログラマブル演算回路１３０を用いて処理を行
い、さらに、同期処理あるいは偏向処理のような低速レ
ート処理は、ＣＰＵ１７０を用いてソフトウェアで対応
する。 【効果】 多様な放送方式に対しても、それぞれ個別に
専用の処理回路を設ける必要がなく、プログラムの変更
のみで対応でき、回路規模の増大を抑えることができ、
大幅なコストダウンが可能である。
のみでフレキシブルに対応できるテレビジョン受信機、
及び映像信号処理装置を提供する。 【解決手段】 映像デコード処理のような高速レート処
理は、プログラマブル演算回路１３０を用いて処理を行
い、さらに、同期処理あるいは偏向処理のような低速レ
ート処理は、ＣＰＵ１７０を用いてソフトウェアで対応
する。 【効果】 多様な放送方式に対しても、それぞれ個別に
専用の処理回路を設ける必要がなく、プログラムの変更
のみで対応でき、回路規模の増大を抑えることができ、
大幅なコストダウンが可能である。
Description
【０００１】
【発明の属する技術分野】本発明はプログラマブル演算
回路およびＣＰＵを用いて映像信号を再生するテレビジ
ョン受信機、及び映像信号処理装置に関するものであ
る。
回路およびＣＰＵを用いて映像信号を再生するテレビジ
ョン受信機、及び映像信号処理装置に関するものであ
る。
【０００２】
【従来の技術】近年、放送方式は多様になってきてお
り、現在では、地上波を用いたＮＴＳＣ方式による現行
テレビジョン放送だけでなく、放送衛星を用いたＮＴＳ
Ｃ放送や高品位テレビジョン放送が実現されている。こ
のように放送方式が多様になってくるとテレビジョン受
信機としては各種放送を受信できる機能を備えることが
要求されている。
り、現在では、地上波を用いたＮＴＳＣ方式による現行
テレビジョン放送だけでなく、放送衛星を用いたＮＴＳ
Ｃ放送や高品位テレビジョン放送が実現されている。こ
のように放送方式が多様になってくるとテレビジョン受
信機としては各種放送を受信できる機能を備えることが
要求されている。
【０００３】図９は地上波によるＮＴＳＣ方式での現行
テレビジョン放送と、衛星放送によるＮＴＳＣ放送およ
び高品位テレビジョン放送を受信するテレビジョン受信
機の構成図である。
テレビジョン放送と、衛星放送によるＮＴＳＣ放送およ
び高品位テレビジョン放送を受信するテレビジョン受信
機の構成図である。
【０００４】まずはじめに、現行テレビジョン放送を受
信する場合についてその動作を説明する。アンテナ１０
で受信された地上波による現行テレビジョン放送波は、
Ｖ／ＵＨＦチューナ１１に供給されて所望のチャンネル
信号が選択され中間周波数に変換された後、中間周波数
増幅器１２にて増幅され、ＶＳＢ復調器１３でベースバ
ンドＮＴＳＣ信号に変換された後、選択回路２４に出力
される。選択回路２４ではＶＳＢ復調器１３からのベー
スバンドＮＴＳＣ信号が選択されており、同期処理回路
１５およびＡＤ変換器１４にそれぞれ供給される。ＡＤ
変換器１４のサンプリング周波数は、ＮＴＳＣ方式の場
合カラーサブキャリアの４倍の周波数を用いることが一
般的であり、その場合約１４．３ＭＨｚである。ＡＤ変
換器１４でディジタル化されたベースバンドＮＴＳＣ信
号はＮＴＳＣデコード回路１６に供給され、輝度信号／
色信号分離処理、色信号復調処理、逆マトリクス処理等
のＮＴＳＣデコード処理が施される。デコード出力はＲ
ＧＢ信号として出力され、ＤＡ変換器１７を介してアナ
ログ信号に変換された後、選択回路２０にて選択され、
ドライブ回路２１を介してＣＲＴ２２に供給され画像表
示される。
信する場合についてその動作を説明する。アンテナ１０
で受信された地上波による現行テレビジョン放送波は、
Ｖ／ＵＨＦチューナ１１に供給されて所望のチャンネル
信号が選択され中間周波数に変換された後、中間周波数
増幅器１２にて増幅され、ＶＳＢ復調器１３でベースバ
ンドＮＴＳＣ信号に変換された後、選択回路２４に出力
される。選択回路２４ではＶＳＢ復調器１３からのベー
スバンドＮＴＳＣ信号が選択されており、同期処理回路
１５およびＡＤ変換器１４にそれぞれ供給される。ＡＤ
変換器１４のサンプリング周波数は、ＮＴＳＣ方式の場
合カラーサブキャリアの４倍の周波数を用いることが一
般的であり、その場合約１４．３ＭＨｚである。ＡＤ変
換器１４でディジタル化されたベースバンドＮＴＳＣ信
号はＮＴＳＣデコード回路１６に供給され、輝度信号／
色信号分離処理、色信号復調処理、逆マトリクス処理等
のＮＴＳＣデコード処理が施される。デコード出力はＲ
ＧＢ信号として出力され、ＤＡ変換器１７を介してアナ
ログ信号に変換された後、選択回路２０にて選択され、
ドライブ回路２１を介してＣＲＴ２２に供給され画像表
示される。
【０００５】一方、同期処理回路１５では、入力された
ベースバンドＮＴＳＣ信号から、水平同期再生および垂
直同期再生および、入力信号に同期したクロック信号の
再生等の処理が行われる。これらの同期信号およびクロ
ックはＮＴＳＣデコード回路１６，ＡＤ変換器１４，Ｄ
Ａ変換器１７，および偏向処理回路１８にそれぞれ供給
されており、それぞれの処理動作はこれらの信号に従っ
て行われる。
ベースバンドＮＴＳＣ信号から、水平同期再生および垂
直同期再生および、入力信号に同期したクロック信号の
再生等の処理が行われる。これらの同期信号およびクロ
ックはＮＴＳＣデコード回路１６，ＡＤ変換器１４，Ｄ
Ａ変換器１７，および偏向処理回路１８にそれぞれ供給
されており、それぞれの処理動作はこれらの信号に従っ
て行われる。
【０００６】また、偏向処理回路１８は供給された同期
信号をもとに偏向制御信号を発生する。これは水平およ
び垂直偏向のためののこぎり波形信号であり、選択器２
３にて選択され、ＣＲＴ２２の偏向を制御する。
信号をもとに偏向制御信号を発生する。これは水平およ
び垂直偏向のためののこぎり波形信号であり、選択器２
３にて選択され、ＣＲＴ２２の偏向を制御する。
【０００７】次に高品位テレビ信号を受信する場合につ
いてその動作を説明する。現在実用に供されている高品
位テレビジョン放送は、ＭＵＳＥ（Multiple Sub-Nyqui
st Sampling Encoding）方式（二宮、他「高品位テレビ
の衛星１チャンネル伝送方式」テレビジョン学会技術報
告ＴＥＢＳ95-2 Vol.7,No.44）によるものである。この
方式は広帯域な高品位映像信号を４フィールドで一巡す
る４：１のサブナイキストサンプリングを施すことによ
り、約１／４に帯域圧縮して伝送する方式であり、ＦＭ
（周波数変調）方式を用いた衛星放送が実施されてい
る。
いてその動作を説明する。現在実用に供されている高品
位テレビジョン放送は、ＭＵＳＥ（Multiple Sub-Nyqui
st Sampling Encoding）方式（二宮、他「高品位テレビ
の衛星１チャンネル伝送方式」テレビジョン学会技術報
告ＴＥＢＳ95-2 Vol.7,No.44）によるものである。この
方式は広帯域な高品位映像信号を４フィールドで一巡す
る４：１のサブナイキストサンプリングを施すことによ
り、約１／４に帯域圧縮して伝送する方式であり、ＦＭ
（周波数変調）方式を用いた衛星放送が実施されてい
る。
【０００８】まず、アンテナ３０で受信された高品位テ
レビジョン放送波は、ＢＳチューナ３１に供給されて所
望のチャンネル信号が選択され中間周波数に変換された
後、中間周波数増幅器３２にて増幅され、ＦＭ復調器３
３に供給される。ＦＭ復調器３３からのベースバンドＭ
ＵＳＥ信号はＡＤ変換器３４において１６．２ＭＨｚで
サンプリングされ、ＭＵＳＥデコード回路３６および同
期処理回路３５にそれぞれ供給される。
レビジョン放送波は、ＢＳチューナ３１に供給されて所
望のチャンネル信号が選択され中間周波数に変換された
後、中間周波数増幅器３２にて増幅され、ＦＭ復調器３
３に供給される。ＦＭ復調器３３からのベースバンドＭ
ＵＳＥ信号はＡＤ変換器３４において１６．２ＭＨｚで
サンプリングされ、ＭＵＳＥデコード回路３６および同
期処理回路３５にそれぞれ供給される。
【０００９】ＭＵＳＥデコード回路３６は、フィールド
内、フィールド間あるいはフレーム間内挿を用いて、伝
送されなかった標本点情報を近似的に補間することによ
って元の広帯域な高品位映像信号を再生する。再生され
た高品位映像信号はＲＧＢ信号として出力され、ＤＡ変
換器３７を介してアナログ信号に変換された後、選択器
２０にて選択され、ドライブ回路２１を介してＣＲＴ２
２に供給され、画像表示される。
内、フィールド間あるいはフレーム間内挿を用いて、伝
送されなかった標本点情報を近似的に補間することによ
って元の広帯域な高品位映像信号を再生する。再生され
た高品位映像信号はＲＧＢ信号として出力され、ＤＡ変
換器３７を介してアナログ信号に変換された後、選択器
２０にて選択され、ドライブ回路２１を介してＣＲＴ２
２に供給され、画像表示される。
【００１０】一方、同期処理回路３５では、入力された
ベースバンドＭＵＳＥ信号から水平同期信号あるいは垂
直同期信号を再生するとともに、ＭＵＳＥデコード処理
回路３６の動作に必要とするクロック信号および制御信
号を発生する。再生されたクロック信号、同期信号およ
び制御信号は、ＭＵＳＥデコード回路３６，ＡＤ変換器
３４，ＤＡ変換器３７，および偏向処理回路３８にそれ
ぞれ供給されており、それぞれの処理動作はこれらの信
号に従って行われる。
ベースバンドＭＵＳＥ信号から水平同期信号あるいは垂
直同期信号を再生するとともに、ＭＵＳＥデコード処理
回路３６の動作に必要とするクロック信号および制御信
号を発生する。再生されたクロック信号、同期信号およ
び制御信号は、ＭＵＳＥデコード回路３６，ＡＤ変換器
３４，ＤＡ変換器３７，および偏向処理回路３８にそれ
ぞれ供給されており、それぞれの処理動作はこれらの信
号に従って行われる。
【００１１】また、偏向処理回路３８は同期処理回路３
５から供給される同期信号をもとに偏向制御信号を発生
する。これは水平および垂直偏向のためののこぎり波形
信号であり、選択器２３にて選択され、ＣＲＴ２２の偏
向を制御する。
５から供給される同期信号をもとに偏向制御信号を発生
する。これは水平および垂直偏向のためののこぎり波形
信号であり、選択器２３にて選択され、ＣＲＴ２２の偏
向を制御する。
【００１２】さらに、衛星放送では、ＭＵＳＥ方式によ
る高品位テレビジョン放送だけでなくＮＴＳＣ方式によ
る現行テレビジョン放送も実施されていることは周知の
通りであるが、そのような場合、図９の選択回路２４で
はＦＭ復調器３３からの信号が選択されており、ＦＭ復
調器３３から得られるベースバンドＮＴＳＣ信号に対し
て、上述した地上放送受信時と同じＮＴＳＣデコード処
理が施される。
る高品位テレビジョン放送だけでなくＮＴＳＣ方式によ
る現行テレビジョン放送も実施されていることは周知の
通りであるが、そのような場合、図９の選択回路２４で
はＦＭ復調器３３からの信号が選択されており、ＦＭ復
調器３３から得られるベースバンドＮＴＳＣ信号に対し
て、上述した地上放送受信時と同じＮＴＳＣデコード処
理が施される。
【００１３】以上、説明してきた通り、高品位テレビジ
ョン放送と現行テレビジョン放送に対応した従来のテレ
ビジョン受信機は、デコード回路、同期処理回路、偏向
処理回路等、それぞれの放送方式に応じた専用処理回路
が個々に設けられており、テレビジョン受信機に含まれ
る回路規模の増大を招くとともに、コスト的にも不利に
なっていた。
ョン放送と現行テレビジョン放送に対応した従来のテレ
ビジョン受信機は、デコード回路、同期処理回路、偏向
処理回路等、それぞれの放送方式に応じた専用処理回路
が個々に設けられており、テレビジョン受信機に含まれ
る回路規模の増大を招くとともに、コスト的にも不利に
なっていた。
【００１４】
【発明が解決しようとする課題】以上のように、従来の
テレビジョン受信機および映像信号処理装置は、各信号
方式ごとに専用信号処理回路を設けているため、回路規
模が増大するとともにコスト的にも不利になるという課
題を有していた。
テレビジョン受信機および映像信号処理装置は、各信号
方式ごとに専用信号処理回路を設けているため、回路規
模が増大するとともにコスト的にも不利になるという課
題を有していた。
【００１５】
【課題を解決するための手段】上記課題を解決するた
め、請求項１にかかる発明は、映像デコード処理アルゴ
リズムを規定するマイクロプログラムが予め格納される
メモリと、映像信号が供給され、上記マイクロプログラ
ムに従って映像デコード処理を行うプログラマブル演算
手段と、上記メモリに格納されるマイクロプログラムの
上記プログラマブル演算手段への転送を制御するＣＰＵ
とを有するテレビジョン受信機において、高速レート処
理は上記プログラマブル演算手段を用いて処理を行い、
低速レート処理は上記ＣＰＵを用いて処理を行うものと
したものである。
め、請求項１にかかる発明は、映像デコード処理アルゴ
リズムを規定するマイクロプログラムが予め格納される
メモリと、映像信号が供給され、上記マイクロプログラ
ムに従って映像デコード処理を行うプログラマブル演算
手段と、上記メモリに格納されるマイクロプログラムの
上記プログラマブル演算手段への転送を制御するＣＰＵ
とを有するテレビジョン受信機において、高速レート処
理は上記プログラマブル演算手段を用いて処理を行い、
低速レート処理は上記ＣＰＵを用いて処理を行うものと
したものである。
【００１６】また、請求項２にかかる発明は、請求項１
のテレビジョン受信機において、上記プログラマブル演
算回路を用いて処理を行う高速レート処理は、映像信号
処理を含み、上記ＣＰＵを用いて処理を行う低速レート
処理は、制御処理、同期処理、偏向処理の少なくとも一
つを含むものとしたものである。
のテレビジョン受信機において、上記プログラマブル演
算回路を用いて処理を行う高速レート処理は、映像信号
処理を含み、上記ＣＰＵを用いて処理を行う低速レート
処理は、制御処理、同期処理、偏向処理の少なくとも一
つを含むものとしたものである。
【００１７】また、請求項３にかかる発明は、請求項１
のテレビジョン受信機において、該テレビジョン受信機
の表示手段は、ＣＲＴであり、上記ＣＰＵを用いて処理
を行う低速レート処理は、偏向処理を含むものとしたも
のである。
のテレビジョン受信機において、該テレビジョン受信機
の表示手段は、ＣＲＴであり、上記ＣＰＵを用いて処理
を行う低速レート処理は、偏向処理を含むものとしたも
のである。
【００１８】また、請求項４にかかる発明は、映像デコ
ード処理アルゴリズムを規定するマイクロプログラムが
予め格納されるメモリと、映像信号が供給され、上記マ
イクロプログラムに従って映像デコード処理を行うプロ
グラマブル演算手段と、上記メモリに格納されるマイク
ロプログラムの上記プログラマブル演算手段への転送を
制御するＣＰＵとを有するテレビジョン受信機におい
て、上記プログラマブル演算手段は、映像信号に含まれ
る情報を抽出する情報抽出手段を備え、上記ＣＰＵは、
上記情報抽出手段から抽出された情報にもとづいて、処
理アルゴリズムの一部あるいは全体を変更したマイクロ
プログラムを上記メモリから上記プログラマブル演算手
段に転送するものとしたものである。
ード処理アルゴリズムを規定するマイクロプログラムが
予め格納されるメモリと、映像信号が供給され、上記マ
イクロプログラムに従って映像デコード処理を行うプロ
グラマブル演算手段と、上記メモリに格納されるマイク
ロプログラムの上記プログラマブル演算手段への転送を
制御するＣＰＵとを有するテレビジョン受信機におい
て、上記プログラマブル演算手段は、映像信号に含まれ
る情報を抽出する情報抽出手段を備え、上記ＣＰＵは、
上記情報抽出手段から抽出された情報にもとづいて、処
理アルゴリズムの一部あるいは全体を変更したマイクロ
プログラムを上記メモリから上記プログラマブル演算手
段に転送するものとしたものである。
【００１９】また、請求項５にかかる発明は、映像デコ
ード処理アルゴリズムを規定するマイクロプログラムが
予め格納されるメモリと、映像信号が供給され、上記マ
イクロプログラムに従って映像デコード処理を行うプロ
グラマブル演算手段と、上記メモリに格納されるマイク
ロプログラムの上記プログラマブル演算手段への転送を
制御するＣＰＵとを有する映像信号処理装置において、
高速レート処理は、上記プログラマブル演算手段を用い
て処理を行い、低速レート処理は、上記ＣＰＵを用いて
処理を行うものとしたものである。
ード処理アルゴリズムを規定するマイクロプログラムが
予め格納されるメモリと、映像信号が供給され、上記マ
イクロプログラムに従って映像デコード処理を行うプロ
グラマブル演算手段と、上記メモリに格納されるマイク
ロプログラムの上記プログラマブル演算手段への転送を
制御するＣＰＵとを有する映像信号処理装置において、
高速レート処理は、上記プログラマブル演算手段を用い
て処理を行い、低速レート処理は、上記ＣＰＵを用いて
処理を行うものとしたものである。
【００２０】また、請求項６にかかる発明は、請求項５
記載の映像信号処理装置において、上記プログラマブル
演算回路を用いて処理を行う高速レート処理は、映像信
号処理を含み、上記ＣＰＵを用いて処理を行う低速レー
ト処理は、制御処理、同期処理、偏向処理の少なくとも
一つを含むものとしたものである。
記載の映像信号処理装置において、上記プログラマブル
演算回路を用いて処理を行う高速レート処理は、映像信
号処理を含み、上記ＣＰＵを用いて処理を行う低速レー
ト処理は、制御処理、同期処理、偏向処理の少なくとも
一つを含むものとしたものである。
【００２１】また、請求項７にかかる発明は、請求項５
記載の映像信号処理装置において、該映像信号処理装置
の出力を表示する表示手段は、ＣＲＴであり、上記ＣＰ
Ｕを用いて処理を行う低速レート処理は、偏向処理を含
むものとしたものである。
記載の映像信号処理装置において、該映像信号処理装置
の出力を表示する表示手段は、ＣＲＴであり、上記ＣＰ
Ｕを用いて処理を行う低速レート処理は、偏向処理を含
むものとしたものである。
【００２２】また、請求項８にかかる発明は、映像デコ
ード処理アルゴリズムを規定するマイクロプログラムが
予め格納されるメモリと、映像信号が供給され、上記マ
イクロプログラムに従って映像デコード処理を行うプロ
グラマブル演算手段と、上記メモリに格納されるマイク
ロプログラムの上記プログラマブル演算手段への転送を
制御するＣＰＵとを有する映像信号処理装置において、
上記プログラマブル演算手段は、映像信号に含まれる情
報を抽出する情報抽出手段を備え、上記ＣＰＵは、上記
情報抽出手段から抽出された情報にもとづいて、処理ア
ルゴリズムの一部あるいは全体を変更したマイクロプロ
グラムを上記メモリから上記プログラマブル演算手段に
転送するものとしたものである。
ード処理アルゴリズムを規定するマイクロプログラムが
予め格納されるメモリと、映像信号が供給され、上記マ
イクロプログラムに従って映像デコード処理を行うプロ
グラマブル演算手段と、上記メモリに格納されるマイク
ロプログラムの上記プログラマブル演算手段への転送を
制御するＣＰＵとを有する映像信号処理装置において、
上記プログラマブル演算手段は、映像信号に含まれる情
報を抽出する情報抽出手段を備え、上記ＣＰＵは、上記
情報抽出手段から抽出された情報にもとづいて、処理ア
ルゴリズムの一部あるいは全体を変更したマイクロプロ
グラムを上記メモリから上記プログラマブル演算手段に
転送するものとしたものである。
【００２３】
【発明の実施の形態】実施の形態１ ．本発明の実施の形態１にかかるテレビジ
ョン受信機は、図１に示されるように、映像デコード処
理アルゴリズムを規定するマイクロプログラムが予め格
納されるメモリ（ＲＯＭ１５０）と、映像信号が供給さ
れ、上記マイクロプログラムに従って映像デコード処理
を行うプログラマブル演算手段（１３０）と、上記メモ
リ（１５０）に格納されるマイクロプログラムの上記プ
ログラマブル演算手段（１３０）への転送を制御するＣ
ＰＵ（１７０）とを有するテレビジョン受信機におい
て、高速レート処理は上記プログラマブル演算手段（１
３０）を用いて処理を行い、低速レート処理は上記ＣＰ
Ｕ（１７０）を用いて処理を行うものとしたものであ
る。そして、このような構成により、映像デコード処理
のような高速レート処理は、プログラマブル演算回路
（１３０）において、マイクロプログラムで記述される
処理手順にしたがって処理することができ、さらには、
プログラマブル演算回路（１３０）の制御処理、同期処
理あるいは偏向処理等、低速レート処理は、ＣＰＵ（１
７０）で処理を行うことにより、多様な信号方式に対し
ても、共通の信号処理回路を用いてプログラムの変更の
みでフレキシブルに対応することができ、大幅なコスト
ダウンを図ることが可能となる作用効果が得られる。
ョン受信機は、図１に示されるように、映像デコード処
理アルゴリズムを規定するマイクロプログラムが予め格
納されるメモリ（ＲＯＭ１５０）と、映像信号が供給さ
れ、上記マイクロプログラムに従って映像デコード処理
を行うプログラマブル演算手段（１３０）と、上記メモ
リ（１５０）に格納されるマイクロプログラムの上記プ
ログラマブル演算手段（１３０）への転送を制御するＣ
ＰＵ（１７０）とを有するテレビジョン受信機におい
て、高速レート処理は上記プログラマブル演算手段（１
３０）を用いて処理を行い、低速レート処理は上記ＣＰ
Ｕ（１７０）を用いて処理を行うものとしたものであ
る。そして、このような構成により、映像デコード処理
のような高速レート処理は、プログラマブル演算回路
（１３０）において、マイクロプログラムで記述される
処理手順にしたがって処理することができ、さらには、
プログラマブル演算回路（１３０）の制御処理、同期処
理あるいは偏向処理等、低速レート処理は、ＣＰＵ（１
７０）で処理を行うことにより、多様な信号方式に対し
ても、共通の信号処理回路を用いてプログラムの変更の
みでフレキシブルに対応することができ、大幅なコスト
ダウンを図ることが可能となる作用効果が得られる。
【００２４】実施の形態２．本発明の実施の形態２にか
かるテレビジョン受信機は、図１，及び図２に示される
ように、映像デコード処理アルゴリズムを規定するマイ
クロプログラムが予め格納されるメモリ（ＲＯＭ１５
０）と、映像信号が供給され、上記マイクロプログラム
に従って映像デコード処理を行うプログラマブル演算手
段（１３０）と、上記メモリ（１５０）に格納されるマ
イクロプログラムの上記プログラマブル演算手段（１３
０）への転送を制御するＣＰＵ（１７０）とを有するテ
レビジョン受信機において、上記プログラマブル演算手
段（１３０）は、映像信号に含まれる情報を抽出する情
報抽出手段（データ取り込みレジスタ１３４）を備え、
上記ＣＰＵ（１７０）は、上記情報抽出手段（１３４）
から抽出された情報にもとづいて、処理アルゴリズムの
一部あるいは全体を変更したマイクロプログラムを上記
メモリ（１５０）から上記プログラマブル演算手段（１
３０）に転送するものとしたものである。そして、この
ような構成により、映像デコード処理のような高速レー
ト処理は、プログラマブル演算回路（１３０）におい
て、映像信号に含まれ、これより抽出した情報にもとづ
いて処理アルゴリズムの一部あるいは全体を変更したマ
イクロプログラムで記述される処理手順にしたがって処
理することができ、さらには、プログラマブル演算回路
（１３０）の制御処理、同期処理あるいは偏向処理等、
低速レート処理は、ＣＰＵ（１７０）で処理を行うこと
により、多様な信号方式に対しても、共通の信号処理回
路を用い、プログラムの変更のみでフレキシブルに対応
することができ、大幅なコストダウンを図ることが可能
となる作用効果が得られる。
かるテレビジョン受信機は、図１，及び図２に示される
ように、映像デコード処理アルゴリズムを規定するマイ
クロプログラムが予め格納されるメモリ（ＲＯＭ１５
０）と、映像信号が供給され、上記マイクロプログラム
に従って映像デコード処理を行うプログラマブル演算手
段（１３０）と、上記メモリ（１５０）に格納されるマ
イクロプログラムの上記プログラマブル演算手段（１３
０）への転送を制御するＣＰＵ（１７０）とを有するテ
レビジョン受信機において、上記プログラマブル演算手
段（１３０）は、映像信号に含まれる情報を抽出する情
報抽出手段（データ取り込みレジスタ１３４）を備え、
上記ＣＰＵ（１７０）は、上記情報抽出手段（１３４）
から抽出された情報にもとづいて、処理アルゴリズムの
一部あるいは全体を変更したマイクロプログラムを上記
メモリ（１５０）から上記プログラマブル演算手段（１
３０）に転送するものとしたものである。そして、この
ような構成により、映像デコード処理のような高速レー
ト処理は、プログラマブル演算回路（１３０）におい
て、映像信号に含まれ、これより抽出した情報にもとづ
いて処理アルゴリズムの一部あるいは全体を変更したマ
イクロプログラムで記述される処理手順にしたがって処
理することができ、さらには、プログラマブル演算回路
（１３０）の制御処理、同期処理あるいは偏向処理等、
低速レート処理は、ＣＰＵ（１７０）で処理を行うこと
により、多様な信号方式に対しても、共通の信号処理回
路を用い、プログラムの変更のみでフレキシブルに対応
することができ、大幅なコストダウンを図ることが可能
となる作用効果が得られる。
【００２５】実施の形態３．本発明の実施の形態３にか
かる映像信号処理装置は、図８に示されるように、映像
デコード処理アルゴリズムを規定するマイクロプログラ
ムが予め格納されるメモリ（ＲＯＭ１５０）と、映像信
号が供給され、上記マイクロプログラムに従って映像デ
コード処理を行うプログラマブル演算手段（１３０）
と、上記メモリ（１５０）に格納されるマイクロプログ
ラムの上記プログラマブル演算手段（１３０）への転送
を制御するＣＰＵ（１７０）とを有する映像信号処理装
置において、高速レート処理は上記プログラマブル演算
手段（１３０）を用いて処理を行い、低速レート処理は
上記ＣＰＵ（１７０）を用いて処理を行うものとしたも
のである。そして、このような構成により、映像デコー
ド処理のような高速レート処理は、プログラマブル演算
回路（１３０）において、マイクロプログラムで記述さ
れる処理手順にしたがって処理することができ、さらに
は、プログラマブル演算回路（１３０）の制御処理、同
期処理あるいは偏向処理等、低速レート処理は、ＣＰＵ
（１７０）で処理を行うため、多様な信号方式に対して
も、共通の信号処理回路を用い、プログラムの変更のみ
でフレキシブルに対応することができ、大幅なコストダ
ウンを図ることが可能となる作用効果が得られる。
かる映像信号処理装置は、図８に示されるように、映像
デコード処理アルゴリズムを規定するマイクロプログラ
ムが予め格納されるメモリ（ＲＯＭ１５０）と、映像信
号が供給され、上記マイクロプログラムに従って映像デ
コード処理を行うプログラマブル演算手段（１３０）
と、上記メモリ（１５０）に格納されるマイクロプログ
ラムの上記プログラマブル演算手段（１３０）への転送
を制御するＣＰＵ（１７０）とを有する映像信号処理装
置において、高速レート処理は上記プログラマブル演算
手段（１３０）を用いて処理を行い、低速レート処理は
上記ＣＰＵ（１７０）を用いて処理を行うものとしたも
のである。そして、このような構成により、映像デコー
ド処理のような高速レート処理は、プログラマブル演算
回路（１３０）において、マイクロプログラムで記述さ
れる処理手順にしたがって処理することができ、さらに
は、プログラマブル演算回路（１３０）の制御処理、同
期処理あるいは偏向処理等、低速レート処理は、ＣＰＵ
（１７０）で処理を行うため、多様な信号方式に対して
も、共通の信号処理回路を用い、プログラムの変更のみ
でフレキシブルに対応することができ、大幅なコストダ
ウンを図ることが可能となる作用効果が得られる。
【００２６】実施の形態４．本発明の実施の形態４にか
かる映像信号処理装置は、図８，及び図２に示されるよ
うに、映像デコード処理アルゴリズムを規定するマイク
ロプログラムが予め格納されるメモリ（ＲＯＭ１５０）
と、映像信号が供給され、上記マイクロプログラムに従
って映像デコード処理を行うプログラマブル演算手段
（１３０）と、上記メモリ（１５０）に格納されるマイ
クロプログラムの上記プログラマブル演算手段（１３
０）への転送を制御するＣＰＵ（１７０）とを有する映
像信号処理装置において、上記プログラマブル演算手段
（１３０）は、映像信号に含まれる情報を抽出する情報
抽出手段（データ取り込みレジスタ１３４）を備え、上
記ＣＰＵ（１７０）は、上記情報抽出手段（１３４）か
ら抽出された情報にもとづいて処理アルゴリズムの一部
あるいは全体を変更したマイクロプログラムを上記メモ
リ（１５０）から上記プログラマブル演算手段（１３
０）に転送するものとしたものである。そして、このよ
うな構成により、映像デコード処理のような高速レート
処理は、プログラマブル演算回路（１３０）において、
映像信号に含まれ、これより抽出した情報にもとづいて
処理アルゴリズムの一部あるいは全体を変更したマイク
ロプログラムで記述される処理手順にしたがって処理す
ることができ、さらには、プログラマブル演算回路（１
３０）の制御処理、同期処理あるいは偏向処理等、低速
レート処理は、ＣＰＵ（１７０）で処理を行うことによ
り、多様な信号方式に対しても、共通の信号処理回路を
用い、プログラムの変更のみでフレキシブルに対応する
ことができ、大幅なコストダウンを図ることが可能とな
る作用効果が得られる。
かる映像信号処理装置は、図８，及び図２に示されるよ
うに、映像デコード処理アルゴリズムを規定するマイク
ロプログラムが予め格納されるメモリ（ＲＯＭ１５０）
と、映像信号が供給され、上記マイクロプログラムに従
って映像デコード処理を行うプログラマブル演算手段
（１３０）と、上記メモリ（１５０）に格納されるマイ
クロプログラムの上記プログラマブル演算手段（１３
０）への転送を制御するＣＰＵ（１７０）とを有する映
像信号処理装置において、上記プログラマブル演算手段
（１３０）は、映像信号に含まれる情報を抽出する情報
抽出手段（データ取り込みレジスタ１３４）を備え、上
記ＣＰＵ（１７０）は、上記情報抽出手段（１３４）か
ら抽出された情報にもとづいて処理アルゴリズムの一部
あるいは全体を変更したマイクロプログラムを上記メモ
リ（１５０）から上記プログラマブル演算手段（１３
０）に転送するものとしたものである。そして、このよ
うな構成により、映像デコード処理のような高速レート
処理は、プログラマブル演算回路（１３０）において、
映像信号に含まれ、これより抽出した情報にもとづいて
処理アルゴリズムの一部あるいは全体を変更したマイク
ロプログラムで記述される処理手順にしたがって処理す
ることができ、さらには、プログラマブル演算回路（１
３０）の制御処理、同期処理あるいは偏向処理等、低速
レート処理は、ＣＰＵ（１７０）で処理を行うことによ
り、多様な信号方式に対しても、共通の信号処理回路を
用い、プログラムの変更のみでフレキシブルに対応する
ことができ、大幅なコストダウンを図ることが可能とな
る作用効果が得られる。
【００２７】
【実施例】実施例１ ．以下、本発明の一実施例について図面を参照
しながら詳細に説明する。図１は本発明の一実施例によ
るテレビジョン受信機の構成図である。図９に示した従
来のテレビジョン受信機と同様な部分については同一符
号を付しており、その動作については説明を省略する。
しながら詳細に説明する。図１は本発明の一実施例によ
るテレビジョン受信機の構成図である。図９に示した従
来のテレビジョン受信機と同様な部分については同一符
号を付しており、その動作については説明を省略する。
【００２８】図１において、地上波での現行テレビジョ
ン放送受信時には、ＶＳＢ復調器１３からベースバンド
ＮＴＳＣ信号が、衛星でのＮＴＳＣ放送受信時にはＦＭ
復調器３３からベースバンドＮＴＳＣ信号が、あるいは
高品位テレビジョン放送受信時にはＦＭ復調器３３から
ベースバンドＭＵＳＥ信号が得られており、選択回路５
０で上記のうちの任意の信号が選択され、映像信号処理
装置１００に供給される。
ン放送受信時には、ＶＳＢ復調器１３からベースバンド
ＮＴＳＣ信号が、衛星でのＮＴＳＣ放送受信時にはＦＭ
復調器３３からベースバンドＮＴＳＣ信号が、あるいは
高品位テレビジョン放送受信時にはＦＭ復調器３３から
ベースバンドＭＵＳＥ信号が得られており、選択回路５
０で上記のうちの任意の信号が選択され、映像信号処理
装置１００に供給される。
【００２９】映像信号処理装置１００は、信号入力側に
ＡＤ変換器１１０を，及び出力側にＤＡ変換器１２０を
備え、バス１４０を介して相互に接続されるプログラマ
ブル演算回路１３０、同期処理回路１８０、偏向処理回
路１９０、ＣＰＵ（中央処理装置）１７０、ＲＡＭ（ラ
ンダムアクセスメモリ）１６０，及びＲＯＭ（リードオ
ンリメモリ）１５０を備えて構成されている。
ＡＤ変換器１１０を，及び出力側にＤＡ変換器１２０を
備え、バス１４０を介して相互に接続されるプログラマ
ブル演算回路１３０、同期処理回路１８０、偏向処理回
路１９０、ＣＰＵ（中央処理装置）１７０、ＲＡＭ（ラ
ンダムアクセスメモリ）１６０，及びＲＯＭ（リードオ
ンリメモリ）１５０を備えて構成されている。
【００３０】まず、映像信号処理装置１００に入力され
たベースバンド信号（ベースバンドＮＴＳＣ信号あるい
はベースバンドＭＵＳＥ信号）は、ＡＤ変換器１１０で
ディジタル信号に変換され、プログラマブル演算回路１
３０に供給される。
たベースバンド信号（ベースバンドＮＴＳＣ信号あるい
はベースバンドＭＵＳＥ信号）は、ＡＤ変換器１１０で
ディジタル信号に変換され、プログラマブル演算回路１
３０に供給される。
【００３１】プログラマブル演算回路１３０の内部構成
を図２に示す。プログラマブル演算回路１３０はアレイ
状に配された複数個の演算エレメント（ＰＥ１１）〜
（ＰＥｍｎ）と、データ取り込みレジスタ１３４とで構
成されており、各々の演算エレメントとデータ取り込み
レジスタ１３４は、入出力ポート１３３を介して外部の
ＣＰＵ１７０あるいはＲＯＭ１５０とバス１４０で接続
されている。また、入力端子１３５を介して同期処理回
路１８０と接続されている。
を図２に示す。プログラマブル演算回路１３０はアレイ
状に配された複数個の演算エレメント（ＰＥ１１）〜
（ＰＥｍｎ）と、データ取り込みレジスタ１３４とで構
成されており、各々の演算エレメントとデータ取り込み
レジスタ１３４は、入出力ポート１３３を介して外部の
ＣＰＵ１７０あるいはＲＯＭ１５０とバス１４０で接続
されている。また、入力端子１３５を介して同期処理回
路１８０と接続されている。
【００３２】各々の演算エレメントは、マイクロプログ
ラムの変更によって処理内容を変更することのできる演
算回路であって、その演算の手順はマイクロプログラム
としてＲＯＭ１５０に書き込まれており、ＣＰＵ１７０
からのロード命令にしたがって、各々の演算エレメント
にロードされる。また、入力端子１３５に供給される制
御信号に従って、マイクロプログラムのロード、演算の
起動、終了等の制御が行われる。
ラムの変更によって処理内容を変更することのできる演
算回路であって、その演算の手順はマイクロプログラム
としてＲＯＭ１５０に書き込まれており、ＣＰＵ１７０
からのロード命令にしたがって、各々の演算エレメント
にロードされる。また、入力端子１３５に供給される制
御信号に従って、マイクロプログラムのロード、演算の
起動、終了等の制御が行われる。
【００３３】図３は、演算エレメントＰＥ１１〜ＰＥｍ
ｎのうちの１つの内部構成図である。これは一般的なＤ
ＳＰ（ディジタルシグナルプロセッサ）と同様の構成の
ものである。すなわち算術演算あるいは論理演算を行う
ＡＬＵ（Arithmetic and Logic Unit)１１１、演算結果
を格納するデータレジスタ１１２、外部とのデータの入
出力を行うｉ／ｏポート１１３を備え、それぞれがマイ
クロプログラムによって制御される構成となっている。
ｎのうちの１つの内部構成図である。これは一般的なＤ
ＳＰ（ディジタルシグナルプロセッサ）と同様の構成の
ものである。すなわち算術演算あるいは論理演算を行う
ＡＬＵ（Arithmetic and Logic Unit)１１１、演算結果
を格納するデータレジスタ１１２、外部とのデータの入
出力を行うｉ／ｏポート１１３を備え、それぞれがマイ
クロプログラムによって制御される構成となっている。
【００３４】まず、マイクロプログラムを演算エレメン
トにロードする場合は、選択回路１１４、及び１１７は
それぞれ入力端子１１９から入力されるマイクロプログ
ラム、及び書き込みアドレスを選択する。ここで、選択
回路１１４、及び１１７の選択動作を制御する信号は同
期処理回路１８０等を含む制御系によって与えられ、マ
イクロプログラムはＲＯＭ１５０からバス１４０を介し
て入力され、書き込みアドレスはＣＰＵ１７０からバス
１４０を介して入力される。これによって命令レジスタ
１１５の書き込みアドレスで示される領域にマイクロプ
ログラムがロードされる。また入力端子１１９から入力
される制御信号にしたがって、マイクロプログラムのロ
ードは、映像信号の水平帰線期間あるいは垂直帰線期間
に行われる。このマイクロプログラムのロードを制御す
る制御信号は同期処理回路１８０等を含む制御系によっ
て与えられる。さらに、映像期間において演算が実行さ
れる時、つまり命令レジスタ１１５に格納されたマイク
ロプログラムが使用される場合は、選択回路１１７は命
令カウンタ１１８からの出力信号を選択しており、命令
カウンタ１１８で生成された読み出しアドレスにしたが
って順次マイクロプログラムが命令レジスタ１１５から
読み出される。これらの動作は入力端子１１９に供給さ
れる制御信号で制御されている。読み出されたマイクロ
プログラムは、選択回路１１４を介して命令デコーダ１
１６に入力されて解読されることにより、ＡＬＵ１１
１、データレジスタ１１２、ｉ／ｏポート１１３がそれ
ぞれ制御され、所望の演算処理が行われる。
トにロードする場合は、選択回路１１４、及び１１７は
それぞれ入力端子１１９から入力されるマイクロプログ
ラム、及び書き込みアドレスを選択する。ここで、選択
回路１１４、及び１１７の選択動作を制御する信号は同
期処理回路１８０等を含む制御系によって与えられ、マ
イクロプログラムはＲＯＭ１５０からバス１４０を介し
て入力され、書き込みアドレスはＣＰＵ１７０からバス
１４０を介して入力される。これによって命令レジスタ
１１５の書き込みアドレスで示される領域にマイクロプ
ログラムがロードされる。また入力端子１１９から入力
される制御信号にしたがって、マイクロプログラムのロ
ードは、映像信号の水平帰線期間あるいは垂直帰線期間
に行われる。このマイクロプログラムのロードを制御す
る制御信号は同期処理回路１８０等を含む制御系によっ
て与えられる。さらに、映像期間において演算が実行さ
れる時、つまり命令レジスタ１１５に格納されたマイク
ロプログラムが使用される場合は、選択回路１１７は命
令カウンタ１１８からの出力信号を選択しており、命令
カウンタ１１８で生成された読み出しアドレスにしたが
って順次マイクロプログラムが命令レジスタ１１５から
読み出される。これらの動作は入力端子１１９に供給さ
れる制御信号で制御されている。読み出されたマイクロ
プログラムは、選択回路１１４を介して命令デコーダ１
１６に入力されて解読されることにより、ＡＬＵ１１
１、データレジスタ１１２、ｉ／ｏポート１１３がそれ
ぞれ制御され、所望の演算処理が行われる。
【００３５】図４はＮＴＳＣデコード処理時、及びＭＵ
ＳＥデコード処理時のそれぞれにおける各々の演算エレ
メントに対する処理の割り付けを示す一覧表である。Ｎ
ＴＳＣデコード時には輝度信号／色信号分離処理、ＡＣ
Ｃ処理、色復調処理、フィルタリング処理、逆マトリク
ス処理があり、ＭＵＳＥデコード処理時には、動画領域
内挿処理、静止画領域内挿処理、動き検出処理、線順次
デコード処理、逆マトリクス処理などがあり、それぞれ
の処理を割り付けられた演算エレメントは入力されるデ
ータフローに対して所定の処理を実行する。なお、ＭＵ
ＳＥデコード処理にはフレーム間あるいはフィールド間
での演算があり、フレーム遅延データあるいはフィール
ド遅延データが必要となるが、図２の入出力ポート１３
６を介してフレームメモリ１０１を接続することで対応
できる。
ＳＥデコード処理時のそれぞれにおける各々の演算エレ
メントに対する処理の割り付けを示す一覧表である。Ｎ
ＴＳＣデコード時には輝度信号／色信号分離処理、ＡＣ
Ｃ処理、色復調処理、フィルタリング処理、逆マトリク
ス処理があり、ＭＵＳＥデコード処理時には、動画領域
内挿処理、静止画領域内挿処理、動き検出処理、線順次
デコード処理、逆マトリクス処理などがあり、それぞれ
の処理を割り付けられた演算エレメントは入力されるデ
ータフローに対して所定の処理を実行する。なお、ＭＵ
ＳＥデコード処理にはフレーム間あるいはフィールド間
での演算があり、フレーム遅延データあるいはフィール
ド遅延データが必要となるが、図２の入出力ポート１３
６を介してフレームメモリ１０１を接続することで対応
できる。
【００３６】デコード結果として得られるＲＧＢ信号
は、プログラマブル演算回路１３０の出力端子１３２ａ
〜１３２ｃから出力され、ＤＡ変換器１２０を介してア
ナログ信号に変換される。アナログＲＧＢ信号はドライ
ブ回路２１を介してＣＲＴ２２に供給され、画像表示さ
れる。なお、図２において、演算エレメントＰＥ４ｎ
（演算エレメントＰＥ３ｎの下側に配置される図示しな
い演算エレメント）〜ＰＥｍｎも図示しない出力端子を
備えているが、上述のようにＲ，Ｇ，Ｂの３信号だけを
出力する場合には演算エレメントＰＥ４ｎ〜ＰＥｍｎの
出力端子は用いられない。
は、プログラマブル演算回路１３０の出力端子１３２ａ
〜１３２ｃから出力され、ＤＡ変換器１２０を介してア
ナログ信号に変換される。アナログＲＧＢ信号はドライ
ブ回路２１を介してＣＲＴ２２に供給され、画像表示さ
れる。なお、図２において、演算エレメントＰＥ４ｎ
（演算エレメントＰＥ３ｎの下側に配置される図示しな
い演算エレメント）〜ＰＥｍｎも図示しない出力端子を
備えているが、上述のようにＲ，Ｇ，Ｂの３信号だけを
出力する場合には演算エレメントＰＥ４ｎ〜ＰＥｍｎの
出力端子は用いられない。
【００３７】次に、図２のデータ取り込みレジスタ１３
４についてその動作を説明する。ＮＴＳＣデコード処理
あるいはＭＵＳＥデコード処理を行う場合、定常的な動
作手順を示すマイクロプログラムを動作起動時にロード
する以外に、動作状態においても映像信号の状態に応じ
て適応的に処理内容を切り替えるためにマイクロプログ
ラムをロードする必要がある。このような適応処理を実
現する場合、処理途中段階での映像データをＣＰＵ１７
０に取り込む必要がある。すなわち、データ取り込みレ
ジスタ１３４には、複数の演算エレメントを相互に接続
するネットワーク端１３７が接続されており、入力信号
データあるいはデコード処理途中データ等を取り込むこ
とができるように構成されている。例えばデータ取り込
みレジスタ１３４は図５に示す回路で構成される。図５
において１３４１ａ，１３４１ｂ，１３４１ｃ，…はネ
ットワーク端と接続される入力端子であり、多入力選択
回路１３４２を介してランダムアクセスメモリ（以下Ｒ
ＡＭと記す）１３４３に接続されている。また、入力端
子１３５および入出力端子１３３はそれぞれ制御回路１
３４６に接続されている。制御回路１３４６は、入力さ
れる制御信号，アドレス，およびデータ信号に基づい
て、多入力選択回路１３４２の選択，アドレスカウンタ
１３４５の起動，ＲＡＭ１３４３の書き込み／読み出し
制御，および選択回路１３４４の選択それぞれに必要な
制御信号を発生する。さらに、この制御回路１３４６
は、入出力端子１３３を介して受け渡されるＲＡＭ１３
４３の読み出しアドレスあるいは、そのアドレスに従っ
て読み出されるデータのインターフェース機能を備えた
ものである。
４についてその動作を説明する。ＮＴＳＣデコード処理
あるいはＭＵＳＥデコード処理を行う場合、定常的な動
作手順を示すマイクロプログラムを動作起動時にロード
する以外に、動作状態においても映像信号の状態に応じ
て適応的に処理内容を切り替えるためにマイクロプログ
ラムをロードする必要がある。このような適応処理を実
現する場合、処理途中段階での映像データをＣＰＵ１７
０に取り込む必要がある。すなわち、データ取り込みレ
ジスタ１３４には、複数の演算エレメントを相互に接続
するネットワーク端１３７が接続されており、入力信号
データあるいはデコード処理途中データ等を取り込むこ
とができるように構成されている。例えばデータ取り込
みレジスタ１３４は図５に示す回路で構成される。図５
において１３４１ａ，１３４１ｂ，１３４１ｃ，…はネ
ットワーク端と接続される入力端子であり、多入力選択
回路１３４２を介してランダムアクセスメモリ（以下Ｒ
ＡＭと記す）１３４３に接続されている。また、入力端
子１３５および入出力端子１３３はそれぞれ制御回路１
３４６に接続されている。制御回路１３４６は、入力さ
れる制御信号，アドレス，およびデータ信号に基づい
て、多入力選択回路１３４２の選択，アドレスカウンタ
１３４５の起動，ＲＡＭ１３４３の書き込み／読み出し
制御，および選択回路１３４４の選択それぞれに必要な
制御信号を発生する。さらに、この制御回路１３４６
は、入出力端子１３３を介して受け渡されるＲＡＭ１３
４３の読み出しアドレスあるいは、そのアドレスに従っ
て読み出されるデータのインターフェース機能を備えた
ものである。
【００３８】以上のように構成されたデータ取り込みレ
ジスタ１３４について、その動作を説明する。まず、デ
ータ取り込み時においては、多入力選択回路１３４２で
選択されたデータはＲＡＭ１３４３に入力される。ま
た、選択回路１３４４はアドレスカウンタ１３４５から
の信号を選択している。制御回路１３４６はＲＡＭ１３
４３を書き込み動作に設定するとともに、予め設定され
た任意のタイミングでデータを書き込む。また、それに
連動して、アドレスカウンタ１３４５が起動されてお
り、アドレスカウンタ１３４５で生成されるアドレスに
データが順次書き込まれる。
ジスタ１３４について、その動作を説明する。まず、デ
ータ取り込み時においては、多入力選択回路１３４２で
選択されたデータはＲＡＭ１３４３に入力される。ま
た、選択回路１３４４はアドレスカウンタ１３４５から
の信号を選択している。制御回路１３４６はＲＡＭ１３
４３を書き込み動作に設定するとともに、予め設定され
た任意のタイミングでデータを書き込む。また、それに
連動して、アドレスカウンタ１３４５が起動されてお
り、アドレスカウンタ１３４５で生成されるアドレスに
データが順次書き込まれる。
【００３９】次に、データ転送時においては、選択回路
１３４４は制御回路１３４６に介してＣＰＵ１７０から
供給される読み出しアドレスを選択している。したがっ
て、予め設定されるタイミングで、制御回路１３４６で
生成される制御信号に従ってＲＡＭ１３４３が読み出し
動作に設定されるとともに、選択回路１３４４を介して
供給される読み出しアドレスに従って、上述した動作で
書き込まれたデータを読み出す。読み出されたデータは
入出力端子１３３を介してＣＰＵ１７０に転送される。
１３４４は制御回路１３４６に介してＣＰＵ１７０から
供給される読み出しアドレスを選択している。したがっ
て、予め設定されるタイミングで、制御回路１３４６で
生成される制御信号に従ってＲＡＭ１３４３が読み出し
動作に設定されるとともに、選択回路１３４４を介して
供給される読み出しアドレスに従って、上述した動作で
書き込まれたデータを読み出す。読み出されたデータは
入出力端子１３３を介してＣＰＵ１７０に転送される。
【００４０】以上の動作によって、ＣＰＵ１７０にはデ
ータが取り込まれ、ＣＰＵ１７０においては、該取り込
まれたデータに基づいて必要な演算が行なわれ、その結
果に応じて、処理アルゴリズムの一部あるいは全体を変
更するマイクロプログラムがＲＯＭ１５０より新たにロ
ードされる。
ータが取り込まれ、ＣＰＵ１７０においては、該取り込
まれたデータに基づいて必要な演算が行なわれ、その結
果に応じて、処理アルゴリズムの一部あるいは全体を変
更するマイクロプログラムがＲＯＭ１５０より新たにロ
ードされる。
【００４１】ここで、ＲＡＭ１６０は取り込まれたデー
タの一時的な保存領域、あるいはＣＰＵ１７０での演算
時に必要なワーキング領域として動作する。
タの一時的な保存領域、あるいはＣＰＵ１７０での演算
時に必要なワーキング領域として動作する。
【００４２】例えば、ＮＴＳＣデコード処理の中にＡＣ
Ｃ（自動色飽和度補正）と呼ばれる処理がある。これは
バースト信号の振幅に応じて色復調時のゲインを制御す
るものである。このような処理を実現するには、バース
ト信号をデータ取り込みレジスタ１３４で取り込み、Ｃ
ＰＵ１７０に転送する。さらにＣＰＵ１７０において補
正ゲインを演算し、図４に示すようにＡＣＣ処理が割り
付けられた演算エレメントＰＥ２１に対し、上記補正ゲ
インを実現する新たなマイクロプログラムを新たにロー
ドすればよい。
Ｃ（自動色飽和度補正）と呼ばれる処理がある。これは
バースト信号の振幅に応じて色復調時のゲインを制御す
るものである。このような処理を実現するには、バース
ト信号をデータ取り込みレジスタ１３４で取り込み、Ｃ
ＰＵ１７０に転送する。さらにＣＰＵ１７０において補
正ゲインを演算し、図４に示すようにＡＣＣ処理が割り
付けられた演算エレメントＰＥ２１に対し、上記補正ゲ
インを実現する新たなマイクロプログラムを新たにロー
ドすればよい。
【００４３】図６に、ＡＣＣ処理を行う場合の制御タイ
ミングを示す。取り込まれたバースト信号はそのライン
期間内にＣＰＵ１７０に転送され、ＣＰＵ１７０で補正
ゲインの演算が行われる。さらに次ラインのバースト信
号取り込み開始前に、ＣＰＵ１７０は、上記補正ゲイン
を実現するマイクロプログラムの再ロードを完了し、演
算エレメントＰＥ２１は新たに設定された命令にしたが
ってＡＣＣ処理を行う。
ミングを示す。取り込まれたバースト信号はそのライン
期間内にＣＰＵ１７０に転送され、ＣＰＵ１７０で補正
ゲインの演算が行われる。さらに次ラインのバースト信
号取り込み開始前に、ＣＰＵ１７０は、上記補正ゲイン
を実現するマイクロプログラムの再ロードを完了し、演
算エレメントＰＥ２１は新たに設定された命令にしたが
ってＡＣＣ処理を行う。
【００４４】図７は、ＭＵＳＥデコード処理におけるコ
ントロール信号による制御タイミングを、ＭＵＳＥ信号
フォーマットに照らし合わせて示したものである。ＭＵ
ＳＥ信号には毎フィールドごとの動作を設定するコント
ロール信号Ｃtrが重畳されており、ＭＵＳＥデコード処
理を行う際は上記コントロール信号Ｃtrに従って処理内
容を変更することが必要である。図示したように、デー
タ取り込みレジスタ１３４で取り込まれたコントロール
信号Ｃtrは、そのフィールド期間内にＣＰＵ１７０に転
送されるとともに、ＣＰＵ１７０ではコントロール信号
のデコード処理が行われ、次フィールドの垂直帰線期間
中に制御を実現するためのマイクロプログラムがロード
される。演算エレメントＰＥは新たにロードされたマイ
クロプログラムに従って動作を行う。このように、本発
明の映像信号処理装置は、演算エレメントＰＥに対する
マイクロプログラム変更のような制御処理に対してフレ
キシブルに対応することができる。
ントロール信号による制御タイミングを、ＭＵＳＥ信号
フォーマットに照らし合わせて示したものである。ＭＵ
ＳＥ信号には毎フィールドごとの動作を設定するコント
ロール信号Ｃtrが重畳されており、ＭＵＳＥデコード処
理を行う際は上記コントロール信号Ｃtrに従って処理内
容を変更することが必要である。図示したように、デー
タ取り込みレジスタ１３４で取り込まれたコントロール
信号Ｃtrは、そのフィールド期間内にＣＰＵ１７０に転
送されるとともに、ＣＰＵ１７０ではコントロール信号
のデコード処理が行われ、次フィールドの垂直帰線期間
中に制御を実現するためのマイクロプログラムがロード
される。演算エレメントＰＥは新たにロードされたマイ
クロプログラムに従って動作を行う。このように、本発
明の映像信号処理装置は、演算エレメントＰＥに対する
マイクロプログラム変更のような制御処理に対してフレ
キシブルに対応することができる。
【００４５】次に、同期処理について説明する。ＮＴＳ
Ｃデコード処理において、水平同期検出、垂直同期検
出、同期クロック再生などの処理は、基本的にはライン
毎あるいはフィールド毎の処理であるのでＣＰＵ１７０
において処理される。すなわち上述したプログラマブル
演算回路１３０が有するデータ取り込み機能を用い、こ
れらの処理に必要なデータをＣＰＵ１７０に取り込むこ
とで実現できる。ここで、図１に示す同期処理回路１８
０は、ＣＰＵ１７０の周辺回路としての機能を持つもの
であり、ＣＰＵ１７０での演算結果にしたがって制御信
号を発生する。例えば、ＣＰＵ１７０で処理された位相
誤差データをＰＬＬ制御電圧に変換し、図示していない
ＶＣＸＯに供給する。また、再生された同期信号に基づ
いて、プログラマブル演算回路１３０、偏向処理回路１
９０等への制御信号を発生する。
Ｃデコード処理において、水平同期検出、垂直同期検
出、同期クロック再生などの処理は、基本的にはライン
毎あるいはフィールド毎の処理であるのでＣＰＵ１７０
において処理される。すなわち上述したプログラマブル
演算回路１３０が有するデータ取り込み機能を用い、こ
れらの処理に必要なデータをＣＰＵ１７０に取り込むこ
とで実現できる。ここで、図１に示す同期処理回路１８
０は、ＣＰＵ１７０の周辺回路としての機能を持つもの
であり、ＣＰＵ１７０での演算結果にしたがって制御信
号を発生する。例えば、ＣＰＵ１７０で処理された位相
誤差データをＰＬＬ制御電圧に変換し、図示していない
ＶＣＸＯに供給する。また、再生された同期信号に基づ
いて、プログラマブル演算回路１３０、偏向処理回路１
９０等への制御信号を発生する。
【００４６】ＭＵＳＥデコード処理においても、水平同
期検出、クランプレベル検出、ＡＬＣ（Automatic Leve
l Control)レベル検出などの処理は、基本的にはライン
毎あるいはフィールド毎の処理であるので、ＮＴＳＣデ
コード処理と同様にＣＰＵ１７０を用いて処理される。
この場合、同期処理回路１８０ではバス１４０を介して
供給されるＣＰＵ１７０からの処理データを、クランプ
レベル、ＡＬＣ制御電圧、あるいはＰＬＬ制御電圧に変
換し、それぞれ図示していないクランプ回路、ＡＬＣ回
路、ＶＣＸＯ等に供給する。また、再生された同期信号
に基づいて、プログラマブル演算回路１３０、偏向処理
回路１９０等への制御信号を発生する。
期検出、クランプレベル検出、ＡＬＣ（Automatic Leve
l Control)レベル検出などの処理は、基本的にはライン
毎あるいはフィールド毎の処理であるので、ＮＴＳＣデ
コード処理と同様にＣＰＵ１７０を用いて処理される。
この場合、同期処理回路１８０ではバス１４０を介して
供給されるＣＰＵ１７０からの処理データを、クランプ
レベル、ＡＬＣ制御電圧、あるいはＰＬＬ制御電圧に変
換し、それぞれ図示していないクランプ回路、ＡＬＣ回
路、ＶＣＸＯ等に供給する。また、再生された同期信号
に基づいて、プログラマブル演算回路１３０、偏向処理
回路１９０等への制御信号を発生する。
【００４７】次に偏向処理について説明する。偏向処理
の主要な機能の一つは、偏向のためのノコギリ波形を発
生することであるが、その場合、走査時の幾何学的歪み
を除去するために予めピンクッション補正などの処理を
行うことが必要である。このような処理に対しても本発
明の映像信号処理装置は好適である。すなわち、上記処
理はライン毎の処理であるからＣＰＵ１７０を用いて処
理することができる。図１の偏向処理回路１９０は、同
期処理回路１８０と同様にＣＰＵ１７０の周辺回路とし
ての機能を持つものであり、ＣＰＵ１７０で演算された
補正データ，及び同期処理回路１８０からの同期信号に
基づいて歪み補正されたノコギリ波形を発生し、ＣＲＴ
２２を制御する。
の主要な機能の一つは、偏向のためのノコギリ波形を発
生することであるが、その場合、走査時の幾何学的歪み
を除去するために予めピンクッション補正などの処理を
行うことが必要である。このような処理に対しても本発
明の映像信号処理装置は好適である。すなわち、上記処
理はライン毎の処理であるからＣＰＵ１７０を用いて処
理することができる。図１の偏向処理回路１９０は、同
期処理回路１８０と同様にＣＰＵ１７０の周辺回路とし
ての機能を持つものであり、ＣＰＵ１７０で演算された
補正データ，及び同期処理回路１８０からの同期信号に
基づいて歪み補正されたノコギリ波形を発生し、ＣＲＴ
２２を制御する。
【００４８】このように、本実施例１のテレビジョン受
信機のもつ映像信号処理装置によれば、同期処理あるい
は偏向処理の主要な機能をＣＰＵで実現できるため、多
様な信号方式に対してフレキシブルに対応できるととも
に、同期処理回路あるいは偏向処理回路として必要な機
能は、ＣＰＵの周辺回路的な簡単な機能のみを有するも
のとすればよく、従来の専用回路に比べて大幅な規模削
減を図ることができる。
信機のもつ映像信号処理装置によれば、同期処理あるい
は偏向処理の主要な機能をＣＰＵで実現できるため、多
様な信号方式に対してフレキシブルに対応できるととも
に、同期処理回路あるいは偏向処理回路として必要な機
能は、ＣＰＵの周辺回路的な簡単な機能のみを有するも
のとすればよく、従来の専用回路に比べて大幅な規模削
減を図ることができる。
【００４９】実施例２．図８は図１のテレビジョン受信
機における映像信号処理装置１００のみを分離したもの
である。図１の映像信号処理装置１００と異なる点は、
図８の映像信号処理装置においては、偏向処理回路１９
０が削除されている点である。図１に示した実施例１に
おいては、テレビジョン受信機を例に説明したが、本実
施例２の映像信号処理装置は、テレビジョン受信機以外
へも適用可能である。偏向処理回路１９０は、テレビジ
ョン受信機において表示装置がＣＲＴである場合に必要
な回路であって、表示装置がその他のものからなる用途
に適用する場合は必要ない。
機における映像信号処理装置１００のみを分離したもの
である。図１の映像信号処理装置１００と異なる点は、
図８の映像信号処理装置においては、偏向処理回路１９
０が削除されている点である。図１に示した実施例１に
おいては、テレビジョン受信機を例に説明したが、本実
施例２の映像信号処理装置は、テレビジョン受信機以外
へも適用可能である。偏向処理回路１９０は、テレビジ
ョン受信機において表示装置がＣＲＴである場合に必要
な回路であって、表示装置がその他のものからなる用途
に適用する場合は必要ない。
【００５０】図８の映像信号処理装置の適用例として
は、大画面投射型ディスプレイシステムへの適用が考え
られる。近年、公共施設などにおいて、大画面の投射型
ディスプレイシステムが設置されることが増えている。
このシステムは基本的には投射型ディスプレイ装置と信
号再生装置との組み合わせで構成されており、表示する
信号方式毎に信号再生装置を備える必要があった。した
がって、かかる場合に信号再生装置として本実施例２の
映像信号処理装置を用いることは極めて好適であるとい
える。
は、大画面投射型ディスプレイシステムへの適用が考え
られる。近年、公共施設などにおいて、大画面の投射型
ディスプレイシステムが設置されることが増えている。
このシステムは基本的には投射型ディスプレイ装置と信
号再生装置との組み合わせで構成されており、表示する
信号方式毎に信号再生装置を備える必要があった。した
がって、かかる場合に信号再生装置として本実施例２の
映像信号処理装置を用いることは極めて好適であるとい
える。
【００５１】なお、上記実施例の説明においては、プロ
グラマブル演算回路を、ＭＩＭＤ（Multi Instruction
stream, Multi Data stream ）型演算回路を用いて構成
した例を説明したが、本発明では、このプログラマブル
演算回路はこれに限定されるものではなく、ＳＩＭＤ
（Single Instruction stream, Multi Data stream）型
演算回路など、映像信号を実時間で処理することのでき
るプログラマブル演算回路であればどのような構成のも
のを用いてもよい。
グラマブル演算回路を、ＭＩＭＤ（Multi Instruction
stream, Multi Data stream ）型演算回路を用いて構成
した例を説明したが、本発明では、このプログラマブル
演算回路はこれに限定されるものではなく、ＳＩＭＤ
（Single Instruction stream, Multi Data stream）型
演算回路など、映像信号を実時間で処理することのでき
るプログラマブル演算回路であればどのような構成のも
のを用いてもよい。
【００５２】
【発明の効果】以上説明してきたように、本発明のテレ
ビジョン受信機、及び映像信号処理装置によれば、ＮＴ
ＳＣデコード処理あるいはＭＵＳＥデコード処理のよう
な高速レート処理についてはプログラマブル演算回路に
よりマイクロプログラムで記述される処理手順にしたが
って処理を行い、さらには、演算エレメントに対するマ
イクロプログラム変更のような制御処理、同期処理、偏
向処理等の，ライン毎、フィールド毎の低速レート処理
についてはＣＰＵを用いてソフトウエア処理を行うよう
にしているため、多種多様の映像信号の信号方式に対し
てもプログラムの変更のみでフレキシブルに対応可能で
あるとともに、低速レート処理に必要な主要機能をＣＰ
Ｕで実現するため、回路規模の大幅な削減が可能であ
り、大幅なコストダウンが可能となる効果が得られる。
ビジョン受信機、及び映像信号処理装置によれば、ＮＴ
ＳＣデコード処理あるいはＭＵＳＥデコード処理のよう
な高速レート処理についてはプログラマブル演算回路に
よりマイクロプログラムで記述される処理手順にしたが
って処理を行い、さらには、演算エレメントに対するマ
イクロプログラム変更のような制御処理、同期処理、偏
向処理等の，ライン毎、フィールド毎の低速レート処理
についてはＣＰＵを用いてソフトウエア処理を行うよう
にしているため、多種多様の映像信号の信号方式に対し
てもプログラムの変更のみでフレキシブルに対応可能で
あるとともに、低速レート処理に必要な主要機能をＣＰ
Ｕで実現するため、回路規模の大幅な削減が可能であ
り、大幅なコストダウンが可能となる効果が得られる。
【図１】 本発明の実施例１によるテレビジョン受信機
を示す構成図である。
を示す構成図である。
【図２】 上記実施例１におけるプログラマブル演算回
路を示す構成図である。
路を示す構成図である。
【図３】 上記実施例１における演算エレメントを示す
構成図である。
構成図である。
【図４】 上記実施例１における演算エレメントへの処
理割り付け例を示す図である。
理割り付け例を示す図である。
【図５】 上記実施例１におけるデータ取り込みレジス
タを示す構成図である。
タを示す構成図である。
【図６】 上記実施例１におけるＡＣＣ処理における制
御タイミングを示す図である。
御タイミングを示す図である。
【図７】 上記実施例１におけるコントロール信号によ
る制御タイミングを示す図である。
る制御タイミングを示す図である。
【図８】 本発明の実施例２による映像信号処理装置の
構成図である。
構成図である。
【図９】 従来のハイビジョン受信機を示す構成図であ
る。
る。
１０・・・ アンテナ、１１・・・ Ｖ／ＵＨＦチューナ、１２
・・・ 中間周波数増幅器、１３・・・ ＶＳＢ復調器、２１・・
・ ドライブ回路、２２・・・ ＣＲＴ、３０・・・ アンテナ、
３１・・・ ＢＳチューナ、３２・・・ 中間周波数増幅器、３
３・・・ ＦＭ復調器、１００・・・ 映像信号処理装置、１０
１・・・ フレームメモリ、１１０・・・ ＡＤ変換器、１１１
・・・ ＡＬＵ、１１２・・・ データレジスタ、１１３・・・ ｉ
／ｏポート、１１４・・・ 選択回路、１１５・・・ 命令レジ
スタ、１１６・・・ 命令デコーダ、１１７・・・ 選択回路、
１１８・・・ 命令カウンタ、１１９・・・ 入力端子、１２０
・・・ ＤＡ変換器、１３０・・・ プログラマブル演算回路、
１３１、１３２、１３３・・・ 入出力端子、１３４・・・ デ
ータ取り込みレジスタ、１３５・・・ 入力端子、１３６・・
・ 入出力端子、１４０・・・ バス、１５０・・・ ＲＯＭ、１
６０・・・ ＲＡＭ、１７０・・・ ＣＰＵ、１８０・・・ 同期処
理回路、１９０・・・ 偏向処理回路。
・・・ 中間周波数増幅器、１３・・・ ＶＳＢ復調器、２１・・
・ ドライブ回路、２２・・・ ＣＲＴ、３０・・・ アンテナ、
３１・・・ ＢＳチューナ、３２・・・ 中間周波数増幅器、３
３・・・ ＦＭ復調器、１００・・・ 映像信号処理装置、１０
１・・・ フレームメモリ、１１０・・・ ＡＤ変換器、１１１
・・・ ＡＬＵ、１１２・・・ データレジスタ、１１３・・・ ｉ
／ｏポート、１１４・・・ 選択回路、１１５・・・ 命令レジ
スタ、１１６・・・ 命令デコーダ、１１７・・・ 選択回路、
１１８・・・ 命令カウンタ、１１９・・・ 入力端子、１２０
・・・ ＤＡ変換器、１３０・・・ プログラマブル演算回路、
１３１、１３２、１３３・・・ 入出力端子、１３４・・・ デ
ータ取り込みレジスタ、１３５・・・ 入力端子、１３６・・
・ 入出力端子、１４０・・・ バス、１５０・・・ ＲＯＭ、１
６０・・・ ＲＡＭ、１７０・・・ ＣＰＵ、１８０・・・ 同期処
理回路、１９０・・・ 偏向処理回路。
Claims (8)
- 【請求項１】 映像デコード処理アルゴリズムを規定す
るマイクロプログラムが予め格納されるメモリと、 映像信号が供給され、上記マイクロプログラムに従って
映像デコード処理を行うプログラマブル演算手段と、 上記メモリに格納されるマイクロプログラムの上記プロ
グラマブル演算手段への転送を制御するＣＰＵとを有す
るテレビジョン受信機において、 高速レート処理は上記プログラマブル演算手段を用いて
処理を行い、 低速レート処理は上記ＣＰＵを用いて処理を行うことを
特徴とするテレビジョン受信機。 - 【請求項２】 請求項１記載のテレビジョン受信機にお
いて、 上記プログラマブル演算回路を用いて処理を行う高速レ
ート処理は、映像信号処理を含み、 上記ＣＰＵを用いて処理を行う低速レート処理は、制御
処理、同期処理、偏向処理の少なくとも一つを含むこと
を特徴とするテレビジョン受信機。 - 【請求項３】 請求項１記載のテレビジョン受信機にお
いて、 該テレビジョン受信機の表示手段は、ＣＲＴであり、 上記ＣＰＵを用いて処理を行う低速レート処理は、偏向
処理を含むことを特徴とするテレビジョン受信機。 - 【請求項４】 映像デコード処理アルゴリズムを規定す
るマイクロプログラムが予め格納されるメモリと、 映像信号が供給され、上記マイクロプログラムに従って
映像デコード処理を行うプログラマブル演算手段と、 上記メモリに格納されるマイクロプログラムの上記プロ
グラマブル演算手段への転送を制御するＣＰＵとを有す
るテレビジョン受信機において、 上記プログラマブル演算手段は、映像信号に含まれる情
報を抽出する情報抽出手段を備え、 上記ＣＰＵは、上記情報抽出手段から抽出された情報に
もとづいて、処理アルゴリズムの一部あるいは全体を変
更したマイクロプログラムを上記メモリから上記プログ
ラマブル演算手段に転送することを特徴とするテレビジ
ョン受信機。 - 【請求項５】 映像デコード処理アルゴリズムを規定す
るマイクロプログラムが予め格納されるメモリと、 映像信号が供給され、上記マイクロプログラムに従って
映像デコード処理を行うプログラマブル演算手段と、 上記メモリに格納されるマイクロプログラムの上記プロ
グラマブル演算手段への転送を制御するＣＰＵとを有す
る映像信号処理装置において、 高速レート処理は、上記プログラマブル演算手段を用い
て処理を行い、 低速レート処理は、上記ＣＰＵを用いて処理を行うこと
を特徴とする映像信号処理装置。 - 【請求項６】 請求項５記載の映像信号処理装置におい
て、 上記プログラマブル演算回路を用いて処理を行う高速レ
ート処理は、映像信号処理を含み、 上記ＣＰＵを用いて処理を行う低速レート処理は、制御
処理、同期処理、偏向処理の少なくとも一つを含むこと
を特徴とする映像信号処理装置。 - 【請求項７】 請求項５記載の映像信号処理装置におい
て、 該映像信号処理装置の出力を表示する表示手段は、ＣＲ
Ｔであり、 上記ＣＰＵを用いて処理を行う低速レート処理は、偏向
処理を含むことを特徴とする映像信号処理装置。 - 【請求項８】 映像デコード処理アルゴリズムを規定す
るマイクロプログラムが予め格納されるメモリと、 映像信号が供給され、上記マイクロプログラムに従って
映像デコード処理を行うプログラマブル演算手段と、 上記メモリに格納されるマイクロプログラムの上記プロ
グラマブル演算手段への転送を制御するＣＰＵとを有す
る映像信号処理装置において、 上記プログラマブル演算手段は、映像信号に含まれる情
報を抽出する情報抽出手段を備え、 上記ＣＰＵは、上記情報抽出手段から抽出された情報に
もとづいて、処理アルゴリズムの一部あるいは全体を変
更したマイクロプログラムを上記メモリから上記プログ
ラマブル演算手段に転送することを特徴とする映像信号
処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04601996A JP4153051B2 (ja) | 1996-03-04 | 1996-03-04 | テレビジョン受信機、及び映像信号処理装置 |
| US08/805,806 US5986716A (en) | 1996-03-04 | 1997-02-25 | Television receiver and signal processing apparatus |
| EP97103109A EP0794663A3 (en) | 1996-03-04 | 1997-02-26 | Television receiver and signal processing apparatus |
| KR1019970007053A KR100254762B1 (ko) | 1996-03-04 | 1997-03-04 | 텔레비전수신기및영상신호처리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04601996A JP4153051B2 (ja) | 1996-03-04 | 1996-03-04 | テレビジョン受信機、及び映像信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09247573A true JPH09247573A (ja) | 1997-09-19 |
| JP4153051B2 JP4153051B2 (ja) | 2008-09-17 |
Family
ID=12735346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04601996A Expired - Lifetime JP4153051B2 (ja) | 1996-03-04 | 1996-03-04 | テレビジョン受信機、及び映像信号処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5986716A (ja) |
| EP (1) | EP0794663A3 (ja) |
| JP (1) | JP4153051B2 (ja) |
| KR (1) | KR100254762B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525777B2 (en) | 1998-06-19 | 2003-02-25 | Sharp Kabushiki Kaisha | Video signal processor processing video signal by plurality of data driven processors and television receiver using the same |
| US7463237B2 (en) | 2004-03-19 | 2008-12-09 | Sharp Kabushiki Kaisha | Controller circuit of image display device, display device, and program and recording medium thereof |
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|---|---|---|---|---|
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| US6307598B1 (en) * | 1997-01-07 | 2001-10-23 | Samsung Electronics Co., Ltd. | Plural-conversion TV receiver converting 1st I-F to 2nd I-F using oscillations of fixed frequency above 1st I-F. |
| JPH10336571A (ja) * | 1997-06-03 | 1998-12-18 | Brother Ind Ltd | 映像信号取込装置 |
| JP4362906B2 (ja) | 1999-09-21 | 2009-11-11 | ソニー株式会社 | 情報処理装置および方法、並びに記録媒体 |
| US6901453B1 (en) * | 2000-02-16 | 2005-05-31 | Microsoft Corporation | Modularization of broadcast receiver driver components |
| US6741292B1 (en) * | 2000-11-06 | 2004-05-25 | Koninklijke Philips Electronics N.V. | System and method for a baseband digital television |
| US6927802B2 (en) * | 2001-11-01 | 2005-08-09 | Warner Bros. Entertainment Inc. | TV receiver with individually programmable SAPchannel |
| US20030084442A1 (en) * | 2001-11-01 | 2003-05-01 | Jamie Kellner | TV receiver providing alternative audio tracks for a program |
| US7483085B2 (en) * | 2005-07-11 | 2009-01-27 | Sandbridge Technologies, Inc. | Digital implementation of analog TV receiver |
| JP2008011085A (ja) * | 2006-06-28 | 2008-01-17 | Toshiba Corp | デジタルｔｖキャプチャユニット、情報処理装置、および信号伝送方法 |
| US8471853B2 (en) * | 2007-10-26 | 2013-06-25 | Via Technologies, Inc. | Reconstructable geometry shadow mapping method |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4356475A (en) * | 1980-09-12 | 1982-10-26 | Siemens Aktiengesellschaft | System containing a predetermined number of monitoring devices and at least one central station |
| JP2861213B2 (ja) * | 1990-03-13 | 1999-02-24 | ソニー株式会社 | 画像表示装置 |
| JPH0556372A (ja) * | 1991-08-27 | 1993-03-05 | Toshiba Corp | Ｄｓｐ使用テレビジヨン受像機 |
| JPH066809A (ja) * | 1992-06-16 | 1994-01-14 | Toshiba Corp | 画像信号処理装置 |
| EP0574901A2 (en) * | 1992-06-16 | 1993-12-22 | Kabushiki Kaisha Toshiba | Image signal processor |
| JPH06197249A (ja) * | 1992-12-24 | 1994-07-15 | Sony Corp | カメラ一体型ｖｔｒ及びその再生信号伝送システム |
| KR0142803B1 (ko) * | 1993-09-02 | 1998-07-15 | 모리시다 요이치 | 신호처리장치 |
| JPH07226911A (ja) * | 1994-02-15 | 1995-08-22 | Eastman Kodak Japan Kk | 電子スチルカメラ |
| US5557675A (en) * | 1994-05-10 | 1996-09-17 | Schupak; Donald | Computer controlled audio-visual system |
| US5461427A (en) * | 1994-06-28 | 1995-10-24 | Thomson Consumer Electronics, Inc. | Television receiver having the capability to associate any HDTV and any NTSC channel |
| US5699125A (en) * | 1995-03-31 | 1997-12-16 | Matsushita Electric Corporation Of America | Electronic television program guide for a television system having two tuners |
| US5486868A (en) * | 1995-05-19 | 1996-01-23 | Winbond Electronics Corporation | Generator for scan timing of multiple industrial standards |
-
1996
- 1996-03-04 JP JP04601996A patent/JP4153051B2/ja not_active Expired - Lifetime
-
1997
- 1997-02-25 US US08/805,806 patent/US5986716A/en not_active Expired - Lifetime
- 1997-02-26 EP EP97103109A patent/EP0794663A3/en not_active Withdrawn
- 1997-03-04 KR KR1019970007053A patent/KR100254762B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525777B2 (en) | 1998-06-19 | 2003-02-25 | Sharp Kabushiki Kaisha | Video signal processor processing video signal by plurality of data driven processors and television receiver using the same |
| US7463237B2 (en) | 2004-03-19 | 2008-12-09 | Sharp Kabushiki Kaisha | Controller circuit of image display device, display device, and program and recording medium thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970068548A (ko) | 1997-10-13 |
| EP0794663A2 (en) | 1997-09-10 |
| US5986716A (en) | 1999-11-16 |
| JP4153051B2 (ja) | 2008-09-17 |
| KR100254762B1 (ko) | 2000-05-01 |
| EP0794663A3 (en) | 1999-01-20 |
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