JPH0462434B2 - - Google Patents
Info
- Publication number
- JPH0462434B2 JPH0462434B2 JP9564486A JP9564486A JPH0462434B2 JP H0462434 B2 JPH0462434 B2 JP H0462434B2 JP 9564486 A JP9564486 A JP 9564486A JP 9564486 A JP9564486 A JP 9564486A JP H0462434 B2 JPH0462434 B2 JP H0462434B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- output
- clock signal
- signal
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000003491 array Methods 0.000 claims description 12
- 239000000470 constituent Substances 0.000 claims description 3
- 239000000872 buffer Substances 0.000 description 101
- 230000009977 dual effect Effects 0.000 description 37
- 238000010586 diagram Methods 0.000 description 18
- 238000006243 chemical reaction Methods 0.000 description 14
- 101100009524 Anas platyrhynchos HSD17B12 gene Proteins 0.000 description 11
- 101100256975 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SIP2 gene Proteins 0.000 description 11
- 101100203850 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SPT2 gene Proteins 0.000 description 11
- 101100291461 Schizosaccharomyces pombe (strain 972 / ATCC 24843) spm2 gene Proteins 0.000 description 11
- 101150018840 SPM1 gene Proteins 0.000 description 10
- 101100335888 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GAL83 gene Proteins 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 101100028092 Drosophila melanogaster Or22a gene Proteins 0.000 description 2
- 101100406487 Drosophila melanogaster Or47a gene Proteins 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Image Input (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
Description
「産業上の利用分野」
この発明は、例えば画像表示処理を行う際に用
いて好適なメモリ装置に関する。 「従来の技術」 ランダム・アクセスとシリアル・アクセスが同
時に可能なデユアルポート・ダイナミツク・メモ
リが開発されており、画像処理分野への貢献が期
待されている。 第13図は、従来のデユアルポート・ダイナミ
ツク・メモリの構成を示すブロツク図であり、図
において、M0〜M7は各々256×256ビツトのメ
モリセルアレイである。1はメモリセルアレイM
0〜M7へのコラムアドレスおよびロウアドレス
が供給されるアドレスバツフア、2はロウアドレ
スをデコードするロウデコーダ、3a〜3hは
各々コラムアドレスをデコードするとともに、メ
モリセルアレイM0〜M7内のデータに対して入
出力ゲートとして作用するコラムデコーダ/入出
力ゲートである。4a〜4hは各々入出力バツフ
ア(1ビツト)であり、各々が入出力端子MD
0/DQ0〜MD7/DQ7とコラムデコーダ/IO
ゲート3a〜3hとの間でデータの授受を行う。
5a〜5hは、各々パラレル入出力端を介してメ
モリセルアレイM0〜M7内の1コラム(256ビ
ツト)分のデータを入出力するとともに、シリア
ル入出力端からデータの入出力をシリアルに行う
データレジスタである。このデータレジスタ5a
〜5hは、シリアルデータの入出力に際しては、
各々ポインタ6a〜6hが指し示すビツトに対し
てデータの入出力を行うようになつており、ポイ
ンタ6a〜6hは、各々クロツクSCinをカウン
トして指示ポイントをインクリメントするように
なつている。この場合、ポインタ6a〜6hの初
期値は、所定のタイミングにおいてアドレスバツ
フア1から供給されるコラムアドレスに共通設定
される。7a〜7hは、各々シリアル入出力端
SD0〜SD7とデータレジスタ5a〜5hの入出
力端との間に設けられるシリアル入出力バツフア
である。また、8は書込クロツクを発生するライ
トクロツクジエネレータ、9はデータの転送を制
御する転送コントロール、10はロウアドレスス
トローブ信号およびカラムアドレスストローブ信
号に基づいて回路内の動作クロツクを発生するク
ロツクジエネレータであり、11はメモリセルア
レイM0〜M7のリフレツシユアドレスを設定す
るリフレツシユアドレスカウンタである。 上記構成によるデータ読み出し動作は以下の通
りである。まず、メモリセルアレイM0〜M7か
らデータレジスタ5a〜5hにデータ転送が行な
われると、以後データレジスタ5a〜5h内のデ
ータレジスタは、クロツク信号SCinが供給され
る毎にポインタ6a〜6hが指し示すビツトから
順次出力されていく。このシリアルデータが出力
されている間においては、データレジスタ5a〜
5hはメモリセルアレイM0〜M7に対してアク
セスを行わないから、この間メモリセルアレイM
0〜M7は、アドレスバツフア1を介してアドレ
スデータA0〜A7を供給することにより、自由に
アクセスし得る状態にある。したがつて、アドレ
スデータA0〜A7によつて任意のコラムアドレス
およびロウアドレスを与えれば、メモリセルアレ
イM0〜M7内の所望のアドレスにおけるデータ
を、コラムデコーダ/IOゲート3a〜3hおよ
び入出力バツフア4a〜4hを介して読み出すこ
とができる。すなわち、データレジスタ5a〜5
hおよびシリアル入出力バツフア7a〜7hはシ
リアルアクセスポートとして機能し、入出力バツ
フア4a〜4aはランダムアクセスポートとして
機能する。 一方、データの書込を行う際も上記場合と同様
であり、データレジスタ5a〜5hがメモリセル
アレイM0〜M7にアクセスを行うタイミング以
外においては、メモリセルアレイM0〜M7の任
意のアドレスに対しデータの書込を行うことがで
きる。また、ランダムアクセスポートおよびシリ
アルアクセスポートのいずれか一方が書込、他方
が読出の場合においても、上記と同様の動作とな
る。 したがつて、例えば、メモリセルアレイM0〜
M7に画像データを記憶するとともに、シリア
ル・アクセス・ポートから出力されるデータをラ
スタスキヤンに基づく画像表示用ドツトデータと
して用いれば、画像表示処理と独立に画像データ
の書き換えを任意に行うことができ、極めて効率
の良い画像処理を行うことができる。 「発明が解決しようとする問題点」 ところで、画像処理装置においては、画質の向
上が常に課題とされるが、画質を向上させるに
は、CRT表示装置(あるいは液晶表示装置)等
の水平方向ドツト数を多くしなければならない。
そして、水平方向ドツト数を多くするには、1ド
ツト当たりの表示タイミングを速くしなければな
らい。すなわち、メモリセルアレイに記憶されて
いるドツトを極めて高速で転送する必要がある。 しかしながら、第13図に示す従来の回路にお
いて、データ転送の高速化を図るため、回路全体
の構成上のスピードアツプが必要になれば、回路
各部の設計条件が制約され、実現が極めて難しい
という問題が生じる。また、第13図に示す回路
は、メモリセルアレイ以外の周辺回路は、通常C
−MOSで構成されるので、この周辺回路を全て
スピードアツプさせると、消費電力の増加が著し
くなるという欠点が生じる。そこで、上記問題を
解消し、かつ、高速のデータ転送が行えるメモリ
装置の開発が望まれていた。 この発明は、上述した事情に鑑みてなされたも
ので、極めて高速のデータ入出力を行うことがで
きるとともに、構成上の困難性がなく、しかも、
消費電力を押えることができるメモリ装置を提供
することを目的としている。 「問題点を解決するための手段」 この発明は、N個(Nは整数)のメモリセルア
レイと、前記各メモリセルアレイに対応しメモリ
セルアレイの1列分のデータを記憶するN個のデ
ータレジスタと、これら各データレジスタに前記
各メモリセルアレイ内の1列分のデータを転送す
る列データ転送手段とを有し、前記データレジス
タ内のデータを第1のクロツク信号に基づいてシ
リアルに入出力動作するメモリ装置において、外
部から供給される第2のクロツク信号を設定され
た動作モードに応じて所定数分周し、これを前記
第1のクロツク信号として出力する分周手段と、
前記分周手段から出力される第1のクロツク信号
によつて前記データレジスタから読み出されたシ
リアルデータをmビツトづつ分割すると共に、こ
の分割されたmビツトの各データを前記第2のク
ロツク信号に同期させて順次出力するデータ出力
手段と、外部から供給されるシリアルデータを前
記第2クロツク信号に従つて順次シフトさせてN
ビツトのデータを生成し、生成したNビツトのデ
ータを前記第1のクロツク信号に応じて前記デー
タレジスタに入力するデータ入力手段とを具備す
ることを特徴としている。 「作用」 上記構成により、メモリ装置と外部回路との間
のデータ転送速度が、第2のクロツク信号により
高速で行なわれるが、データレジスタのデータ出
力速度あるいは入力速度は、第2のクロツク信号
の1/jの低速度で行なわれるから、メモリセル
アレイの周辺回路は何ら高速性が要求されない。
したがつて、メモリセルアレイおよびその周辺回
路の高速性が必要なくなり、消費電力も押さえら
れる。 「実施例」 以下、図面を参照してこの発明の実施例につい
て説明する。 第1図は、この発明の一実施例の構成を示すブ
ロツク図である。この図において、15は、前述
した第13図に示すデユアルポートメモリであ
る。20は、デユアルポートメモリ15が出力す
るシリアル・アクセス・データSD0〜SD7に対
し、ビツト位置変換、転送速度変換等を行つてデ
ータSIO0〜SIO7として出力するとともに、外
部から供給されるデータSIO0〜SIO7に対し、
上記と同様にビツト位置変換、転送速度変換等を
行つてデータSD0〜SD7としてデユアルポート
メモリ15に供給するシリアル入出力制御部であ
る。第1図から判るように、この実施例はデユア
ルポートメモリ15にシリアル入出力制御部20
を付加した構成となつている。 シリアル入出力制御部20は、コントローラ2
1、アウトプツト・シリアル・バツフア22およ
びインプツト・シリアル・バツフア23から構成
されている。コントローラ21は、外部から供給
されるクロツク信号SCおよびモード信号SPM0
〜SPM3(このモード信号の機能については後
述する)等に基づいて、各種の制御信号を作成す
るものであり、第13図に示すポインタ6a〜6
hに供給されるクロツク信号SCinは、このコン
トローラ21によつて作成される。アウトプツ
ト・シリアル・バツフア22は、コントローラ2
1から供給される制御信号とモード信号SPM0
〜SPM3等に基づいて、データSD0〜SD7に
対し、各モードによつて異なるビツト変換および
転送速度変換を行い、この変換後のデータをデー
タSIO0〜SIO7として出力する。また、インプ
ツト・シリアル・バツフア23は、コントローラ
21から供給される制御信号とモード信号SPM
0〜SPM3等に基づいて、データSIO0〜SIO7
に対し、各モードによつて異なるビツト変換およ
び転送速度変換を行い、この変換後のデータをデ
ータSD0〜SD7としてデユアルポートメモリ1
5へ供給する。この場合、アウトプツト・シリア
ル・バツフア22は、データ出力時に選択され、
インプツト・シリアル・バツフア23はデータ入
力時に選択されるようになつている。 ここで、この実施例におけるモード0〜3につ
いて説明する。この場合、各モード0〜3は、
各々モード信号SPM0〜SPM3が出力された時
に、選択されるようになつている。 () モード0 データ出力時にモード信号SPM0が供給さ
れると、アウトプツト・シリアル・バツフア2
2は、データSD0〜SD7をデータSIO0〜
SIO7としてそのまま出力する。また、データ
入力時にモード信号SPM0が供給されると、
インプツト・シリアル・バツフア23は、デー
タSIO0〜SIO7をデータSD0〜SD7として
そのまま入力する。このモード0が選択されて
いる時は、入出力いづれの場合においても、コ
ントローラ21は、クロツク信号SCinとして
クロツク信号SCと同一周波数のクロツクを発
生する。 () モード1 データ出力時にモード信号SPM1が供給さ
れると、アウトプツト・シリアル・バツフア2
2は、まず、データSD0〜SD7のデータSD
7,SD6,SD5,SD4を各々データSIO6,
SIO4,SIO2,SIO0として出力し、次に、
データSD0〜SD7のうちデータSD3,SD
2,SD1,SD0をデータSIO6,SIO4,
SIO2,SIO0として出力する。すなわち、デ
ータSD0〜SD7の上位4ビツトと、下位4ビ
ツトをデータSIO6,SIO4,SIO2,SIO0
として交互に出力する。一方、データ入力時に
モード信号SPM1が供給されると、インプツ
ト・シリアル・バツフア23は、データSIO0
〜SIO7のうちデータSI6,SI4,SI2,SI0
を2回1組として取り込み、最初に取り込んだ
データを1ビツトシフトアツプした後に、後か
ら取り込んだデータを重ね、この重ねられた8
ビツトのデータをデータSD0〜SD7としてデ
ユアルポートメモリ15に供給する。このモー
ド1が選択されている時は、入出力いづれの場
合においても、コントローラ21は、クロツク
信号SCinとして、クロツク信号SCの1/2の周波
数のクロツク信号を出力する。 すなわち、モード1においては、アウトプツ
ト・シリアル・バツフア22とデユアルポート
メモリ15との間、およびインプツト・シリア
ル・バツフア23とデユアルポートメモリ15
との間のデータは、各々クロツク信号SCinに
基づく転送速度により8ビツト単位で行なわれ
るが、アウトプツト・シリアル・バツフア22
から出力されるデータおよびインプツト・シリ
アル・バツフア23に入力されるデータは、
SCinの2倍の周波数を有するクロツク信号SC
に基づく転送速度で4ビツト単位で行なわれ
る。 () モード2 データ出力時にモード信号SPM2が供給さ
れると、アウトプツト・シリアル・バツフア2
2は、データSD0〜SD7を上位から順次2ビ
ツトづつ抽出して、データSIO5,SIO1とし
て出力し、4回の出力動作によつてデータSD
0〜SD7をすべて出力する。一方、データ入
力時にモード信号SPM2が供給されると、イ
ンプツト・シリアル・バツフア23は、データ
SIO0〜SIO7のうちデータSIO5,SIO1の
2ビツトを4回1組として取り込み、この取り
込んだデータを、先に取り込んだものが上位ビ
ツトにくるようにして順次重ね、この重ねられ
た8ビツトのデータをデータSD0〜SD7とし
てデユアルポートメモリ15に供給する。この
モード2が選択されているときは、コントロー
ラ21は、クロツク信号SCinとして、クロツ
ク信号SCの1/4の周波数のクロツク信号を出力
する。 すなわち、モード2においては、アウトプツ
ト・シリアル・バツフア22とデユアルポート
メモリ15との間、およびインプツト・シリア
ル・バツフア23とデユアルポートメモリ15
との間のデータは、各々クロツク出力SCinに
基づく転送速度により8ビツト単位で行なわれ
るが、アウトプツト・シリアル・バツフア22
から出力されるデータおよびインプツト・シリ
アル・バツフア23に入力されるデータは、
SCinの4倍の周波数を有するクロツク周波数
SCに基づく転送速度で2ビツト単位で行なわ
れる。 () モード3 データ出力時にモード信号SPM3が供給さ
れると、アウトプツト・シリアル・バツフア2
2は、データSD0〜SD7をその最上位ビツト
から順次データSIO7として出力し、8回の出
力動作によつてデータSD0〜SD7を全て出力
する。一方、データ入力時にモード信号SPM
3が供給されると、インプツト・シリアル・バ
ツフア23はデータSIO0〜SIO7の最上位ビ
ツトを8回1組として取り込む。すなわち、デ
ータSIO7のみを8回連続して取り込み、先に
取り込んだデータが上位ビツトとなるようにし
て順次データを重ね、この重ねられた8ビツト
のデータをデユアルポートメモリ15に供給す
る。このモード3が選択されている時、コント
ローラ21はクロツク信号SCinとして、クロ
ツク信号SCの1/8の周波数のクロツク信号を出
力する。 すなわち、モード3においては、アウトプツ
ト・シリアル・バツフア22とデユアルポート
メモリ15との間、およびインプツト・シリア
ル・バツフア23とデユアルポートメモリ15
との間のデータは、各々クロツク出力SCinに
基づく転送速度により8ビツト単位で行なわれ
るが、アウトプツト・シリアル・バツフア22
から出力されるデータおよびインプツト・シリ
アル・バツフア23に入力されるデータは、
SCinの8倍の周波数を有するクロツク周波数
SCに基づく転送速度で1ビツト単位で行なわ
れる。 上述した各モード0〜3におけるデータ転送の
態様をまとめると、以下のようになる。すなわ
ち、デユアルポートメモリ15の入出力データ
は、各モードによらず8ビツト単位で行なわれる
が、アウトプツト・シリアル・バツフア22およ
びインプツト・シリアル・バツフア23の入出力
データは各々モード0〜3に対応して8、4、
2、1ビツト単位で行なわれる。また、デユアル
ポートメモリ15の入出力データ転送速度とアウ
トプツト・シリアル・バツフア22およびインプ
ツト・シリアル・バツフア23のデータ転送速度
との関係は、モード0〜3に対応して各々1:
1、1:2、1:4、1:8の関係となつてい
る。 次に、コントローラ21、アウトプツト・シリ
アル・バツフア22およびインプツト・シリア
ル・バツフア23の各構成について詳細に説明す
る。 () コントローラ21 第2図は、コントローラ21の構成を示す回
路図である。図において、T1,T2,T3は
各々端子であり、各端子には外部からチツプセ
レクト信号CSc、シリアルポートイネーブル信
号SENおよびクロツク信号SCが供給される。
チツプセレクト信号CScは、第1図に示す実施
例回路全体を起動させる時に出力される信号で
あり、シリアルポートイネーブル信号SENは、
シリアル入出力制御部20を起動させるときに
出力される信号である。FF1はセツトリセツ
トフリツプフロツプ、FF2〜FF7は各々Dタ
イプフリツプフロツプ、「・」印が付されてい
るゲートはアンドゲート、「+」印が付されて
いるゲートはオアゲートであり、INV、INV
…はインバータである。34,35は各々セレ
クタであり、各々制御端子34a,35aに
“1”信号が供給されると、「0」側の入力端子
を選択するようになつている。30はクロツク
信号SCをカウントする8進のカウンタであり、
このカウンタ30とゲートアレイ31とで分周
回路32が構成されている。この分周回路32
は、モード信号SPM0〜SPM3、アウトプツ
ト・シリアル・バツフア22を起動する信号
SOM、およびインプツト・シリアル・バツフ
ア23を起動する信号SIMに基づきクロツク信
号SCを適宜分周する。この分周は以下の通り
に行なわれる。 (イ) 信号SOMが供給されてアウトプツト・シ
リアル・バツフア22が起動さいれている場
合。 この場合にモード信号SPM1が供給され
ると、カウンタ30の第0ビツト(20)が
“0”になる毎にアンドゲートAN2から
“1”信号が出力される。すなわち、分周回
路32は、カウンタ30にクロツク信号SC
が2回供給される毎に1パルスを出力し、1/
2分周を行う。また、モード信号SPM2が供
給されると、カウンタ30の第1ビツト
(21)が“0”になる毎にアンドゲートAN
3から“1”信号が出力される。すなわち、
分周回路32は、カウンタ30にクロツク信
号SCが4回供給される毎に1パルスを出力
し、1/4分周を行う。同様に、モード信号
SPM3が供給されると、分周回路32はク
ロツク信号SCが8回供給される毎に1パル
スを出力し、8分周を行う。 (ロ) 信号SIMが供給されてインプツト・シリア
ル・バツフア23が起動されている場合。 この場合、モード信号SPM1が供給され
ると、カウンタ30の第0ビツト(20)が
“1”になる毎にアンドゲートAN5から
“1”信号が出力される。すなわち、分周回
路32は、カウンタ30にクロツク信号SC
が2回供給される毎に1パルスを出力し、1/
2分周を行う。また、モード信号SPM2が供
給されると、カウンタ30の第1ビツト
(21)が“1”になる毎にアンドゲートAN
6から“1”信号が出力される。すなわち、
分周回路32は、カウンタ30にクロツク信
号SCが4回供給される毎に1パルスを出力
し、1/4分周を行う。同様に、モード信号
SPM3が供給されると、分周回路32はク
ロツク信号SCが8回供給される毎に1パル
スを出力し、8分周を行う。 以上のように、信号SOM,SIMのいづれが供
給されている場合においても、モード信号SPM
1,SPM2,SPM3が供給されると、分周回路
32は各々2、4、8分周を行う。ただし、信号
SOMが供給されている場合は、カウンタ30の
いづれかのビツトが“0”となるタイミングで分
周後のパルスが出力され、信号SIMが供給されて
いる場合は、カウンタ30のいづれかのビツトが
“1”となるタイミングで分周後のパルスが出力
されるようになつており、各々の出力タイミング
が異なるようになつている。そして、分周後のパ
ルス信号は、DタイプフリツプフロツプFF5に
よつてクロツク信号SCとの同期がとられ、その
後に、アンドゲートAN11、オアゲートOR2
を順次介してクロツク信号SCinとして出力され
る。 一方、モード信号SPM0が供給されると、信
号SOM,SIMのいづれが供給されている場合に
おいても、クロツク信号SCはアンドゲートAN1
0およびオアゲートOR2を介してクロツク信号
SCinとしてそのまま出力される。この場合、ア
ンドゲートAN11は常に閉状態となるから、ク
ロツク信号SCinは、分周回路32の動作とは係
わりなく出力される。 以上のように、コントローラ21は、クロツク
信号SCとSCinとの周波数比を、各モードに対応
して制御する。また、コントローラ21は、図示
する信号SEA,SEB,SCE,SLD等および図示
せぬ他の制御信号を発生するが、これらの信号の
機能および出力タイミング等については、後述す
る。また、前記図示せぬ信号は、上述した回路か
らその生成が容易に推察できるので、特にその生
成回路については図示省略する。 () アウトプツト・シリアル・バツフア22 第3図は、アウトプツト・シリアル・バツフ
ア22の構成を示す回路図であり、図に示す4
0,41,42は各々8ビツトのバツフアであ
る。バツフア40,41は各々モード信号
SPM1およびSPM2が供給されたときにイネ
ーブル状態となり、バツフア42はモード信号
SPM0もしくはSPM3が供給されたときにイ
ネーブル状態となる。バツフア40〜42は、
各々データSD7〜SD0を適宜バスSB7〜SB
0に出力するもので、その入出力関係は以下の
通りである。 また、第3図に示す45,46は各々共通デ
ータバスであり、同一のデータSD7〜SD0が
乗せられているバスを共通接続するとともに、
バスSB7〜SB0を各々共通接続する。 次に、47はシフトレジスタであり、信号
SOB(この信号については後述する)が供給さ
れるとイネーブル状態になる。また、シフトレ
ジスタ47は、イネーブル状態において信号
SLD(第2図参照)が供給されると、バスSB7
〜SB0に乗せられているデータを取り込み、
取り込んだ後におけるクロツク信号SCの最初
の立ち上がり時に取り込んだデータを出力し、
その後においては次のデータ取り込みが行なわ
れるまで、クロツク信号SCが立ち上がる毎に
内部データを1ビツトづつシフトする。このシ
フト動作は、出力側の各ビツトを1ビツトづつ
シフトアツプするとともに、最上位ビツトを最
下位ビツトに移行する動作である。このシフト
レジスタ47の出力信号は、各々3ステートバ
ツフアを介した後に、データSIO7〜SIO0と
して外部に出力される。 48は、バスSB7〜SB0上のデータのいづ
れかをマスクするビツトマスク回路であり、ア
ンドゲートおよびオアゲートから成つている。
このビツトマスク回路48は、アンドゲート
AN15の出力信号が“1”信号のときは、モ
ード信号SPM0〜SPM3のいづれが供給され
るかによつて、信号e7〜e0の出力態様が以下の
ように異なる。すなわち、モード信号SPM0
が供給されると、信号e7〜e0の全てが出力さ
れ、モード信号SPM1が供給されると信号e6,
e4,e2,e0が出力され、モード信号SPM2が供
給されると信号e5,e1が出力され、モード信号
SPM3が供給されると信号e7が出力される。
したがつて、モード信号SPM0が供給された
時はバツフアOB7〜OB0がすべてイネーブ
ル状態となり、モード信号SPM1が供給され
た時はバツフアOB6,OB4,OB2,OB0
がイネーブル状態となつて他のビツトがマスク
され、モード信号SPM2が出力された時はバ
ツフアOB5,OB1がイネーブル状態となつ
て他のビツトがマスクされ、モード信号SPM
3が出力された時はバツフアOB7のみがイネ
ーブル状態となつて他のビツトが全てマスクさ
れる。また、アンドゲートAN15は、外部か
ら供給される信号SOE(出力タイミングは後
述)と、コントローラ21から出力される信号
SOTの論理積によつてその出力信号値が決定
される。 () インプツト・シリアル・バツフア23 第4図はインプツト・シリアル・バツフア2
3の構成を示すブロツク図である。図におい
て、SI7〜SI0、SN7〜SN0、およびSK7
〜SK0は各々バスであり、この場合、バスSI
7〜SI0には図示のようにデータSIO7〜SIO
0が各々バツフアを介して供給されるようにな
つている。次に、50はモード信号SPM0が
供給されるとイネーブル状態となるバツフア、
51,52はモード信号SPM1が供給される
とイネーブル状態となるバツフア、53,54
はモード信号SPM2が供給されるとイネーブ
ル状態となるバツフア、55,56はモード信
号SPM3が供給されるとイネーブル状態とな
るバツフア、57は信号SEA(第1図参照)が
供給されるとクロツク信号SCが立ち上がる毎
に入力端に供給されているデータを出力するレ
ジスタである。図において、各バツフア50〜
56およびレジスタ57のブロツク中に示す矢
印は、データの流れる方向を示しており、矢側
が出力端を示している。また、各バツフア50
〜56およびレジスタ57入出力端におけるバ
スの接続状態は、以下の通りである。
いて好適なメモリ装置に関する。 「従来の技術」 ランダム・アクセスとシリアル・アクセスが同
時に可能なデユアルポート・ダイナミツク・メモ
リが開発されており、画像処理分野への貢献が期
待されている。 第13図は、従来のデユアルポート・ダイナミ
ツク・メモリの構成を示すブロツク図であり、図
において、M0〜M7は各々256×256ビツトのメ
モリセルアレイである。1はメモリセルアレイM
0〜M7へのコラムアドレスおよびロウアドレス
が供給されるアドレスバツフア、2はロウアドレ
スをデコードするロウデコーダ、3a〜3hは
各々コラムアドレスをデコードするとともに、メ
モリセルアレイM0〜M7内のデータに対して入
出力ゲートとして作用するコラムデコーダ/入出
力ゲートである。4a〜4hは各々入出力バツフ
ア(1ビツト)であり、各々が入出力端子MD
0/DQ0〜MD7/DQ7とコラムデコーダ/IO
ゲート3a〜3hとの間でデータの授受を行う。
5a〜5hは、各々パラレル入出力端を介してメ
モリセルアレイM0〜M7内の1コラム(256ビ
ツト)分のデータを入出力するとともに、シリア
ル入出力端からデータの入出力をシリアルに行う
データレジスタである。このデータレジスタ5a
〜5hは、シリアルデータの入出力に際しては、
各々ポインタ6a〜6hが指し示すビツトに対し
てデータの入出力を行うようになつており、ポイ
ンタ6a〜6hは、各々クロツクSCinをカウン
トして指示ポイントをインクリメントするように
なつている。この場合、ポインタ6a〜6hの初
期値は、所定のタイミングにおいてアドレスバツ
フア1から供給されるコラムアドレスに共通設定
される。7a〜7hは、各々シリアル入出力端
SD0〜SD7とデータレジスタ5a〜5hの入出
力端との間に設けられるシリアル入出力バツフア
である。また、8は書込クロツクを発生するライ
トクロツクジエネレータ、9はデータの転送を制
御する転送コントロール、10はロウアドレスス
トローブ信号およびカラムアドレスストローブ信
号に基づいて回路内の動作クロツクを発生するク
ロツクジエネレータであり、11はメモリセルア
レイM0〜M7のリフレツシユアドレスを設定す
るリフレツシユアドレスカウンタである。 上記構成によるデータ読み出し動作は以下の通
りである。まず、メモリセルアレイM0〜M7か
らデータレジスタ5a〜5hにデータ転送が行な
われると、以後データレジスタ5a〜5h内のデ
ータレジスタは、クロツク信号SCinが供給され
る毎にポインタ6a〜6hが指し示すビツトから
順次出力されていく。このシリアルデータが出力
されている間においては、データレジスタ5a〜
5hはメモリセルアレイM0〜M7に対してアク
セスを行わないから、この間メモリセルアレイM
0〜M7は、アドレスバツフア1を介してアドレ
スデータA0〜A7を供給することにより、自由に
アクセスし得る状態にある。したがつて、アドレ
スデータA0〜A7によつて任意のコラムアドレス
およびロウアドレスを与えれば、メモリセルアレ
イM0〜M7内の所望のアドレスにおけるデータ
を、コラムデコーダ/IOゲート3a〜3hおよ
び入出力バツフア4a〜4hを介して読み出すこ
とができる。すなわち、データレジスタ5a〜5
hおよびシリアル入出力バツフア7a〜7hはシ
リアルアクセスポートとして機能し、入出力バツ
フア4a〜4aはランダムアクセスポートとして
機能する。 一方、データの書込を行う際も上記場合と同様
であり、データレジスタ5a〜5hがメモリセル
アレイM0〜M7にアクセスを行うタイミング以
外においては、メモリセルアレイM0〜M7の任
意のアドレスに対しデータの書込を行うことがで
きる。また、ランダムアクセスポートおよびシリ
アルアクセスポートのいずれか一方が書込、他方
が読出の場合においても、上記と同様の動作とな
る。 したがつて、例えば、メモリセルアレイM0〜
M7に画像データを記憶するとともに、シリア
ル・アクセス・ポートから出力されるデータをラ
スタスキヤンに基づく画像表示用ドツトデータと
して用いれば、画像表示処理と独立に画像データ
の書き換えを任意に行うことができ、極めて効率
の良い画像処理を行うことができる。 「発明が解決しようとする問題点」 ところで、画像処理装置においては、画質の向
上が常に課題とされるが、画質を向上させるに
は、CRT表示装置(あるいは液晶表示装置)等
の水平方向ドツト数を多くしなければならない。
そして、水平方向ドツト数を多くするには、1ド
ツト当たりの表示タイミングを速くしなければな
らい。すなわち、メモリセルアレイに記憶されて
いるドツトを極めて高速で転送する必要がある。 しかしながら、第13図に示す従来の回路にお
いて、データ転送の高速化を図るため、回路全体
の構成上のスピードアツプが必要になれば、回路
各部の設計条件が制約され、実現が極めて難しい
という問題が生じる。また、第13図に示す回路
は、メモリセルアレイ以外の周辺回路は、通常C
−MOSで構成されるので、この周辺回路を全て
スピードアツプさせると、消費電力の増加が著し
くなるという欠点が生じる。そこで、上記問題を
解消し、かつ、高速のデータ転送が行えるメモリ
装置の開発が望まれていた。 この発明は、上述した事情に鑑みてなされたも
ので、極めて高速のデータ入出力を行うことがで
きるとともに、構成上の困難性がなく、しかも、
消費電力を押えることができるメモリ装置を提供
することを目的としている。 「問題点を解決するための手段」 この発明は、N個(Nは整数)のメモリセルア
レイと、前記各メモリセルアレイに対応しメモリ
セルアレイの1列分のデータを記憶するN個のデ
ータレジスタと、これら各データレジスタに前記
各メモリセルアレイ内の1列分のデータを転送す
る列データ転送手段とを有し、前記データレジス
タ内のデータを第1のクロツク信号に基づいてシ
リアルに入出力動作するメモリ装置において、外
部から供給される第2のクロツク信号を設定され
た動作モードに応じて所定数分周し、これを前記
第1のクロツク信号として出力する分周手段と、
前記分周手段から出力される第1のクロツク信号
によつて前記データレジスタから読み出されたシ
リアルデータをmビツトづつ分割すると共に、こ
の分割されたmビツトの各データを前記第2のク
ロツク信号に同期させて順次出力するデータ出力
手段と、外部から供給されるシリアルデータを前
記第2クロツク信号に従つて順次シフトさせてN
ビツトのデータを生成し、生成したNビツトのデ
ータを前記第1のクロツク信号に応じて前記デー
タレジスタに入力するデータ入力手段とを具備す
ることを特徴としている。 「作用」 上記構成により、メモリ装置と外部回路との間
のデータ転送速度が、第2のクロツク信号により
高速で行なわれるが、データレジスタのデータ出
力速度あるいは入力速度は、第2のクロツク信号
の1/jの低速度で行なわれるから、メモリセル
アレイの周辺回路は何ら高速性が要求されない。
したがつて、メモリセルアレイおよびその周辺回
路の高速性が必要なくなり、消費電力も押さえら
れる。 「実施例」 以下、図面を参照してこの発明の実施例につい
て説明する。 第1図は、この発明の一実施例の構成を示すブ
ロツク図である。この図において、15は、前述
した第13図に示すデユアルポートメモリであ
る。20は、デユアルポートメモリ15が出力す
るシリアル・アクセス・データSD0〜SD7に対
し、ビツト位置変換、転送速度変換等を行つてデ
ータSIO0〜SIO7として出力するとともに、外
部から供給されるデータSIO0〜SIO7に対し、
上記と同様にビツト位置変換、転送速度変換等を
行つてデータSD0〜SD7としてデユアルポート
メモリ15に供給するシリアル入出力制御部であ
る。第1図から判るように、この実施例はデユア
ルポートメモリ15にシリアル入出力制御部20
を付加した構成となつている。 シリアル入出力制御部20は、コントローラ2
1、アウトプツト・シリアル・バツフア22およ
びインプツト・シリアル・バツフア23から構成
されている。コントローラ21は、外部から供給
されるクロツク信号SCおよびモード信号SPM0
〜SPM3(このモード信号の機能については後
述する)等に基づいて、各種の制御信号を作成す
るものであり、第13図に示すポインタ6a〜6
hに供給されるクロツク信号SCinは、このコン
トローラ21によつて作成される。アウトプツ
ト・シリアル・バツフア22は、コントローラ2
1から供給される制御信号とモード信号SPM0
〜SPM3等に基づいて、データSD0〜SD7に
対し、各モードによつて異なるビツト変換および
転送速度変換を行い、この変換後のデータをデー
タSIO0〜SIO7として出力する。また、インプ
ツト・シリアル・バツフア23は、コントローラ
21から供給される制御信号とモード信号SPM
0〜SPM3等に基づいて、データSIO0〜SIO7
に対し、各モードによつて異なるビツト変換およ
び転送速度変換を行い、この変換後のデータをデ
ータSD0〜SD7としてデユアルポートメモリ1
5へ供給する。この場合、アウトプツト・シリア
ル・バツフア22は、データ出力時に選択され、
インプツト・シリアル・バツフア23はデータ入
力時に選択されるようになつている。 ここで、この実施例におけるモード0〜3につ
いて説明する。この場合、各モード0〜3は、
各々モード信号SPM0〜SPM3が出力された時
に、選択されるようになつている。 () モード0 データ出力時にモード信号SPM0が供給さ
れると、アウトプツト・シリアル・バツフア2
2は、データSD0〜SD7をデータSIO0〜
SIO7としてそのまま出力する。また、データ
入力時にモード信号SPM0が供給されると、
インプツト・シリアル・バツフア23は、デー
タSIO0〜SIO7をデータSD0〜SD7として
そのまま入力する。このモード0が選択されて
いる時は、入出力いづれの場合においても、コ
ントローラ21は、クロツク信号SCinとして
クロツク信号SCと同一周波数のクロツクを発
生する。 () モード1 データ出力時にモード信号SPM1が供給さ
れると、アウトプツト・シリアル・バツフア2
2は、まず、データSD0〜SD7のデータSD
7,SD6,SD5,SD4を各々データSIO6,
SIO4,SIO2,SIO0として出力し、次に、
データSD0〜SD7のうちデータSD3,SD
2,SD1,SD0をデータSIO6,SIO4,
SIO2,SIO0として出力する。すなわち、デ
ータSD0〜SD7の上位4ビツトと、下位4ビ
ツトをデータSIO6,SIO4,SIO2,SIO0
として交互に出力する。一方、データ入力時に
モード信号SPM1が供給されると、インプツ
ト・シリアル・バツフア23は、データSIO0
〜SIO7のうちデータSI6,SI4,SI2,SI0
を2回1組として取り込み、最初に取り込んだ
データを1ビツトシフトアツプした後に、後か
ら取り込んだデータを重ね、この重ねられた8
ビツトのデータをデータSD0〜SD7としてデ
ユアルポートメモリ15に供給する。このモー
ド1が選択されている時は、入出力いづれの場
合においても、コントローラ21は、クロツク
信号SCinとして、クロツク信号SCの1/2の周波
数のクロツク信号を出力する。 すなわち、モード1においては、アウトプツ
ト・シリアル・バツフア22とデユアルポート
メモリ15との間、およびインプツト・シリア
ル・バツフア23とデユアルポートメモリ15
との間のデータは、各々クロツク信号SCinに
基づく転送速度により8ビツト単位で行なわれ
るが、アウトプツト・シリアル・バツフア22
から出力されるデータおよびインプツト・シリ
アル・バツフア23に入力されるデータは、
SCinの2倍の周波数を有するクロツク信号SC
に基づく転送速度で4ビツト単位で行なわれ
る。 () モード2 データ出力時にモード信号SPM2が供給さ
れると、アウトプツト・シリアル・バツフア2
2は、データSD0〜SD7を上位から順次2ビ
ツトづつ抽出して、データSIO5,SIO1とし
て出力し、4回の出力動作によつてデータSD
0〜SD7をすべて出力する。一方、データ入
力時にモード信号SPM2が供給されると、イ
ンプツト・シリアル・バツフア23は、データ
SIO0〜SIO7のうちデータSIO5,SIO1の
2ビツトを4回1組として取り込み、この取り
込んだデータを、先に取り込んだものが上位ビ
ツトにくるようにして順次重ね、この重ねられ
た8ビツトのデータをデータSD0〜SD7とし
てデユアルポートメモリ15に供給する。この
モード2が選択されているときは、コントロー
ラ21は、クロツク信号SCinとして、クロツ
ク信号SCの1/4の周波数のクロツク信号を出力
する。 すなわち、モード2においては、アウトプツ
ト・シリアル・バツフア22とデユアルポート
メモリ15との間、およびインプツト・シリア
ル・バツフア23とデユアルポートメモリ15
との間のデータは、各々クロツク出力SCinに
基づく転送速度により8ビツト単位で行なわれ
るが、アウトプツト・シリアル・バツフア22
から出力されるデータおよびインプツト・シリ
アル・バツフア23に入力されるデータは、
SCinの4倍の周波数を有するクロツク周波数
SCに基づく転送速度で2ビツト単位で行なわ
れる。 () モード3 データ出力時にモード信号SPM3が供給さ
れると、アウトプツト・シリアル・バツフア2
2は、データSD0〜SD7をその最上位ビツト
から順次データSIO7として出力し、8回の出
力動作によつてデータSD0〜SD7を全て出力
する。一方、データ入力時にモード信号SPM
3が供給されると、インプツト・シリアル・バ
ツフア23はデータSIO0〜SIO7の最上位ビ
ツトを8回1組として取り込む。すなわち、デ
ータSIO7のみを8回連続して取り込み、先に
取り込んだデータが上位ビツトとなるようにし
て順次データを重ね、この重ねられた8ビツト
のデータをデユアルポートメモリ15に供給す
る。このモード3が選択されている時、コント
ローラ21はクロツク信号SCinとして、クロ
ツク信号SCの1/8の周波数のクロツク信号を出
力する。 すなわち、モード3においては、アウトプツ
ト・シリアル・バツフア22とデユアルポート
メモリ15との間、およびインプツト・シリア
ル・バツフア23とデユアルポートメモリ15
との間のデータは、各々クロツク出力SCinに
基づく転送速度により8ビツト単位で行なわれ
るが、アウトプツト・シリアル・バツフア22
から出力されるデータおよびインプツト・シリ
アル・バツフア23に入力されるデータは、
SCinの8倍の周波数を有するクロツク周波数
SCに基づく転送速度で1ビツト単位で行なわ
れる。 上述した各モード0〜3におけるデータ転送の
態様をまとめると、以下のようになる。すなわ
ち、デユアルポートメモリ15の入出力データ
は、各モードによらず8ビツト単位で行なわれる
が、アウトプツト・シリアル・バツフア22およ
びインプツト・シリアル・バツフア23の入出力
データは各々モード0〜3に対応して8、4、
2、1ビツト単位で行なわれる。また、デユアル
ポートメモリ15の入出力データ転送速度とアウ
トプツト・シリアル・バツフア22およびインプ
ツト・シリアル・バツフア23のデータ転送速度
との関係は、モード0〜3に対応して各々1:
1、1:2、1:4、1:8の関係となつてい
る。 次に、コントローラ21、アウトプツト・シリ
アル・バツフア22およびインプツト・シリア
ル・バツフア23の各構成について詳細に説明す
る。 () コントローラ21 第2図は、コントローラ21の構成を示す回
路図である。図において、T1,T2,T3は
各々端子であり、各端子には外部からチツプセ
レクト信号CSc、シリアルポートイネーブル信
号SENおよびクロツク信号SCが供給される。
チツプセレクト信号CScは、第1図に示す実施
例回路全体を起動させる時に出力される信号で
あり、シリアルポートイネーブル信号SENは、
シリアル入出力制御部20を起動させるときに
出力される信号である。FF1はセツトリセツ
トフリツプフロツプ、FF2〜FF7は各々Dタ
イプフリツプフロツプ、「・」印が付されてい
るゲートはアンドゲート、「+」印が付されて
いるゲートはオアゲートであり、INV、INV
…はインバータである。34,35は各々セレ
クタであり、各々制御端子34a,35aに
“1”信号が供給されると、「0」側の入力端子
を選択するようになつている。30はクロツク
信号SCをカウントする8進のカウンタであり、
このカウンタ30とゲートアレイ31とで分周
回路32が構成されている。この分周回路32
は、モード信号SPM0〜SPM3、アウトプツ
ト・シリアル・バツフア22を起動する信号
SOM、およびインプツト・シリアル・バツフ
ア23を起動する信号SIMに基づきクロツク信
号SCを適宜分周する。この分周は以下の通り
に行なわれる。 (イ) 信号SOMが供給されてアウトプツト・シ
リアル・バツフア22が起動さいれている場
合。 この場合にモード信号SPM1が供給され
ると、カウンタ30の第0ビツト(20)が
“0”になる毎にアンドゲートAN2から
“1”信号が出力される。すなわち、分周回
路32は、カウンタ30にクロツク信号SC
が2回供給される毎に1パルスを出力し、1/
2分周を行う。また、モード信号SPM2が供
給されると、カウンタ30の第1ビツト
(21)が“0”になる毎にアンドゲートAN
3から“1”信号が出力される。すなわち、
分周回路32は、カウンタ30にクロツク信
号SCが4回供給される毎に1パルスを出力
し、1/4分周を行う。同様に、モード信号
SPM3が供給されると、分周回路32はク
ロツク信号SCが8回供給される毎に1パル
スを出力し、8分周を行う。 (ロ) 信号SIMが供給されてインプツト・シリア
ル・バツフア23が起動されている場合。 この場合、モード信号SPM1が供給され
ると、カウンタ30の第0ビツト(20)が
“1”になる毎にアンドゲートAN5から
“1”信号が出力される。すなわち、分周回
路32は、カウンタ30にクロツク信号SC
が2回供給される毎に1パルスを出力し、1/
2分周を行う。また、モード信号SPM2が供
給されると、カウンタ30の第1ビツト
(21)が“1”になる毎にアンドゲートAN
6から“1”信号が出力される。すなわち、
分周回路32は、カウンタ30にクロツク信
号SCが4回供給される毎に1パルスを出力
し、1/4分周を行う。同様に、モード信号
SPM3が供給されると、分周回路32はク
ロツク信号SCが8回供給される毎に1パル
スを出力し、8分周を行う。 以上のように、信号SOM,SIMのいづれが供
給されている場合においても、モード信号SPM
1,SPM2,SPM3が供給されると、分周回路
32は各々2、4、8分周を行う。ただし、信号
SOMが供給されている場合は、カウンタ30の
いづれかのビツトが“0”となるタイミングで分
周後のパルスが出力され、信号SIMが供給されて
いる場合は、カウンタ30のいづれかのビツトが
“1”となるタイミングで分周後のパルスが出力
されるようになつており、各々の出力タイミング
が異なるようになつている。そして、分周後のパ
ルス信号は、DタイプフリツプフロツプFF5に
よつてクロツク信号SCとの同期がとられ、その
後に、アンドゲートAN11、オアゲートOR2
を順次介してクロツク信号SCinとして出力され
る。 一方、モード信号SPM0が供給されると、信
号SOM,SIMのいづれが供給されている場合に
おいても、クロツク信号SCはアンドゲートAN1
0およびオアゲートOR2を介してクロツク信号
SCinとしてそのまま出力される。この場合、ア
ンドゲートAN11は常に閉状態となるから、ク
ロツク信号SCinは、分周回路32の動作とは係
わりなく出力される。 以上のように、コントローラ21は、クロツク
信号SCとSCinとの周波数比を、各モードに対応
して制御する。また、コントローラ21は、図示
する信号SEA,SEB,SCE,SLD等および図示
せぬ他の制御信号を発生するが、これらの信号の
機能および出力タイミング等については、後述す
る。また、前記図示せぬ信号は、上述した回路か
らその生成が容易に推察できるので、特にその生
成回路については図示省略する。 () アウトプツト・シリアル・バツフア22 第3図は、アウトプツト・シリアル・バツフ
ア22の構成を示す回路図であり、図に示す4
0,41,42は各々8ビツトのバツフアであ
る。バツフア40,41は各々モード信号
SPM1およびSPM2が供給されたときにイネ
ーブル状態となり、バツフア42はモード信号
SPM0もしくはSPM3が供給されたときにイ
ネーブル状態となる。バツフア40〜42は、
各々データSD7〜SD0を適宜バスSB7〜SB
0に出力するもので、その入出力関係は以下の
通りである。 また、第3図に示す45,46は各々共通デ
ータバスであり、同一のデータSD7〜SD0が
乗せられているバスを共通接続するとともに、
バスSB7〜SB0を各々共通接続する。 次に、47はシフトレジスタであり、信号
SOB(この信号については後述する)が供給さ
れるとイネーブル状態になる。また、シフトレ
ジスタ47は、イネーブル状態において信号
SLD(第2図参照)が供給されると、バスSB7
〜SB0に乗せられているデータを取り込み、
取り込んだ後におけるクロツク信号SCの最初
の立ち上がり時に取り込んだデータを出力し、
その後においては次のデータ取り込みが行なわ
れるまで、クロツク信号SCが立ち上がる毎に
内部データを1ビツトづつシフトする。このシ
フト動作は、出力側の各ビツトを1ビツトづつ
シフトアツプするとともに、最上位ビツトを最
下位ビツトに移行する動作である。このシフト
レジスタ47の出力信号は、各々3ステートバ
ツフアを介した後に、データSIO7〜SIO0と
して外部に出力される。 48は、バスSB7〜SB0上のデータのいづ
れかをマスクするビツトマスク回路であり、ア
ンドゲートおよびオアゲートから成つている。
このビツトマスク回路48は、アンドゲート
AN15の出力信号が“1”信号のときは、モ
ード信号SPM0〜SPM3のいづれが供給され
るかによつて、信号e7〜e0の出力態様が以下の
ように異なる。すなわち、モード信号SPM0
が供給されると、信号e7〜e0の全てが出力さ
れ、モード信号SPM1が供給されると信号e6,
e4,e2,e0が出力され、モード信号SPM2が供
給されると信号e5,e1が出力され、モード信号
SPM3が供給されると信号e7が出力される。
したがつて、モード信号SPM0が供給された
時はバツフアOB7〜OB0がすべてイネーブ
ル状態となり、モード信号SPM1が供給され
た時はバツフアOB6,OB4,OB2,OB0
がイネーブル状態となつて他のビツトがマスク
され、モード信号SPM2が出力された時はバ
ツフアOB5,OB1がイネーブル状態となつ
て他のビツトがマスクされ、モード信号SPM
3が出力された時はバツフアOB7のみがイネ
ーブル状態となつて他のビツトが全てマスクさ
れる。また、アンドゲートAN15は、外部か
ら供給される信号SOE(出力タイミングは後
述)と、コントローラ21から出力される信号
SOTの論理積によつてその出力信号値が決定
される。 () インプツト・シリアル・バツフア23 第4図はインプツト・シリアル・バツフア2
3の構成を示すブロツク図である。図におい
て、SI7〜SI0、SN7〜SN0、およびSK7
〜SK0は各々バスであり、この場合、バスSI
7〜SI0には図示のようにデータSIO7〜SIO
0が各々バツフアを介して供給されるようにな
つている。次に、50はモード信号SPM0が
供給されるとイネーブル状態となるバツフア、
51,52はモード信号SPM1が供給される
とイネーブル状態となるバツフア、53,54
はモード信号SPM2が供給されるとイネーブ
ル状態となるバツフア、55,56はモード信
号SPM3が供給されるとイネーブル状態とな
るバツフア、57は信号SEA(第1図参照)が
供給されるとクロツク信号SCが立ち上がる毎
に入力端に供給されているデータを出力するレ
ジスタである。図において、各バツフア50〜
56およびレジスタ57のブロツク中に示す矢
印は、データの流れる方向を示しており、矢側
が出力端を示している。また、各バツフア50
〜56およびレジスタ57入出力端におけるバ
スの接続状態は、以下の通りである。
【式】
【式】
【式】
【式】
【式】
【式】
【式】
【式】
また、第4図に示すレジスタ57の出力信号
は、バスSK7〜SK0および3ステードバツフ
アBF,BF…を順次介した後、データSD7〜
SD0としてデユアルポートメモリ15内にク
ロツク信号SCinに基づく転送速度で供給され
る。3ステードバツフアBFは、信号SIMが供
給されると、イネーブル状態となるように構成
されている。 次に上述した構成によるこの実施例の動作を説
明する。 () シリアルデータ出力動作 シリアルデータ出力モードにおいては、ま
ず、第2図に示すチツプセレクト信号CSs、シ
リアルポートイネーブル信号SENが外部から
供給され、これにより、シリアル入出力制御部
20が起動される。さらに、信号SOMが供給
されるとアウトプツト・シリアル・バツフア2
2が起動可能状態となり、シリアルデータ出力
モードとなる。次に、シリアルデータ出力動作
を、各モード0〜3の各々の場合について説明
する。 (イ) モード0 第5図はモード0における回路各部の波形
図である。第5図に示す例は、同図イ,ロに
示すように、信号SENがクロツク信号SCの
“0”レベルの時に立ち上がつた場合の例で
ある。この場合は、第2図に示す回路図から
判るように、信号SENの立ち上がりと同時
にフリツプフロツプFF1の出力信号(すな
わち信号SEA)が立ち上がり、続いて、信
号SEF、信号SCEが立ち上がる。信号SEFが
立ち上がると、アンドゲートAN10が開状
態となり、この結果、クロツク信号SCがア
ンドゲートAN10、オアゲートOR2を順
次介してクロツク信号SCinとしてデユアル
ポートメモリ15へ出力される(第5図ハ参
照)。そして、デユアルポートメモリ15は、
クロツク信号SCinに基づく転送速度で、8
ビツトのデータSD7〜SD0を送出し、この
データSD7〜SD0が第3図に示すバツフア
42に供給される。第5図ホは、この場合の
データSD7〜SD0の供給状態を示してお
り、図中i,k,l,m…qは各々別個の8
ビツトデータを示している。このように各デ
ータi,k,l,m…qは、クロツク信号
SCinに基づくタイミングで供給される。次
に、バツフア42はデータSD7〜SD0を
各々バスSB7〜SB0に供給し、このバス
SB7〜SB0に乗せられたデータSD7〜SD
0は、各々シフトレジスタ47の入力端に供
給される。 一方、シフトレジスタ47のデータロード
信号である信号SLDは、モード信号SPM0
が出力されると、その後のクロツク信号SC
の2度目の立ち上がり時に出力される。すな
わち、モード信号SPM0が出力されると、
第2図に示すアンドゲートAN1およびオア
ゲートOR1が順次“1”信号を出力し、こ
の結果、クロツク信号SCの次の立ち上がり
時にフリツプフロツプFF5の出力信号が
“1”となり、さらに、クロツク信号SCのそ
の次の立ち上がり時に、フリツプフロツプ
FF6の出力信号である信号SLDが立ち上が
る。したがつて、信号SLDは、第5図ヘに
示すように、信号SEN,SOA等よりも先に
“1”信号に立ち上がつており、以後モード
信号SPM0が立ち下がるまで“1”信号と
なつている。また、シフトレジスタ47のイ
ネーブル信号である信号SOBは、モード0
においては第2図に示す信号SEBと同時に
立ち上がるから、信号SEAが立ち上がつた
後のクロツク信号SCの最初の立ち上がり時
に“1”信号となる(第5図ト参照)。すな
わち、データSD7〜SD0がバツフア42を
介してシフトレジスタ47の入力端に供給さ
れた時においては、シフトレジスタ47はす
でにイネーブル状態にあるとともに、データ
ロード状態にある。したがつて、シフトレジ
スタ47に最初に供給されるデータjは、直
ちにシフトレジスタ47内に取り込まれ、ク
ロツク信号SCが次に立ち上がる時刻t1にお
いて、バスSO7〜SO0に出力される(第5
図チ)。 次に、ビツトマスク回路48の動作につい
て説明する。まず、信号SOEは、アウトプ
ツト・シリアル・バツフア22が選択される
タイミングに合わせて外部から供給され、ま
た、信号SOTは第2図に示す回路から判る
ように、信号SOBよりクロツク信号SCの1
周期分遅れて時刻t1において出力される。す
なわち、データjがシフトレジスタ47から
出力される時刻t1においては、信号SOT、
SOEの双方が出力されており、この結果、
アンドゲートAN15が“1”信号を出力す
る。また、モード信号SPM0がすでに出力
されているから、ビツトマスク回路48は、
信号e7〜e0を全て出力する。 以上のように、ビツトマスク回路48は、
時刻t1において、信号e7〜e0を全て出力し、
この結果、時刻t1におけるバツフアBF7〜
BF0は全てイネーブル状態となる。したが
つて、時刻t1において、シフトレジスタ47
から出力されたデータjは、その全ビツトの
データがバツフアOB7〜OB0を介して、
データSIO7〜SIO0として出力される。そ
して、シフトレジスタ47は、ロード信号
SLDが供給されたままクロツク信号SCが供
給される状態続く。この結果、シフトレジス
タ47はシフト動作を行わず、入力端に供給
されたデータをクロツク信号SCの1クロツ
ク分後らせて出力する動作を継続して行う。
すなわち、時刻t1以降は、第5図に示すよう
に、クロツク信号SCが1パルス供給される
毎に、新たな8ビツトのデータk,l,m…
qを出力する。 このように、モード0においては、デユア
ルポートメモリ15からクロツク信号SCin
に基づいて出力される8ビツトのデータが、
同一ビツト数かつ、同一転送速度で、データ
SIO7〜SIO0として順次出力される(第5
図ヌ参照)。 (ロ) モード1 第6図は、モード1における回路各部の波
形を示す波形図である。このモードにおける
信号SEN,SEA,SCEおよび信号SEB,
SOAは、各々前述したモード0の場合と同
様に出力され、その波形は第6図ロ,ハに示
すようになる。一方、クロツク信号SCinは、
モード1における分周回路32の分周動作に
より、同図ニに示すようにクロツク信号SC
の1/2の周波数となる。この結果、デユアル
ポートメモリ15からは、クロツク信号
SCinに基づいて、同図ホに示すように、ク
ロツク信号SCの2倍の周期で、8ビツトの
データSD7〜SD0(j,k,l,m…)が
出力される。このデータSD7〜SD0はバツ
フア40に供給され、ここで前述したような
ビツト位置変換が行なわれる(第1表参照)。
そして、ビツト位置が変換されたデータSB
7〜SB0は、各々バスSB7〜SB0に出力
され、シフトレジスタ47の入力端に供給さ
れる。 次に、信号SLDは第2図から判るように、
クロツク信号SCinを、クロツク信号SCの1
周期分だけ遅らせた信号となり、同図ヘに示
す波形となる。そして、シフトレジスタ47
は信号SLDの立ち上がり時にデータSD7〜
SD0をロードするから、シフトレジスタ4
7の入力端に供給されるデータjは、時刻t5
において取り込まれる。次いで、取り込まれ
たデータjは、クロツク信号SCが次に立ち
上がる時刻t6において、バスSO7〜SO0に
出力され、バツフアOB7〜OB0に供給さ
れる。一方、モード1におけるビツトマスク
回路48は、前述したことから判るように、
信号e6,e4,e2,e0のみを出力するから、モ
ード1においてイネーブル状態となるバツフ
アは、OB6,OB4,OB2,OB0の4個
のみである。したがつて、シフトレジスタ4
7から時刻t6において出力されるデータjの
うち、バツフアを介して外部へ出力されるの
は、SD6,SD4,SD2,SD0の4ビツト
のみであり、他のビツトはマスクされる。す
なわち、時刻t6においては、SD6,SD4,
SD2,SD0が、各々データSIO6,SIO4,
SIO2,SIO0として外部へ出力される(第
6図ヌ参照)。次に、時刻t7になるとクロツ
ク信号SCおよび信号SLDが立ち上がり、こ
の結果、シフトレジスタ47はすでに取り込
んでいたデータjの各ビツトを1ビツトづつ
シフトアツプ(ただし最上位ビツトは最下位
ビツトへ移動)するとともに、入力端に供給
される新たなデータkを取り込む。そして、
シフトアツプの結果として、時刻t7において
バスSO7,SO6,OS5,SO4,SO3,
SO2,SO1,SO0に出力されるデータは、
各々データSD6,SD5,SD4,SD3,SD
2,SD1,SD0,SD7(これらはデータ
mの構成要素)となる。そして、これらのデ
ータの内、データSD3,SD2,SD1,SD
0のみがバツフアOB6,OB4,OB2,
OB0を介して、信号SIO6,SIO4,SIO
2,SIO0として出力される。すなわち、時
刻t7においては、データjの下位4ビツトの
みが出力される(第6図ヌ参照)。以後は、
クロツク信号SCが立ち上がる毎に、データ
kの上位4ビツト、データkの下位4ビツ
ト、データlの上位4ビツト…が順次データ
SIO6,SIO4,SIO2,SIO0として出力
される。 このように、モード1においては、デユア
ルポートメモリ15からクロツク信号SCin
に基づいて出力される8ビツトのデータが、
クロツク信号SCinの2倍の周波数を有する
クロツク信号SCに基づいて、上下各4ビツ
トづつ交互に出力される。 (ハ) モード2 第7図は、モード2における回路各部の波
形を示す波形図である。モード2におけるク
ロツク信号SCinは、第2図に示す分周回路
32の動作によつて、第7図ニに示すように
クロツク信号SCを1/4分周した信号となる。
この結果、デユアルポートメモリ15から
は、クロツク信号SCinに基づいて、同図ホ
に示すようにクロツク信号SCの4倍の周期
で、8ビツトのデータSD7〜SD0(j,k
…)が出力される。このデータSD7〜SD0
は、第3図に示すバツフア41に供給され、
ここで、前述したビツト位置変換(第2表参
照)が行なわれ、ビツト位置変換のデータが
シフトレジスタ47の入力端に供給される。
そして、シフトレジスタ47はクロツク信号
SCと信号SLDの各立ち上がりタイミングに
おいて、供給されているデータのシフトおよ
び取り込みを行う。 また、ビツトマスク回路48は、モード2
においては信号e5,e1のみを出力するから、
バツフアOB7〜OB0のうちイネーブル状
態となるのは、バツフアOB5,OB1のみ
であり、これにより、バスSO7〜SO0に送
出されたデータのうち外部に出力されるの
は、バスSO5とSO1に送出されたデータの
みとなる。 そして、上記ビツトマスク回路48の動作
およびシフトレジスタ47の動作によつて、
8ビツトのデータSD7〜SD0は、その上位
から順次2ビツトづつデータSIO5,SIO1
として、クロツク信号SCに基づく転送速度
で出力される(第7図ヌ参照)。 このように、モード2においては、デユア
ルポートメモリ15からクロツク信号SCin
に基づいて出力される8ビツトのデータが、
その上位から2ビツトづつデータSIO5,
SIO1として順次出力され、かつ、その転送
速度がクロツクSCinの4倍の速度のクロツ
ク信号SCに基づいて行なわれる。 (ニ) モード3 第8図は、モード3における回路各部の波
形図である。このモード3におけるクロツク
信号SCinは、分周回路32の分周動作によ
り、クロツク信号SCの1/8の周波数となる。
この結果、デユアルポートメモリ15から
は、クロツク信号SCinに基づいて同図ホに
示すようにクロツク信号SCの8倍の周期で
8ビツトのデータSD7〜SD0(j,k…)
が出力される。このデータSD7〜SD0はバ
ツフア42を介してシフトレジスタ47の入
力端に供給される(この場合はビツト位置変
換は行なわれない)。次に、シフトレジスタ
47は、クロツク信号SCに基づくシフト動
作を行い、また、ビツトマスク回路48は信
号e7のみを出力してバツフアOB7のみをイ
ネーブル状態とするから、データSD7〜SD
0は、その上位から順次1ビツトづつ、デー
タSIO7としてクロツク信号SCに基づく速
度で出力される(第8図ヌ参照)。 このように、モード3においては、デユアルポ
ートメモリ15からクロツク信号SCinに基づい
て出力される8ビツトのデータが、その上位から
1ビツトづつデータSIO7として順次出力され、
かつ、その転送速度がクロツクSCinの8倍の速
度のクロツク信号SCに基づいて行なわれる。 以上がシリアルデータ出力動作である。 なお、上記説明から判るように、この実施例に
おいては、モード1、モード2、モード3の各々
において、出力するデータを異なる端子に割り付
けてある。このようにすると、以下に述べる効果
を奏することができる。 例えば、この実施例によるメモリ装置を4個
(4チツプ)組み合わせて用いる場合を考えてみ
る。そして、これらのメモリ装置の出力端子を第
14図の80,81,82,83に示すように並
べ、さらに、これらメモリ装置の全体の出力端子
として4ビツトの出力端子85を設ける。この場
合、全体として常に4ビツトのデータを出力する
ように構成するとすれば、出力端子85の各ビツ
トと出力端子80,81,82,83の各ビツト
との接続は、各々図示のようにする。図に示すM
1,M2,M3は各々モード番号を示し、かつ、
この記号が付されているビツトは、当該モードに
おいてデータが出力されることを示している。 そして、上述のような接続を行い、かつ、各メ
モリ装置を所定のチツプセレクト信号により、適
宜オン、オフ制御すると、出力端子85から出力
されるデータの態様は、次のようになる。なお、
モードの選択は、各メモリ装置共通に行なわれ
る。 モード1を選択し、全メモリ装置をイネー
ブルとする。 この場合は、各出力端子80,81,8
2,83の第7ビツトから出力端子85の第
0、1、2、3ビツトに各々データ転送が行
なわれ、全体として4ビツトのデータが出力
される。この場合のデータ出力速度は、クロ
ツク信号SCinの8倍の速度である。 モード2を選択し、出力端子80,81に
接続されるメモリ装置をまずイネーブルし、
このメモリ装置のデータ出力動作が終了した
後に出力端子82,83に接続されるメモリ
装置をイネーブルとする。 この場合は、まず、出力端子80の第5、
第2ビツトから出力端子85の第0、第1ビ
ツトに、出力端子81の第5、第2ビツトか
ら出力端子85の第2、第3ビツトに各々デ
ータが転送され、このデータ転送が終了した
後に、出力端子82の第5、第1ビツトから
出力端子85の第0、第1ビツトに、出力端
子83の第5、第1ビツトから出力端子85
の第2、第3ビツトに各々データが転送され
る。この場合に、出力端子85から出力され
るデータの速度は、クロツク信号SCinの4
倍である。 モード3を選択し、かつ、メモリ装置を出
力端子80,81,82,83に接続されて
いる順で1つずつイネーブルとした場合。 この場合は、まず、出力端子80の第6、
第4、第2、第0ビツトから出力端子85の
第0、第1、第2、第3ビツトにデータが転
送され、次に、出力端子81,82,83の
各第6、第4、第2、第0ビツトから順次出
力端子85の第0、第1、第2、第3ビツト
にデータが転送される。 この場合に、出力端子85から出力される
データの速度は、クロツク信号SCinの2倍
の速度である。 そして、上述した場合において、出力端子
85から出力されるデータを4ビツトのカラ
ーコードとすれば、必要とされる転送速度に
応じて、上記カラーコードをクロツク信号
SCinの2倍、4倍、8倍のいづれかの速度
で任意に出力することができる。しかも、上
記出力速度の切り替えにおいて、各メモリ装
置の出力端子を切り換える必要がなく、これ
により、出力速度切換を簡単に素早く行うこ
とができる効果を達成している。 () シリアルデータ入力動作 次に、シリアルデータ入力動作について説明
する。まず、第2図に示すチツプセレクト信号
SCs、シリアルポートイネーブル信号SENが外
部から供給され、シリアル入出力制御部20が
起動される。さらに、信号SIMが供給されると
インプツト・シリアル・バツフア22が起動可
能状態となり、シリアルデータ入力モードとな
る。以下、シリアルデータ入力動作を、モード
0〜3の各々の場合について説明する。 (イ) モード0 モード信号SPM0が供給されてモード0
が設定されると、第4図に示すバツフア50
がイネーブル状態となり、この結果、データ
SIO7〜SIO0は、そのビツト位置のままバ
ツフア50を介してレジスタ57の入力端に
供給される。そして、レジスタ57はクロツ
ク信号SCが立ち上がる毎に、入力に供給さ
れているデータを出力する。一方、モード0
の場合は、クロツク信号SCinはクロツク信
号SCと同一の周波数となり、かつ、このク
ロツク信号SCinは信号SCE(第2図参照)が
“1”信号となつた時点以降においてデユア
ルポートメモリ15に供給される。したがつ
て、データj,k,l,m…(各データは
各々SIO7〜SIO0から成る)をクロツク信
号SCに基づく速さで外部から供給すると、
これらのデータj,k,l,m…はバツフア
50、レジスタ57を介した後、クロツク信
号SCと同一周波数のクロツク信号SCinに基
づく速さでデユアルポートメモリ15に取り
込まれて行く。ここで、第9図は、上記入力
動作における回路各部の波形例を示してお
り、この図に示すように、データSIO7〜
SIO0として供給された8ビツトのデータ
は、同一のビツト数および同一の転送速度に
より、データSD7〜SD0としてデユアルポ
ートメモリ15に取り込まれて行く。 (ロ) モード1 モード信号SPM1が供給されてモード1
が設定されると、第4図に示すバツフア5
1,52がイネーブル状態となる。バツフア
51がイネーブル状態となると、データSIO
7〜SIO0のうちデータSIO6,SIO4,
SIO2,SIO0のみがバツフア51を介して
バスSN3,SN2,SN1,SN0に各々供給
される。そして、バスSN3,SN2,SN1,
SN0に供給されたデータは、クロツク信号
SCが次に立ち上がるタイミングにおいて、
レジスタ57によりバスSK3,SK2,SK
1,SK0に送出され、この送出されたデー
タがバツフア52により、バスSN7,SN
6,SN5,SN4に送出されて、レジスタ5
7の入力端に供給される。そして、この時点
においてデータSIO6,SIO4,SIO2,
SIO0として新たなデータが供給されると、
このデータはバツフア51を介してレジスタ
57の入力端の下位側4ビツトに供給され
る。この結果、クロツク信号SCが次に立ち
上がる時点においては、レジスタ57から
は、最初に供給されたデータSIO6,SIO
4,SIO2,SIO0を上位4ビツト、後に供
給されたデータSIO6,SIO4,SIO2,
SIO0を下位4ビツトとする8ビツトのデー
タが出力される。 一方、分周回路32は、モード1において
は、クロツク信号SCを1/2分周してクロツク
信号SCinとするから、デユアルポートメモ
リ15は、クロツク信号SCが2パルス出力
される毎に1回の読み取り動作を行う。した
がつて、データSIO6,SIO4,SIO2,
SIO0をクロツク信号SCに基づく転送速度
で供給すると、デユアルポートメモリ15は
これらのデータが2つ1組になつた8ビツト
のデータを、クロツク信号SCの1/2の転送速
度で取り込む。第10図は、上記入力動作に
おける回路各部の波形を示す図であり、この
図に示すように、データSIO6,SIO4,
SIO2,SIO0として供給された4ビツトの
データは、先に供給されたものを上位、後に
供給されたものを下位とする8ビツトのデー
タとし、クロツク信号SCの1/2の転送速度で
デユアルポートメモリ15に取り込まれる。 (ハ) モード2 モード信号SPM2が供給されてモード2
が設定されると、第4図に示すバツフア5
3,54がイネーブル状態となる。バツフア
53がイネーブル状態となると、データSIO
5とSIO1のみがバスSN1,SN0に各々送
出され、レジスタ57の入力端に供給され
る。今、第11図に示す時刻t20において、
データSIO5,SIO1としてデータj7,6が供給
されたとすると、このデータj7,6は、クロツ
ク信号SCが次に立ち上がる時刻t21において、
レジスタ57によりバスSK1,SK0に送出
され、さらに、バス54によつてバスSN3,
SN2に送出されてレジスタ57の入力端
(第3、第2ビツト)に供給される。そして、
以後クロツク信号SCが立ち上がる毎に、デ
ータj7,6のビツト位置が2ビツトづつシフト
アツプされて行き、この結果、データj7,6は
時刻t24においてはレジスタ57の第7およ
び第6ビツトから出力される。一方、時刻
t21,t22,t23において、データSI5,SI1と
して各々データj5,4,j3,2,j1,0が供給されたと
すると、これらのデータも上記と同様にシフ
トアツプされるから、時刻t24において、レ
ジスタ57から出力されるデータは、データ
j7〜0の8ビツトのデータとなる。 一方、モード2においては、分周回路32
の動作により、クロツク信号SCを1/4分周し
てクロツク信号SCinを作成しているから、
時刻t21から分周動作を行うと、クロツク信
号SCinの最初のパルスはちようど時刻t24に
おいて出力される。この結果、デユアルポー
トメモリ15が取り込むデータは、j7〜0の
8ビツトとなる。このように、モード2にお
いては、データSIO5,SIO1として供給さ
れた2ビツトのデータを、先に供給されたも
のから順に上位ビツトに配置して8ビツトの
データとし、この8ビツトのデータをクロツ
ク信号SCの1/4の転送速度でデユアルポート
メモリ15に取り込む動作となる。 (ニ) モード3 モード信号SPM3が供給されてモード3
が設定されると、第4図に示すバツフア5
5,56がイネーブル状態となる。バツフア
55がイネーブル状態となると、データSIO
7のみがバスSN0に送出され、レジスタ5
7の入力端に供給される。今、第12図に示
す時刻t30において、データSIO7としてデー
タj7が供給されたとすると、このデータj7は、
クロツク信号SCが次に立ち上がる時刻t31に
おいて、レジスタ57によりバスSK0に送
出され、さらに、バツフア56によつてバス
SN1に送出されてレジスタ57の入力端
(第1ビツト)に供給される。そして、以後
クロツク信号SCが立ち上がる毎に、データj7
のビツト位置が1ビツトづつシフトアツプさ
れて行き、この結果、データj7は、時刻t38に
おいてはレジスタ57の第7ビツトから出力
される。一方、時刻t31〜t38の各々において、
データSI7としてデータj6〜j0が供給された
とすると、これらのデータも上記と同様にシ
フトアツプされるから、時刻t38において、
レジスタ57から出力されるデータは、デー
タj7〜0の8ビツトのデータとなる。 一方、モード3においては、分周回路32
の動作により、クロツク信号SCを1/8分周し
てクロツク信号SCinを作成しているから、
時刻t31から分周動作を行うと、クロツク信
号SCinの最初のパルスはちようど時刻t37に
おいて出力される。この結果、時刻t38にお
いてデユアルポートメモリ15が取り込むデ
ータは、j7〜0の8ビツトとなる。このよう
に、モード3においては、データSIO7とし
て供給された1ビツトのデータを、先に供給
されたものから順に上位ビツトに配置して8
ビツトのデータとし、この8ビツトのデータ
をクロツク信号SCの1/8の転送速度でデユア
ルポートメモリ15に取り込む動作となる。 以上がこの実施例におけるシリアルデータ入力
動作である。 なお、上記説明から判るように、この実施例に
おいては、モード1、モード2、モード3の各々
において入力するデータの端子が異ならせてあ
る。このように、各データの入力端子が異ならせ
てあると、前述したデータ出力動作の場合と同様
の効果を奏することができる。すなわち、第14
図に示すように、この実施例によるメモリ装置を
4個(4チツプ)組み合わせて用いる場合などに
おいて、4ビツトのカラーコードをクロツク信号
SCinの2倍、4倍、8倍のいづれかの速度で任
意に入力することができる。しかも、上記入力速
度の切り替えにおいて、各メモリ装置の入力端子
を切り換える必要がなく、これにより、入力速度
切換を簡単に素早く行うことができる効果を達成
している。 また、上記実施例におけるデユアルポートメモ
リ15内のシリアル入出力バツフア7a〜7hを
省き、データレジスタ5a〜5hとシリアル入出
力制御部20とが、直接にデータの入出力を行う
ように構成してよい。 「発明の効果」 この発明は、N個(Nは整数)のメモリセルア
レイと、前記各メモリセルアレイに対応しメモリ
セルアレイの1列分のデータを記憶するN個のデ
ータレジスタと、これら各データレジスタに前記
各メモリセルアレイ内の1列分のデータを転送す
る列データ転送手段とを有し、前記データレジス
タ内のデータを第1のクロツク信号に基づいてシ
リアルに入出力動作するメモリ装置において、外
部から供給される第2のクロツク信号を設定され
た動作モードに応じて所定数分周し、これを前記
第1のクロツク信号として出力する分周手段と、
前記分周手段から出力される第1のクロツク信号
によつて前記データレジスタから読み出されたシ
リアルデータをmビツトづつ分割すると共に、こ
の分割されたmビツトの各データを前記第2のク
ロツク信号に同期させて順次出力するデータ出力
手段と、外部から供給されるシリアルデータを前
記第2のクロツク信号に従つて順次シフトさせて
Nビツトのデータを生成し、生成したNビツトの
データを前記第1のクロツク信号に応じて前記デ
ータレジスタに入力するデータ入力手段とを具備
したので、メモリ装置と外部回路との間のデータ
転送速度が、第2のクロツク信号により高速で行
なわれる一方、データレジスタのデータ出力速度
あるいは入力速度は、第2のクロツク信号の1/
jの低速度で行なわれるから、メモリセルアレイ
の周辺回路は何等高速性が要求されない。したが
つて、メモリセルアレイおよびその周辺回路の構
成上の困難性がなく、かつ、消費電力も押さえら
れる効果を奏することができる。
は、バスSK7〜SK0および3ステードバツフ
アBF,BF…を順次介した後、データSD7〜
SD0としてデユアルポートメモリ15内にク
ロツク信号SCinに基づく転送速度で供給され
る。3ステードバツフアBFは、信号SIMが供
給されると、イネーブル状態となるように構成
されている。 次に上述した構成によるこの実施例の動作を説
明する。 () シリアルデータ出力動作 シリアルデータ出力モードにおいては、ま
ず、第2図に示すチツプセレクト信号CSs、シ
リアルポートイネーブル信号SENが外部から
供給され、これにより、シリアル入出力制御部
20が起動される。さらに、信号SOMが供給
されるとアウトプツト・シリアル・バツフア2
2が起動可能状態となり、シリアルデータ出力
モードとなる。次に、シリアルデータ出力動作
を、各モード0〜3の各々の場合について説明
する。 (イ) モード0 第5図はモード0における回路各部の波形
図である。第5図に示す例は、同図イ,ロに
示すように、信号SENがクロツク信号SCの
“0”レベルの時に立ち上がつた場合の例で
ある。この場合は、第2図に示す回路図から
判るように、信号SENの立ち上がりと同時
にフリツプフロツプFF1の出力信号(すな
わち信号SEA)が立ち上がり、続いて、信
号SEF、信号SCEが立ち上がる。信号SEFが
立ち上がると、アンドゲートAN10が開状
態となり、この結果、クロツク信号SCがア
ンドゲートAN10、オアゲートOR2を順
次介してクロツク信号SCinとしてデユアル
ポートメモリ15へ出力される(第5図ハ参
照)。そして、デユアルポートメモリ15は、
クロツク信号SCinに基づく転送速度で、8
ビツトのデータSD7〜SD0を送出し、この
データSD7〜SD0が第3図に示すバツフア
42に供給される。第5図ホは、この場合の
データSD7〜SD0の供給状態を示してお
り、図中i,k,l,m…qは各々別個の8
ビツトデータを示している。このように各デ
ータi,k,l,m…qは、クロツク信号
SCinに基づくタイミングで供給される。次
に、バツフア42はデータSD7〜SD0を
各々バスSB7〜SB0に供給し、このバス
SB7〜SB0に乗せられたデータSD7〜SD
0は、各々シフトレジスタ47の入力端に供
給される。 一方、シフトレジスタ47のデータロード
信号である信号SLDは、モード信号SPM0
が出力されると、その後のクロツク信号SC
の2度目の立ち上がり時に出力される。すな
わち、モード信号SPM0が出力されると、
第2図に示すアンドゲートAN1およびオア
ゲートOR1が順次“1”信号を出力し、こ
の結果、クロツク信号SCの次の立ち上がり
時にフリツプフロツプFF5の出力信号が
“1”となり、さらに、クロツク信号SCのそ
の次の立ち上がり時に、フリツプフロツプ
FF6の出力信号である信号SLDが立ち上が
る。したがつて、信号SLDは、第5図ヘに
示すように、信号SEN,SOA等よりも先に
“1”信号に立ち上がつており、以後モード
信号SPM0が立ち下がるまで“1”信号と
なつている。また、シフトレジスタ47のイ
ネーブル信号である信号SOBは、モード0
においては第2図に示す信号SEBと同時に
立ち上がるから、信号SEAが立ち上がつた
後のクロツク信号SCの最初の立ち上がり時
に“1”信号となる(第5図ト参照)。すな
わち、データSD7〜SD0がバツフア42を
介してシフトレジスタ47の入力端に供給さ
れた時においては、シフトレジスタ47はす
でにイネーブル状態にあるとともに、データ
ロード状態にある。したがつて、シフトレジ
スタ47に最初に供給されるデータjは、直
ちにシフトレジスタ47内に取り込まれ、ク
ロツク信号SCが次に立ち上がる時刻t1にお
いて、バスSO7〜SO0に出力される(第5
図チ)。 次に、ビツトマスク回路48の動作につい
て説明する。まず、信号SOEは、アウトプ
ツト・シリアル・バツフア22が選択される
タイミングに合わせて外部から供給され、ま
た、信号SOTは第2図に示す回路から判る
ように、信号SOBよりクロツク信号SCの1
周期分遅れて時刻t1において出力される。す
なわち、データjがシフトレジスタ47から
出力される時刻t1においては、信号SOT、
SOEの双方が出力されており、この結果、
アンドゲートAN15が“1”信号を出力す
る。また、モード信号SPM0がすでに出力
されているから、ビツトマスク回路48は、
信号e7〜e0を全て出力する。 以上のように、ビツトマスク回路48は、
時刻t1において、信号e7〜e0を全て出力し、
この結果、時刻t1におけるバツフアBF7〜
BF0は全てイネーブル状態となる。したが
つて、時刻t1において、シフトレジスタ47
から出力されたデータjは、その全ビツトの
データがバツフアOB7〜OB0を介して、
データSIO7〜SIO0として出力される。そ
して、シフトレジスタ47は、ロード信号
SLDが供給されたままクロツク信号SCが供
給される状態続く。この結果、シフトレジス
タ47はシフト動作を行わず、入力端に供給
されたデータをクロツク信号SCの1クロツ
ク分後らせて出力する動作を継続して行う。
すなわち、時刻t1以降は、第5図に示すよう
に、クロツク信号SCが1パルス供給される
毎に、新たな8ビツトのデータk,l,m…
qを出力する。 このように、モード0においては、デユア
ルポートメモリ15からクロツク信号SCin
に基づいて出力される8ビツトのデータが、
同一ビツト数かつ、同一転送速度で、データ
SIO7〜SIO0として順次出力される(第5
図ヌ参照)。 (ロ) モード1 第6図は、モード1における回路各部の波
形を示す波形図である。このモードにおける
信号SEN,SEA,SCEおよび信号SEB,
SOAは、各々前述したモード0の場合と同
様に出力され、その波形は第6図ロ,ハに示
すようになる。一方、クロツク信号SCinは、
モード1における分周回路32の分周動作に
より、同図ニに示すようにクロツク信号SC
の1/2の周波数となる。この結果、デユアル
ポートメモリ15からは、クロツク信号
SCinに基づいて、同図ホに示すように、ク
ロツク信号SCの2倍の周期で、8ビツトの
データSD7〜SD0(j,k,l,m…)が
出力される。このデータSD7〜SD0はバツ
フア40に供給され、ここで前述したような
ビツト位置変換が行なわれる(第1表参照)。
そして、ビツト位置が変換されたデータSB
7〜SB0は、各々バスSB7〜SB0に出力
され、シフトレジスタ47の入力端に供給さ
れる。 次に、信号SLDは第2図から判るように、
クロツク信号SCinを、クロツク信号SCの1
周期分だけ遅らせた信号となり、同図ヘに示
す波形となる。そして、シフトレジスタ47
は信号SLDの立ち上がり時にデータSD7〜
SD0をロードするから、シフトレジスタ4
7の入力端に供給されるデータjは、時刻t5
において取り込まれる。次いで、取り込まれ
たデータjは、クロツク信号SCが次に立ち
上がる時刻t6において、バスSO7〜SO0に
出力され、バツフアOB7〜OB0に供給さ
れる。一方、モード1におけるビツトマスク
回路48は、前述したことから判るように、
信号e6,e4,e2,e0のみを出力するから、モ
ード1においてイネーブル状態となるバツフ
アは、OB6,OB4,OB2,OB0の4個
のみである。したがつて、シフトレジスタ4
7から時刻t6において出力されるデータjの
うち、バツフアを介して外部へ出力されるの
は、SD6,SD4,SD2,SD0の4ビツト
のみであり、他のビツトはマスクされる。す
なわち、時刻t6においては、SD6,SD4,
SD2,SD0が、各々データSIO6,SIO4,
SIO2,SIO0として外部へ出力される(第
6図ヌ参照)。次に、時刻t7になるとクロツ
ク信号SCおよび信号SLDが立ち上がり、こ
の結果、シフトレジスタ47はすでに取り込
んでいたデータjの各ビツトを1ビツトづつ
シフトアツプ(ただし最上位ビツトは最下位
ビツトへ移動)するとともに、入力端に供給
される新たなデータkを取り込む。そして、
シフトアツプの結果として、時刻t7において
バスSO7,SO6,OS5,SO4,SO3,
SO2,SO1,SO0に出力されるデータは、
各々データSD6,SD5,SD4,SD3,SD
2,SD1,SD0,SD7(これらはデータ
mの構成要素)となる。そして、これらのデ
ータの内、データSD3,SD2,SD1,SD
0のみがバツフアOB6,OB4,OB2,
OB0を介して、信号SIO6,SIO4,SIO
2,SIO0として出力される。すなわち、時
刻t7においては、データjの下位4ビツトの
みが出力される(第6図ヌ参照)。以後は、
クロツク信号SCが立ち上がる毎に、データ
kの上位4ビツト、データkの下位4ビツ
ト、データlの上位4ビツト…が順次データ
SIO6,SIO4,SIO2,SIO0として出力
される。 このように、モード1においては、デユア
ルポートメモリ15からクロツク信号SCin
に基づいて出力される8ビツトのデータが、
クロツク信号SCinの2倍の周波数を有する
クロツク信号SCに基づいて、上下各4ビツ
トづつ交互に出力される。 (ハ) モード2 第7図は、モード2における回路各部の波
形を示す波形図である。モード2におけるク
ロツク信号SCinは、第2図に示す分周回路
32の動作によつて、第7図ニに示すように
クロツク信号SCを1/4分周した信号となる。
この結果、デユアルポートメモリ15から
は、クロツク信号SCinに基づいて、同図ホ
に示すようにクロツク信号SCの4倍の周期
で、8ビツトのデータSD7〜SD0(j,k
…)が出力される。このデータSD7〜SD0
は、第3図に示すバツフア41に供給され、
ここで、前述したビツト位置変換(第2表参
照)が行なわれ、ビツト位置変換のデータが
シフトレジスタ47の入力端に供給される。
そして、シフトレジスタ47はクロツク信号
SCと信号SLDの各立ち上がりタイミングに
おいて、供給されているデータのシフトおよ
び取り込みを行う。 また、ビツトマスク回路48は、モード2
においては信号e5,e1のみを出力するから、
バツフアOB7〜OB0のうちイネーブル状
態となるのは、バツフアOB5,OB1のみ
であり、これにより、バスSO7〜SO0に送
出されたデータのうち外部に出力されるの
は、バスSO5とSO1に送出されたデータの
みとなる。 そして、上記ビツトマスク回路48の動作
およびシフトレジスタ47の動作によつて、
8ビツトのデータSD7〜SD0は、その上位
から順次2ビツトづつデータSIO5,SIO1
として、クロツク信号SCに基づく転送速度
で出力される(第7図ヌ参照)。 このように、モード2においては、デユア
ルポートメモリ15からクロツク信号SCin
に基づいて出力される8ビツトのデータが、
その上位から2ビツトづつデータSIO5,
SIO1として順次出力され、かつ、その転送
速度がクロツクSCinの4倍の速度のクロツ
ク信号SCに基づいて行なわれる。 (ニ) モード3 第8図は、モード3における回路各部の波
形図である。このモード3におけるクロツク
信号SCinは、分周回路32の分周動作によ
り、クロツク信号SCの1/8の周波数となる。
この結果、デユアルポートメモリ15から
は、クロツク信号SCinに基づいて同図ホに
示すようにクロツク信号SCの8倍の周期で
8ビツトのデータSD7〜SD0(j,k…)
が出力される。このデータSD7〜SD0はバ
ツフア42を介してシフトレジスタ47の入
力端に供給される(この場合はビツト位置変
換は行なわれない)。次に、シフトレジスタ
47は、クロツク信号SCに基づくシフト動
作を行い、また、ビツトマスク回路48は信
号e7のみを出力してバツフアOB7のみをイ
ネーブル状態とするから、データSD7〜SD
0は、その上位から順次1ビツトづつ、デー
タSIO7としてクロツク信号SCに基づく速
度で出力される(第8図ヌ参照)。 このように、モード3においては、デユアルポ
ートメモリ15からクロツク信号SCinに基づい
て出力される8ビツトのデータが、その上位から
1ビツトづつデータSIO7として順次出力され、
かつ、その転送速度がクロツクSCinの8倍の速
度のクロツク信号SCに基づいて行なわれる。 以上がシリアルデータ出力動作である。 なお、上記説明から判るように、この実施例に
おいては、モード1、モード2、モード3の各々
において、出力するデータを異なる端子に割り付
けてある。このようにすると、以下に述べる効果
を奏することができる。 例えば、この実施例によるメモリ装置を4個
(4チツプ)組み合わせて用いる場合を考えてみ
る。そして、これらのメモリ装置の出力端子を第
14図の80,81,82,83に示すように並
べ、さらに、これらメモリ装置の全体の出力端子
として4ビツトの出力端子85を設ける。この場
合、全体として常に4ビツトのデータを出力する
ように構成するとすれば、出力端子85の各ビツ
トと出力端子80,81,82,83の各ビツト
との接続は、各々図示のようにする。図に示すM
1,M2,M3は各々モード番号を示し、かつ、
この記号が付されているビツトは、当該モードに
おいてデータが出力されることを示している。 そして、上述のような接続を行い、かつ、各メ
モリ装置を所定のチツプセレクト信号により、適
宜オン、オフ制御すると、出力端子85から出力
されるデータの態様は、次のようになる。なお、
モードの選択は、各メモリ装置共通に行なわれ
る。 モード1を選択し、全メモリ装置をイネー
ブルとする。 この場合は、各出力端子80,81,8
2,83の第7ビツトから出力端子85の第
0、1、2、3ビツトに各々データ転送が行
なわれ、全体として4ビツトのデータが出力
される。この場合のデータ出力速度は、クロ
ツク信号SCinの8倍の速度である。 モード2を選択し、出力端子80,81に
接続されるメモリ装置をまずイネーブルし、
このメモリ装置のデータ出力動作が終了した
後に出力端子82,83に接続されるメモリ
装置をイネーブルとする。 この場合は、まず、出力端子80の第5、
第2ビツトから出力端子85の第0、第1ビ
ツトに、出力端子81の第5、第2ビツトか
ら出力端子85の第2、第3ビツトに各々デ
ータが転送され、このデータ転送が終了した
後に、出力端子82の第5、第1ビツトから
出力端子85の第0、第1ビツトに、出力端
子83の第5、第1ビツトから出力端子85
の第2、第3ビツトに各々データが転送され
る。この場合に、出力端子85から出力され
るデータの速度は、クロツク信号SCinの4
倍である。 モード3を選択し、かつ、メモリ装置を出
力端子80,81,82,83に接続されて
いる順で1つずつイネーブルとした場合。 この場合は、まず、出力端子80の第6、
第4、第2、第0ビツトから出力端子85の
第0、第1、第2、第3ビツトにデータが転
送され、次に、出力端子81,82,83の
各第6、第4、第2、第0ビツトから順次出
力端子85の第0、第1、第2、第3ビツト
にデータが転送される。 この場合に、出力端子85から出力される
データの速度は、クロツク信号SCinの2倍
の速度である。 そして、上述した場合において、出力端子
85から出力されるデータを4ビツトのカラ
ーコードとすれば、必要とされる転送速度に
応じて、上記カラーコードをクロツク信号
SCinの2倍、4倍、8倍のいづれかの速度
で任意に出力することができる。しかも、上
記出力速度の切り替えにおいて、各メモリ装
置の出力端子を切り換える必要がなく、これ
により、出力速度切換を簡単に素早く行うこ
とができる効果を達成している。 () シリアルデータ入力動作 次に、シリアルデータ入力動作について説明
する。まず、第2図に示すチツプセレクト信号
SCs、シリアルポートイネーブル信号SENが外
部から供給され、シリアル入出力制御部20が
起動される。さらに、信号SIMが供給されると
インプツト・シリアル・バツフア22が起動可
能状態となり、シリアルデータ入力モードとな
る。以下、シリアルデータ入力動作を、モード
0〜3の各々の場合について説明する。 (イ) モード0 モード信号SPM0が供給されてモード0
が設定されると、第4図に示すバツフア50
がイネーブル状態となり、この結果、データ
SIO7〜SIO0は、そのビツト位置のままバ
ツフア50を介してレジスタ57の入力端に
供給される。そして、レジスタ57はクロツ
ク信号SCが立ち上がる毎に、入力に供給さ
れているデータを出力する。一方、モード0
の場合は、クロツク信号SCinはクロツク信
号SCと同一の周波数となり、かつ、このク
ロツク信号SCinは信号SCE(第2図参照)が
“1”信号となつた時点以降においてデユア
ルポートメモリ15に供給される。したがつ
て、データj,k,l,m…(各データは
各々SIO7〜SIO0から成る)をクロツク信
号SCに基づく速さで外部から供給すると、
これらのデータj,k,l,m…はバツフア
50、レジスタ57を介した後、クロツク信
号SCと同一周波数のクロツク信号SCinに基
づく速さでデユアルポートメモリ15に取り
込まれて行く。ここで、第9図は、上記入力
動作における回路各部の波形例を示してお
り、この図に示すように、データSIO7〜
SIO0として供給された8ビツトのデータ
は、同一のビツト数および同一の転送速度に
より、データSD7〜SD0としてデユアルポ
ートメモリ15に取り込まれて行く。 (ロ) モード1 モード信号SPM1が供給されてモード1
が設定されると、第4図に示すバツフア5
1,52がイネーブル状態となる。バツフア
51がイネーブル状態となると、データSIO
7〜SIO0のうちデータSIO6,SIO4,
SIO2,SIO0のみがバツフア51を介して
バスSN3,SN2,SN1,SN0に各々供給
される。そして、バスSN3,SN2,SN1,
SN0に供給されたデータは、クロツク信号
SCが次に立ち上がるタイミングにおいて、
レジスタ57によりバスSK3,SK2,SK
1,SK0に送出され、この送出されたデー
タがバツフア52により、バスSN7,SN
6,SN5,SN4に送出されて、レジスタ5
7の入力端に供給される。そして、この時点
においてデータSIO6,SIO4,SIO2,
SIO0として新たなデータが供給されると、
このデータはバツフア51を介してレジスタ
57の入力端の下位側4ビツトに供給され
る。この結果、クロツク信号SCが次に立ち
上がる時点においては、レジスタ57から
は、最初に供給されたデータSIO6,SIO
4,SIO2,SIO0を上位4ビツト、後に供
給されたデータSIO6,SIO4,SIO2,
SIO0を下位4ビツトとする8ビツトのデー
タが出力される。 一方、分周回路32は、モード1において
は、クロツク信号SCを1/2分周してクロツク
信号SCinとするから、デユアルポートメモ
リ15は、クロツク信号SCが2パルス出力
される毎に1回の読み取り動作を行う。した
がつて、データSIO6,SIO4,SIO2,
SIO0をクロツク信号SCに基づく転送速度
で供給すると、デユアルポートメモリ15は
これらのデータが2つ1組になつた8ビツト
のデータを、クロツク信号SCの1/2の転送速
度で取り込む。第10図は、上記入力動作に
おける回路各部の波形を示す図であり、この
図に示すように、データSIO6,SIO4,
SIO2,SIO0として供給された4ビツトの
データは、先に供給されたものを上位、後に
供給されたものを下位とする8ビツトのデー
タとし、クロツク信号SCの1/2の転送速度で
デユアルポートメモリ15に取り込まれる。 (ハ) モード2 モード信号SPM2が供給されてモード2
が設定されると、第4図に示すバツフア5
3,54がイネーブル状態となる。バツフア
53がイネーブル状態となると、データSIO
5とSIO1のみがバスSN1,SN0に各々送
出され、レジスタ57の入力端に供給され
る。今、第11図に示す時刻t20において、
データSIO5,SIO1としてデータj7,6が供給
されたとすると、このデータj7,6は、クロツ
ク信号SCが次に立ち上がる時刻t21において、
レジスタ57によりバスSK1,SK0に送出
され、さらに、バス54によつてバスSN3,
SN2に送出されてレジスタ57の入力端
(第3、第2ビツト)に供給される。そして、
以後クロツク信号SCが立ち上がる毎に、デ
ータj7,6のビツト位置が2ビツトづつシフト
アツプされて行き、この結果、データj7,6は
時刻t24においてはレジスタ57の第7およ
び第6ビツトから出力される。一方、時刻
t21,t22,t23において、データSI5,SI1と
して各々データj5,4,j3,2,j1,0が供給されたと
すると、これらのデータも上記と同様にシフ
トアツプされるから、時刻t24において、レ
ジスタ57から出力されるデータは、データ
j7〜0の8ビツトのデータとなる。 一方、モード2においては、分周回路32
の動作により、クロツク信号SCを1/4分周し
てクロツク信号SCinを作成しているから、
時刻t21から分周動作を行うと、クロツク信
号SCinの最初のパルスはちようど時刻t24に
おいて出力される。この結果、デユアルポー
トメモリ15が取り込むデータは、j7〜0の
8ビツトとなる。このように、モード2にお
いては、データSIO5,SIO1として供給さ
れた2ビツトのデータを、先に供給されたも
のから順に上位ビツトに配置して8ビツトの
データとし、この8ビツトのデータをクロツ
ク信号SCの1/4の転送速度でデユアルポート
メモリ15に取り込む動作となる。 (ニ) モード3 モード信号SPM3が供給されてモード3
が設定されると、第4図に示すバツフア5
5,56がイネーブル状態となる。バツフア
55がイネーブル状態となると、データSIO
7のみがバスSN0に送出され、レジスタ5
7の入力端に供給される。今、第12図に示
す時刻t30において、データSIO7としてデー
タj7が供給されたとすると、このデータj7は、
クロツク信号SCが次に立ち上がる時刻t31に
おいて、レジスタ57によりバスSK0に送
出され、さらに、バツフア56によつてバス
SN1に送出されてレジスタ57の入力端
(第1ビツト)に供給される。そして、以後
クロツク信号SCが立ち上がる毎に、データj7
のビツト位置が1ビツトづつシフトアツプさ
れて行き、この結果、データj7は、時刻t38に
おいてはレジスタ57の第7ビツトから出力
される。一方、時刻t31〜t38の各々において、
データSI7としてデータj6〜j0が供給された
とすると、これらのデータも上記と同様にシ
フトアツプされるから、時刻t38において、
レジスタ57から出力されるデータは、デー
タj7〜0の8ビツトのデータとなる。 一方、モード3においては、分周回路32
の動作により、クロツク信号SCを1/8分周し
てクロツク信号SCinを作成しているから、
時刻t31から分周動作を行うと、クロツク信
号SCinの最初のパルスはちようど時刻t37に
おいて出力される。この結果、時刻t38にお
いてデユアルポートメモリ15が取り込むデ
ータは、j7〜0の8ビツトとなる。このよう
に、モード3においては、データSIO7とし
て供給された1ビツトのデータを、先に供給
されたものから順に上位ビツトに配置して8
ビツトのデータとし、この8ビツトのデータ
をクロツク信号SCの1/8の転送速度でデユア
ルポートメモリ15に取り込む動作となる。 以上がこの実施例におけるシリアルデータ入力
動作である。 なお、上記説明から判るように、この実施例に
おいては、モード1、モード2、モード3の各々
において入力するデータの端子が異ならせてあ
る。このように、各データの入力端子が異ならせ
てあると、前述したデータ出力動作の場合と同様
の効果を奏することができる。すなわち、第14
図に示すように、この実施例によるメモリ装置を
4個(4チツプ)組み合わせて用いる場合などに
おいて、4ビツトのカラーコードをクロツク信号
SCinの2倍、4倍、8倍のいづれかの速度で任
意に入力することができる。しかも、上記入力速
度の切り替えにおいて、各メモリ装置の入力端子
を切り換える必要がなく、これにより、入力速度
切換を簡単に素早く行うことができる効果を達成
している。 また、上記実施例におけるデユアルポートメモ
リ15内のシリアル入出力バツフア7a〜7hを
省き、データレジスタ5a〜5hとシリアル入出
力制御部20とが、直接にデータの入出力を行う
ように構成してよい。 「発明の効果」 この発明は、N個(Nは整数)のメモリセルア
レイと、前記各メモリセルアレイに対応しメモリ
セルアレイの1列分のデータを記憶するN個のデ
ータレジスタと、これら各データレジスタに前記
各メモリセルアレイ内の1列分のデータを転送す
る列データ転送手段とを有し、前記データレジス
タ内のデータを第1のクロツク信号に基づいてシ
リアルに入出力動作するメモリ装置において、外
部から供給される第2のクロツク信号を設定され
た動作モードに応じて所定数分周し、これを前記
第1のクロツク信号として出力する分周手段と、
前記分周手段から出力される第1のクロツク信号
によつて前記データレジスタから読み出されたシ
リアルデータをmビツトづつ分割すると共に、こ
の分割されたmビツトの各データを前記第2のク
ロツク信号に同期させて順次出力するデータ出力
手段と、外部から供給されるシリアルデータを前
記第2のクロツク信号に従つて順次シフトさせて
Nビツトのデータを生成し、生成したNビツトの
データを前記第1のクロツク信号に応じて前記デ
ータレジスタに入力するデータ入力手段とを具備
したので、メモリ装置と外部回路との間のデータ
転送速度が、第2のクロツク信号により高速で行
なわれる一方、データレジスタのデータ出力速度
あるいは入力速度は、第2のクロツク信号の1/
jの低速度で行なわれるから、メモリセルアレイ
の周辺回路は何等高速性が要求されない。したが
つて、メモリセルアレイおよびその周辺回路の構
成上の困難性がなく、かつ、消費電力も押さえら
れる効果を奏することができる。
第1図はこの発明の一実施例の全体構成を示す
ブロツク図、第2図は同実施例におけるコントロ
ーラ21の構成を示すブロツク図、第3図は同実
施例におけるアウトプツト・シリアル・バツフア
22の構成を示すブロツク図、第4図は同実施例
におけるインプツト・シリアル・バツフア23の
構成を示すブロツク図、第5図〜第12図は各々
同実施例の動作を説明するための回路各部の波形
図、第13図は従来のデユアルポートメモリの構
成を示すブロツク図、第14図はこの発明による
メモリ装置を複数接続する場合の出力端子の接続
状態の一例を示す接続図である。 22……アウトプツトシリアルバツフア、23
……インプツトシリアルバツフア、40〜42…
…バツフア、47……シフトレジスタ、50〜5
6……バツフア、57……レジスタ、58,59
……共通データバス。
ブロツク図、第2図は同実施例におけるコントロ
ーラ21の構成を示すブロツク図、第3図は同実
施例におけるアウトプツト・シリアル・バツフア
22の構成を示すブロツク図、第4図は同実施例
におけるインプツト・シリアル・バツフア23の
構成を示すブロツク図、第5図〜第12図は各々
同実施例の動作を説明するための回路各部の波形
図、第13図は従来のデユアルポートメモリの構
成を示すブロツク図、第14図はこの発明による
メモリ装置を複数接続する場合の出力端子の接続
状態の一例を示す接続図である。 22……アウトプツトシリアルバツフア、23
……インプツトシリアルバツフア、40〜42…
…バツフア、47……シフトレジスタ、50〜5
6……バツフア、57……レジスタ、58,59
……共通データバス。
Claims (1)
- 【特許請求の範囲】 1 N個(Nは整数)のメモリセルアレイと、前
記各メモリセルアレイに対応しメモリセルアレイ
の1列分のデータを記憶するN個のデータレジス
タと、これら各データレジスタに前記各メモリセ
ルアレイ内の1列分のデータを転送する列データ
転送手段とを有し、前記データレジスタ内のデー
タを第1のクロツク信号に基づいてシリアルに入
出力動作するメモリ装置において、 外部から供給される第2のクロツク信号を設定
された動作モードに応じて所定数分周し、これを
前記第1のクロツク信号として出力する分周手段
と、 前記分周手段から出力される第1のクロツク信
号によつて前記データレジスタから読み出された
シリアルデータをmビツトづつ分割すると共に、
この分割されたmビツトの各データを前記第2の
クロツク信号に同期させて順次出力するデータ出
力手段と、 外部から供給されるシリアルデータを前記第2
のクロツク信号に従つて順次シフトさせてNビツ
トのデータを生成し、生成したNビツトのデータ
を前記第1のクロツク信号に応じて前記データレ
ジスタに入力するデータ入力手段と を具備することを特徴とするメモリ装置。 2 前記データ出力手段は、構成ビツト数が異な
るデータを出力する場合には、各々異なる端子か
ら出力することを特徴とする請求項1記載のメモ
リ装置。 3 前記データ入力手段は、外部から供給される
データの構成ビツト数が異なる場合は、各々異な
る端子から入力することを特徴とする請求項1記
載のメモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61095644A JPS62252589A (ja) | 1986-04-24 | 1986-04-24 | メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61095644A JPS62252589A (ja) | 1986-04-24 | 1986-04-24 | メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62252589A JPS62252589A (ja) | 1987-11-04 |
JPH0462434B2 true JPH0462434B2 (ja) | 1992-10-06 |
Family
ID=14143214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61095644A Granted JPS62252589A (ja) | 1986-04-24 | 1986-04-24 | メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62252589A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5876882A (ja) * | 1981-10-22 | 1983-05-10 | アグフア−ゲ−ヴエルト・アクチエンゲゼルシヤフト | ダイナミツク型メモリ装置 |
JPS59101089A (ja) * | 1982-11-30 | 1984-06-11 | Shimadzu Corp | メモリ回路 |
JPS61289594A (ja) * | 1985-06-17 | 1986-12-19 | Hitachi Ltd | 半導体記憶装置 |
-
1986
- 1986-04-24 JP JP61095644A patent/JPS62252589A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5876882A (ja) * | 1981-10-22 | 1983-05-10 | アグフア−ゲ−ヴエルト・アクチエンゲゼルシヤフト | ダイナミツク型メモリ装置 |
JPS59101089A (ja) * | 1982-11-30 | 1984-06-11 | Shimadzu Corp | メモリ回路 |
JPS61289594A (ja) * | 1985-06-17 | 1986-12-19 | Hitachi Ltd | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
JPS62252589A (ja) | 1987-11-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5200925A (en) | Serial access semiconductor memory device and operating method therefor | |
JPS6314394A (ja) | メモリ装置 | |
JPH035991A (ja) | 2重ポートvramメモリ | |
JPH0128955B2 (ja) | ||
JPH0480350B2 (ja) | ||
US5802587A (en) | Memory controller adapted for rapid block access operations | |
JPH0462434B2 (ja) | ||
KR20040106198A (ko) | 패키지 핀 수를 줄일 수 있는 메모리 장치 및 그것을포함한 정보 처리 시스템 | |
JPH05342881A (ja) | 記憶回路 | |
JP3090104B2 (ja) | 半導体メモリ装置 | |
JPH0240192A (ja) | シリアルアクセス動作の可能な半導体記憶装置 | |
JPH0489687A (ja) | 同期式バーストアクセスメモリ | |
JPH0423296A (ja) | 集積回路およびその使用方法 | |
JPH07261703A (ja) | 液晶表示制御装置 | |
JPH02255988A (ja) | 画像メモリ | |
JPS61114351A (ja) | メモリ制御装置 | |
JPH0855077A (ja) | 情報利用回路 | |
JPH04259984A (ja) | メモリアクセス方法 | |
JPS62121994A (ja) | 半導体メモリ | |
JPS626481A (ja) | 可変長シフトレジスタ | |
KR0164819B1 (ko) | 반도체 메모리장치의 블럭라이트 제어회로 및 블럭라이트 제어방법 | |
SU1660051A1 (ru) | Запоминающее устройство | |
JPS6285582A (ja) | ビデオメモリ | |
JPH09212336A (ja) | 時分割fifo及びfifo | |
JPH0712983U (ja) | 並列動作高速試験パターン発生器 |