JPH0462434B2

JPH0462434B2 -

Info

Publication number: JPH0462434B2
Application number: JP9564486A
Authority: JP
Inventors: Takatoshi Ishii
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1986-04-24
Filing date: 1986-04-24
Publication date: 1992-10-06
Also published as: JPS62252589A

Description

【発明の詳細な説明】

「産業上の利用分野」この発明は、例えば画像表示処理を行う際に用
いて好適なメモリ装置に関する。「従来の技術」ランダム・アクセスとシリアル・アクセスが同
時に可能なデユアルポート・ダイナミツク・メモ
リが開発されており、画像処理分野への貢献が期
待されている。第１３図は、従来のデユアルポート・ダイナミ
ツク・メモリの構成を示すブロツク図であり、図
において、Ｍ０〜Ｍ７は各々256×256ビツトのメ
モリセルアレイである。１はメモリセルアレイＭ
０〜Ｍ７へのコラムアドレスおよびロウアドレス
が供給されるアドレスバツフア、２はロウアドレ
スをデコードするロウデコーダ、３ａ〜３ｈは
各々コラムアドレスをデコードするとともに、メ
モリセルアレイＭ０〜Ｍ７内のデータに対して入
出力ゲートとして作用するコラムデコーダ／入出
力ゲートである。４ａ〜４ｈは各々入出力バツフ
ア（１ビツト）であり、各々が入出力端子MD
０／DQ０〜MD７／DQ７とコラムデコーダ／IO
ゲート３ａ〜３ｈとの間でデータの授受を行う。
５ａ〜５ｈは、各々パラレル入出力端を介してメ
モリセルアレイＭ０〜Ｍ７内の１コラム（256ビ
ツト）分のデータを入出力するとともに、シリア
ル入出力端からデータの入出力をシリアルに行う
データレジスタである。このデータレジスタ５ａ
〜５ｈは、シリアルデータの入出力に際しては、
各々ポインタ６ａ〜６ｈが指し示すビツトに対し
てデータの入出力を行うようになつており、ポイ
ンタ６ａ〜６ｈは、各々クロツクSCinをカウン
トして指示ポイントをインクリメントするように
なつている。この場合、ポインタ６ａ〜６ｈの初
期値は、所定のタイミングにおいてアドレスバツ
フア１から供給されるコラムアドレスに共通設定
される。７ａ〜７ｈは、各々シリアル入出力端
SD０〜SD７とデータレジスタ５ａ〜５ｈの入出
力端との間に設けられるシリアル入出力バツフア
である。また、８は書込クロツクを発生するライ
トクロツクジエネレータ、９はデータの転送を制
御する転送コントロール、１０はロウアドレスス
トローブ信号およびカラムアドレスストローブ信
号に基づいて回路内の動作クロツクを発生するク
ロツクジエネレータであり、１１はメモリセルア
レイＭ０〜Ｍ７のリフレツシユアドレスを設定す
るリフレツシユアドレスカウンタである。上記構成によるデータ読み出し動作は以下の通
りである。まず、メモリセルアレイＭ０〜Ｍ７か
らデータレジスタ５ａ〜５ｈにデータ転送が行な
われると、以後データレジスタ５ａ〜５ｈ内のデ
ータレジスタは、クロツク信号SCinが供給され
る毎にポインタ６ａ〜６ｈが指し示すビツトから
順次出力されていく。このシリアルデータが出力
されている間においては、データレジスタ５ａ〜
５ｈはメモリセルアレイＭ０〜Ｍ７に対してアク
セスを行わないから、この間メモリセルアレイＭ
０〜Ｍ７は、アドレスバツフア１を介してアドレ
スデータA₀〜A₇を供給することにより、自由に
アクセスし得る状態にある。したがつて、アドレ
スデータA₀〜A₇によつて任意のコラムアドレス
およびロウアドレスを与えれば、メモリセルアレ
イＭ０〜Ｍ７内の所望のアドレスにおけるデータ
を、コラムデコーダ／IOゲート３ａ〜３ｈおよ
び入出力バツフア４ａ〜４ｈを介して読み出すこ
とができる。すなわち、データレジスタ５ａ〜５
ｈおよびシリアル入出力バツフア７ａ〜７ｈはシ
リアルアクセスポートとして機能し、入出力バツ
フア４ａ〜４ａはランダムアクセスポートとして
機能する。一方、データの書込を行う際も上記場合と同様
であり、データレジスタ５ａ〜５ｈがメモリセル
アレイＭ０〜Ｍ７にアクセスを行うタイミング以
外においては、メモリセルアレイＭ０〜Ｍ７の任
意のアドレスに対しデータの書込を行うことがで
きる。また、ランダムアクセスポートおよびシリ
アルアクセスポートのいずれか一方が書込、他方
が読出の場合においても、上記と同様の動作とな
る。したがつて、例えば、メモリセルアレイＭ０〜
Ｍ７に画像データを記憶するとともに、シリア
ル・アクセス・ポートから出力されるデータをラ
スタスキヤンに基づく画像表示用ドツトデータと
して用いれば、画像表示処理と独立に画像データ
の書き換えを任意に行うことができ、極めて効率
の良い画像処理を行うことができる。「発明が解決しようとする問題点」ところで、画像処理装置においては、画質の向
上が常に課題とされるが、画質を向上させるに
は、CRT表示装置（あるいは液晶表示装置）等
の水平方向ドツト数を多くしなければならない。
そして、水平方向ドツト数を多くするには、１ド
ツト当たりの表示タイミングを速くしなければな
らい。すなわち、メモリセルアレイに記憶されて
いるドツトを極めて高速で転送する必要がある。しかしながら、第１３図に示す従来の回路にお
いて、データ転送の高速化を図るため、回路全体
の構成上のスピードアツプが必要になれば、回路
各部の設計条件が制約され、実現が極めて難しい
という問題が生じる。また、第１３図に示す回路
は、メモリセルアレイ以外の周辺回路は、通常Ｃ
−MOSで構成されるので、この周辺回路を全て
スピードアツプさせると、消費電力の増加が著し
くなるという欠点が生じる。そこで、上記問題を
解消し、かつ、高速のデータ転送が行えるメモリ
装置の開発が望まれていた。この発明は、上述した事情に鑑みてなされたも
ので、極めて高速のデータ入出力を行うことがで
きるとともに、構成上の困難性がなく、しかも、
消費電力を押えることができるメモリ装置を提供
することを目的としている。「問題点を解決するための手段」この発明は、Ｎ個（Ｎは整数）のメモリセルア
レイと、前記各メモリセルアレイに対応しメモリ
セルアレイの１列分のデータを記憶するＮ個のデ
ータレジスタと、これら各データレジスタに前記
各メモリセルアレイ内の１列分のデータを転送す
る列データ転送手段とを有し、前記データレジス
タ内のデータを第１のクロツク信号に基づいてシ
リアルに入出力動作するメモリ装置において、外
部から供給される第２のクロツク信号を設定され
た動作モードに応じて所定数分周し、これを前記
第１のクロツク信号として出力する分周手段と、
前記分周手段から出力される第１のクロツク信号
によつて前記データレジスタから読み出されたシ
リアルデータをｍビツトづつ分割すると共に、こ
の分割されたｍビツトの各データを前記第２のク
ロツク信号に同期させて順次出力するデータ出力
手段と、外部から供給されるシリアルデータを前
記第２クロツク信号に従つて順次シフトさせてＮ
ビツトのデータを生成し、生成したＮビツトのデ
ータを前記第１のクロツク信号に応じて前記デー
タレジスタに入力するデータ入力手段とを具備す
ることを特徴としている。「作用」上記構成により、メモリ装置と外部回路との間
のデータ転送速度が、第２のクロツク信号により
高速で行なわれるが、データレジスタのデータ出
力速度あるいは入力速度は、第２のクロツク信号
の１／ｊの低速度で行なわれるから、メモリセル
アレイの周辺回路は何ら高速性が要求されない。
したがつて、メモリセルアレイおよびその周辺回
路の高速性が必要なくなり、消費電力も押さえら
れる。「実施例」以下、図面を参照してこの発明の実施例につい
て説明する。第１図は、この発明の一実施例の構成を示すブ
ロツク図である。この図において、１５は、前述
した第１３図に示すデユアルポートメモリであ
る。２０は、デユアルポートメモリ１５が出力す
るシリアル・アクセス・データSD０〜SD７に対
し、ビツト位置変換、転送速度変換等を行つてデ
ータSIO０〜SIO７として出力するとともに、外
部から供給されるデータSIO０〜SIO７に対し、
上記と同様にビツト位置変換、転送速度変換等を
行つてデータSD０〜SD７としてデユアルポート
メモリ１５に供給するシリアル入出力制御部であ
る。第１図から判るように、この実施例はデユア
ルポートメモリ１５にシリアル入出力制御部２０
を付加した構成となつている。シリアル入出力制御部２０は、コントローラ２
１、アウトプツト・シリアル・バツフア２２およ
びインプツト・シリアル・バツフア２３から構成
されている。コントローラ２１は、外部から供給
されるクロツク信号SCおよびモード信号SPM０
〜SPM３（このモード信号の機能については後
述する）等に基づいて、各種の制御信号を作成す
るものであり、第１３図に示すポインタ６ａ〜６
ｈに供給されるクロツク信号SCinは、このコン
トローラ２１によつて作成される。アウトプツ
ト・シリアル・バツフア２２は、コントローラ２
１から供給される制御信号とモード信号SPM０
〜SPM３等に基づいて、データSD０〜SD７に
対し、各モードによつて異なるビツト変換および
転送速度変換を行い、この変換後のデータをデー
タSIO０〜SIO７として出力する。また、インプ
ツト・シリアル・バツフア２３は、コントローラ
２１から供給される制御信号とモード信号SPM
０〜SPM３等に基づいて、データSIO０〜SIO７
に対し、各モードによつて異なるビツト変換およ
び転送速度変換を行い、この変換後のデータをデ
ータSD０〜SD７としてデユアルポートメモリ１
５へ供給する。この場合、アウトプツト・シリア
ル・バツフア２２は、データ出力時に選択され、
インプツト・シリアル・バツフア２３はデータ入
力時に選択されるようになつている。ここで、この実施例におけるモード０〜３につ
いて説明する。この場合、各モード０〜３は、
各々モード信号SPM０〜SPM３が出力された時
に、選択されるようになつている。 () モード０データ出力時にモード信号SPM０が供給さ
れると、アウトプツト・シリアル・バツフア２
２は、データSD０〜SD７をデータSIO０〜
SIO７としてそのまま出力する。また、データ
入力時にモード信号SPM０が供給されると、
インプツト・シリアル・バツフア２３は、デー
タSIO０〜SIO７をデータSD０〜SD７として
そのまま入力する。このモード０が選択されて
いる時は、入出力いづれの場合においても、コ
ントローラ２１は、クロツク信号SCinとして
クロツク信号SCと同一周波数のクロツクを発
生する。 () モード１データ出力時にモード信号SPM１が供給さ
れると、アウトプツト・シリアル・バツフア２
２は、まず、データSD０〜SD７のデータSD
７，SD６，SD５，SD４を各々データSIO６，
SIO４，SIO２，SIO０として出力し、次に、
データSD０〜SD７のうちデータSD３，SD
２，SD１，SD０をデータSIO６，SIO４，
SIO２，SIO０として出力する。すなわち、デ
ータSD０〜SD７の上位４ビツトと、下位４ビ
ツトをデータSIO６，SIO４，SIO２，SIO０
として交互に出力する。一方、データ入力時に
モード信号SPM１が供給されると、インプツ
ト・シリアル・バツフア２３は、データSIO０
〜SIO７のうちデータSI６，SI４，SI２，SI０
を２回１組として取り込み、最初に取り込んだ
データを１ビツトシフトアツプした後に、後か
ら取り込んだデータを重ね、この重ねられた８
ビツトのデータをデータSD０〜SD７としてデ
ユアルポートメモリ１５に供給する。このモー
ド１が選択されている時は、入出力いづれの場
合においても、コントローラ２１は、クロツク
信号SCinとして、クロツク信号SCの1/2の周波
数のクロツク信号を出力する。すなわち、モード１においては、アウトプツ
ト・シリアル・バツフア２２とデユアルポート
メモリ１５との間、およびインプツト・シリア
ル・バツフア２３とデユアルポートメモリ１５
との間のデータは、各々クロツク信号SCinに
基づく転送速度により８ビツト単位で行なわれ
るが、アウトプツト・シリアル・バツフア２２
から出力されるデータおよびインプツト・シリ
アル・バツフア２３に入力されるデータは、
SCinの２倍の周波数を有するクロツク信号SC
に基づく転送速度で４ビツト単位で行なわれ
る。 () モード２データ出力時にモード信号SPM２が供給さ
れると、アウトプツト・シリアル・バツフア２
２は、データSD０〜SD７を上位から順次２ビ
ツトづつ抽出して、データSIO５，SIO１とし
て出力し、４回の出力動作によつてデータSD
０〜SD７をすべて出力する。一方、データ入
力時にモード信号SPM２が供給されると、イ
ンプツト・シリアル・バツフア２３は、データ
SIO０〜SIO７のうちデータSIO５，SIO１の
２ビツトを４回１組として取り込み、この取り
込んだデータを、先に取り込んだものが上位ビ
ツトにくるようにして順次重ね、この重ねられ
た８ビツトのデータをデータSD０〜SD７とし
てデユアルポートメモリ１５に供給する。この
モード２が選択されているときは、コントロー
ラ２１は、クロツク信号SCinとして、クロツ
ク信号SCの1/4の周波数のクロツク信号を出力
する。すなわち、モード２においては、アウトプツ
ト・シリアル・バツフア２２とデユアルポート
メモリ１５との間、およびインプツト・シリア
ル・バツフア２３とデユアルポートメモリ１５
との間のデータは、各々クロツク出力SCinに
基づく転送速度により８ビツト単位で行なわれ
るが、アウトプツト・シリアル・バツフア２２
から出力されるデータおよびインプツト・シリ
アル・バツフア２３に入力されるデータは、
SCinの４倍の周波数を有するクロツク周波数
SCに基づく転送速度で２ビツト単位で行なわ
れる。 () モード３データ出力時にモード信号SPM３が供給さ
れると、アウトプツト・シリアル・バツフア２
２は、データSD０〜SD７をその最上位ビツト
から順次データSIO７として出力し、８回の出
力動作によつてデータSD０〜SD７を全て出力
する。一方、データ入力時にモード信号SPM
３が供給されると、インプツト・シリアル・バ
ツフア２３はデータSIO０〜SIO７の最上位ビ
ツトを８回１組として取り込む。すなわち、デ
ータSIO７のみを８回連続して取り込み、先に
取り込んだデータが上位ビツトとなるようにし
て順次データを重ね、この重ねられた８ビツト
のデータをデユアルポートメモリ１５に供給す
る。このモード３が選択されている時、コント
ローラ２１はクロツク信号SCinとして、クロ
ツク信号SCの1/8の周波数のクロツク信号を出
力する。すなわち、モード３においては、アウトプツ
ト・シリアル・バツフア２２とデユアルポート
メモリ１５との間、およびインプツト・シリア
ル・バツフア２３とデユアルポートメモリ１５
との間のデータは、各々クロツク出力SCinに
基づく転送速度により８ビツト単位で行なわれ
るが、アウトプツト・シリアル・バツフア２２
から出力されるデータおよびインプツト・シリ
アル・バツフア２３に入力されるデータは、
SCinの８倍の周波数を有するクロツク周波数
SCに基づく転送速度で１ビツト単位で行なわ
れる。上述した各モード０〜３におけるデータ転送の
態様をまとめると、以下のようになる。すなわ
ち、デユアルポートメモリ１５の入出力データ
は、各モードによらず８ビツト単位で行なわれる
が、アウトプツト・シリアル・バツフア２２およ
びインプツト・シリアル・バツフア２３の入出力
データは各々モード０〜３に対応して８、４、
２、１ビツト単位で行なわれる。また、デユアル
ポートメモリ１５の入出力データ転送速度とアウ
トプツト・シリアル・バツフア２２およびインプ
ツト・シリアル・バツフア２３のデータ転送速度
との関係は、モード０〜３に対応して各々１：
１、１：２、１：４、１：８の関係となつてい
る。次に、コントローラ２１、アウトプツト・シリ
アル・バツフア２２およびインプツト・シリア
ル・バツフア２３の各構成について詳細に説明す
る。 () コントローラ２１第２図は、コントローラ２１の構成を示す回
路図である。図において、Ｔ１，Ｔ２，Ｔ３は
各々端子であり、各端子には外部からチツプセ
レクト信号CSc、シリアルポートイネーブル信
号SENおよびクロツク信号SCが供給される。
チツプセレクト信号CScは、第１図に示す実施
例回路全体を起動させる時に出力される信号で
あり、シリアルポートイネーブル信号SENは、
シリアル入出力制御部２０を起動させるときに
出力される信号である。FF１はセツトリセツ
トフリツプフロツプ、FF２〜FF７は各々Ｄタ
イプフリツプフロツプ、「・」印が付されてい
るゲートはアンドゲート、「＋」印が付されて
いるゲートはオアゲートであり、INV、INV
…はインバータである。３４，３５は各々セレ
クタであり、各々制御端子３４ａ，３５ａに
“１”信号が供給されると、「０」側の入力端子
を選択するようになつている。３０はクロツク
信号SCをカウントする８進のカウンタであり、
このカウンタ３０とゲートアレイ３１とで分周
回路３２が構成されている。この分周回路３２
は、モード信号SPM０〜SPM３、アウトプツ
ト・シリアル・バツフア２２を起動する信号
SOM、およびインプツト・シリアル・バツフ
ア２３を起動する信号SIMに基づきクロツク信
号SCを適宜分周する。この分周は以下の通り
に行なわれる。 (イ) 信号SOMが供給されてアウトプツト・シ
リアル・バツフア２２が起動さいれている場
合。この場合にモード信号SPM１が供給され
ると、カウンタ３０の第０ビツト（2⁰）が
“０”になる毎にアンドゲートAN２から
“１”信号が出力される。すなわち、分周回
路３２は、カウンタ３０にクロツク信号SC
が２回供給される毎に１パルスを出力し、1/
２分周を行う。また、モード信号SPM２が供
給されると、カウンタ３０の第１ビツト
（2¹）が“０”になる毎にアンドゲートAN
３から“１”信号が出力される。すなわち、
分周回路３２は、カウンタ３０にクロツク信
号SCが４回供給される毎に１パルスを出力
し、1/4分周を行う。同様に、モード信号
SPM３が供給されると、分周回路３２はク
ロツク信号SCが８回供給される毎に１パル
スを出力し、８分周を行う。 (ロ) 信号SIMが供給されてインプツト・シリア
ル・バツフア２３が起動されている場合。この場合、モード信号SPM１が供給され
ると、カウンタ３０の第０ビツト（2⁰）が
“１”になる毎にアンドゲートAN５から
“１”信号が出力される。すなわち、分周回
路３２は、カウンタ３０にクロツク信号SC
が２回供給される毎に１パルスを出力し、1/
２分周を行う。また、モード信号SPM２が供
給されると、カウンタ３０の第１ビツト
（2¹）が“１”になる毎にアンドゲートAN
６から“１”信号が出力される。すなわち、
分周回路３２は、カウンタ３０にクロツク信
号SCが４回供給される毎に１パルスを出力
し、1/4分周を行う。同様に、モード信号
SPM３が供給されると、分周回路３２はク
ロツク信号SCが８回供給される毎に１パル
スを出力し、８分周を行う。以上のように、信号SOM，SIMのいづれが供
給されている場合においても、モード信号SPM
１，SPM２，SPM３が供給されると、分周回路
３２は各々２、４、８分周を行う。ただし、信号
SOMが供給されている場合は、カウンタ３０の
いづれかのビツトが“０”となるタイミングで分
周後のパルスが出力され、信号SIMが供給されて
いる場合は、カウンタ３０のいづれかのビツトが
“１”となるタイミングで分周後のパルスが出力
されるようになつており、各々の出力タイミング
が異なるようになつている。そして、分周後のパ
ルス信号は、ＤタイプフリツプフロツプFF５に
よつてクロツク信号SCとの同期がとられ、その
後に、アンドゲートAN１１、オアゲートOR２
を順次介してクロツク信号SCinとして出力され
る。一方、モード信号SPM０が供給されると、信
号SOM，SIMのいづれが供給されている場合に
おいても、クロツク信号SCはアンドゲートAN１
０およびオアゲートOR２を介してクロツク信号
SCinとしてそのまま出力される。この場合、ア
ンドゲートAN１１は常に閉状態となるから、ク
ロツク信号SCinは、分周回路３２の動作とは係
わりなく出力される。以上のように、コントローラ２１は、クロツク
信号SCとSCinとの周波数比を、各モードに対応
して制御する。また、コントローラ２１は、図示
する信号SEA，SEB，SCE，SLD等および図示
せぬ他の制御信号を発生するが、これらの信号の
機能および出力タイミング等については、後述す
る。また、前記図示せぬ信号は、上述した回路か
らその生成が容易に推察できるので、特にその生
成回路については図示省略する。 () アウトプツト・シリアル・バツフア２２第３図は、アウトプツト・シリアル・バツフ
ア２２の構成を示す回路図であり、図に示す４
０，４１，４２は各々８ビツトのバツフアであ
る。バツフア４０，４１は各々モード信号
SPM１およびSPM２が供給されたときにイネ
ーブル状態となり、バツフア４２はモード信号
SPM０もしくはSPM３が供給されたときにイ
ネーブル状態となる。バツフア４０〜４２は、
各々データSD７〜SD０を適宜バスSB７〜SB
０に出力するもので、その入出力関係は以下の
通りである。また、第３図に示す４５，４６は各々共通デ
ータバスであり、同一のデータSD７〜SD０が
乗せられているバスを共通接続するとともに、
バスSB７〜SB０を各々共通接続する。次に、４７はシフトレジスタであり、信号
SOB（この信号については後述する）が供給さ
れるとイネーブル状態になる。また、シフトレ
ジスタ４７は、イネーブル状態において信号
SLD（第２図参照）が供給されると、バスSB７
〜SB０に乗せられているデータを取り込み、
取り込んだ後におけるクロツク信号SCの最初
の立ち上がり時に取り込んだデータを出力し、
その後においては次のデータ取り込みが行なわ
れるまで、クロツク信号SCが立ち上がる毎に
内部データを１ビツトづつシフトする。このシ
フト動作は、出力側の各ビツトを１ビツトづつ
シフトアツプするとともに、最上位ビツトを最
下位ビツトに移行する動作である。このシフト
レジスタ４７の出力信号は、各々３ステートバ
ツフアを介した後に、データSIO７〜SIO０と
して外部に出力される。４８は、バスSB７〜SB０上のデータのいづ
れかをマスクするビツトマスク回路であり、ア
ンドゲートおよびオアゲートから成つている。
このビツトマスク回路４８は、アンドゲート
AN１５の出力信号が“１”信号のときは、モ
ード信号SPM０〜SPM３のいづれが供給され
るかによつて、信号e₇〜e₀の出力態様が以下の
ように異なる。すなわち、モード信号SPM０
が供給されると、信号e₇〜e₀の全てが出力さ
れ、モード信号SPM１が供給されると信号e₆，
e₄，e₂，e₀が出力され、モード信号SPM２が供
給されると信号e₅，e₁が出力され、モード信号
SPM３が供給されると信号e₇が出力される。
したがつて、モード信号SPM０が供給された
時はバツフアOB７〜OB０がすべてイネーブ
ル状態となり、モード信号SPM１が供給され
た時はバツフアOB６，OB４，OB２，OB０
がイネーブル状態となつて他のビツトがマスク
され、モード信号SPM２が出力された時はバ
ツフアOB５，OB１がイネーブル状態となつ
て他のビツトがマスクされ、モード信号SPM
３が出力された時はバツフアOB７のみがイネ
ーブル状態となつて他のビツトが全てマスクさ
れる。また、アンドゲートAN１５は、外部か
ら供給される信号SOE（出力タイミングは後
述）と、コントローラ２１から出力される信号
SOTの論理積によつてその出力信号値が決定
される。 () インプツト・シリアル・バツフア２３第４図はインプツト・シリアル・バツフア２
３の構成を示すブロツク図である。図におい
て、SI７〜SI０、SN７〜SN０、およびSK７
〜SK０は各々バスであり、この場合、バスSI
７〜SI０には図示のようにデータSIO７〜SIO
０が各々バツフアを介して供給されるようにな
つている。次に、５０はモード信号SPM０が
供給されるとイネーブル状態となるバツフア、
５１，５２はモード信号SPM１が供給される
とイネーブル状態となるバツフア、５３，５４
はモード信号SPM２が供給されるとイネーブ
ル状態となるバツフア、５５，５６はモード信
号SPM３が供給されるとイネーブル状態とな
るバツフア、５７は信号SEA（第１図参照）が
供給されるとクロツク信号SCが立ち上がる毎
に入力端に供給されているデータを出力するレ
ジスタである。図において、各バツフア５０〜
５６およびレジスタ５７のブロツク中に示す矢
印は、データの流れる方向を示しており、矢側
が出力端を示している。また、各バツフア５０
〜５６およびレジスタ５７入出力端におけるバ
スの接続状態は、以下の通りである。

【式】

【式】また、第４図に示すレジスタ５７の出力信号
は、バスSK７〜SK０および３ステードバツフ
アBF，BF…を順次介した後、データSD７〜
SD０としてデユアルポートメモリ１５内にク
ロツク信号SCinに基づく転送速度で供給され
る。３ステードバツフアBFは、信号SIMが供
給されると、イネーブル状態となるように構成
されている。次に上述した構成によるこの実施例の動作を説
明する。 () シリアルデータ出力動作シリアルデータ出力モードにおいては、ま
ず、第２図に示すチツプセレクト信号CSs、シ
リアルポートイネーブル信号SENが外部から
供給され、これにより、シリアル入出力制御部
２０が起動される。さらに、信号SOMが供給
されるとアウトプツト・シリアル・バツフア２
２が起動可能状態となり、シリアルデータ出力
モードとなる。次に、シリアルデータ出力動作
を、各モード０〜３の各々の場合について説明
する。 (イ) モード０第５図はモード０における回路各部の波形
図である。第５図に示す例は、同図イ，ロに
示すように、信号SENがクロツク信号SCの
“０”レベルの時に立ち上がつた場合の例で
ある。この場合は、第２図に示す回路図から
判るように、信号SENの立ち上がりと同時
にフリツプフロツプFF１の出力信号（すな
わち信号SEA）が立ち上がり、続いて、信
号SEF、信号SCEが立ち上がる。信号SEFが
立ち上がると、アンドゲートAN１０が開状
態となり、この結果、クロツク信号SCがア
ンドゲートAN１０、オアゲートOR２を順
次介してクロツク信号SCinとしてデユアル
ポートメモリ１５へ出力される（第５図ハ参
照）。そして、デユアルポートメモリ１５は、
クロツク信号SCinに基づく転送速度で、８
ビツトのデータSD７〜SD０を送出し、この
データSD７〜SD０が第３図に示すバツフア
４２に供給される。第５図ホは、この場合の
データSD７〜SD０の供給状態を示してお
り、図中ｉ，ｋ，ｌ，ｍ…ｑは各々別個の８
ビツトデータを示している。このように各デ
ータｉ，ｋ，ｌ，ｍ…ｑは、クロツク信号
SCinに基づくタイミングで供給される。次
に、バツフア４２はデータSD７〜SD０を
各々バスSB７〜SB０に供給し、このバス
SB７〜SB０に乗せられたデータSD７〜SD
０は、各々シフトレジスタ４７の入力端に供
給される。一方、シフトレジスタ４７のデータロード
信号である信号SLDは、モード信号SPM０
が出力されると、その後のクロツク信号SC
の２度目の立ち上がり時に出力される。すな
わち、モード信号SPM０が出力されると、
第２図に示すアンドゲートAN１およびオア
ゲートOR１が順次“１”信号を出力し、こ
の結果、クロツク信号SCの次の立ち上がり
時にフリツプフロツプFF５の出力信号が
“１”となり、さらに、クロツク信号SCのそ
の次の立ち上がり時に、フリツプフロツプ
FF６の出力信号である信号SLDが立ち上が
る。したがつて、信号SLDは、第５図ヘに
示すように、信号SEN，SOA等よりも先に
“１”信号に立ち上がつており、以後モード
信号SPM０が立ち下がるまで“１”信号と
なつている。また、シフトレジスタ４７のイ
ネーブル信号である信号SOBは、モード０
においては第２図に示す信号SEBと同時に
立ち上がるから、信号SEAが立ち上がつた
後のクロツク信号SCの最初の立ち上がり時
に“１”信号となる（第５図ト参照）。すな
わち、データSD７〜SD０がバツフア４２を
介してシフトレジスタ４７の入力端に供給さ
れた時においては、シフトレジスタ４７はす
でにイネーブル状態にあるとともに、データ
ロード状態にある。したがつて、シフトレジ
スタ４７に最初に供給されるデータｊは、直
ちにシフトレジスタ４７内に取り込まれ、ク
ロツク信号SCが次に立ち上がる時刻t₁にお
いて、バスSO７〜SO０に出力される（第５
図チ）。次に、ビツトマスク回路４８の動作につい
て説明する。まず、信号SOEは、アウトプ
ツト・シリアル・バツフア２２が選択される
タイミングに合わせて外部から供給され、ま
た、信号SOTは第２図に示す回路から判る
ように、信号SOBよりクロツク信号SCの１
周期分遅れて時刻t₁において出力される。す
なわち、データｊがシフトレジスタ４７から
出力される時刻t₁においては、信号SOT、
SOEの双方が出力されており、この結果、
アンドゲートAN１５が“１”信号を出力す
る。また、モード信号SPM０がすでに出力
されているから、ビツトマスク回路４８は、
信号e₇〜e₀を全て出力する。以上のように、ビツトマスク回路４８は、
時刻t₁において、信号e₇〜e₀を全て出力し、
この結果、時刻t₁におけるバツフアBF７〜
BF０は全てイネーブル状態となる。したが
つて、時刻t₁において、シフトレジスタ４７
から出力されたデータｊは、その全ビツトの
データがバツフアOB７〜OB０を介して、
データSIO７〜SIO０として出力される。そ
して、シフトレジスタ４７は、ロード信号
SLDが供給されたままクロツク信号SCが供
給される状態続く。この結果、シフトレジス
タ４７はシフト動作を行わず、入力端に供給
されたデータをクロツク信号SCの１クロツ
ク分後らせて出力する動作を継続して行う。
すなわち、時刻t₁以降は、第５図に示すよう
に、クロツク信号SCが１パルス供給される
毎に、新たな８ビツトのデータｋ，ｌ，ｍ…
ｑを出力する。このように、モード０においては、デユア
ルポートメモリ１５からクロツク信号SCin
に基づいて出力される８ビツトのデータが、
同一ビツト数かつ、同一転送速度で、データ
SIO７〜SIO０として順次出力される（第５
図ヌ参照）。 (ロ) モード１第６図は、モード１における回路各部の波
形を示す波形図である。このモードにおける
信号SEN，SEA，SCEおよび信号SEB，
SOAは、各々前述したモード０の場合と同
様に出力され、その波形は第６図ロ，ハに示
すようになる。一方、クロツク信号SCinは、
モード１における分周回路３２の分周動作に
より、同図ニに示すようにクロツク信号SC
の1/2の周波数となる。この結果、デユアル
ポートメモリ１５からは、クロツク信号
SCinに基づいて、同図ホに示すように、ク
ロツク信号SCの２倍の周期で、８ビツトの
データSD７〜SD０（ｊ，ｋ，ｌ，ｍ…）が
出力される。このデータSD７〜SD０はバツ
フア４０に供給され、ここで前述したような
ビツト位置変換が行なわれる（第１表参照）。
そして、ビツト位置が変換されたデータSB
７〜SB０は、各々バスSB７〜SB０に出力
され、シフトレジスタ４７の入力端に供給さ
れる。次に、信号SLDは第２図から判るように、
クロツク信号SCinを、クロツク信号SCの１
周期分だけ遅らせた信号となり、同図ヘに示
す波形となる。そして、シフトレジスタ４７
は信号SLDの立ち上がり時にデータSD７〜
SD０をロードするから、シフトレジスタ４
７の入力端に供給されるデータｊは、時刻t₅
において取り込まれる。次いで、取り込まれ
たデータｊは、クロツク信号SCが次に立ち
上がる時刻t₆において、バスSO７〜SO０に
出力され、バツフアOB７〜OB０に供給さ
れる。一方、モード１におけるビツトマスク
回路４８は、前述したことから判るように、
信号e₆，e₄，e₂，e₀のみを出力するから、モ
ード１においてイネーブル状態となるバツフ
アは、OB６，OB４，OB２，OB０の４個
のみである。したがつて、シフトレジスタ４
７から時刻t₆において出力されるデータｊの
うち、バツフアを介して外部へ出力されるの
は、SD６，SD４，SD２，SD０の４ビツト
のみであり、他のビツトはマスクされる。す
なわち、時刻t₆においては、SD６，SD４，
SD２，SD０が、各々データSIO６，SIO４，
SIO２，SIO０として外部へ出力される（第
６図ヌ参照）。次に、時刻t₇になるとクロツ
ク信号SCおよび信号SLDが立ち上がり、こ
の結果、シフトレジスタ４７はすでに取り込
んでいたデータｊの各ビツトを１ビツトづつ
シフトアツプ（ただし最上位ビツトは最下位
ビツトへ移動）するとともに、入力端に供給
される新たなデータｋを取り込む。そして、
シフトアツプの結果として、時刻t₇において
バスSO７，SO６，OS５，SO４，SO３，
SO２，SO１，SO０に出力されるデータは、
各々データSD６，SD５，SD４，SD３，SD
２，SD１，SD０，SD７（これらはデータ
ｍの構成要素）となる。そして、これらのデ
ータの内、データSD３，SD２，SD１，SD
０のみがバツフアOB６，OB４，OB２，
OB０を介して、信号SIO６，SIO４，SIO
２，SIO０として出力される。すなわち、時
刻t₇においては、データｊの下位４ビツトの
みが出力される（第６図ヌ参照）。以後は、
クロツク信号SCが立ち上がる毎に、データ
ｋの上位４ビツト、データｋの下位４ビツ
ト、データｌの上位４ビツト…が順次データ
SIO６，SIO４，SIO２，SIO０として出力
される。このように、モード１においては、デユア
ルポートメモリ１５からクロツク信号SCin
に基づいて出力される８ビツトのデータが、
クロツク信号SCinの２倍の周波数を有する
クロツク信号SCに基づいて、上下各４ビツ
トづつ交互に出力される。 (ハ) モード２第７図は、モード２における回路各部の波
形を示す波形図である。モード２におけるク
ロツク信号SCinは、第２図に示す分周回路
３２の動作によつて、第７図ニに示すように
クロツク信号SCを1/4分周した信号となる。
この結果、デユアルポートメモリ１５から
は、クロツク信号SCinに基づいて、同図ホ
に示すようにクロツク信号SCの４倍の周期
で、８ビツトのデータSD７〜SD０（ｊ，ｋ
…）が出力される。このデータSD７〜SD０
は、第３図に示すバツフア４１に供給され、
ここで、前述したビツト位置変換（第２表参
照）が行なわれ、ビツト位置変換のデータが
シフトレジスタ４７の入力端に供給される。
そして、シフトレジスタ４７はクロツク信号
SCと信号SLDの各立ち上がりタイミングに
おいて、供給されているデータのシフトおよ
び取り込みを行う。また、ビツトマスク回路４８は、モード２
においては信号e₅，e₁のみを出力するから、
バツフアOB７〜OB０のうちイネーブル状
態となるのは、バツフアOB５，OB１のみ
であり、これにより、バスSO７〜SO０に送
出されたデータのうち外部に出力されるの
は、バスSO５とSO１に送出されたデータの
みとなる。そして、上記ビツトマスク回路４８の動作
およびシフトレジスタ４７の動作によつて、
８ビツトのデータSD７〜SD０は、その上位
から順次２ビツトづつデータSIO５，SIO１
として、クロツク信号SCに基づく転送速度
で出力される（第７図ヌ参照）。このように、モード２においては、デユア
ルポートメモリ１５からクロツク信号SCin
に基づいて出力される８ビツトのデータが、
その上位から２ビツトづつデータSIO５，
SIO１として順次出力され、かつ、その転送
速度がクロツクSCinの４倍の速度のクロツ
ク信号SCに基づいて行なわれる。 (ニ) モード３第８図は、モード３における回路各部の波
形図である。このモード３におけるクロツク
信号SCinは、分周回路３２の分周動作によ
り、クロツク信号SCの1/8の周波数となる。
この結果、デユアルポートメモリ１５から
は、クロツク信号SCinに基づいて同図ホに
示すようにクロツク信号SCの８倍の周期で
８ビツトのデータSD７〜SD０（ｊ，ｋ…）
が出力される。このデータSD７〜SD０はバ
ツフア４２を介してシフトレジスタ４７の入
力端に供給される（この場合はビツト位置変
換は行なわれない）。次に、シフトレジスタ
４７は、クロツク信号SCに基づくシフト動
作を行い、また、ビツトマスク回路４８は信
号e₇のみを出力してバツフアOB７のみをイ
ネーブル状態とするから、データSD７〜SD
０は、その上位から順次１ビツトづつ、デー
タSIO７としてクロツク信号SCに基づく速
度で出力される（第８図ヌ参照）。このように、モード３においては、デユアルポ
ートメモリ１５からクロツク信号SCinに基づい
て出力される８ビツトのデータが、その上位から
１ビツトづつデータSIO７として順次出力され、
かつ、その転送速度がクロツクSCinの８倍の速
度のクロツク信号SCに基づいて行なわれる。以上がシリアルデータ出力動作である。なお、上記説明から判るように、この実施例に
おいては、モード１、モード２、モード３の各々
において、出力するデータを異なる端子に割り付
けてある。このようにすると、以下に述べる効果
を奏することができる。例えば、この実施例によるメモリ装置を４個
（４チツプ）組み合わせて用いる場合を考えてみ
る。そして、これらのメモリ装置の出力端子を第
１４図の８０，８１，８２，８３に示すように並
べ、さらに、これらメモリ装置の全体の出力端子
として４ビツトの出力端子８５を設ける。この場
合、全体として常に４ビツトのデータを出力する
ように構成するとすれば、出力端子８５の各ビツ
トと出力端子８０，８１，８２，８３の各ビツト
との接続は、各々図示のようにする。図に示すＭ
１，Ｍ２，Ｍ３は各々モード番号を示し、かつ、
この記号が付されているビツトは、当該モードに
おいてデータが出力されることを示している。そして、上述のような接続を行い、かつ、各メ
モリ装置を所定のチツプセレクト信号により、適
宜オン、オフ制御すると、出力端子８５から出力
されるデータの態様は、次のようになる。なお、
モードの選択は、各メモリ装置共通に行なわれ
る。モード１を選択し、全メモリ装置をイネー
ブルとする。この場合は、各出力端子８０，８１，８
２，８３の第７ビツトから出力端子８５の第
０、１、２、３ビツトに各々データ転送が行
なわれ、全体として４ビツトのデータが出力
される。この場合のデータ出力速度は、クロ
ツク信号SCinの８倍の速度である。モード２を選択し、出力端子８０，８１に
接続されるメモリ装置をまずイネーブルし、
このメモリ装置のデータ出力動作が終了した
後に出力端子８２，８３に接続されるメモリ
装置をイネーブルとする。この場合は、まず、出力端子８０の第５、
第２ビツトから出力端子８５の第０、第１ビ
ツトに、出力端子８１の第５、第２ビツトか
ら出力端子８５の第２、第３ビツトに各々デ
ータが転送され、このデータ転送が終了した
後に、出力端子８２の第５、第１ビツトから
出力端子８５の第０、第１ビツトに、出力端
子８３の第５、第１ビツトから出力端子８５
の第２、第３ビツトに各々データが転送され
る。この場合に、出力端子８５から出力され
るデータの速度は、クロツク信号SCinの４
倍である。モード３を選択し、かつ、メモリ装置を出
力端子８０，８１，８２，８３に接続されて
いる順で１つずつイネーブルとした場合。この場合は、まず、出力端子８０の第６、
第４、第２、第０ビツトから出力端子８５の
第０、第１、第２、第３ビツトにデータが転
送され、次に、出力端子８１，８２，８３の
各第６、第４、第２、第０ビツトから順次出
力端子８５の第０、第１、第２、第３ビツト
にデータが転送される。この場合に、出力端子８５から出力される
データの速度は、クロツク信号SCinの２倍
の速度である。そして、上述した場合において、出力端子
８５から出力されるデータを４ビツトのカラ
ーコードとすれば、必要とされる転送速度に
応じて、上記カラーコードをクロツク信号
SCinの２倍、４倍、８倍のいづれかの速度
で任意に出力することができる。しかも、上
記出力速度の切り替えにおいて、各メモリ装
置の出力端子を切り換える必要がなく、これ
により、出力速度切換を簡単に素早く行うこ
とができる効果を達成している。 () シリアルデータ入力動作次に、シリアルデータ入力動作について説明
する。まず、第２図に示すチツプセレクト信号
SCs、シリアルポートイネーブル信号SENが外
部から供給され、シリアル入出力制御部２０が
起動される。さらに、信号SIMが供給されると
インプツト・シリアル・バツフア２２が起動可
能状態となり、シリアルデータ入力モードとな
る。以下、シリアルデータ入力動作を、モード
０〜３の各々の場合について説明する。 (イ) モード０モード信号SPM０が供給されてモード０
が設定されると、第４図に示すバツフア５０
がイネーブル状態となり、この結果、データ
SIO７〜SIO０は、そのビツト位置のままバ
ツフア５０を介してレジスタ５７の入力端に
供給される。そして、レジスタ５７はクロツ
ク信号SCが立ち上がる毎に、入力に供給さ
れているデータを出力する。一方、モード０
の場合は、クロツク信号SCinはクロツク信
号SCと同一の周波数となり、かつ、このク
ロツク信号SCinは信号SCE（第２図参照）が
“１”信号となつた時点以降においてデユア
ルポートメモリ１５に供給される。したがつ
て、データｊ，ｋ，ｌ，ｍ…（各データは
各々SIO７〜SIO０から成る）をクロツク信
号SCに基づく速さで外部から供給すると、
これらのデータｊ，ｋ，ｌ，ｍ…はバツフア
５０、レジスタ５７を介した後、クロツク信
号SCと同一周波数のクロツク信号SCinに基
づく速さでデユアルポートメモリ１５に取り
込まれて行く。ここで、第９図は、上記入力
動作における回路各部の波形例を示してお
り、この図に示すように、データSIO７〜
SIO０として供給された８ビツトのデータ
は、同一のビツト数および同一の転送速度に
より、データSD７〜SD０としてデユアルポ
ートメモリ１５に取り込まれて行く。 (ロ) モード１モード信号SPM１が供給されてモード１
が設定されると、第４図に示すバツフア５
１，５２がイネーブル状態となる。バツフア
５１がイネーブル状態となると、データSIO
７〜SIO０のうちデータSIO６，SIO４，
SIO２，SIO０のみがバツフア５１を介して
バスSN３，SN２，SN１，SN０に各々供給
される。そして、バスSN３，SN２，SN１，
SN０に供給されたデータは、クロツク信号
SCが次に立ち上がるタイミングにおいて、
レジスタ５７によりバスSK３，SK２，SK
１，SK０に送出され、この送出されたデー
タがバツフア５２により、バスSN７，SN
６，SN５，SN４に送出されて、レジスタ５
７の入力端に供給される。そして、この時点
においてデータSIO６，SIO４，SIO２，
SIO０として新たなデータが供給されると、
このデータはバツフア５１を介してレジスタ
５７の入力端の下位側４ビツトに供給され
る。この結果、クロツク信号SCが次に立ち
上がる時点においては、レジスタ５７から
は、最初に供給されたデータSIO６，SIO
４，SIO２，SIO０を上位４ビツト、後に供
給されたデータSIO６，SIO４，SIO２，
SIO０を下位４ビツトとする８ビツトのデー
タが出力される。一方、分周回路３２は、モード１において
は、クロツク信号SCを1/2分周してクロツク
信号SCinとするから、デユアルポートメモ
リ１５は、クロツク信号SCが２パルス出力
される毎に１回の読み取り動作を行う。した
がつて、データSIO６，SIO４，SIO２，
SIO０をクロツク信号SCに基づく転送速度
で供給すると、デユアルポートメモリ１５は
これらのデータが２つ１組になつた８ビツト
のデータを、クロツク信号SCの1/2の転送速
度で取り込む。第１０図は、上記入力動作に
おける回路各部の波形を示す図であり、この
図に示すように、データSIO６，SIO４，
SIO２，SIO０として供給された４ビツトの
データは、先に供給されたものを上位、後に
供給されたものを下位とする８ビツトのデー
タとし、クロツク信号SCの1/2の転送速度で
デユアルポートメモリ１５に取り込まれる。 (ハ) モード２モード信号SPM２が供給されてモード２
が設定されると、第４図に示すバツフア５
３，５４がイネーブル状態となる。バツフア
５３がイネーブル状態となると、データSIO
５とSIO１のみがバスSN１，SN０に各々送
出され、レジスタ５７の入力端に供給され
る。今、第１１図に示す時刻t₂₀において、
データSIO５，SIO１としてデータj_7,6が供給
されたとすると、このデータj_7,6は、クロツ
ク信号SCが次に立ち上がる時刻t₂₁において、
レジスタ５７によりバスSK１，SK０に送出
され、さらに、バス５４によつてバスSN３，
SN２に送出されてレジスタ５７の入力端
（第３、第２ビツト）に供給される。そして、
以後クロツク信号SCが立ち上がる毎に、デ
ータj_7,6のビツト位置が２ビツトづつシフト
アツプされて行き、この結果、データj_7,6は
時刻t₂₄においてはレジスタ５７の第７およ
び第６ビツトから出力される。一方、時刻
t₂₁，t₂₂，t₂₃において、データSI５，SI１と
して各々データj_5,4，j_3,2，j_1,0が供給されたと
すると、これらのデータも上記と同様にシフ
トアツプされるから、時刻t₂₄において、レ
ジスタ５７から出力されるデータは、データ
j₇〜₀の８ビツトのデータとなる。一方、モード２においては、分周回路３２
の動作により、クロツク信号SCを1/4分周し
てクロツク信号SCinを作成しているから、
時刻t₂₁から分周動作を行うと、クロツク信
号SCinの最初のパルスはちようど時刻t₂₄に
おいて出力される。この結果、デユアルポー
トメモリ１５が取り込むデータは、j₇〜₀の
８ビツトとなる。このように、モード２にお
いては、データSIO５，SIO１として供給さ
れた２ビツトのデータを、先に供給されたも
のから順に上位ビツトに配置して８ビツトの
データとし、この８ビツトのデータをクロツ
ク信号SCの1/4の転送速度でデユアルポート
メモリ１５に取り込む動作となる。 (ニ) モード３モード信号SPM３が供給されてモード３
が設定されると、第４図に示すバツフア５
５，５６がイネーブル状態となる。バツフア
５５がイネーブル状態となると、データSIO
７のみがバスSN０に送出され、レジスタ５
７の入力端に供給される。今、第１２図に示
す時刻t₃₀において、データSIO７としてデー
タj₇が供給されたとすると、このデータj₇は、
クロツク信号SCが次に立ち上がる時刻t₃₁に
おいて、レジスタ５７によりバスSK０に送
出され、さらに、バツフア５６によつてバス
SN１に送出されてレジスタ５７の入力端
（第１ビツト）に供給される。そして、以後
クロツク信号SCが立ち上がる毎に、データj₇
のビツト位置が１ビツトづつシフトアツプさ
れて行き、この結果、データj₇は、時刻t₃₈に
おいてはレジスタ５７の第７ビツトから出力
される。一方、時刻t₃₁〜t₃₈の各々において、
データSI７としてデータj₆〜j₀が供給された
とすると、これらのデータも上記と同様にシ
フトアツプされるから、時刻t₃₈において、
レジスタ５７から出力されるデータは、デー
タj₇〜₀の８ビツトのデータとなる。一方、モード３においては、分周回路３２
の動作により、クロツク信号SCを1/8分周し
てクロツク信号SCinを作成しているから、
時刻t₃₁から分周動作を行うと、クロツク信
号SCinの最初のパルスはちようど時刻t₃₇に
おいて出力される。この結果、時刻t₃₈にお
いてデユアルポートメモリ１５が取り込むデ
ータは、j₇〜₀の８ビツトとなる。このよう
に、モード３においては、データSIO７とし
て供給された１ビツトのデータを、先に供給
されたものから順に上位ビツトに配置して８
ビツトのデータとし、この８ビツトのデータ
をクロツク信号SCの1/8の転送速度でデユア
ルポートメモリ１５に取り込む動作となる。以上がこの実施例におけるシリアルデータ入力
動作である。なお、上記説明から判るように、この実施例に
おいては、モード１、モード２、モード３の各々
において入力するデータの端子が異ならせてあ
る。このように、各データの入力端子が異ならせ
てあると、前述したデータ出力動作の場合と同様
の効果を奏することができる。すなわち、第１４
図に示すように、この実施例によるメモリ装置を
４個（４チツプ）組み合わせて用いる場合などに
おいて、４ビツトのカラーコードをクロツク信号
SCinの２倍、４倍、８倍のいづれかの速度で任
意に入力することができる。しかも、上記入力速
度の切り替えにおいて、各メモリ装置の入力端子
を切り換える必要がなく、これにより、入力速度
切換を簡単に素早く行うことができる効果を達成
している。また、上記実施例におけるデユアルポートメモ
リ１５内のシリアル入出力バツフア７ａ〜７ｈを
省き、データレジスタ５ａ〜５ｈとシリアル入出
力制御部２０とが、直接にデータの入出力を行う
ように構成してよい。「発明の効果」この発明は、Ｎ個（Ｎは整数）のメモリセルア
レイと、前記各メモリセルアレイに対応しメモリ
セルアレイの１列分のデータを記憶するＮ個のデ
ータレジスタと、これら各データレジスタに前記
各メモリセルアレイ内の１列分のデータを転送す
る列データ転送手段とを有し、前記データレジス
タ内のデータを第１のクロツク信号に基づいてシ
リアルに入出力動作するメモリ装置において、外
部から供給される第２のクロツク信号を設定され
た動作モードに応じて所定数分周し、これを前記
第１のクロツク信号として出力する分周手段と、
前記分周手段から出力される第１のクロツク信号
によつて前記データレジスタから読み出されたシ
リアルデータをｍビツトづつ分割すると共に、こ
の分割されたｍビツトの各データを前記第２のク
ロツク信号に同期させて順次出力するデータ出力
手段と、外部から供給されるシリアルデータを前
記第２のクロツク信号に従つて順次シフトさせて
Ｎビツトのデータを生成し、生成したＮビツトの
データを前記第１のクロツク信号に応じて前記デ
ータレジスタに入力するデータ入力手段とを具備
したので、メモリ装置と外部回路との間のデータ
転送速度が、第２のクロツク信号により高速で行
なわれる一方、データレジスタのデータ出力速度
あるいは入力速度は、第２のクロツク信号の１／
ｊの低速度で行なわれるから、メモリセルアレイ
の周辺回路は何等高速性が要求されない。したが
つて、メモリセルアレイおよびその周辺回路の構
成上の困難性がなく、かつ、消費電力も押さえら
れる効果を奏することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体構成を示す
ブロツク図、第２図は同実施例におけるコントロ
ーラ２１の構成を示すブロツク図、第３図は同実
施例におけるアウトプツト・シリアル・バツフア
２２の構成を示すブロツク図、第４図は同実施例
におけるインプツト・シリアル・バツフア２３の
構成を示すブロツク図、第５図〜第１２図は各々
同実施例の動作を説明するための回路各部の波形
図、第１３図は従来のデユアルポートメモリの構
成を示すブロツク図、第１４図はこの発明による
メモリ装置を複数接続する場合の出力端子の接続
状態の一例を示す接続図である。２２……アウトプツトシリアルバツフア、２３
……インプツトシリアルバツフア、４０〜４２…
…バツフア、４７……シフトレジスタ、５０〜５
６……バツフア、５７……レジスタ、５８，５９
……共通データバス。

Claims

【特許請求の範囲】１Ｎ個（Ｎは整数）のメモリセルアレイと、前
記各メモリセルアレイに対応しメモリセルアレイ
の１列分のデータを記憶するＮ個のデータレジス
タと、これら各データレジスタに前記各メモリセ
ルアレイ内の１列分のデータを転送する列データ
転送手段とを有し、前記データレジスタ内のデー
タを第１のクロツク信号に基づいてシリアルに入
出力動作するメモリ装置において、外部から供給される第２のクロツク信号を設定
された動作モードに応じて所定数分周し、これを
前記第１のクロツク信号として出力する分周手段
と、前記分周手段から出力される第１のクロツク信
号によつて前記データレジスタから読み出された
シリアルデータをｍビツトづつ分割すると共に、
この分割されたｍビツトの各データを前記第２の
クロツク信号に同期させて順次出力するデータ出
力手段と、外部から供給されるシリアルデータを前記第２
のクロツク信号に従つて順次シフトさせてＮビツ
トのデータを生成し、生成したＮビツトのデータ
を前記第１のクロツク信号に応じて前記データレ
ジスタに入力するデータ入力手段とを具備することを特徴とするメモリ装置。２前記データ出力手段は、構成ビツト数が異な
るデータを出力する場合には、各々異なる端子か
ら出力することを特徴とする請求項１記載のメモ
リ装置。３前記データ入力手段は、外部から供給される
データの構成ビツト数が異なる場合は、各々異な
る端子から入力することを特徴とする請求項１記
載のメモリ装置。