JPS62121994A - 半導体メモリ - Google Patents

半導体メモリ

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JPS62121994A
JPS62121994A JP60263019A JP26301985A JPS62121994A JP S62121994 A JPS62121994 A JP S62121994A JP 60263019 A JP60263019 A JP 60263019A JP 26301985 A JP26301985 A JP 26301985A JP S62121994 A JPS62121994 A JP S62121994A
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JP
Japan
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JP60263019A
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Inventor
Toshiro Kimura
俊郎 木村
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、画像処理システムにおける画像表示装置の1
フレ一ム分の画像表示デ・一タを格納するフレームバッ
ファ,などに用いられる半導体メモリに係シ、特に多ビ
ット構成のダイナミック型メモ!j(DRAM)におけ
る読み出しデータの並直列変換を可能としたデータ出力
系に関する。
〔発明の技術的背景〕
一般に1画像処理システムでは大容量、低電力の観点か
らDRAMが広く使用されておシ、その−例としてCR
T(陰極線管)表示装置を用いる画像表示システムがあ
る0いま、表示画像のフレーム周波数が60Hz、ノン
インターレース走査の場合、1画面を構成する時間は約
16.7FFII  であシ、この間に263 回の水
平走査を行なうものとすれば1回の走査の所要時間は6
3.5μs となる。ここで、1画面を水平方向が51
2 の画素、垂直方向を256 の画素により表示し、
水平方向の有効表示部分を80%とすると、画像表示デ
ータを格納しておくメモリのリードサイクルは63.5
μsX0.8÷512−100ns以下でなければ表ら
ない。そこで、従来は、第3図に示すようにサイクルタ
イムが220〜270nsの16に語×4ビットの2個
のDRAM31.32を使用し、それぞれの4ビット出
力を8ビット並置列変換回路(集積回路)33に入力し
て並直列変換を行なうことにより画像表示データ(ビデ
オデータ)を得ている。この場合、並直列変換回路33
は並列入力・直列出力屋のシフトレジスタを内蔵してお
シ、その動作−はシフトレジスタロード信号、100n
a ビデオクロックにより制御されている0 〔背景技術の問題点〕 しかし、画像表示システムの構成上、メモリ31.32
に直列変換回路33の外付は接続を必要とすることは、
集積回路を実装する回路基板上にパターン配線を必要と
したシ、実装の工数を多く必要とし、回路基板上の実装
面積を広く必要とするなど、システム製品の軽薄短小化
を図る上で好ましくない0 そこで、多ビット構成の半導体メモリの内部に、多ビッ
トの読み出しデータを並列に格納する並直列変換回路を
1個設けておき、1つのメモリサイクル内で複数回の出
力制御信号入力を上記並直列変換回路に与えてその格納
データをシフトして直列ビット形式で出力させ、このシ
フト出力を特定の出力バッファにより特定の1個の外部
端子から出力させることによって、従来必要とした並直
列変換回路用集積回路を省略して画像表示システム等を
簡易な構成により実現することが考えられる。
しかし、上記したように1つのメモリサイクル内で1個
の並直列変換回路内の格納データを全て出力するために
は、出力制御信号の発生周期を短かくすることが制約さ
れる場合にはメモリサイクルを長くとる必要が生じるの
で、このメモリのサイクルタイムが長くなってしまうと
いう問題がある。
〔発明の目的〕
本発明は上記の事情に鑑みてなされたもので、多ピット
の読み出しデータを直列ビット形式でかつ短かいサイク
ルタイム内で出力可能であシ、高速のメモリリードサイ
クルを必要とする画像表示システム等を簡易な構成によ
り実現し得る半導体メモリを提供するものである。
〔発明の概要〕
即ち、本発明は多ビット構成の半導体メモリにおいて、
多ビットの読み出しデータをメモ1ノサイクル毎に交互
に第1の並直列変換回路および第2の並直列変換回路に
並列に格納し、上記2個の並直列変換回路をメモリサイ
クル毎に交互に選択し、その格納データを複数回の出力
制御信号入力に同期してシフトして直列ビット形式で出
力させ、このシフト出力を特定のデータ出力バッファに
より・特定01個の外部端子から出力させる直列出力モ
ード機能を有することを特徴とするものである。
このように直列ビット形式で出力することが可能なメモ
リによれば、画像表示システム等を構成する場合に並直
列変換回路の外付は接続を省略でき、システム製品の軽
薄短小化、高信頼化を図ることができるoしかも、2個
の並直列変換回路に交互に読み出しデータを格納するこ
とによつ−て、次の読み出しが開始するまでの間に保存
データを出力すればよいので、メモリのサイクルタイム
を短かくすることができ、高速のメモリリードサイクル
を必要とする画像表示システム等に使用して好適である
〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細忙説明す
る。
第1図は多ビット構成(たとえば 64に語×4ビット)のDRAMを示しておシ、従来の
メモリ構成のほかに、4ピツ(の語単位の読み出しデー
タをメモリサイクルが変わる毎に交互に並列に格納して
直列ビット形式で出力する2個の並直列変換回路(たと
えば第1.第2のシフトレジスタJJ、22)、直列出
力・並列出力モード判定回路23、データ出力モード切
換回路24、シフトレジスタ入力切換回路25およびシ
フトレジスタ出力切換回路26を内蔵している。即ち、
1はRAS  (ローアドレスストローブ)信号が入力
して所定のクロック信号を発生する第1のクロック発生
回路、2はCA8  (カラムアドレスストローブ)信
号が入力すると共に前記第1のクロック発生回路1から
のクロック信号が入力して所定のクロック信号を発生す
る第2のクロック発生回路、3はローアドレスバッファ
、4はローテコ−1%5t−1カラムアドレスバツフア
、6はカラムデコーダ、7はメモリセルアレイ、8はセ
ンスアンプおよび入出力(Ilo)ゲート、9はwa(
ライトイネーブル)信号入力および前記第2のクロック
発生回路2からのクロック信号の論理積をとるアンドゲ
ート、lOはデータ入カバソファ、11は出力制御用の
OB(アウトプットイネーブル)信号入力により出力可
能状態になるデータ出力バッファであって、4ビット並
列出力に対応して第1〜第4の出力バッファ(図示せず
)を有しておシ、12.〜124はデータ入出力用の第
1〜第4の外部端子である。
一方、前記モード判定回路23は、メモリサイクルスタ
ート時(RA8 信号入力時)にたとえばOE信号入力
がローレベル“O″であるかハイレベル“1#であるか
を判定することによって、直列出力モードあるいは並列
出力モードの判定出力を発生するものである。前記第1
゜第2のシフトレジスタ21.22は、前記センスアン
プおよび入出力ゲート8からの読み出しデータがメモリ
サイクル毎に交互に入力し、これをラギチし、クロック
人力に同期して格納データ(4ビット)を直列に出力す
るように構成されている。そして、前記シフトレジスタ
入力切換回路25は、前記センスアンプおよび入出力ゲ
ート8からの読み出しデータをメモリサイクル毎に交互
に前記第1.第2のシフトレジスタ21.22に入力さ
せるものであシ、前記シフトレジスタ出力切換回路26
はメモリサイクル毎に交互に第1.第2のシフトレジス
タ21゜22の出力を選択して出力させるものである。
この場合、第1のシフトレジスタ21の入力を可能とし
ているときには第2のシフトレジスタ22の出力を選択
し、逆に第2のシフトレジスタ22の入力を可能として
いるときには第1のシフトレジスタ21の出力を選択す
るようにしている0そして、前記データ出力モード切換
回路24は、前記モード判定回路23からのモード判定
出力に応じて前記第1〜第4の外部端子12、〜124
から4ビット並列のデータを出+ネフ講+壷フー−++
楡1八N徊tall 7+  +   1  ^+列ビ
ット形式で4ビットのデータを順次出力するかの切シ換
えを行なうものであ〕、本例ではたとえばセンスアンプ
および入出力ゲート8からの読み出しデータ(並列4ビ
ット)あるいは前記シフトレジスタ出力切換回路26か
らのシフトレジスタ出力を切換選択して第1〜第4の出
力バッファあるいは前記第1の出力バッファに入力する
と共に、シフトレジスタ21 、22へのクロック入力
(OE傷信号を禁止あるいは供給するように制御するも
のである。
次に、上記メモリの読み出し動作について第2図を参照
して説明する。RA8 信号がアクティブになってメモ
リサイクルが開始し、ローアドレスが与えられたのちC
AS 信号がアクティブになってカラムアドレスが与え
られ、メモリセルアレイ7からの読み出しデータがセン
スアンプおよび入出力ゲート8から出力し、この出力は
シフトレジスタ入力切換回路25を経て第1のシフトレ
ジスタ2ノまたは第2のシフトレジス)j921Fう、
、千六+I入−との憔春−モーy判定回路23から並列
出カモ、−ド判定出力が発生していると、データ出力モ
ード切換回路24は前記センスアンプおよび入出力ゲー
ト8からの読み出しデータの全ビットともデータ出力バ
ッファJJK入力させると共にシフトレジスタ21.2
2へのクロック入力(「百信号)を禁止状態にしている
口したがって、再びRAS 信号がアクティブになるま
での間にOX信号が入力すると、データ出力バッファ1
1から入出力用端子12.〜12番に並列4ビットのデ
ータが出力し、従来と同様に並列出力が得られることに
なる。
これニ対して、前記センスアンプおよび入出力ゲート8
からデータが読み出されたとき、前記モード判定回路2
3から直列出力モード判定出力が発生していると、デー
タ出力モード切換回路241d、、第1のシフトレジス
タ21または第2のシフトレジスタ22にラッチされた
データのうちの出力ビットがシフトレジスタ出力切換回
路26を経たものをlI$1の出カッくツファに入力さ
せると共に、シフトレジスタ21.22へのクロック入
力(τT倍信号を可能状態にしている。したがって、こ
の状態で「1°償号が4凹入カスると、第1のシフトレ
ジスタ21または第2のシフトレジスタ22の格納デー
タがシフト動作により直列ビット形式で出力し、さらに
シフトレジスタ出力切換回路26を経た各ビットが第1
の出力バツ7アにより第1の入出力用端子121から1
@次出力されることに表る。この場合、この直列ビット
形式による出力の途中で再びn1信号がアクティブにな
って次のメモリサイクルが始まっても、この新しいメモ
リサイクルでのセンスアンプおよび入出力ゲート8から
の読み出しデータは、シフトレジスタ入力切換回路25
によって現在出力中ではない方のシフトレジスタに格納
されるようになシ、現在出力中のシフトレジスタに保存
されている前回のメモリサイクルの読み出しデータの出
力を新たな読み出しデータの直列ビット形式での出力を
開始するまでの間に終了させればよい。換言すれば、前
記4回のOE倍信号入力に要する時間が連続する2つの
メモリサイクル期間にわたってもよくなるので、サイク
ルタイムを短かくすることができ、高速のメそリリーー
ドサイクルが得られることになる。
なお、前記シフトレジスタ21.2zはOFJ縁 信号入力の後lでシフト動作を行なわせるように構成し
ておくことにより、シフトレジスタ2ノまたは22に格
納されていた第1〜第4ビットが格納後の第1〜第4回
目のOE信号入力に同期して第10出力バツフアを経て
第1の入出力ゲート12.から出力するようになる0ま
た、ページモード機能(1回のRA8期間に対して複数
回の51期間を設けて同一ローアドレスでカラムアドレ
スが異なるデータを順次読み出す機能)を有するメモリ
の場合には、上記実施例のメモリサイクルをCAf9 
信号サイクルに置き換えて実施することが可能であり、
これによυ直列ビット形式での出力が一層高速に行なわ
れるようになる。
〔発明の効果〕
上述したように本発明の半導体メモリによれば、多ビッ
トの読み出しデータを直列ビット形式で出力する直列出
力モードを有するので、画像表示システム等を構成する
場合に並直列変換回路の外付は接続を省略でき、システ
ム製品の軽薄短小化、高信頼化を図ることができる。し
かも、2個の並直列変換回路に交互に読み出しデータを
格納することによって、次の読み出しが開始するまでの
間に保存データを出力すればよいので、メモリのサイク
ルタイムを短かくすることができ、高速のメモリリード
サイクルを必要とする画像表示システム等に使用して好
適である。
【図面の簡単な説明】
第1図は本発明の一実施例に係るダイナミック型メモリ
を示す構成説明図、第2図は第1図のメモリの読み出し
動作を説明するために示すタイミング図、第3図は従来
の画像表示システムの一例を示す構成説明図である。 11・・・データ出力パッファ、12.〜124・・・
データ入出力用外部端子、21.22・・・シフトレジ
スタ、23・・・直列出力・並列出力モード判定回路、
24・・・データ出力モード切換回路、25・・・シフ
トレジスタ入力切換回路、26・・・シフトレジスタ出
力切換回路。 出願人代理人 弁理士  鈴 江 武 彦第1図

Claims (3)

    【特許請求の範囲】
  1. (1)多ビット構成の半導体メモリにおいて、多ビット
    の読み出しデータをメモリサイクル毎に交互に第1の並
    直列変換回路および第2の並直列変換回路に並列に格納
    し、上記2個の並直列変換回路をメモリサイクル毎に交
    互に選択し、その格納データを複数回の出力制御信号入
    力に同期してシフトして直列ビット形式で出力させ、こ
    のシフト出力を特定のデータ出力バッファにより特定の
    1個の外部端子から出力させる直列出力モード機能を有
    することを特徴とする半導体メモリ。
  2. (2)前記多ビットの読み出しデータを、出力制御信号
    入力時に出力可能状態になる複数個のデータ出力バッフ
    ァから複数個の外部端子に並列に出力させる並列出力モ
    ード機能を有し、外部からの制御入力により直列出力モ
    ード機能、並列出力モード機能を選択指定する機能を有
    することを特徴とする前記特許請求の範囲第1項に記載
    の半導体メモリ。
  3. (3)前記並列にデータを出力する複数個の外部端子の
    うちの1個から前記直列ビット形式のデータを出力する
    ようにしてなることを特徴とする前記特許請求の範囲第
    2項に記載の半導体メモリ。
JP60263019A 1985-11-22 1985-11-22 半導体メモリ Pending JPS62121994A (ja)

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JP60263019A JPS62121994A (ja) 1985-11-22 1985-11-22 半導体メモリ

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