JPS62121994A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、画像処理システムにおける画像表示装置の１
フレ一ム分の画像表示デ・一タを格納するフレームバッ
ファ，などに用いられる半導体メモリに係シ、特に多ビ
ット構成のダイナミック型メモ！ｊ（ＤＲＡＭ）におけ
る読み出しデータの並直列変換を可能としたデータ出力
系に関する。

〔発明の技術的背景〕

一般に１画像処理システムでは大容量、低電力の観点か
らＤＲＡＭが広く使用されておシ、その−例としてＣＲ
Ｔ（陰極線管）表示装置を用いる画像表示システムがあ
る０いま、表示画像のフレーム周波数が６０Ｈｚ、ノン
インターレース走査の場合、１画面を構成する時間は約
１６．７ＦＦＩＩ　　であシ、この間に２６３　回の水
平走査を行なうものとすれば１回の走査の所要時間は６
３．５μｓ　となる。ここで、１画面を水平方向が５１
２　の画素、垂直方向を２５６　の画素により表示し、
水平方向の有効表示部分を８０％とすると、画像表示デ
ータを格納しておくメモリのリードサイクルは６３．５
μｓＸ０．８÷５１２−１００ｎｓ以下でなければ表ら
ない。そこで、従来は、第３図に示すようにサイクルタ
イムが２２０〜２７０ｎｓの１６に語×４ビットの２個
のＤＲＡＭ３１．３２を使用し、それぞれの４ビット出
力を８ビット並置列変換回路（集積回路）３３に入力し
て並直列変換を行なうことにより画像表示データ（ビデ
オデータ）を得ている。この場合、並直列変換回路３３
は並列入力・直列出力屋のシフトレジスタを内蔵してお
シ、その動作−はシフトレジスタロード信号、１００ｎ
ａ　ビデオクロックにより制御されている０ 〔背景技術の問題点〕 しかし、画像表示システムの構成上、メモリ３１．３２
に直列変換回路３３の外付は接続を必要とすることは、
集積回路を実装する回路基板上にパターン配線を必要と
したシ、実装の工数を多く必要とし、回路基板上の実装
面積を広く必要とするなど、システム製品の軽薄短小化
を図る上で好ましくない０ そこで、多ビット構成の半導体メモリの内部に、多ビッ
トの読み出しデータを並列に格納する並直列変換回路を
１個設けておき、１つのメモリサイクル内で複数回の出
力制御信号入力を上記並直列変換回路に与えてその格納
データをシフトして直列ビット形式で出力させ、このシ
フト出力を特定の出力バッファにより特定の１個の外部
端子から出力させることによって、従来必要とした並直
列変換回路用集積回路を省略して画像表示システム等を
簡易な構成により実現することが考えられる。

しかし、上記したように１つのメモリサイクル内で１個
の並直列変換回路内の格納データを全て出力するために
は、出力制御信号の発生周期を短かくすることが制約さ
れる場合にはメモリサイクルを長くとる必要が生じるの
で、このメモリのサイクルタイムが長くなってしまうと
いう問題がある。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、多ピット
の読み出しデータを直列ビット形式でかつ短かいサイク
ルタイム内で出力可能であシ、高速のメモリリードサイ
クルを必要とする画像表示システム等を簡易な構成によ
り実現し得る半導体メモリを提供するものである。

〔発明の概要〕

即ち、本発明は多ビット構成の半導体メモリにおいて、
多ビットの読み出しデータをメモ１ノサイクル毎に交互
に第１の並直列変換回路および第２の並直列変換回路に
並列に格納し、上記２個の並直列変換回路をメモリサイ
クル毎に交互に選択し、その格納データを複数回の出力
制御信号入力に同期してシフトして直列ビット形式で出
力させ、このシフト出力を特定のデータ出力バッファに
より・特定０１個の外部端子から出力させる直列出力モ
ード機能を有することを特徴とするものである。

このように直列ビット形式で出力することが可能なメモ
リによれば、画像表示システム等を構成する場合に並直
列変換回路の外付は接続を省略でき、システム製品の軽
薄短小化、高信頼化を図ることができるｏしかも、２個
の並直列変換回路に交互に読み出しデータを格納するこ
とによつ−て、次の読み出しが開始するまでの間に保存
データを出力すればよいので、メモリのサイクルタイム
を短かくすることができ、高速のメモリリードサイクル
を必要とする画像表示システム等に使用して好適である
。

〔発明の実施例〕 以下、図面を参照して本発明の一実施例を詳細忙説明す
る。

第１図は多ビット構成（たとえば ６４に語×４ビット）のＤＲＡＭを示しておシ、従来の
メモリ構成のほかに、４ピツ（の語単位の読み出しデー
タをメモリサイクルが変わる毎に交互に並列に格納して
直列ビット形式で出力する２個の並直列変換回路（たと
えば第１．第２のシフトレジスタＪＪ、２２）、直列出
力・並列出力モード判定回路２３、データ出力モード切
換回路２４、シフトレジスタ入力切換回路２５およびシ
フトレジスタ出力切換回路２６を内蔵している。即ち、
１はＲＡＳ　　（ローアドレスストローブ）信号が入力
して所定のクロック信号を発生する第１のクロック発生
回路、２はＣＡ８　　（カラムアドレスストローブ）信
号が入力すると共に前記第１のクロック発生回路１から
のクロック信号が入力して所定のクロック信号を発生す
る第２のクロック発生回路、３はローアドレスバッファ
、４はローテコ−１％５ｔ−１カラムアドレスバツフア
、６はカラムデコーダ、７はメモリセルアレイ、８はセ
ンスアンプおよび入出力（Ｉｌｏ）ゲート、９はｗａ（
ライトイネーブル）信号入力および前記第２のクロック
発生回路２からのクロック信号の論理積をとるアンドゲ
ート、ｌＯはデータ入カバソファ、１１は出力制御用の
ＯＢ（アウトプットイネーブル）信号入力により出力可
能状態になるデータ出力バッファであって、４ビット並
列出力に対応して第１〜第４の出力バッファ（図示せず
）を有しておシ、１２．〜１２４はデータ入出力用の第
１〜第４の外部端子である。

一方、前記モード判定回路２３は、メモリサイクルスタ
ート時（ＲＡ８　信号入力時）にたとえばＯＥ信号入力
がローレベル“Ｏ″であるかハイレベル“１＃であるか
を判定することによって、直列出力モードあるいは並列
出力モードの判定出力を発生するものである。前記第１
゜第２のシフトレジスタ２１．２２は、前記センスアン
プおよび入出力ゲート８からの読み出しデータがメモリ
サイクル毎に交互に入力し、これをラギチし、クロック
人力に同期して格納データ（４ビット）を直列に出力す
るように構成されている。そして、前記シフトレジスタ
入力切換回路２５は、前記センスアンプおよび入出力ゲ
ート８からの読み出しデータをメモリサイクル毎に交互
に前記第１．第２のシフトレジスタ２１．２２に入力さ
せるものであシ、前記シフトレジスタ出力切換回路２６
はメモリサイクル毎に交互に第１．第２のシフトレジス
タ２１゜２２の出力を選択して出力させるものである。

この場合、第１のシフトレジスタ２１の入力を可能とし
ているときには第２のシフトレジスタ２２の出力を選択
し、逆に第２のシフトレジスタ２２の入力を可能として
いるときには第１のシフトレジスタ２１の出力を選択す
るようにしている０そして、前記データ出力モード切換
回路２４は、前記モード判定回路２３からのモード判定
出力に応じて前記第１〜第４の外部端子１２、〜１２４
から４ビット並列のデータを出＋ネフ講＋壷フー−＋＋
楡１八Ｎ徊ｔａｌｌ　７＋　　＋　　　１　　＾＋列ビ
ット形式で４ビットのデータを順次出力するかの切シ換
えを行なうものであ〕、本例ではたとえばセンスアンプ
および入出力ゲート８からの読み出しデータ（並列４ビ
ット）あるいは前記シフトレジスタ出力切換回路２６か
らのシフトレジスタ出力を切換選択して第１〜第４の出
力バッファあるいは前記第１の出力バッファに入力する
と共に、シフトレジスタ２１　、２２へのクロック入力
（ＯＥ傷信号を禁止あるいは供給するように制御するも
のである。

次に、上記メモリの読み出し動作について第２図を参照
して説明する。ＲＡ８　信号がアクティブになってメモ
リサイクルが開始し、ローアドレスが与えられたのちＣ
ＡＳ　信号がアクティブになってカラムアドレスが与え
られ、メモリセルアレイ７からの読み出しデータがセン
スアンプおよび入出力ゲート８から出力し、この出力は
シフトレジスタ入力切換回路２５を経て第１のシフトレ
ジスタ２ノまたは第２のシフトレジス）ｊ９２１Ｆう、
、千六＋Ｉ入−との憔春−モーｙ判定回路２３から並列
出カモ、−ド判定出力が発生していると、データ出力モ
ード切換回路２４は前記センスアンプおよび入出力ゲー
ト８からの読み出しデータの全ビットともデータ出力バ
ッファＪＪＫ入力させると共にシフトレジスタ２１．２
２へのクロック入力（「百信号）を禁止状態にしている
口したがって、再びＲＡＳ　信号がアクティブになるま
での間にＯＸ信号が入力すると、データ出力バッファ１
１から入出力用端子１２．〜１２番に並列４ビットのデ
ータが出力し、従来と同様に並列出力が得られることに
なる。

これニ対して、前記センスアンプおよび入出力ゲート８
からデータが読み出されたとき、前記モード判定回路２
３から直列出力モード判定出力が発生していると、デー
タ出力モード切換回路２４１ｄ、、第１のシフトレジス
タ２１または第２のシフトレジスタ２２にラッチされた
データのうちの出力ビットがシフトレジスタ出力切換回
路２６を経たものをｌＩ＄１の出カッくツファに入力さ
せると共に、シフトレジスタ２１．２２へのクロック入
力（τＴ倍信号を可能状態にしている。したがって、こ
の状態で「１°償号が４凹入カスると、第１のシフトレ
ジスタ２１または第２のシフトレジスタ２２の格納デー
タがシフト動作により直列ビット形式で出力し、さらに
シフトレジスタ出力切換回路２６を経た各ビットが第１
の出力バツ７アにより第１の入出力用端子１２１から１
＠次出力されることに表る。この場合、この直列ビット
形式による出力の途中で再びｎ１信号がアクティブにな
って次のメモリサイクルが始まっても、この新しいメモ
リサイクルでのセンスアンプおよび入出力ゲート８から
の読み出しデータは、シフトレジスタ入力切換回路２５
によって現在出力中ではない方のシフトレジスタに格納
されるようになシ、現在出力中のシフトレジスタに保存
されている前回のメモリサイクルの読み出しデータの出
力を新たな読み出しデータの直列ビット形式での出力を
開始するまでの間に終了させればよい。換言すれば、前
記４回のＯＥ倍信号入力に要する時間が連続する２つの
メモリサイクル期間にわたってもよくなるので、サイク
ルタイムを短かくすることができ、高速のメそリリーー
ドサイクルが得られることになる。

なお、前記シフトレジスタ２１．２ｚはＯＦＪ縁 信号入力の後ｌでシフト動作を行なわせるように構成し
ておくことにより、シフトレジスタ２ノまたは２２に格
納されていた第１〜第４ビットが格納後の第１〜第４回
目のＯＥ信号入力に同期して第１０出力バツフアを経て
第１の入出力ゲート１２．から出力するようになる０ま
た、ページモード機能（１回のＲＡ８期間に対して複数
回の５１期間を設けて同一ローアドレスでカラムアドレ
スが異なるデータを順次読み出す機能）を有するメモリ
の場合には、上記実施例のメモリサイクルをＣＡｆ９　
信号サイクルに置き換えて実施することが可能であり、
これによυ直列ビット形式での出力が一層高速に行なわ
れるようになる。

〔発明の効果〕

上述したように本発明の半導体メモリによれば、多ビッ
トの読み出しデータを直列ビット形式で出力する直列出
力モードを有するので、画像表示システム等を構成する
場合に並直列変換回路の外付は接続を省略でき、システ
ム製品の軽薄短小化、高信頼化を図ることができる。し
かも、２個の並直列変換回路に交互に読み出しデータを
格納することによって、次の読み出しが開始するまでの
間に保存データを出力すればよいので、メモリのサイク
ルタイムを短かくすることができ、高速のメモリリード
サイクルを必要とする画像表示システム等に使用して好
適である。

【図面の簡単な説明】

第１図は本発明の一実施例に係るダイナミック型メモリ
を示す構成説明図、第２図は第１図のメモリの読み出し
動作を説明するために示すタイミング図、第３図は従来
の画像表示システムの一例を示す構成説明図である。 １１・・・データ出力パッファ、１２．〜１２４・・・
データ入出力用外部端子、２１．２２・・・シフトレジ
スタ、２３・・・直列出力・並列出力モード判定回路、
２４・・・データ出力モード切換回路、２５・・・シフ
トレジスタ入力切換回路、２６・・・シフトレジスタ出
力切換回路。 出願人代理人　弁理士　　鈴　江　武　彦第１図

Claims (3)

【特許請求の範囲】
1. （１）多ビット構成の半導体メモリにおいて、多ビット
   の読み出しデータをメモリサイクル毎に交互に第１の並
   直列変換回路および第２の並直列変換回路に並列に格納
   し、上記２個の並直列変換回路をメモリサイクル毎に交
   互に選択し、その格納データを複数回の出力制御信号入
   力に同期してシフトして直列ビット形式で出力させ、こ
   のシフト出力を特定のデータ出力バッファにより特定の
   １個の外部端子から出力させる直列出力モード機能を有
   することを特徴とする半導体メモリ。
2. （２）前記多ビットの読み出しデータを、出力制御信号
   入力時に出力可能状態になる複数個のデータ出力バッフ
   ァから複数個の外部端子に並列に出力させる並列出力モ
   ード機能を有し、外部からの制御入力により直列出力モ
   ード機能、並列出力モード機能を選択指定する機能を有
   することを特徴とする前記特許請求の範囲第１項に記載
   の半導体メモリ。
3. （３）前記並列にデータを出力する複数個の外部端子の
   うちの１個から前記直列ビット形式のデータを出力する
   ようにしてなることを特徴とする前記特許請求の範囲第
   ２項に記載の半導体メモリ。