JPH11312077A - 三角関数データ生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 角度データに対する三角関数データを低コス
トかつ小規模回路で実現できる回路を提供する。 【解決手段】 本発明の第１の三角関数データ生成回路
は、２進数で表現された角度入力データ１０８の全桁を
論理反転する反転回路１０１と、入力データ１０８と反
転回路１０１の出力のいずれかを選択して出力する第１
の選択回路１０２と、第１の選択回路１０２の出力をデ
コードする単位デコード回路を複数有するデコード回路
１０３と、デコード回路１０３において１だけデコード
値の異なる２つの単位デコード回路出力を選択してワー
ド選択信号を生成する第２の選択回路１０４と、デコー
ド値に対応した三角関数値データを記録したデータアレ
イ部１０５を有し、角度入力データ１０８に応じて、正
弦関数データあるいは余弦関数データを出力する構成と
なっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、三角関数データ生
成回路に係り、特に角度データに対する正弦関数または
余弦関数値を高速に生成する回路に関する。

【０００２】

【従来の技術】従来、角度データから正弦関数または余
弦関数等の数値データを求めるためには、数値データを
予め求めＲＯＭ等によるテーブルに記録しておき、角度
データを入力アドレスとして、ＲＯＭをアクセスしこの
アドレスに記録されている数値データを読み出す方法が
よく用いられる。図３は、このような三角関数値の生成
方式の概要を示すブロック図であり、正弦関数テーブル
３１には各角度に対する正弦値が記録され、余弦関数テ
ーブル３２には各角度に対する余弦値が記録されてお
り、入力データとして角度データが入力されると、その
角度に対する正弦関数値および余弦関数値がそれぞれ出
力される。

【０００３】

【発明が解決しようとする課題】しかしながら、上述の
ような方法においては、正弦関数テーブルおよび余弦関
数テーブルの２つのテーブルを必要とし、コストが高く
なるという課題を有している。

【０００４】本発明は上記問題点に鑑みなされたもので
あり、低コストかつ小規模回路で実現できる回路を提供
するものである。

【０００５】

【課題を解決するための手段】上記課題を達成するた
め、本発明の第１の三角関数データ生成回路は、２進数
で表現された角度入力データの全桁を論理反転する反転
回路と、前記入力データと前記反転回路の出力のいずれ
かを選択して出力する第１の選択回路と、前記第１の選
択回路の出力をデコードする単位デコード回路を複数有
するデコード回路と、前記デコード回路において１だけ
デコード値の異なる２つの単位デコード回路出力を選択
してワード選択信号を生成する第２の選択回路と、前記
デコード値に対応した三角関数値データを記録したデー
タアレイ部を有し、前記角度入力データに応じて、正弦
関数データあるいは余弦関数データを出力する構成とな
っている。

【０００６】また、本発明の第２の三角関数データ生成
回路は、２進数で表現された角度入力データの全桁を論
理反転する反転回路と、前記入力データと前記反転回路
の出力のいずれかを選択して出力する第１の選択回路
と、前記第１の選択回路の出力をデコードする単位デコ
ード回路を複数有するデコード回路と、前記デコード回
路において１だけデコード値の異なる２つの単位デコー
ド回路出力を選択してワード選択信号を生成する第２の
選択回路と、前記ワード選択信号に共通に接続され、前
記デコード値に対応した正弦関数データを記録した第１
のデータアレイ部と余弦関数データを記録した第２のデ
ータアレイ部と、前記第１のデータアレイ部と前記第２
のデータアレイ部の出力を選択して、前記角度入力デー
タに応じて、正弦関数データを出力する第３の選択回路
と、前記第１のデータアレイ部と前記第２のデータアレ
イ部の出力のうち前記第３の選択回路によって選択され
る出力と異なる出力を選択して、前記角度入力データに
応じて、余弦関数データを出力する第４の選択回路とを
有する構成となっている。

【０００７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図を参照して説明する。

【０００８】（実施の形態１）図１は、本発明の第１の
実施の形態における三角関数生成回路を構成する回路の
ブロック図である。図１において、１０１は２進数で表
現された角度入力データ１０８の全桁を論理反転する論
理反転回路、１０２は入力データ１０８と反転回路１０
１の出力のいずれかを選択して出力する第１の選択回
路、１０３は第１の選択回路１０２の出力をデコードす
る単位デコード回路を複数有するデコード回路、１０４
はデコード回路１０３において１だけデコード値の異な
る２つの単位デコード回路出力を選択してワード選択信
号を生成する第２の選択回路、１０５はデコード値に対
応した三角関数値データを記録したデータアレイ部、１
０６は選択信号生成回路、１０７は選択信号、１０８は
入力データ、１０９は出力データである。

【０００９】ここで、データアレイ部１０５には角度範
囲０〜π／２[rad]を表現するｎビットの２進データに
より指定されるアドレスに対応して正弦関数データある
いは余弦関数データを記録している。さらに、このデー
タを選択するワード線は、対応するアドレスとそれより
１だけ小さいアドレスをデコードするデコード回路の信
号が選択回路を介して接続されている。以下の説明で
は、簡単のため、ｎを４とし、正弦関数データをデータ
アレイ部に記録しているものとする。すなわち、すなわ
ちアドレス（００００）に角度０／１６・π／２に対応
する正弦関数データ、アドレス（０００１）に角度１／
１６・π／２に対応する正弦関数データというように記
録されているものとして説明する。

【００１０】まず、正弦関数値を求める場合についてこ
の回路の動作を説明する。この場合には、選択回路１０
２および１０４はｂ側が選択されるように、選択信号生
成回路１０６が選択信号１０７を生成する。角度データ
が入力データ１０８に入力されると、選択回路１０２を
介してそのままデコード回路１０３に入力される。そし
て、その角度データに対応した単一のゲートが活性化さ
れ、選択回路１０４のｂ側の経路を介してデータアレイ
部の対応するワードが選択されて、そこに記録されてい
る正弦関数値が結果として出力データ１０９に出力され
る。

【００１１】次に、余弦関数値を求める場合についてこ
の回路の動作を説明する。この場合には、選択信号１０
７は選択回路１０２および１０４はａ側が選択されるよ
うに設定される。角度データが入力データ１０８に入力
されると、選択回路１０２がａ側に設定されているの
で、論理反転回路１０１により角度データの全桁が論理
反転されてデコード回路１０３に入力される。そして、
反転データに対応した単一のゲートが活性化される。こ
の場合には、選択回路１０４のａ側が選択されているの
で、デコードしたアドレスデータより１だけ大きなアド
レスのワード線が選択されて、そこに記録されている正
弦関数値が結果として出力データ１０９に出力される。
この時出力されるデータは、入力データに対する余弦関
数値となっている。すなわち、Ｎを０≦Ｎ＜２ⁿとする
ｎ桁の２進数データとし、／ＮをＮの全桁の論理反転デ
ータとすれば、（数１）となり、（数１）は余弦関数デ
ータは、入力データＮの全桁を論理反転しさらに１を加
えたデータに対する正弦関数データに等しいことを表し
ている。

【００１２】

【数１】

【００１３】以上説明したように、図１に示す三角関数
生成回路を構成することにより、１つの三角関数テーブ
ルを共用して正弦関数および余弦関数を生成できるた
め、回路構成を簡単にできるため、コストダウンを図る
ことができる。

【００１４】なお、以上の説明では、データアレイ部に
アドレスデータに対して正弦関数データが記録されてい
るとして説明したが、余弦関数データが記録されている
場合にも、同様な考え方で回路を構成することができ、
同様な効果を得ることができる。

【００１５】（実施の形態２）図２は、本発明の第２の
実施の形態における三角関数生成回路を構成する回路の
ブロック図であり、角度範囲０〜π／２[rad]の正弦関
数および余弦関数を求める回路である。図２において、
２０１は２進数で表現された角度入力データ２１１の全
桁を論理反転する論理反転回路、２０２は入力データ２
１１と反転回路２０１の出力のいずれかを選択して出力
する第１の選択回路、２０３は第１の選択回路２０２の
出力をデコードする単位デコード回路を複数有するデコ
ード回路、２０４はデコード回路２０３において１だけ
デコード値の異なる２つの単位デコード回路出力を選択
してワード選択信号を生成する第２の選択回路である。

【００１６】２０５はデコード値に対応した正弦関数デ
ータを記録した第１のデータアレイ部、２０６はデコー
ド値に対応した余弦関数データを記録した第２のデータ
アレイ部であり、第１のデータアレイ部２０５と第２の
データアレイ部２０６はワード選択信号に共通に接続さ
れている。

【００１７】２０７は選択信号生成回路、２０８は第１
のデータアレイ部２０５と第２のデータアレイ部２０６
の出力を選択して、角度入力データ２１１に応じて、正
弦関数データを出力する第３の選択回路、２０９は第１
のデータアレイ部２０５と第２のデータアレイ部２０６
の出力のうち第３の選択回路２０８によって選択される
出力と異なる出力を選択して、角度入力データ２１１に
応じて、余弦関数データを出力する第４の選択回路、２
１０は選択信号、２１１は入力データ、２１２,２１３
は出力データである。

【００１８】ここで、第１のデータアレイ部２０５には
角度範囲０〜π／４[rad]を表現するｎビットの２進デ
ータにより指定されるアドレスに対応して正弦関数デー
タを記録し、第２のデータアレイ部２０６には角度範囲
０〜π／４[rad]を表現するｎビットの２進データによ
り指定されるアドレスに対応して余弦データを記録して
いる。さらに、これらのデータを選択するワード線は、
対応するアドレスとそれより１だけ小さいアドレスをデ
コードするデコード回路の信号が選択回路を介して共通
に接続されている。

【００１９】以下の説明では、簡単のため、ｎを３と
し、正弦関数データおよび余弦関数データをそれぞれの
データアレイ部に記録しているものとする。すなわち、
すなわちアドレス（０００）の第１のデータアレイ部に
角度０／８・π／４＝０／１６・π／２に対応する正弦
関数データを、同じく第２のデータアレイ部に余弦関数
データを、アドレス（００１）の第１のデータアレイ部
に角度１／８・π／４＝１／１６・π／２に対応する正
弦関数データを、同じく第２のデータアレイ部に余弦関
数データをというように記録されているものとして説明
する。

【００２０】まず、角度データとしてｎ＋１ビットのデ
ータが入力データ２１１に入力されると、最上位ビット
が検査され入力された角度データの範囲により、選択回
路２０２、２０４、２０８および２０９が適切なデータ
を選択するように選択信号生成回路が動作する。すなわ
ち、角度範囲θが０≦θ＜π／４[rad]の場合、すなわ
ち入力データの最上位ビットが０の場合には、ｂ側が選
択されるように、選択信号生成回路２０７が選択信号２
１０を生成し、角度範囲θがπ／４≦θ＜π／２[rad]
の場合、すなわち入力データの最上位ビットが１の場合
には、ａ側が選択されるように動作する。

【００２１】まず、角度範囲θが０≦θ＜π／４[rad]
の場合には、入力データの下位３ビットが選択回路２０
２を介してそのままデコード回路２０３に入力される。
そして、その角度データに対応した単一のゲートが活性
化され、選択回路２０４のｂ側の経路を介してデータア
レイ部の対応するワード線が選択されて、第１のデータ
アレイ部から記録されている正弦関数値が読み出され、
第２のデータアレイ部から余弦関数値が読み出される。
これらのデータは選択回路２０８および２０９を介し
て、出力データ２１２に正弦関数値が出力され、出力デ
ータ２１３に余弦関数値が出力される。

【００２２】次に、角度範囲θがπ／４≦θ＜π／２[r
ad]の場合には、入力データの下位３ビットが論理反転
回路２０１に入力され全桁が論理反転される。選択回路
２０２によりこの入力データの反転データが選択されて
デコード回路２０３に入力される。そして、その反転デ
ータに対応した単一のゲートが活性化され、選択回路２
０４のａ側の経路を介してデータアレイ部の対応するワ
ード線、すなわち反転データで示されるアドレス＋１に
対応するワード線が選択されて、第１のデータアレイ部
から記録されている正弦関数値が読み出され、第２のデ
ータアレイ部から余弦関数値が読み出される。そして、
選択回路２０８および２０９のａ側のデータが選択され
て、出力データ２１２に余弦関数値が出力され、出力デ
ータ２１３に正弦関数値が出力される。ところが、この
時出力されるデータは、入力データ２１１に入力された
角度データについてみると、出力データ２１２に出力さ
れるものが正弦関数値に対応し、出力データ２１３に出
力されるものが余弦関数値に対応する。すなわち、Ｎを
０≦Ｎ＜２ⁿとするｎ桁の２進数データとし、／ＮをＮ
の全桁の論理反転データとすれば、となり、（数２）,
（数３）は入力データの正弦関数データは、入力データ
Ｎの全桁を論理反転しさらに１を加えたデータに対する
余弦関数データに等しいことを表し、同様に入力データ
の余弦関数データは、入力データＮの全桁を論理反転し
さらに１を加えたデータに対する正弦関数データに等し
いことを表している。

【００２３】

【数２】

【００２４】

【数３】

【００２５】したがって、入力データ２１１に入力され
る角度データθが０≦θ＜π／２[rad]である範囲に対
して、出力データ２１２に正弦関数値が、出力データ２
１３に余弦関数値がそれぞれ同時に出力されることにな
る。

【００２６】以上説明したように、図２に示すような三
角関数生成回路を構成することにより、１つの三角関数
テーブル具体的にはデータアレイ部を共用して正弦関数
および余弦関数を生成できるため、回路構成を簡単にで
きる。また、この場合のワード方向の深さは図１に示し
た構成に比べて約１／２となり、デコードビット数を１
ビット削減することができしたがってデコード回路の回
路素子数を削減することができる。さらに、図２の構成
では、ある角度データに対する正弦関数データと余弦関
数データを同時に生成することができる。一般的な応用
分野たとえば回転に対する座標変換を行う場合などに
は、１つの角度に対する正弦関数値と余弦関数値を必要
とするので、このような分野においては実用上極めて有
効である。

【００２７】なお、以上の説明では、入力される角度デ
ータθの範囲として、０≦θ＜π／２として説明した
が、さらに広い範囲についても同様な考え方を用いるこ
とにより同様な効果を得ることができる。

【００２８】

【発明の効果】本発明の第１の実施の形態における三角
関数生成回路においては、１つの三角関数テーブルを共
用して正弦関数および余弦関数を生成できるため、回路
構成を簡単にできさらにコストダウンを図ることができ
る。

【００２９】また、本発明の第２の実施の形態の三角関
数生成回路においては、第１の実施の形態の場合と同様
の効果を有し、さらにデコード回路の回路素子数を削減
することができ、さらに、ある角度データに対する正弦
関数データと余弦関数データを同時に生成することがで
きるので実用上極めて有用である。

【図面の簡単な説明】

【図１】本発明の第１実施の形態における三角関数生成
回路の概略構成を示す図

【図２】本発明の第２実施の形態における三角関数生成
回路の概略構成を示す図

【図３】従来の三角関数生成回路の概略構成を示す図

【符号の説明】

１０１，２０１ 論理反転回路 １０２，１０４，２０２，２０４，２０８，２０９ 選
択回路 １０３，２０３ デコード回路 １０５，２０５，２０６ データアレイ部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ２進数で表現された角度入力データの全
   桁を論理反転する反転回路と、 前記入力データと前記反転回路の出力のいずれかを選択
   して出力する第１の選択回路と、 前記第１の選択回路の出力をデコードする単位デコード
   回路を複数有するデコード回路と、 前記デコード回路において１だけデコード値の異なる２
   つの単位デコード回路出力を選択してワード選択信号を
   生成する第２の選択回路と、 前記デコード値に対応した三角関数値データを記録した
   データアレイ部を有し、前記角度入力データに応じて、
   正弦関数データあるいは余弦関数データを出力すること
   を特徴とする三角関数データ生成回路。
2. 【請求項２】 ２進数で表現された角度入力データの全
   桁を論理反転する反転回路と、 前記入力データと前記反転回路の出力のいずれかを選択
   して出力する第１の選択回路と、 前記第１の選択回路の出力をデコードする単位デコード
   回路を複数有するデコード回路と、 前記デコード回路において１だけデコード値の異なる２
   つの単位デコード回路出力を選択してワード選択信号を
   生成する第２の選択回路と、 前記ワード選択信号に共通に接続され、前記デコード値
   に対応した正弦関数データを記録した第１のデータアレ
   イ部と余弦関数データを記録した第２のデータアレイ部
   と、 前記第１のデータアレイ部と前記第２のデータアレイ部
   の出力を選択して、前記角度入力データに応じて、正弦
   関数データを出力する第３の選択回路と、 前記第１のデータアレイ部と前記第２のデータアレイ部
   の出力のうち前記第３の選択回路によって選択される出
   力と異なる出力を選択して、前記角度入力データに応じ
   て、余弦関数データを出力する第４の選択回路とを具備
   した三角関数データ生成回路。