JP2810045B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JP2810045B2 JP2810045B2 JP62324112A JP32411287A JP2810045B2 JP 2810045 B2 JP2810045 B2 JP 2810045B2 JP 62324112 A JP62324112 A JP 62324112A JP 32411287 A JP32411287 A JP 32411287A JP 2810045 B2 JP2810045 B2 JP 2810045B2
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- Japan
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- memory
- information processing
- instruction memory
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラムに従って処理を実行するマイクロ
プロセッサに係り、特にプログラムをLSiチップ内に内
蔵する方式を採用するマイクロプロセッサに好適な命令
コードの構造に関する。 〔従来の技術〕 一般的に広く使用されているマイクロプロセッサは、
あらかじめプログラムされた命令に従い、処理を実行し
ていく。その手順としては、命令コードをメモリから
読み出す、命令コードをデコードする、デコード結
果に基いて、必要な処理を実行する、となる。 近年のLSi技術の著しい進歩により、マイクロプロセ
ッサもその機能，実行速度等の性能が高められてきた。
それらの性能向上の一方法として、命令コードを複数の
フィールドに分け、各フィールドが同時に別々の演算器
や制御回路を動作させる並列処理方式を採用したマイク
ロプロセッサも登場してきている。例えば、1986年のIE
EE International Solid−State Circuits Conference
のDIGEST OF TECHNICAL PARERS p.84〜85に紹介さ
れているマイクロプロセッサでは、データ演算を実行す
る命令フィールドと、アドレス演算を実行する命令フィ
ールドが分かれており、並列ALUとアドレス演算器を動
作させることができる。 ところで各種の命令実行に必要な時間は必ずしも同じ
ではなく、短時間で実行可能な命令もあれば、実行に時
間のかかる命令も存在するが、マイクロプロセッサの命
令実行速度は最も実行に時間のかかる命令によって決定
される。命令コードを複数のフィールドに分割して並列
処理を実行させる場合には、あるフィールドの命令は他
のフィールドの命令よりもずっと短かい時間で実行でき
ても、他の命令フィールドの実行時間が長いために、１
命令の実行時間が遅い命令フィールドの実行時間で制限
されてしまうという問題があった。 プログラムをマイクロプロセッサ内に格納した場合、
プログラムの読み出しは外部から入力する方法に比べて
非常に速く行なうことができ、命令実行速度の飛躍的な
向上が期待できる。しかし命令の中には、マイクロプロ
セッサと外部とのデータ入出力機能が必要であり、従来
はこの機能を他の高速実行可能な機能と並列に制御する
ことが困難であった。 〔発明が解決しようとする問題点〕 上記従来の手法は、用意した制御機能の内で最も実行
時間のかかる制御機能の速度によって全体の命令実行速
度を決定していたことに問題があった。 本発明の目的は、実行時間の短かい制御機能に合せて
実行速度の設定が可能な並列処理プロセッサの水平型命
令コードの方式を提案することにある。 また、もう一つの目的はプログラムの全部又は一部を
プロセッサ内部に格納できるようにした場合には、物理
的に限られたメモリエリアを効率良く使えるようにする
ことにある。 〔問題点を解決するための手段〕 上記目的は、全制御機能を実行時間の短かい制御機能
と長いものとに分けて命令コード上の別々のフィールド
に記述できるようにし、実行時間の長い制御機能を記述
するフィールドは、プログラムアドレス空間の一定間隔
おきにのみ有効となるようにする。さらに、プログラム
をプロセッサに内蔵する場合、一定間隔おきにのみ有効
な命令フィールドを格納しているプログラムメモリ空間
は、その命令フィールドが有効であるアドレスにのみ存
在するように構成することにより、達成される。 〔作用〕 情報処理装置の命令実行サイクルは、上記実行時間の
短い制御機能に合わせて設定する。実行時間の短い制御
機能を記述するフィールドは、毎サイクル実行し、実行
時間の遅い制御機能を記述するフィールドはｎサイクル
（ｎは２以上の整数）に１回の割合で実行するように制
御できる。この制御はプログラムアドレスをｎ毎に判別
することにより、実現できる。 また、プログラムを情報処理装置内に格納する場合、
実行時間の遅い制御機能を記述するフィールドを格納し
ているプログラムメモリは、ｎアドレス毎の命令フィー
ルドを記憶しておけば良いので、必要となるメモリ容量
を最小にすることができる。 〔実施例〕 以下、本発明の実施例を図面により説明する。 第１図は本発明を用いた情報処理装置の一部のブロッ
ク図である。本実施例は、プログラムを情報処理装置内
に格納している場合を示している。図中、101は実行時
間の短い制御機能を記述する第一の命令フィールドを格
納するメモリ、102は実行時間の長い制御機能を記述す
る第二の命令フィールドを格納するメモリ、103は101の
メモリ用のアドレスデコーダ、104は102のメモリ用アド
レスデコーダ、105は101から読み出された第一のフィー
ルドの命令コード116をデコードする命令デコーダ、106
は102から読み出された第二のフィールドの命令コード1
17をデコードする命令デコーダ、107は116の命令コード
によって制御される回路、108は117の命令コードによっ
て制御される回路、109は命令メモリ101,102に必要なア
ドレス112,113を生成，出力するプログラムカウンタ、1
10は109から制御信号119を受け取り、107,108の回路が
各命令コードによって動作するためのタイミング信号11
4,115を発生する回路である。本実施例では、第２図に
示しているように、命令コード201を２つのフィールド
に分け、第一のフィールド202には実行時間の短い制御
機能を記述し、第二のフィールド203には実行時間の長
い制御機能を記述するような命令系を想定している。 本発明は、フィールド毎に命令実行間隔が違うため、
103,104に供給されるアドレス信号112,113も異なってい
る。また、命令実行のタイミングも116の命令コード、1
17の命令コードとそれぞれに別々にタイミング信号115,
114を生成している。第３図に、命令アドレス112,113と
タイミング信号114,115およびその発生回路110の具体的
な一例を示す。 第３図の例は、117の命令コード系が116の命令コード
系に対して２倍の実行時間を割り当てた場合の構成方法
を示している。図中、例えばPC0〜９はプログラムカウ
ンタ109から出力される10ビットのアドレス・データ、3
01はAND回路、302はインバータ、CLKはタイミングクロ
ックである。116の命令コードは109の出力アドレスPC0
〜９が更新されるたびに更新されるが、117の命令コー
ドは、104にPC0信号が入力されていないため、更新周期
は103に比べて２倍となる。 従って、第１図の110の動作タイミング発生回路で
は、116の命令コードは毎クロックサイクル実行し、117
の命令コードは２クロックサイクルに１回の割合で実行
するように動作タイミング信号が115,114が発生するよ
うに構成されている。これにより、117の命令コード実
行周期は116の２倍にすることができる。第４図にCLKに
対する各信号のタイミングチャート図を示す。図中、横
軸のｔは周期を表している。このようにすれば、101の
メモリに実行時間の短い制御機能を記述する命令フィー
ルドのコードを格納し、102に実行時間の長い制御機能
を記述する命令フィールドを格納することにより、101
内の命令コードは、102内の命令コードの２倍の速度で
実行させることが可能となる。 さらに、本実施例のようにプログラムを情報処理装置
内に格納できる場合、102のメモリエリアは101の半分の
ワード数だけ持てば良いことになる。 第５図は、プログラムアドレスが10ビットの場合の10
1,102のメモリ空間を表したものである。図に示してい
るように、101は1024ワード分の容量を持っているのに
対し、102は１番地おきにのみ存在すればよいので、101
の半分のワード数で済み、無駄なメモリ空間を持つ必要
がない。 〔発明の効果〕 本発明によれば、データ入出力のように、動作速度の
向上が困難な制御機能が存在していても、他の高速な制
御機能を記述するフィールドと別のフィールドに記述す
るようにし、実行速度をフィールド毎に設定できるの
で、長い水平型命令コードを持つ並列処理プロセッサに
おいても実行速度の向上が容易な命令フィールドは、実
行サイクルを高くすることができ、プロセッサ全体の処
理速度性能を高めることができるという効果がある。
尚、実施例で２つの命令フィールドに対し、1:2の実行
速度を設定する場合を示したが、本発明によれば、1:n
の実行速度を容易に実現できることは言うまでもない。
また、命令コードをｍヶ（ｍは３以上）のフィールドに
分割して各々異なる動作速度を設定することが可能なこ
とは言うまでもない。
プロセッサに係り、特にプログラムをLSiチップ内に内
蔵する方式を採用するマイクロプロセッサに好適な命令
コードの構造に関する。 〔従来の技術〕 一般的に広く使用されているマイクロプロセッサは、
あらかじめプログラムされた命令に従い、処理を実行し
ていく。その手順としては、命令コードをメモリから
読み出す、命令コードをデコードする、デコード結
果に基いて、必要な処理を実行する、となる。 近年のLSi技術の著しい進歩により、マイクロプロセ
ッサもその機能，実行速度等の性能が高められてきた。
それらの性能向上の一方法として、命令コードを複数の
フィールドに分け、各フィールドが同時に別々の演算器
や制御回路を動作させる並列処理方式を採用したマイク
ロプロセッサも登場してきている。例えば、1986年のIE
EE International Solid−State Circuits Conference
のDIGEST OF TECHNICAL PARERS p.84〜85に紹介さ
れているマイクロプロセッサでは、データ演算を実行す
る命令フィールドと、アドレス演算を実行する命令フィ
ールドが分かれており、並列ALUとアドレス演算器を動
作させることができる。 ところで各種の命令実行に必要な時間は必ずしも同じ
ではなく、短時間で実行可能な命令もあれば、実行に時
間のかかる命令も存在するが、マイクロプロセッサの命
令実行速度は最も実行に時間のかかる命令によって決定
される。命令コードを複数のフィールドに分割して並列
処理を実行させる場合には、あるフィールドの命令は他
のフィールドの命令よりもずっと短かい時間で実行でき
ても、他の命令フィールドの実行時間が長いために、１
命令の実行時間が遅い命令フィールドの実行時間で制限
されてしまうという問題があった。 プログラムをマイクロプロセッサ内に格納した場合、
プログラムの読み出しは外部から入力する方法に比べて
非常に速く行なうことができ、命令実行速度の飛躍的な
向上が期待できる。しかし命令の中には、マイクロプロ
セッサと外部とのデータ入出力機能が必要であり、従来
はこの機能を他の高速実行可能な機能と並列に制御する
ことが困難であった。 〔発明が解決しようとする問題点〕 上記従来の手法は、用意した制御機能の内で最も実行
時間のかかる制御機能の速度によって全体の命令実行速
度を決定していたことに問題があった。 本発明の目的は、実行時間の短かい制御機能に合せて
実行速度の設定が可能な並列処理プロセッサの水平型命
令コードの方式を提案することにある。 また、もう一つの目的はプログラムの全部又は一部を
プロセッサ内部に格納できるようにした場合には、物理
的に限られたメモリエリアを効率良く使えるようにする
ことにある。 〔問題点を解決するための手段〕 上記目的は、全制御機能を実行時間の短かい制御機能
と長いものとに分けて命令コード上の別々のフィールド
に記述できるようにし、実行時間の長い制御機能を記述
するフィールドは、プログラムアドレス空間の一定間隔
おきにのみ有効となるようにする。さらに、プログラム
をプロセッサに内蔵する場合、一定間隔おきにのみ有効
な命令フィールドを格納しているプログラムメモリ空間
は、その命令フィールドが有効であるアドレスにのみ存
在するように構成することにより、達成される。 〔作用〕 情報処理装置の命令実行サイクルは、上記実行時間の
短い制御機能に合わせて設定する。実行時間の短い制御
機能を記述するフィールドは、毎サイクル実行し、実行
時間の遅い制御機能を記述するフィールドはｎサイクル
（ｎは２以上の整数）に１回の割合で実行するように制
御できる。この制御はプログラムアドレスをｎ毎に判別
することにより、実現できる。 また、プログラムを情報処理装置内に格納する場合、
実行時間の遅い制御機能を記述するフィールドを格納し
ているプログラムメモリは、ｎアドレス毎の命令フィー
ルドを記憶しておけば良いので、必要となるメモリ容量
を最小にすることができる。 〔実施例〕 以下、本発明の実施例を図面により説明する。 第１図は本発明を用いた情報処理装置の一部のブロッ
ク図である。本実施例は、プログラムを情報処理装置内
に格納している場合を示している。図中、101は実行時
間の短い制御機能を記述する第一の命令フィールドを格
納するメモリ、102は実行時間の長い制御機能を記述す
る第二の命令フィールドを格納するメモリ、103は101の
メモリ用のアドレスデコーダ、104は102のメモリ用アド
レスデコーダ、105は101から読み出された第一のフィー
ルドの命令コード116をデコードする命令デコーダ、106
は102から読み出された第二のフィールドの命令コード1
17をデコードする命令デコーダ、107は116の命令コード
によって制御される回路、108は117の命令コードによっ
て制御される回路、109は命令メモリ101,102に必要なア
ドレス112,113を生成，出力するプログラムカウンタ、1
10は109から制御信号119を受け取り、107,108の回路が
各命令コードによって動作するためのタイミング信号11
4,115を発生する回路である。本実施例では、第２図に
示しているように、命令コード201を２つのフィールド
に分け、第一のフィールド202には実行時間の短い制御
機能を記述し、第二のフィールド203には実行時間の長
い制御機能を記述するような命令系を想定している。 本発明は、フィールド毎に命令実行間隔が違うため、
103,104に供給されるアドレス信号112,113も異なってい
る。また、命令実行のタイミングも116の命令コード、1
17の命令コードとそれぞれに別々にタイミング信号115,
114を生成している。第３図に、命令アドレス112,113と
タイミング信号114,115およびその発生回路110の具体的
な一例を示す。 第３図の例は、117の命令コード系が116の命令コード
系に対して２倍の実行時間を割り当てた場合の構成方法
を示している。図中、例えばPC0〜９はプログラムカウ
ンタ109から出力される10ビットのアドレス・データ、3
01はAND回路、302はインバータ、CLKはタイミングクロ
ックである。116の命令コードは109の出力アドレスPC0
〜９が更新されるたびに更新されるが、117の命令コー
ドは、104にPC0信号が入力されていないため、更新周期
は103に比べて２倍となる。 従って、第１図の110の動作タイミング発生回路で
は、116の命令コードは毎クロックサイクル実行し、117
の命令コードは２クロックサイクルに１回の割合で実行
するように動作タイミング信号が115,114が発生するよ
うに構成されている。これにより、117の命令コード実
行周期は116の２倍にすることができる。第４図にCLKに
対する各信号のタイミングチャート図を示す。図中、横
軸のｔは周期を表している。このようにすれば、101の
メモリに実行時間の短い制御機能を記述する命令フィー
ルドのコードを格納し、102に実行時間の長い制御機能
を記述する命令フィールドを格納することにより、101
内の命令コードは、102内の命令コードの２倍の速度で
実行させることが可能となる。 さらに、本実施例のようにプログラムを情報処理装置
内に格納できる場合、102のメモリエリアは101の半分の
ワード数だけ持てば良いことになる。 第５図は、プログラムアドレスが10ビットの場合の10
1,102のメモリ空間を表したものである。図に示してい
るように、101は1024ワード分の容量を持っているのに
対し、102は１番地おきにのみ存在すればよいので、101
の半分のワード数で済み、無駄なメモリ空間を持つ必要
がない。 〔発明の効果〕 本発明によれば、データ入出力のように、動作速度の
向上が困難な制御機能が存在していても、他の高速な制
御機能を記述するフィールドと別のフィールドに記述す
るようにし、実行速度をフィールド毎に設定できるの
で、長い水平型命令コードを持つ並列処理プロセッサに
おいても実行速度の向上が容易な命令フィールドは、実
行サイクルを高くすることができ、プロセッサ全体の処
理速度性能を高めることができるという効果がある。
尚、実施例で２つの命令フィールドに対し、1:2の実行
速度を設定する場合を示したが、本発明によれば、1:n
の実行速度を容易に実現できることは言うまでもない。
また、命令コードをｍヶ（ｍは３以上）のフィールドに
分割して各々異なる動作速度を設定することが可能なこ
とは言うまでもない。
【図面の簡単な説明】
第１図は本発明を用いた情報処理装置の一部のブロック
図、第２図は第１図の情報処理装置で使用するプログラ
ムの命令コードの構成図、第３図は第１図の112,113,11
4,115各信号および110の回路の一具体例、第４図は第３
図の各信号の動作タイミング図、第５図は第３図の101,
102のメモリ空間を表した図である。 101,102……メモリ、 103,104……アドレスデコーダ、 105,106……命令デコーダ、 107……116の命令によって制御される回路、 108……117の命令によって制御される回路、 109……プログラムカウンタ、110……動作タイミング信
号の発生回路、 112,113……プログラムカウンタの出力アドレス信号、1
14,115……動作タイミング発生回路から出力されるタイ
ミング信号、 116,117……命令コード、 118……LSiチップ、119……制御信号、 201……命令コード、202……実行時間の短かい命令群を
記述する命令フィールド、 203……実行時間の長い命令群を記述する命令フィール
ド、301……AND回路、 302……インバータ、CLK……クロック信号、PC0〜９…
…プログラムカウンタの出力アドレス信号、ｔ……命令
の実行周期。
図、第２図は第１図の情報処理装置で使用するプログラ
ムの命令コードの構成図、第３図は第１図の112,113,11
4,115各信号および110の回路の一具体例、第４図は第３
図の各信号の動作タイミング図、第５図は第３図の101,
102のメモリ空間を表した図である。 101,102……メモリ、 103,104……アドレスデコーダ、 105,106……命令デコーダ、 107……116の命令によって制御される回路、 108……117の命令によって制御される回路、 109……プログラムカウンタ、110……動作タイミング信
号の発生回路、 112,113……プログラムカウンタの出力アドレス信号、1
14,115……動作タイミング発生回路から出力されるタイ
ミング信号、 116,117……命令コード、 118……LSiチップ、119……制御信号、 201……命令コード、202……実行時間の短かい命令群を
記述する命令フィールド、 203……実行時間の長い命令群を記述する命令フィール
ド、301……AND回路、 302……インバータ、CLK……クロック信号、PC0〜９…
…プログラムカウンタの出力アドレス信号、ｔ……命令
の実行周期。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 上田 博唯
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 萩原 吉宗
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(56)参考文献 特開 昭54−79533（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.6，ＤＢ名)
G06F 9/22 320
G06F 9/28 320
G06F 9/30 330
G06F 9/38 370
Claims (1)
- (57)【特許請求の範囲】 １．第１の命令フィールドを格納する第１の命令メモリ
と、 第２の命令フィールドを格納する第２の命令メモリと、 前記第１の命令を解読する第１の命令デコーダと、 前記第２の命令を解読する第２の命令デコーダと、 前記第１の命令デコーダでデコードされた制御情報に従
って所定の演算を実行する第１の演算実行回路と、 前記第２の命令デコーダでデコードされた制御情報に従
って所定の演算を実行する第２の演算実行回路と、 前記第１及び第２の命令メモリをアクセスするためのア
ドレスを供給するプログラムカウンタとをLSIチップ内
に内蔵する情報処理装置であって、 前記第１の命令メモリは、前記プログラムカウンタが発
行する全アドレス空間に対応するデータ格納領域を持
ち、前記第２の命令メモリは、前記プログラムカウンタ
が発行する全アドレス空間の内、一定の間隔毎にデータ
格納領域を持つことにより、前記第２の命令メモリのサ
イクル時間を前記第１の命令メモリのサイクル時間の整
数倍にすることを特徴とする情報処理装置。 ２．前記第１の命令メモリは前記プログラムカウンタが
出力するアドレス信号線の全部を受け取り、前記第２の
命令メモリは前記プログラムカウンタが出力するアドレ
ス信号線のうち少なくとも最下位ビット信号は受け取ら
ないことにより、前記第１の命令メモリの２倍のサイク
ル時間を持つことを特徴とする特許請求の範囲第１項記
載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324112A JP2810045B2 (ja) | 1987-12-23 | 1987-12-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324112A JP2810045B2 (ja) | 1987-12-23 | 1987-12-23 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01166221A JPH01166221A (ja) | 1989-06-30 |
| JP2810045B2 true JP2810045B2 (ja) | 1998-10-15 |
Family
ID=18162292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62324112A Expired - Fee Related JP2810045B2 (ja) | 1987-12-23 | 1987-12-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2810045B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5479533A (en) * | 1977-12-07 | 1979-06-25 | Nec Corp | Data processing unit |
-
1987
- 1987-12-23 JP JP62324112A patent/JP2810045B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01166221A (ja) | 1989-06-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |