KR20060051133A - 버퍼 부착 플래시 메모리에 대한 대체로서 상 변화메모리의 사용 - Google Patents

버퍼 부착 플래시 메모리에 대한 대체로서 상 변화메모리의 사용 Download PDF

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Abstract

SRAM 및/또는 DRAM과 같은 버퍼와 결합하는 NAND 플래시 메모리를 대체하는데 상 변화 메모리가 사용될 수 있다. 상 변화 메모리는 충분히 저가일 수 있기 때문에 저가의 NAND 플래시를 대체할 수 있으며, 충분히 고성능이기 때문에 NAND 플래시 메모리와 함께 때때로 패키징되는 동적 랜덤 액세스 또는 정적 랜덤 액세스 버퍼 메모리를 대체할 수도 있다. 따라서, 일부 실시예에서, 상대적으로 작은 패키지 크기로, 상대적으로 저비용 고성능 솔루션이 달성된다.
상 변화 메모리, 패키징, 버퍼, NAND 플래시 메모리

Description

버퍼 부착 플래시 메모리에 대한 대체로서 상 변화 메모리의 사용{USING A PHASE CHANGE MEMORY AS A REPLACEMENT FOR A BUFFERED FLASH MEMORY}
도 1은 본 발명의 일 실시예에서 어레이의 일 부분의 개략도.
도 2는 본 발명의 일 실시예에 따른 셀의 개략적인 단면도.
도 3은 본 발명의 일 실시예에 따른 메모리 스택의 사시도.
도 4는 본 발명의 일 실시예의 시스템 도면.
<도면의 주요 부분에 대한 부호의 설명>
12: 가변 저항 메모리 어레이 50: 셀
52: 워드 라인 54: 비트 라인
56: 상 변화 메모리 소자 58: 선택 디바이스
본 발명은 일반적으로 프로세서 기반 시스템에 관한 것이다.
프로세서 기반 시스템은 특수 또는 범용 프로세서를 가진 임의의 디바이스를 포함할 수 있다. 이러한 시스템의 예로 몇 가지 언급하자면, 개인용 컴퓨터, 랩탑 컴퓨터, PDA, 휴대폰, 카메라, 웹 태블릿, 전자 게임, 그리고 DVD 플레이어와 같은 미디어 디바이스를 포함한다.
전통적으로, 이러한 디바이스들은 저장 장치로서 반도체 메모리, 하드 디스크 드라이브 또는 이 두 가지의 일부 조합을 사용한다. 공용 반도체 메모리 중 하나가 NAND 플래시 디바이스이다. 다른 플래시 디바이스들과 비교하면, 이는 저비용으로 일부 경우에서 수용 가능한 성능을 가질 수 있다. 그 성능을 개선하기 위하여, NAND 플래시는 버퍼에 결합될 수 있다. 예를 들어, DRAM 또는 SRAM과 같은 버퍼 및 NAND 플래시 디바이스의 스택(stack)은 패키징된 유닛으로 팔릴 수 있다.
프로세서 기반 시스템을 위한 버퍼 부착(buffered) NAND 플래시 메모리 솔루션의 한 가지 문제점은, 그러한 스택이, 일부 응용에서 바람직할 수 있는 것보다 더 큰 크기 및 공간 요구 사항을 가질 수 있다는 것이다. 다른 문제점은 플래시 메모리가 블록 삭제(block erase)되어 일부 응용에서 속도를 느리게 할 수 있다는 것이다.
따라서, 개선된 프로세서 기반 시스템에 대한 필요가 존재한다.
도 1을 참조하면, 비휘발성 메모리는 가변 저항 메모리 어레이(12)를 포함할 수 있다. 일 실시예에서, 메모리는 상 변화 메모리(phase change memory)일 수 있다. 가변 저항 메모리 어레이(12)는 행과 열로 배열된 복수의 셀(50)을 포함할 수 있다. 일 실시예에서, 셀(50)은 상 변화 메모리 소자(56) 및 선택 디바이스(selection device; 58)를 포함할 수 있다. 일 실시예에서, 셀(50)은 워드 라인 디코더에 의해 주소 지정 가능한(addressable) 워드 라인(52) 및 비트 라인 디코더에 의해 주소 지정 가능한 비트 라인 또는 칼럼 라인(54)과 연관될 수 있다.
도 2를 참조하면, 어레이(12)의 셀(50)은 기판(36) 상에 형성될 수 있다. 일 실시예에서, 기판(36)은 선택 디바이스(58)에 결합된 도전성 워드 라인(52)을 포함할 수 있다. 일 실시예에서, 선택 디바이스(58)는 기판(36)에 형성될 수 있으며, 예를 들어 다이오드, 트랜지스터 또는 프로그램 불가능 칼코게나이드(non-programmable chalcogenide) 선택 디바이스일 수 있다.
선택 디바이스(58)는, 상단 전극(top electrode; 71), 칼코게나이드 물질(72) 및 하단 전극(bottom electrode; 70)을 포함하는 프로그램 불가능 칼코게나이드 물질로 형성될 수 있다. 일 실시예에서 선택 디바이스(58)는 영구적으로 리셋 상태로 있을 수 있다. 선택 디바이스(58)가 상 변화 메모리 소자(56) 위에 위치하는 실시예가 도시되어 있으나, 반대 방향도 마찬가지로 사용될 수 있다.
반대로, 상 변화 메모리 소자(56)는, 이하 더 상세히 설명되는 바와 같이, 세트 또는 리셋 상태 중 어느 하나로 가정할 수 있다. 본 발명의 일 실시예에서, 상 변화 메모리 소자(56)는 부도체(62), 상 변화 메모리 물질(64), 상단 전극(66) 및 장벽막(68)을 포함할 수 있다. 본 발명의 일 실시예에서 부도체(62) 내에 더 낮은 전극(60)이 정의될 수 있다.
일 실시예에서, 상 변화 물질(64)은 비휘발성 메모리 데이터 저장 장치에 적합한 상 변화 물질일 수 있다. 상 변화 물질은 예를 들어, 열, 빛, 전위 또는 전류와 같은 에너지의 인가를 통하여 변경될 수 있는 전기적 특성(예를 들어, 저항) 을 갖는 물질일 수 있다.
상 변화 물질의 예로는 칼코게나이드 물질 또는 오보닉(ovonic) 물질을 포함할 수 있다. 오보닉 물질은 전위, 전류, 빛, 열 등이 한 번 인가되면 전자적 또는 구조적으로 변경되어 반도체로서 동작하는 물질일 수 있다. 칼코게나이드 물질은 주기율표의 6열 중 적어도 하나의 원소를 포함하는 물질일 수 있으며, 또는 예를 들어 텔루르(tellurium), 황 또는 셀레늄 중 임의의 칼코겐 원소를 하나 이상 포함하는 물질일 수 있다. 오보닉 및 칼코게나이드 물질은 정보를 저장하는데 사용될 수 있는 비휘발성 메모리 물질일 수 있다.
일 실시예에서, 메모리 물질(64)은 GeSbTe 합금 또는 텔루르-게르마늄-안티몬(TexGeySbz) 물질 계열로부터의 칼코게나이드 원소 조성일 수 있으나, 본 발명의 범위가 이러한 물질만으로 한정되는 것은 아니다.
일 실시예에서, 메모리 물질(64)이 비휘발성, 상 변화 물질인 경우, 메모리 물질에 전기 신호를 인가함으로써, 메모리 물질은 적어도 두 가지 메모리 상태 중 하나로 프로그래밍될 수 있다. 전기 신호는 메모리 물질의 상을 실질적 결정 상태와 실질적 비정질 상태 사이에서 변경할 수 있으며, 여기서 실질적 비정질 상태에 있는 메모리 물질(64)의 전기 저항은 실질적 결정 상태에 있는 메모리 물질의 저항보다 크다. 따라서, 이 실시예에서, 메모리 물질(64)은 정보의 디지털 또는 아날로그 저장을 제공하기 위하여, 저항 값 범위 내의 수많은 저항 값들 중 특정한 하나의 값으로 변경되게 할 수 있다.
물질의 상태 또는 상을 변경하도록 메모리 물질을 프로그래밍하는 것은, 라인들(52, 54)에 전위를 인가하여 메모리 물질(64)에 걸쳐 전위를 발생시킴으로써 달성될 수 있다. 인가된 전위에 응답하여 메모리 물질(64)의 일 부분을 통하여 전류가 흐를 수 있으며, 메모리 물질(64)을 가열하는 결과가 될 수 있다.
이러한 가열 및 후속하는 냉각은 메모리 물질(64)의 메모리 상태 또는 상을 변경할 수 있다. 메모리 물질(64)의 상 또는 상태를 변경함으로써 메모리 물질(64)의 전기적 특성을 변경할 수 있다. 예를 들어, 물질(64)의 저항은 메모리 물질(64)의 상을 변경함으로써 변경될 수 있다. 메모리 물질(64)은 프로그램 가능 저항성 물질 또는 단순히 프로그램 가능 저항 물질로서 지칭될 수도 있다.
일 실시예에서, 라인(52)에는 0V를 인가하고 상위 라인(54)에는 대략 0.5V 내지 1.5V를 인가함으로써, 메모리 물질의 일 부분에 걸쳐 대략 0.5V 내지 1.5V의 전위차가 인가될 수 있다. 인가된 전위에 응답하여 메모리 물질(64)을 통하여 흐르는 전류는 메모리 물질을 가열하는 결과가 될 수 있다. 이 가열 및 후속하는 냉각은 물질의 메모리 상태 또는 상을 변경할 수 있다.
"리셋" 상태에서 메모리 물질은 비정질 또는 반-비정질(semi-amorphous) 상태에 있을 수 있으며, "세트" 상태에서 메모리 물질은 결정 또는 반-결정(semi-crystalline) 상태에 있을 수 있다. 비정질 또는 반-비정질 상태에 있는 메모리 물질의 저항은 결정 또는 반-결정 상태에 있는 물질의 저항보다 클 수 있다. 리셋 및 세트를 비정질 및 결정 상태와 각각 연관시키는 것은 협약(convention)이다. 다른 협약이 채택될 수도 있다.
전류 때문에, 메모리 물질(64)은 상대적으로 높은 온도로 가열되어 메모리 물질을 비정질화하고 메모리 물질을 "리셋"할 수 있다. 상대적으로 더 낮은 결정화 온도로 볼륨 또는 메모리 물질을 가열함으로써 메모리 물질을 결정화하고 메모리 물질을 "세트"할 수 있다. 메모리 물질의 볼륨을 통하여 흐르는 전류의 양과 기간을 변경함으로써, 또는 프로그래밍 전류 또는 전압 펄스의 트레일링 에지(trailing edge)를 테일러링(tailoring)함으로써, 메모리 물질의 다양한 저항 값들을 취득하여 정보를 저장할 수 있다.
메모리 물질(64)에 저장된 정보는 메모리 물질의 저항을 측정함으로써 판독될 수 있다. 일례로서, 대향 라인들(54, 52)을 사용하여 메모리 물질에 판독 전류를 제공할 수 있으며, 그 결과인 메모리 물질에 걸친 판독 전압을, 예를 들어 감지 증폭기(20)를 사용하여, 기준 전압에 대하여 비교할 수 있다. 판독 전압은 메모리 저장 소자에 의해 나타나는 저항에 비례할 수 있다.
열(54) 및 행(52) 상의 셀(50)을 선택하기 위하여, 그 위치의 선택된 셀(50)에 대한 선택 디바이스(58)가 작동될 수 있다. 본 발명의 일 실시예에서, 선택 디바이스(58)는 활성화되어 메모리 소자(56)를 통하여 전류를 흐르게 할 수 있다.
낮은 전압 또는 낮은 필드 영역 A에서, 디바이스(58)는 오프이며 일부 실시예에서 매우 높은 저항을 보일 수 있다. 예를 들어, 오프 저항은 임계 전압 절반의 바이어스에서 100,000Ω에서부터 10GΩ보다 큰 범위일 수 있다. 디바이스(58)는, 임계 전압 VT 또는 임계 전류 IT가 디바이스(58)를 높은 도전성, 낮은 저항 온 상태로 변경할 때까지, 오프 상태로 남아 있을 수 있다. 턴 온 이후 디바이스(58)에 걸친 전압은 조금 더 낮은 전압, 소위 유지 전압(holding voltage) VH로 떨어지고, 임계 전압에 매우 근접하게 된다. 본 발명의 일 실시예에서, 일례로서, 임계 전압은 1.1V의 차수일 수 있으며, 유지 전압은 0.9V의 차수일 수 있다.
스냅백 영역(snapback region)을 통과한 후, 온 상태에서, 디바이스를 통과하는 전류가 임의의 상대적으로 높은 전류 레벨까지 증가함에 따라, 디바이스(58) 전압을 강하하여 유지 전압에 근접하게 된다. 그 전류 레벨 이상에서 디바이스는 온으로 되지만, 전류가 증가함에 따라 전압 강하가 증가하는 유한 차분 저항(finite differential resistance)을 나타낸다. 디바이스(58)를 통하는 전류가 디바이스(58) 형성시 이용되는 물질 및 크기에 의존하는 특성 유지 전류값 이하로 떨어질 때까지, 디바이스(58)는 온(on) 상태를 유지할 수 있다.
본 발명의 일부 실시예에서, 선택 디바이스(58)는 상을 변화시키지 않는다. 선택 디바이스는 영구적으로 비정질이며, 전류-전압 특성이 작동 수명 동안 동일하게 될 수 있다.
일례로서, 각각의 원자 퍼센트가 16/13/15/1/55인 TeAsGeSSe로 형성된 직경이 0.5㎛인 디바이스(58)에 대하여, 유지 전류는 일 실시예에서 0.1μΩ 내지 100μΩ의 차수일 수 있다. 이러한 유지 전류 이하에서, 디바이스(58)는 턴 오프(turn off)되며, 낮은 전압, 낮은 필드에서 높은 저항 영역으로 복귀한다. 디바이스에 대한 임계 전류는 일반적으로 유지 전류와 동일한 차수일 수 있다. 상단 및 하단 전극 물질과 칼코게나이드 물질과 같은 프로세스 변수를 변화시킴으로써 유지 전류는 변경될 수 있다. MOSFET 또는 BJT와 같은 통상적인 액세스 디바이스와 비교하여, 디바이스(58)는 디바이스의 소정의 영역에 대하여 높은 "온 전류"를 제공할 수 있다.
일부 실시예에서, 온 상태에 있는 디바이스(58)의 더 높은 전류 밀도는, 메모리 소자(56)에 이용 가능한 더 높은 프로그래밍 전류를 허용한다. 메모리 소자(56)가 상 변화 메모리인 경우에, 이는 서브-리소그래픽 피처 구조(sub-lithographic feature structure) 및 같은 정도의 프로세스 복잡도, 비용, 프로세스 변동 및 디바이스 파라미터 변동에 대한 필요를 감소시키는, 더 큰 프로그래밍 전류 상 변화 메모리 디바이스의 사용을 가능하게 한다.
어레이(12)의 주소 지정을 위한 한 가지 기법은 선택된 열에 전압 V를 인가하고 선택된 행에 전압 0을 인가하는 것이다. 디바이스(56)가 상 변화 메모리인 경우, 전압 V는 디바이스(58) 최대 임계 전압과 메모리 소자(56) 리셋 최대 임계 전압을 더한 것보다 크지만, 디바이스(58) 최소 임계 전압의 두 배보다는 작은 값으로 선택된다. 환언하면, 디바이스(58)의 최대 임계 전압과 디바이스(56)의 최대 리셋 임계 전압을 더한 값은 V보다 작을 것이며, V는 일부 실시예에서 디바이스(58)의 최소 임계 전압의 두 배보다는 작을 것이다. 선택되지 않은 모든 행과 열은 V/2로 바이어스될 것이다.
이 접근법으로는, 선택되지 않은 행들 및 선택되지 않은 열들 사이에 바이어스 전압이 존재하지 않는다. 이는 백그라운드 누설 전류를 감소시킨다.
이 방식으로 어레이를 바이어스한 후, 관련된 특정 메모리 기술을 위하여 필요한 어떠한 수단에 의해서라도, 메모리 소자(56)는 프로그래밍되고 판독될 수 있다. 상 변화 물질을 사용하는 메모리 소자(56)는 메모리 소자 상 변경을 위해 필요한 전류를 인가함으로써 프로그래밍될 수 있으며, 또는 디바이스(56) 저항을 판정하기 위하여 더 낮은 전류를 인가함으로써 메모리 어레이가 판독될 수 있다.
상 변화 메모리 소자(56)의 경우, 어레이(12)에서 소정의 선택된 비트를 프로그래밍하는 것은 다음과 같을 수 있다. 선택되지 않은 행들 및 열들은 주소 지정에 대하여 설명한 바와 같이 바이어스될 수 있다. 선택된 행에 0V가 인가된다. 디바이스(58)의 최대 임계 전압과 디바이스(56)의 최대 임계 전압을 더한 값보다 큰 전압에 따라 전류가 선택된 열로 인가된다. 메모리 소자(56)를 원하는 상 및 그에 따른 원하는 메모리 상태에 놓기 위하여, 전류 크기, 기간 및 펄스 모양을 선택할 수 있다.
상 변화 메모리 소자(56)를 판독하는 것은 다음과 같이 수행될 수 있다. 선택되지 않은 행들과 열들은 앞서 설명한 바와 같이 바이어스될 수 있다. 선택된 행에 0V가 인가된다. 디바이스(58)의 최대 임계 전압보다 크지만, 디바이스(58)의 최소 임계 전압과 소자(56)의 최소 임계 전압을 더한 값보다는 작은 값인 전압이 선택된 열에 인가된다. 이 인가된 전압에 따른 전류는 메모리 소자(56)의 현재 상을 프로그램 또는 교란시킬 수 있는 전류보다는 작다. 상 변화 메모리 소자(56)가 세트인 경우, 액세스 디바이스(58)는 스위치 온되며, 감지 증폭기에 낮은 전압, 높은 전류 조건을 제시한다. 디바이스(16)가 리셋인 경우, 더 큰 전압, 더 낮은 전 류 조건이 감지 증폭기에 제시될 수 있다. 감지 증폭기는 열(column) 전압 결과를 기준 전압과 비교하거나, 열(column) 전류 결과를 기준 전류와 비교할 수 있다.
상술한 판독 및 프로그래밍 프로토콜들은 이용될 수 있는 기술들의 단지 예일 뿐이다. 본 기술분야의 당업자에 의해 다른 기술들이 이용될 수도 있다.
상 변화 메모리인 메모리 소자(56)의 세트 비트를 교란시키는 것을 피하기 위하여, 피크 전류는 디바이스(58)의 임계 전압에서 디바이스(58)의 유지 전압(디바이스(58)의 저항, 디바이스(56)의 외부 저항 및 디바이스(56)의 세트 저항을 포함하는 총 직렬 저항으로 나눈 값)을 뺀 값과 같을 수 있다. 이 값은 짧은 기간 펄스에 대하여 세트 비트를 리셋하기 시작하는 최대 프로그래밍 전류보다 작을 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에서, 패키징된 집적 회로 상 변화 메모리들의 스택이, 인쇄 회로 기판(86)과 같은 적합한 상호 접속 디바이스에 와이어(84)로 결합된 패키지(80, 82) 내에 제공될 수 있다. 패키징된 집적 회로 상 변화 메모리(80, 82) 각각은 일반적으로 직사각 모양일 수 있다. 하나 이상의 패키징된 집적 회로 상 변화 메모리(82)는 집적 회로(80)의 상단에 스태킹(stacking)될 수 있다. 일 실시예에서, 스태킹된 집적 회로(82)는, 도 3에 도시된 바와 같이, 하층의 집적 회로 상 변화 메모리(80)에 대하여 횡단하여 배열될 수 있다. 일 실시예에서, 회로들(80, 82)은 그 교차점에서 함께 접속될 수 있다. 일부 실시예에서, 스태킹은 더 낮은 결함 밀도를 갖는 더 낮은 집적도의 집적 회로를 더 낮은 비용으로 사용할 수 있게 할 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 시스템(500)의 일 부분이 도시되어 있다. 시스템(500)은, 예를 들어 셀룰러폰, PDA, 무선 기능을 가진 휴대용 컴퓨터 또는 랩탑, 웹 태블릿, 무선 전화, 페이저, 인스턴트 메시징 디바이스, 디지털 뮤직 플레이어, 디지털 카메라, 또는 무선으로 정보를 송수신할 수 있는 다른 장치들과 같은 무선 장치들에 사용될 수 있다. 시스템(500)은 WLAN(wireless local area network) 시스템, WPAN(wireless personal area network) 시스템 또는 셀룰러 네트워크 중 임의의 시스템에서 사용될 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.
시스템(500)은 버스(550)를 통해 상호 연결된 제어기(510), 입출력(I/O) 장치(520)(예를 들어, 키패드, 디스플레이), 메모리(530) 및 무선 인터페이스(540)를 포함할 수 있다. 일 실시예에서 배터리(580)가 시스템(500)에 전력을 공급할 수 있다. 본 발명의 범위가 이러한 구성 요소들 중 임의의 것 또는 모두를 갖는 실시예로 한정되는 것은 아님에 유의해야 한다.
제어기(510)는, 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 제어기 등을 포함할 수 있다. 메모리(530)는 시스템(500)에 의해 또는 시스템으로 전송되는 메시지들을 저장하는데 사용될 수 있다. 또한, 메모리(530)는 시스템(500)의 작동 동안 제어기(510)에 의해 실행되는 명령어를 저장하는데 선택적으로 사용될 수도 있으며, 사용자 데이터를 저장하는데 사용될 수도 있다. 명령어는 디지털 정보로서 저장될 수 있으며, 사용자 데이터는, 본 명세서에 개시된 바와 같이, 디지털 데이터로서 메모리의 한 섹션에 저장되고, 아날로그 데 이터로서 다른 섹션에 저장될 수 있다. 다른 예에서와 같이, 한 번에 소정의 섹션이 그와 같이 라벨링되어 디지털 정보를 저장할 수 있으며, 그 후 다시 라벨링되어 아날로그 정보를 저장하도록 재구성될 수 있다. 메모리(530)는 하나 이상의 상이한 유형의 메모리로 제공될 수 있다. 예를 들어, 메모리(530)는 휘발성 메모리(임의의 유형의 RAM), 플래시 메모리와 같은 비휘발성 메모리 및/또는 예를 들어, 도 1에 도시된 메모리와 같은 메모리 소자를 포함하는 상 변화 메모리를 포함할 수 있다.
I/O 디바이스(520)는 메시지를 생성하는데 사용될 수 있다. 시스템(500)은 무선 주파수(RF) 신호를 가지고 무선 통신 네트워크를 통해 메시지를 송수신하기 위하여 무선 인터페이스(540)를 사용할 수 있다. 무선 인터페이스(540)의 예로는 안테나, 쌍극 안테나와 같은 무선 송수신기를 포함할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 또한, I/O 디바이스(520)는 디지털 출력(디지털 정보가 저장된 경우)으로서 저장된 것을 반영하는 전압을 전달할 수 있으며, 이는 아날로그 정보일 수도 있다(아날로그 정보가 저장된 경우).
무선 응용에 대한 예가 앞서 제공되었지만, 또한 본 발명의 실시예는 무선이 아닌 응용에서도 사용될 수 있다.
본 발명의 일부 실시예에서, 메모리(530)는 플래시 메모리를 대체하고 플래시 메모리에 의해 전형적으로 수행되는 기능들을 수행하기 위하여 비휘발성 메모리로서 이용될 수도 있다. 더욱 구체적으로는, NAND 플래시 메모리와 같은, 상대적으로 낮은 비용의 플래시 메모리가 상 변화 메모리(530)로 대체될 수 있다. 상 변 화 메모리(530)는, 충분한 성능을 제공하기 위하여 버퍼로서 SRAM 또는 DRAM이 상 변화 메모리(530)에 연결될 필요가 없을 정도로, 충분히 높은 성능을 가질 수 있다. 따라서, 메모리(530)는 이러한 버퍼링을 사용하지 않고 제어기(510)에 의해 직접 액세스될 수 있다.
게다가, 상 변화 메모리(530)는 충분히 비용이 낮을 수 있다. 비용이 낮은 한 가지 이유는 낮은 비용을 달성하기 위하여 멀티레벨 셀이 요구되지 않는다는 점이다. 따라서, NAND 플래시 칩과 비교할 때 상 변화 메모리(530)는 상대적으로 낮은 비용으로, 상대적으로 높은 성능을 가질 수 있다. 낮은 비용은 더 작은 상 변화 메모리 셀 크기에 기인할 것이다. 그 결과, 상대적으로 높은 성능을 가지면서 비용이 더 낮은 구조가 플래시 메모리를 대체하여 제공될 수 있다.
일부 실시예에서, 상 변화 메모리(530)는 상대적으로 낮은 비용(즉, 적어도 NAND 플래시 메모리와 비교 가능함)으로 충분한 성능(즉, NAND 플래시 메모리의 성능과 비교 가능함)을 제공하는 것 뿐만이 아니라, SRAM 또는 DRAM과 같은 버퍼 칩들이 스태킹되고 상 변화 메모리(530)와 패키징될 필요가 없는, 충분히 높은 성능일 수 있다. 따라서, 플래시 칩 상의 SRAM 또는 랜덤 액세스의 스택에 비해, 메모리(530)는 크기 및 공간의 장점을 가질 수 있다.
본 발명의 일 실시예에서, 상 변화 메모리(530)는 바이트 기록을 허용할 수 있다. 메모리(530)는 20㎱ 이내에 1을, 200㎱ 이내에 0을 기록하며, 50㎱ 이내에 1 또는 0을 판독할 수 있다. 따라서, 메모리(530)는 SRAM 또는 DRAM 버퍼 없이, SRAM 또는 DRAM이 버퍼 부착되는 NAND 플래시 메모리와 비교 가능한 시간 내에, 1 또는 0을 기록할 수 있다.
따라서, 상 변화 메모리(530)는 NAND 플래시 및 (SRAM 또는 DRAM과 같은) 버퍼를 가진 NAND 플래시의 조합을 대체할 수 있다. 플래시 메모리는 블록 삭제를 사용하기 때문에, 이들은 상 변화 메모리에 비하여 상대적으로 느리다. 플래시 메모리에서는 블록의 매우 작은 부분을 변화하기 위하여, 모든 블록이 다른 위치로 복사, 삭제 및 그 후에 새로운 데이터로 재로딩(reloading)되어야 한다. 상 변화 메모리로는 바이트 기록이 사용될 수 있다. 바이트 기록으로, 임의의 비트는 임의의 다른 비트들에 영향을 주지 않으면서 변화될 수 있다. 일부 경우, 상 변화 메모리(530)는 하드 디스크 드라이브(다른 메모리 유형도 마찬가지임)를 대체 또는 보충할 수도 있다.
본 발명은 제한된 수의 실시예들에 관하여 설명되었지만, 본 기술분야의 당업자는 이들로부터의 다양한 수정 및 변형을 인식할 것이다. 첨부된 청구범위는 본 발명의 참된 사상 및 범위로부터 벗어나지 않는 이러한 모든 수정 및 변형을 포괄하는 것으로 의도된다.
SRAM 및/또는 DRAM과 같은 버퍼와 결합하는 NAND 플래시 메모리를 대체하는데 상 변화 메모리가 사용될 수 있다. 상 변화 메모리는 충분히 저가일 수 있기 때문에 저가의 NAND 플래시를 대체할 수 있으며, 충분히 고성능이기 때문에 NAND 플래시 메모리와 함께 때때로 패키징되는 동적 랜덤 액세스 또는 정적 랜덤 액세스 버퍼 메모리를 대체할 수도 있다. 따라서, 일부 실시예에서, 상대적으로 작은 패 키지 크기로, 상대적으로 저비용 고성능 솔루션이 달성된다.

Claims (31)

  1. 프로세서 및 비휘발성 메모리를 포함하는 프로세서 기반 시스템을 형성하는 단계를 포함하는 방법으로서,
    상기 비휘발성 메모리는, 상기 비휘발성 메모리 및 상기 프로세서 간에 버퍼 메모리를 사용하지 않고, 상기 프로세서에 의해 직접 액세스되는 방법.
  2. 제1항에 있어서,
    상기 프로세서 기반 시스템을 형성하는 단계는 셀폰(cell phone)을 형성하는 단계를 포함하는 방법.
  3. 제1항에 있어서,
    상 변화 메모리(phase change memory)의 형태인 비휘발성 메모리로 프로세서 기반 시스템을 형성하는 단계를 포함하는 방법.
  4. 제3항에 있어서,
    플래시 메모리와 비교 가능한 기록 액세스 시간을 갖는 상 변화 메모리로 상기 시스템을 형성하는 단계를 포함하는 방법.
  5. 제1항에 있어서,
    DRAM(dynamic random access memory) 또는 SRAM(static random access memory)을 사용하지 않고 액세스되는 비휘발성 메모리로 상기 시스템을 형성하는 단계를 포함하는 방법.
  6. 제1항에 있어서,
    바이트 기록 가능한 비휘발성 메모리로 상기 프로세서 기반 시스템을 형성하는 단계를 포함하는 방법.
  7. 제1항에 있어서,
    블록 삭제(block erase)되지 않는 비휘발성 메모리로 상기 프로세서 기반 시스템을 형성하는 단계를 포함하는 방법.
  8. 제1항에 있어서,
    멀티레벨 셀을 사용하지 않는 비휘발성 메모리로 상기 프로세서 기반 시스템을 형성하는 단계를 포함하는 방법.
  9. 제1항에 있어서,
    20㎱ 이내에 1, 및 200㎱ 이내에 0을 기록하는 능력을 가진 비휘발성 메모리로 상기 프로세서 기반 시스템을 형성하는 단계를 포함하는 방법.
  10. 제9항에 있어서,
    50㎱ 이내에 1 또는 0을 판독할 수 있는 메모리로 상기 시스템을 형성하는 단계를 포함하는 방법.
  11. 비휘발성 메모리 어레이를 포함하는 장치로서,
    상기 비휘발성 메모리 어레이는, 상기 메모리 어레이 상에 버퍼를 사용하지 않고, 프로세서에 의해 직접 액세스 가능한 장치.
  12. 제11항에 있어서,
    상기 어레이는 칼코겐 메모리 소자들(chalcogenic memory elements)을 포함하는 장치.
  13. 제11항에 있어서,
    DRAM 또는 SRAM의 형태인 버퍼를 포함하지 않는 장치.
  14. 제11항에 있어서,
    상기 장치는 바이트 기록 가능한 장치.
  15. 제11항에 있어서,
    상기 장치는 블록 삭제 가능하지 않은 장치.
  16. 제11항에 있어서,
    상기 장치는 멀티레벨 셀을 포함하지 않는 장치.
  17. 제11항에 있어서,
    상기 장치는 20㎱ 이내에 1, 및 200㎱ 이내에 0을 기록할 수 있는 장치.
  18. 제17항에 있어서,
    상기 장치는 50㎱ 이내에 1 또는 0을 판독할 수 있는 장치.
  19. 제1항에 있어서,
    상기 장치는 패키징 전에 하나가 다른 하나의 상단에 스택되는 별도의 두 개의 집적 회로를 포함하는 장치.
  20. 제19항에 있어서,
    상기 집적 회로들은 길이 및 폭을 가지며, 상기 집적 회로들은 일반적인 직사각형 모양으로 서로 횡단되게 스택되는 장치.
  21. 제11항에 있어서,
    상기 어레이는, 메모리 소자 및 선택 디바이스를 포함하는 셀들을 포함하는 장치.
  22. 제21항에 있어서,
    상기 선택 디바이스는 칼코게나이드(chalcogenide)를 포함하는 장치.
  23. 프로세서;
    상기 프로세서에 결합된 배터리; 및
    상기 프로세서에 결합된 비휘발성 메모리를 포함하며,
    상기 비휘발성 메모리는, 상기 메모리 상에 버퍼를 사용하지 않고, 상기 프로세서에 의해 직접 액세스 가능한 시스템.
  24. 제23항에 있어서,
    상기 메모리는 칼코겐 메모리 소자들을 포함하는 시스템.
  25. 제23항에 있어서,
    상기 메모리는 바이트 기록 가능한 시스템.
  26. 제23항에 있어서,
    상기 메모리는 20㎱ 이내에 1, 및 200㎱ 이내에 0을 기록할 수 있는 시스템.
  27. 제26항에 있어서,
    상기 메모리는 50㎱ 이내에 1 또는 0을 판독할 수 있는 시스템.
  28. 제23항에 있어서,
    상기 메모리는 하나가 다른 하나의 상단에 스택되는 두 개의 별도로 패키징된 집적 회로를 포함하는 시스템.
  29. 제27항에 있어서,
    상기 집적 회로들은 길이 및 폭을 가지며, 상기 집적 회로들은 일반적인 직사각형 모양으로 서로 횡단되게 스택되는 시스템.
  30. 제23항에 있어서,
    상기 메모리는 메모리 소자 및 선택 디바이스를 갖는 셀들을 포함하는 시스템.
  31. 제29항에 있어서,
    상기 선택 디바이스는 칼코게나이드를 포함하는 시스템.
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