KR20040078273A - 스트래핑 영역을 갖는 에스램 소자 - Google Patents

스트래핑 영역을 갖는 에스램 소자 Download PDF

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KR20040078273A
KR20040078273A KR1020030013124A KR20030013124A KR20040078273A KR 20040078273 A KR20040078273 A KR 20040078273A KR 1020030013124 A KR1020030013124 A KR 1020030013124A KR 20030013124 A KR20030013124 A KR 20030013124A KR 20040078273 A KR20040078273 A KR 20040078273A
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Abstract

스트래핑 영역을 갖는 에스램 소자를 제공한다. 이 소자는 반도체기판에 배치된 셀 블럭 영역 내에 2차원적으로 배치된 복수개의 셀활성영역들을 구비한다. 셀 활성영역은 제1 웰 영역에 형성된 제1 활성영역 및 제2 웰 영역에 형성된 제2 활성영역으로 구성된다. 셀 블럭 영역의 일측에 스트래핑 영역이 배치된다. 스트래핑 영역내에 제2 웰 영역이 연장된 제2 웰 연장부가 배치된다. 제1 및 제2 활성영역들의 상부를 제1 게이트 전극이 가로지르고, 제1 및 제2 활성역들의 상부를 제1 게이트 전극과 평행한 제2 게이트 전극이 가로지른다. 제1 및 제2 게이트 전극들 사이의 제2 활성영역으로 부터 연장된 공통 소오스 영역이 배치된다. 공통 소오스 영역의 상부에 공통 소오스 라인이 배치된다. 공통 소오스 라인은 각 행들 내의 공통 소오스 영역들과 전기적으로 접속하고, 스트래핑 영역을 가로지른다. 스트래핑 영역 내에 공통 소오스 라인의 상부를 제1 접지전압 공급 라인이 가로지른다. 제1 접지 전압 공급 라인은 공통 소오스 라인과 전기적으로 접속한다. 스트래핑 영역 내에 접지라인 공급 라인의 일측에 웰 전압 공급 라인이 나란히 배치된다. 웰 전압 공급 라인은 제2 웰 연장부와 전기적으로 접속한다.

Description

스트래핑 영역을 갖는 에스램 소자{SRAM device having a strapping region}
본 발명은 반도체 소자에 관한 것으로서, 특히, 스트래핑 영역을 갖는 에스램 소자에 관한 것이다.
반도체 기억 소자들 중에 에스램 소자는 디램 소자에 비하여 전력소모가 낮고 동작속도가 빠른 장점을 갖는다. 이에 따라, 에스램 소자는 컴퓨터의 캐쉬 메모리 소자 또는 휴대폰 전자제품에 널리 사용되고 있다.
에스램 소자들 중 저전력이 요구되는 제품은 완전 씨모스 셀들을 구비하는 에스램 소자를 널리 사용하고 있다. 완전 씨모스 셀은 누설전류 측면에서 높은 효율을 갖는 벌크 트랜지스터를 부하소자로 채택하고 있다.
도 1은 전형적인 완전 씨모스 에스램 셀의 등가회로도이다.
도 1을 참조하면, 완전 씨모스 에스램 셀은 한 쌍의 구동(driver) 트랜지스터들(TD1, TD2), 한 쌍의 전송(transfer) 트랜지스터들(TA1, TA2) 및 한 쌍의 부하(load) 트랜지스터들(TL1, TL2)로 구성된다. 여기서, 상기 한 쌍의 구동 트랜지스터들(TD1, TD2) 및 한 쌍의 전송 트랜지스터들(TA1, TA2)은 모두 NMOS 트랜지스터인 반면에, 상기 한 쌍의 부하 트랜지스터들(TL1, TL2)는 모두 PMOS 트랜지스터들이다.
상기 제1 구동 트랜지스터(TD1)와 제1 전송 트랜지스터(TA1)는 서로 직렬 연결된다. 상기 제1 구동 트랜지스터(TD1)의 소오스 영역은 접지라인(Vss)과 연결되고, 상기 제1 전송 트랜지스터(TA1)의 드레인 영역은 제1 비트라인(BL)과 연결된다. 이와 마찬가지로, 상기 제2 구동 트랜지스터(TD2)와 제2 전송 트랜지스터(TA2) 역시 서로 직렬 연결된다. 그리고, 상기 제2 구동 트랜지스터(TD2)의 소오스 영역은 상기 접지라인(Vss)과 연결되고, 상기 제2 전송 트랜지스터(TA2)의 드레인 영역은 제2 비트라인(/BL)과 연결된다.
한편, 상기 제1 부하 트랜지스터(TL1)의 소오스 영역 및 드레인 영역은 각각 전원라인(Vcc) 및 상기 제1 구동 트랜지스터(TD1)의 드레인 영역과 접속된다. 이와 마찬가지로, 상기 제2 부하 트랜지스터(TL2)의 소오스 영역 및 드레인 영역은 각각 전원라인(Vcc) 및 제2 구동 트랜지스터(TD2)의 드레인 영역과 접속된다. 상기 제1 부하 트랜지스터(TL1)의 드레인 영역, 상기 제1 구동 트랜지스터(TD1)의 드레인 영역 및 상기 제1 전송 트랜지스터(TA1)의 소오스 영역은 제1 노드(N1)에 해당한다.또한, 상기 제2 부하 트랜지스터(TL2)의 드레인 영역, 상기 제2 구동 트랜지스터(TD2)의 드레인 영역 및 상기 제2 전송 트랜지스터(TA2)의 소오스 영역은 제2 노드(N2)에 해당한다. 상기 제1 구동 트랜지스터(TD1)의 게이트 전극 및 제1 부하 트랜지스터(TL1)의 게이트 전극은 상기 제2 노드(N2)와 접속되고, 상기 제2 구동 트랜지스터(TD2)의 게이트 전극 및 제2 부하 트랜지스터(TL2)의 게이트 전극은 상기 제1 노드(N1)와 접속된다. 또한, 상기 제1 및 제2 전송 트랜지스터들(TA1, TA2)의 게이트 전극들은 워드라인(WL)과 접속된다.
상술한 완전 씨모스 에스램 셀은 벌크 트랜지스터로 상기 제1 및 제2 부하 트랜지스터를 구성함으로써, 낮은 대기 전류(stand-by current)를 구현할 수 있다. 일반적으로, 상기 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TA1, TA2)의 웰(well)에 인가되는 웰 전압은 상기 구동 트랜지스터들(TD1, TD2)의 소오스 영역들에 인가되는 접지전압이 인가되고 있다.
한편, 반도체 소자의 고집적화 경향에 따라, 트랜지스터들의 선폭이 점점 감소하고, 전원 전압이 점점 감소하고 있다. 이에 따라, 상기 구동 트랜지스터들(TD1, TD2)들의 채널길이의 감소 및 문턱전압의 감소가 심화되고 있다. 그 결과, 상기 구동 트랜지스터들(TD1, TD2)의 오프 전류(off current)가 증가하여 상기 대기 전류가 증가하는 현상이 발생하고 있다.
본 발명이 이루고자 하는 기술적 과제는 구동 트랜지스터들의 오프 전류를 최소화하여 낮은 소비전력을 갖는 에스램 소자를 제공하는 데 있다.
도 1은 전형적인 완전 씨모스 에스램 셀의 등가회로도이다.
도 2는 본 발명의 바람직한 실시예에 따른 스트래핑 영역을 갖는 에스램 소자를 설명하기 위한 평면도이다.
도 3은 도 2의 A부분을 확대한 평면도이다.
도 4는 도 3의 I-I'을 따라 취해진 단면도이다.
상술한 기술적 과제를 해결하기 위한 스트래핑 영역을 갖는 에스램 소자를 제공한다. 이 소자는 반도체기판에 배치된 셀 블럭 영역 내에 2차원적으로 배치된 복수개의 셀활성영역들을 포함한다. 상기 셀 활성영역은 제1 웰 영역에 형성된 제1 활성영역 및 제2 웰 영역에 형성된 제2 활성영역으로 구성된다. 상기 셀 블럭 영역의 일측에 스트래핑 영역이 배치된다. 상기 스트래핑 영역내에 상기 제2 웰 영역이 연장된 제2 웰 연장부가 배치된다. 상기 제1 및 제2 활성영역들의 상부를 제1 게이트 전극이 가로지르고, 상기 제1 및 제2 활성역들의 상부를 상기 제1 게이트 전극과 평행한 제2 게이트 전극이 가로지른다. 상기 제1 및 제2 게이트 전극들 사이의 제2 활성영역으로 부터 연장된 공통 소오스 영역이 배치된다. 상기 공통 소오스 영역의 상부에 공통 소오스 라인이 배치된다. 상기 공통 소오스 라인은 상기 각 행들 내의 상기 공통 소오스 영역들과 전기적으로 접속하고, 상기 스트래핑 영역을 가로지른다. 상기 스트래핑 영역 내에 상기 공통 소오스 라인의 상부를 제1 접지전압 공급 라인이 가로지른다. 상기 제1 접지 전압 공급 라인은 상기 공통 소오스 라인과 전기적으로 접속한다. 상기 스트래핑 영역 내에 상기 접지라인 공급 라인의 일측에 웰 전압 공급 라인이 나란히 배치된다. 상기 웰 전압 공급 라인은 상기 제2 웰 연장부와 전기적으로 접속한다.
구체적으로, 상기 제2 활성영역은 상기 제1 활성영역과 평행한 구동 트랜지스터 활성영역, 상기 구동 트랜지스터 활성영역의 양 단들로 부터 상기 제1 활성영역의 반대방향으로 연장된 한 쌍의 전송 트랜지스터 활성영역들로 구성되는 것이바람직하다. 상기 한 쌍의 전송 트랜지스터 활성영역들 상부를 워드라인이 가로지른다. 상기 워드라인은 상기 공통 소오스 라인과 평행한 것이 바람직하다. 상기 제1 접지 전압 공급 라인 상부를 가로지르는 제2 접지 전압 공급 라인을 더 포함하는 것이 바람직하다. 상기 제2 접지 전압 공급 라인은 상기 제1 접지전압 공급 라인과 전기적으로 접속한다. 상기 제2 웰 연장부에 형성된 더미 활성영역을 더 포함하는 것이 바람직하다. 상기 더미 활성영역은 상기 제2 활성영역과 동일한 형태이고, 상기 웰 전압 공급 라인은 상기 더미 활성영역의 소정영역과 접속하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 스트래핑 영역을 갖는 에스램 소자를 설명하기 위한 평면도이며, 도 3은 도 2의 A부분을 확대한 평면도이고, 도 4는 도 3의 I-I'을 따라 취해진 단면도이다.
도 2, 도 3 및 도 4를 참조하면, 반도체기판(80)은 적어도 하나의 셀 블럭 영역(50) 및 상기 셀 블럭 영역(50)의 일측에 배치된 스트래핑 영역(70, strapping region)을 갖는다. 도 2에서는, 두개의 셀 블럭 영역들(50) 및 상기 두개의 셀 블럭 영역들(50) 사이에 개재된 상기 스트래핑 영역(70)을 도시하였다.
상기 셀 블럭 영역(50) 내에 복수개의 셀 활성영역들(101)이 행들 및 열들을 따라 2차원적으로 배열된다. 상기 셀 활성영역들(101)은 행들 및 열들을 따라 대칭적으로 배치된다.
상기 각 셀 활성영역들(101)은 제1 웰 영역(90)에 형성된 제1 활성영역(100a) 및 제2 웰 영역(95)에 형성된 제2 활성영역(100b)으로 구성된다. 상기 제2 활성영역(100b)은 상기 제1 활성영역(100a)과 평행한 구동 트랜지스터 활성영역 및 상기 구동 트랜지스터 활성영역의 양 단들로 부터 상기 제1 활성영역(100a)의 반대 방향으로 연장된 한 쌍의 전송 트랜지스터 활성영역들로 구성된다. 상기 제1 웰 영역(90)은 n형 웰이고, 상기 제2 웰 영역(95)은 p형 웰인 것이 바람직하다. 상기 셀 활성영역들(101)은 상기 반도체기판(80)의 소정영역에 배치된 소자분리막(97)에 의해 한정된다.
상기 제1 및 제2 활성영역들(100a,100b)의 상부를 가로지르는 제1 게이트 전극(110a)이 배치된다. 이와 마찬가지로, 상기 제1 및 제2 활성영역들(100a,100b)의 상부를 가로지르는 제2 게이트 전극(110b)이 배치된다. 상기 제1 및 제2 게이트 전극들(110a,110b)은 서로 평행하다. 상기 한 쌍의 전송 트랜지스터 활성영역들의 상부를 가로지르는 워드라인(115)이 배치된다. 상기 워드라인(115)은 상기 제1 및제2 게이트 전극들(110a,110b)과 수직한 것이 바람직하다. 상기 제1 및 제2 게이트 전극들(110a,110b)과 상기 셀 활성영역(101) 사이와, 상기 워드라인(115) 및 상기 제2 활성영역(100b) 사이에 게이트 절연막(109)이 개재된다. 상기 워드라인(115)은 전송 트랜지스터들의 게이트 전극으로 사용될 수 있다. 이와는 달리, 상기 워드라인(115) 및 상기 전송 트랜지스터 활성영역들 사이에 각각 배치되는 제3 및 제4 게이트 전극들(미도시함)이 배치될 수 있다. 이때에는, 상기 제3 및 제4 게이트 전극들은 상기 워드라인(115)의 하부면과 직접 접촉한다.
상기 제1 및 제2 게이트 전극들(110a,110b) 사이의 상기 제2 활성영역(100b)으로 부터 연장된 공통 소오스 영역(112a)이 배치된다. 상기 공통 소오스 영역(112a)은 n형 불순물로 도핑되는 것이 바람직하다. 상기 제1 게이트 전극(110a) 및 상기 워드라인(115) 사이의 상기 제2 활성영역(100b)에 제1 불순물확산층(113a)이 배치되고, 상기 제2 게이트 전극(110a) 및 상기 워드라인(115) 사이의 상기 제2 활성영역(110b)에 제2 불순물확산층(113b)이 배치된다. 상기 제1 및 제2 불순물확산층들(113a,113b)은 상기 공통 소오스 영역(112a)과 동일한 도전형의 불순물들, 즉, n형의 불순물들로 도핑되는 것이 바람직하다. 상기 제1 및 제2 불순물확산층들(113a,113b)은 각각 제1 및 제2 노드에 해당한다.
상기 제1 및 제2 게이트 전극들(110a,110b) 사이의 상기 제1 활성영역(100a)은 공통 전원 영역에 해당하며, 전원전압이 인가된다. 상기 공통 전원 영역은 부하 트랜지스터들의 소오스 영역들에 해당한다. 상기 공통 전원 영역에 대향된 상기 제1 게이트 전극(110a) 일측의 상기 제1 활성영역(100a)은 제1 부하 트랜지스터의드레인 영역에 해당하고, 상기 공통 전원 영역에 대향된 상기 제2 게이트 전극(110b) 일측의 상기 제1 활성영역(100a)은 제2 부하 트랜지스터의 드레인 영역에 해당한다. 상기 공통 전원 영역, 상기 제1 및 제2 부하 트랜지스터의 드레인 영역들에 p형 불순물들이 도핑된 p형 불순물확산층들(미도시함)이 배치된다.
상기 제1 노드, 상기 제1 부하 트랜지스터의 드레인 영역 및 상기 제2 게이트 전극(110b)이 서로 전기적으로 접속되고, 상기 제2 노드, 상기 제2 부하 트랜지스터의 드레인 영역 및 상기 제1 게이트 전극(110a)이 서로 전기적으로 접속된다. 이때, 접속시키는 수단들로 각각 제1 국부 배선(1st local interconnection, 미도시함) 및 제2 국부 배선(미도시함)을 사용할 수 있다.
상기 제1 웰 영역(90)이 상기 스트래핑 영역(70) 내로 연장된 제1 웰 연장부 및 상기 제2 웰 영역(95)이 상기 스트래핑 영역(70) 내로 연장된 제2 웰 연장부(95a)가 배치된다. 상기 제1 웰 연장부에 제1 더미 활성영역(105a)이 배치되고, 상기 제2 웰 연장부(95a)에 제2 더미 활성영역(105b)이 배치된다. 상기 제1 및 제2 더미 활성영역들(105a,105b)은 각각 상기 제1 및 제2 활성영역들(100a,100b)과 동일한 형태인 것이 바람직하다. 상기 제1 및 제2 더미 활성영역들(105a,105b)에는 불순물확산층들이 배치되지 않는다. 이에 따라, 상기 제1 더미 활성영역(105a)은 상기 셀 블럭 영역(50) 내의 상기 제1 웰 영역(90)과 전기적으로 접속되고, 상기 제2 더미 활성영역(105b)은 상기 셀 블럭 영역(50) 내의 상기 제2 웰 영역(95)과 전기적으로 접속된다.
계속해서, 도 2, 도 3 및 도 4를 참조하면, 상기 공통 소오스 영역(112a) 상부에 공통 소오스 라인(120)이 배치된다. 상기 공통 소오스 라인(120)은 상기 워드라인(115)과 평행하며, 상기 스트래핑 영역(70)을 가로지른다. 상기 공통 소오스 영역(112a) 및 상기 공통 소오스 라인(120) 사이에 제1 층간절연막(116)이 개재된다. 상기 제1 층간절연막(116)을 관통하여 상기 공통 소오스 영역(112a) 및 상기 공통 소오스 라인(120)을 전기적으로 접속시키는 공통 소오스 플러그(117)가 배치된다. 상기 공통 소오스 라인(120)은 상기 각 행들 내에 배치된 공통 소오스 영역들(112a)과 전기적으로 접속한다. 도 2에는 상기 공통 소오스 라인(120)이 각 행들내의 공통 소오스 영역들(112a)과 접속되도록 도시되어 있으나, 상기 공통 소오스 라인(120)은 인접한 한 쌍의 행들 내의 공통 소오스 영역들(112a)과 전기적으로 접속될 수도 있다.
상기 제2 더미 활성영역(105b) 상부에 버퍼 패드(125)가 배치되는 것이 바람직하다. 상기 제2 더미 활성영역(105b) 및 상기 버퍼 패드(125) 사이에 상기 제1 층간절연막(116)이 개재되고, 상기 제1 층간절연막(116)을 관통하여 상기 제2 더미 활성영역(105b) 및 상기 버퍼 패드(125)를 전기적으로 접속시키는 하부 플러그(118)가 배치된다.
상기 스트래핑 영역(70) 내에 상기 공통 소오스 라인(120)의 상부를 가로지르는 제1 접지 전압 공급 라인(130) 및 상기 버퍼 패드(125) 상부에 배치되는 웰 전압 공급 라인(135)이 배치된다. 상기 웰 전압 공급 라인(135)은 상기 제1 접지 전압 공급 라인(130)의 일측에 나란히 배치된다. 상기 제1 접지 전압 공급 라인(130)과 상기 공통 소오스 라인(120) 사이에 제2 층간절연막(126)이 배치된다.상기 제2 층간절연막(126)을 관통하여 상기 제1 접지 전압 공급 라인(130) 및 상기 공통 소오스 라인(120)을 전기적으로 접속시키는 제1 접지 플러그(127)가 배치된다. 상기 웰 전압 공급 라인(125) 및 상기 버퍼 패드(125) 사이에도 상기 제2 층간절연막(126)이 개재되며, 상기 제2 층간절연막(126)을 관통하여 상기 웰 전압 공급 라인(125)과 상기 버퍼 패드(125)를 전기적으로 접속시키는 상부 플러그(128)가 배치된다.
결과적으로, 상기 제1 접지 전압 공급 라인(130)은 상기 공통 소오스 라인(120)를 경유하여 단위 셀들의 상기 공통 소오스 영역(112a)과 전기적으로 접속되며, 상기 웰 전압 공급 라인(135)은 상기 제2 더미 활성영역(105b)을 통하여 상기 단위 셀들의 제2 웰 영역에 전기적으로 접속된다.
상술한 구조의 에스램 소자는 스트래핑 영역(70) 내에 단위 셀들에 접지 전압을 인가할 수 있는 제1 접지 전압 공급 라인(130) 및 단위 셀들의 제2 웰 영역들(90)에 웰 전압을 인가할 수 있는 웰 전압 공급 라인(135)이 분리되어 있다. 이에 따라, 상기 에스램 소자는 단위 셀들의 공통 소오스 영역들(112a)에 접지 전압을 인가함과 동시에, 상기 단위 셀들의 구동 트랜지스터들 및 전송 트랜지스터들의 웰 영역인 상기 제2 웰 영역들(90)에 접지 전압이 아닌 소정의 전압을 인가할 수 있다. 그 결과, 상기 단위 셀들의 구동 트랜지스터들의 문턱전압을 변화시켜, 상기 구동 트랜지스터들의 오프 전류(off current)를 감소시킬 수 있다. 즉, 상기 제2 웰 영역들(90)에 상기 공통 소오스 영역(112a)에 인가되는 전압에 비하여 낮은 전압을 인가함으로써, 구동 트랜지스터들의 문턱전압을 증가시킨다. 이에 따라, 상기 구동 트랜지스터들의 오프 전류를 감소시킬 수 있다.
결과적으로, 낮은 소비전력을 갖는 에스램 소자를 구현할 수 있다.
상기 제1 접지 전압 공급 라인(130) 상부를 가로지르는 제2 접지 전압 공급 라인(140)이 배치되는 것이 바람직하다. 상기 제2 접지 전압 공급 라인(140) 및 상기 제1 접지 전압 공급 라인(130) 사이에 제3 층간절연막(136)이 개재되고, 상기 제3 층간절연막(136)을 관통하여 상기 제1 및 제2 접지 전압 공급 라인들(130,140)을 전기적으로 접속시키는 제2 접지 플러그(137)가 배치된다. 상기 제2 접지 전압 공급 라인(140)에 의해 상기 공통 소오스 영역들(112a)에 더욱 안정적으로 접지 전압을 인가할 수 있다.
상술한 바와 같이, 본 발명에 따른 에스램 소자는 단위 셀을 구성하는 구동 트랜지스터들의 웰 영역에 접지전압이 아닌 소정의 전압을 인가할 수 있다. 이에 따라, 상기 구동 트랜지스터들의 문턱전압을 증가시켜 상기 구동 트랜지스터들의 오프 전류를 감소시킬 수 있다. 결과적으로, 낮은 소비전력을 갖는 에스램 소자를 구현할 수 있다.

Claims (7)

  1. 반도체기판에 배치된 셀 블럭 영역 내에 행들 및 열들을 따라 2차원적으로 배치되되, 각각이 제1 웰 영역(well region)에 형성된 제1 활성영역 및 제2 웰 영역에 형성된 제2 활성영역으로 구성된 복수개의 셀 활성영역들;
    상기 셀 블럭 영역의 일측에 배치되되, 상기 제2 웰 영역이 연장된 제2 웰 연장부가 배치된 스트래핑 영역;
    상기 제1 및 제2 활성영역들의 상부를 가로지르는 제1 게이트 전극;
    상기 제1 및 제2 활성영역들의 상부를 가로지르되, 상기 제1 게이트 전극과 평행한 제2 게이트 전극;
    상기 제1 및 제2 게이트 전극들 사이의 제2 활성영역으로 부터 연장된 공통 소오스 영역;
    상기 공통 소오스 영역의 상부에 배치되되, 상기 각 행들 내의 상기 공통 소오스 영역들과 전기적으로 접속하고, 상기 스트래핑 영역을 가로지르는 공통 소오스 라인;
    상기 스트래핑 영역 내에 상기 공통 소오스 라인의 상부를 가로지르되, 상기 공통 소오스 라인과 전기적으로 접속하는 제1 접지전압 공급 라인; 및
    상기 스트래핑 영역 내에 상기 접지라인의 일측에 나란히 배치되되, 상기 제2 웰 연장부와 전기적으로 접속하는 웰 전압 공급 라인을 포함하는 에스램 소자.
  2. 제 1 항에 있어서,
    상기 제2 활성영역은 상기 제1 활성영역과 평행한 구동 트랜지스터 활성영역과 상기 구동 트랜지스터 활성영역의 양 단들로 부터 상기 제1 활성영역의 반대방향으로 연장된 한 쌍의 전송 트랜지스터 활성영역들로 구성되는 것을 특징으로 하는 에스램 소자.
  3. 제 2 항에 있어서,
    상기 한 쌍의 전송 트랜지스터 활성영역들 상부를 가로지르는 워드라인을 더 포함하되, 상기 워드라인은 상기 공통 소오스 라인과 평행한 것을 특징으로 하는 에스램 소자.
  4. 제 1 항에 있어서,
    상기 제1 웰 영역은 n형 웰 영역이고, 상기 제2 웰 영역은 p형 웰 영역인 것을 특징으로 하는 에스램 소자.
  5. 제 1 항에 있어서,
    상기 제1 접지 전압 공급 라인 상부를 가로지르되, 상기 제1 접지 전압 공급라인과 전기적으로 접속되는 제2 접지 전압 공급 라인을 더 포함하는 것을 특징으로 하는 에스램 소자.
  6. 제 1 항에 있어서,
    상기 웰 전압 공급 라인 및 상기 제2 웰 연장부 사이에 개재되는 버퍼 패드;
    상기 랜딩 패드 및 상기 제2 웰 연장부를 전기적으로 접속시키는 하부 콘택플러그; 및
    상기 랜딩 패드 및 상기 웰 전압 공급 라인을 전기적으로 접속시키는 하부 콘택플러그를 더 포함하는 것을 특징으로 하는 에스램 소자.
  7. 제 1 항에 있어서,
    상기 제2 웰 연장부에 형성된 더미 활성영역을 더 포함하되, 상기 더미 활성영역은 상기 제2 활성영역과 동일한 형태이고, 상기 웰 전압 공급 라인은 상기 더미 활성영역의 소정영역과 접속하는 것을 특징으로 하는 에스램 소자.
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