DE19857610A1 - Verfahren zur Programmierung von leistungsunabhängigen Speicherbausteinen mit einer Zellenmatrix von Nicht-Und-Typ - Google Patents

Verfahren zur Programmierung von leistungsunabhängigen Speicherbausteinen mit einer Zellenmatrix von Nicht-Und-Typ

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Description

Die Erfindung betrifft das Gebiet der leistungsunabhängigen (nichtflüchtigen) Halbleiterspeicherbausteine und insbesondere ein Verfahren zur Programmierung von leistungsunabhängigen EEPROM-(elektrisch löschbarer und programmierbarer Nur-Lese-Speicher)-Bausteinen mit einer Zellenmatrix vom NICHT-UND-Typ.
Um die Speicherkapazität zu erhöhen, wurden EEPROMs mit Speicherzellen mit NICHT-UND-Struktur (nachstehend als "NICHT-UND-Zellenketten" bezeichnet) entwickelt. Mit Bezug auf Fig. 1 sind zwei NICHT-UND-Zellenketten 102 und 104 dargestellt, die mit Bitleitungen BL1 bzw. BL2 verbunden sind. Wie gezeigt, umfaßt eine NICHT-UND-Zellenkette 102 oder 104 zwei Ansteuerungstransistoren Mss und Mgs und
Speicherzellentransistoren M1 bis Mi, deren Drain-Source- Pfade zwischen einem Sourceanschluß des Ketten- Ansteuerungstransistors Mss und einem Drainanschluß des Masse-(oder Source-)-Ansteuerungstransistors Mgs in Reihe geschaltet sind.
Der Drainanschluß und der Sourceanschluß von jedem der Speicherzellentransistoren M1 bis Mi sind durch seinen Kanal voneinander beabstandet. Ferner ist sein schwebendes Gate auf einem Tunneloxidfilm über dem Kanal ausgebildet und sein Steuergate ist auf einer dielektrischen Zwischenschicht über dem schwebenden Gate ausgebildet. Ein Drainanschluß des Ketten-Ansteuerungstransistors Mss ist mit der Bitleitung BL1 oder BL2 verbunden und ein Sourceanschluß des Masse-Ansteuerungstransistors Mgs ist mit einer gemeinsamen Source-Leitung (nicht dargestellt) verbunden, die während entweder einer Programmier- oder einer Leseoperation geerdet wird. Die Gates des Ketten- Ansteuerungstransistors Mss und des Masse- Ansteuerungstransistors Mgs sind mit einer Ketten- Ansteuerungsleitung SSL bzw. einer Masse- Ansteuerungsleitung GSL gekoppelt. Die Gates der Speicherzellentransistoren M1 bis Mi sind jeweils mit Wortleitungen WL1 bis WLi verbunden.
Da die Anzahl der mit der Bitleitung verbundenen Kontaktlöcher pro Speicherzellentransistor verringert ist, können bei der vorstehend beschriebenen NICHT-UND-Struktur EEPROMs mit einer hochdichten Speicherkapazität erreicht werden.
Eine herkömmliche Programmieroperation der EEPROMs mit NICHT-UND-Struktur wird nachstehend beschrieben.
Vor der Programmierung der Speichertransistoren eines EEPROMs mit NICHT-UND-Struktur wird normalerweise eine Löschoperation durchgeführt. Bei dieser Operation wird die Löschung der Speicherzellentransistoren M1 bis Mi durch Anlegen eines Löschpotentials, wie z. B. 20 Volt, an ein Halbleitersubstrat und Anlegen eines Referenzpotentials, wie z. B. 0 Volt (d. h. Massespannung VSS), an die Wortleitungen WL1 bis WLi durchgeführt. Von den schwebenden Gates der Speicherzellentransistoren M1 bis Mi gespeicherte Elektronen werden durch Fowler-Nordheim-Durchtunnelung (F- N-Durchtunnelung) abgezogen und dadurch werden die Speicherzellentransistoren M1 bis Mi in Verarmungstransistoren umgewandelt. Es wird allgemein angenommen, daß gelöschte Speicherzellentransistoren eine logische "0" als Daten speichern.
Nach einer solchen Löschoperation wird eine Programmier- oder Schreiboperation durchgeführt, wie in Fig. 2 dargestellt, die ein Ablaufdiagramm einer herkömmlichen Programmieroperation ist. Beispielsweise nehme man an, daß der Speicherzellentransistor M5 programmiert werden soll. Bei dieser Operation wird mit Bezug auf Fig. 2 zuerst eine Versorgungsspannung VCC und eine Massespannung VSS an die Ketten-Ansteuerungsleitung SSL bzw. die Masse- Ansteuerungsleitung GSL angelegt. Ferner wird jede der Bitleitungen BL1 und BL2 mit entweder der Massespannung VSS (Daten "0") oder der Versorgungsspannung VCC (Daten "1") gemäß dem zu programmierenden Datenzustand gespeist. Hierin wird angenommen, daß die Bitleitungen BL1 und BL2 mit der Versorgungsspannung VCC (Daten "1") bzw. der Massespannung VSS (Daten "0") gespeist werden. Anschließend wird eine Durchlaßspannung VDurch, wie z. B. 8 Volt, an die Wortleitungen WL1-WL4 und WL6-WLi, d. h. die nicht angesteuerten Wortleitungen mit Ausnahme einer angesteuerten Wortleitung WL5, angelegt und das Halbleitersubstrat wird mit einem Referenzpotential, wie z. B. der Massespannung VSS gespeist. Nach dem Ablauf einer vorgegebenen Zeit wird an die Wortleitungen WL4 und WL6, die zur angesteuerten Wortleitung WL5 benachbart sind, eine Spannung, die niedriger ist als die Durchlaßspannung VDurch, beispielsweise die Massespannung VSS, angelegt. Anschließend wird eine Programmierspannung VPgm, wie z. B. 18 Volt, an die angesteuerte Wortleitung WL5 angelegt.
Bei einer solchen Programmieroperation wird der Ketten- Ansteuerungstransistor Mss in der Kette 102, die mit der Bitleitung BL1 mit der Versorgungsspannung VCC gekoppelt ist, gesperrt, so daß die Zellenkette 102 schwebt. Somit werden das Source-, das Drain- und das Kanalpotential des angesteuerten Zellentransistors M5 in der Kette 102 aufgrund der kapazitiven Kopplung erhöht, wenn die Programmierspannung VPgm an das Steuergate des Transistors M5 in der Kette 102 angelegt wird. Die Differenz zwischen dem Potential des Steuergates und dem Potential des Source- Drain-Kanals ist nämlich nicht groß genug, um F-N- Durchtunnelung auftreten zu lassen. Somit bleibt der angesteuerte Zellentransistor M5 in der Kette 102 gelöscht.
Das Source-, das Drain- und das Kanalpotential des angesteuerten Zellentransistors M5 in der Kette 104 sind im Gegenteil gleich der Massespannung VSS, da der Ketten- Ansteuerungstransistor Mss in der Kette 104, die mit der Bitleitung BL2 mit der Massespannung VSS gekoppelt ist, durchgesteuert wird, wodurch Elektronen eingefangen werden und sich am schwebenden Gate des Transistors M5 in der Kette 104 durch F-N-Durchtunnelung anreichern, wenn die Programmierspannung VPgm an das Steuergate des Transistors M5 in der Kette 104 angelegt wird. Die Anreicherung einer großen Menge von eingefangenen Elektronen am schwebenden Gate bewirkt, daß die effektive Schwellenspannung des Zellentransistors M5 in der Kette 104 steigt (z. B. etwa 6-7 V). Folglich wird der angesteuerte Zellentransistor M5 in der Kette 104 in einen Anreicherungstransistor umgewandelt, das heißt, der Transistor M5 der Kette 104 wird programmiert. Es wird im allgemeinen angenommen, daß ein programmierter Speicherzellentransistor eine logische "1" als Daten speichert.
Bei der vorstehend beschriebenen Programmierung ist es erforderlich, daß der nicht angesteuerte Zellentransistor, der zu einem angesteuerten Zellentransistor benachbart ist und zwischen dem angesteuerten Zellentransistor und dem Ketten-Ansteuerungstransistor Mss angeordnet ist, gelöscht bleibt, um F-N-Durchtunnelung hervorzurufen. Aus diesem Grund sollte die Programmierung immer der Reihe nach vom Zellentransistor M1, der zum Masse-Ansteuerungstransistor Mgs benachbart ist, zum Zellentransistor Mi hin, der zum Ketten-Ansteuerungstransistor Mss benachbart ist, durchgeführt werden.
Es ist daher Aufgabe der Erfindung, ein Verfahren zur Programmierung eines leistungsunabhängigen EEPROM-Bausteins mit NICHT-UND-Struktur bereitzustellen, das zur Programmierung des Speicherbausteins ohne Einschränkung der Programmierreihenfolge in der Lage ist.
Ein elektrisch löschbarer und programmierbarer, leistungsunabhängiger Halbleiterbaustein umfaßt eine Kette von einer Vielzahl von Speicherzellentransistoren und eine Vielzahl von Wortleitungen. Jeder Zellentransistor weist einen Sourceanschluß, einen Drainanschluß, einen Kanal, ein schwebendes Gate und ein Steuergate auf. Die Steuergates der Zellentransistoren sind mit den Wortleitungen verbunden. Die Source-Drain-Kanäle der Zellentransistoren sind zwischen einer Ketten-Ansteuerungsschaltung zum Ansteuern der Zellenkette und einer Referenz- Ansteuerungsschaltung zum Liefern eines Referenzpotentials an die Zellenkette in Reihe geschaltet.
Ein Verfahren zur Programmierung des vorstehend beschriebenen Speicherbausteins umfaßt Ansteuern der Zellenkette mittels der Ketten-Ansteuerungsschaltung, Ansteuern von einer der Wortleitungen, Anlegen einer Durchlaßspannung an nicht angesteuerte Wortleitungen, Anlegen einer Spannung, die niedriger ist als die Durchlaßspannung, an die Wortleitung, die zur angesteuerten Wortleitung benachbart ist und zwischen der angesteuerten Wortleitung und der Referenz-Ansteuerungsschaltung angeordnet ist, und Anlegen einer Programmierspannung an die angesteuerte Wortleitung. Bei einer Ausführungsform ist die Spannung, die niedriger ist als die Durchlaßspannung, gleich dem Massepotential.
Wie aus dem vorangehenden ersichtlich ist, ist es gemäß dem Programmierverfahren der Erfindung nicht erforderlich, daß der nicht angesteuerte Zellentransistor, der zu einem angesteuerten Zellentransistor benachbart ist und zwischen dem angesteuerten Zellentransistor und dem Ketten- Ansteuerungstransistor angeordnet ist, gelöscht bleibt. Infolgedessen kann die NICHT-UND-Zellenmatrix unabhängig von der Programmierreihenfolge programmiert werden.
Die Erfindung wird nachstehend anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 ein Ersatzschaltbild von typischen NICHT-UND- Zellenketten eines EEPROM-Bausteins;
Fig. 2 ein Ablaufdiagramm, das eine herkömmliche Programmieroperation für den Baustein von Fig. 1 erläutert; und
Fig. 3 ein Ablaufdiagramm, das eine Programmieroperation für einen EEPROM-Baustein mit einer Zellenmatrix mit NICHT-UND-Struktur gemäß der vorliegenden Erfindung erläutert.
Fig. 1 stellt einen Ersatzschaltungsplan von zwei mit Bitleitungen BL1 bzw. BL2 verbundenen EEPROM-NICHT-UND- Zellenketten 102 und 104 dar, auf die diese Erfindung anwendbar ist. Wie gezeigt, umfassen jeweilige NICHT-UND- Zellenketten 102 und 104 eine Ketten-Ansteuerungsschaltung mit Ansteuerungstransistoren Mss, eine Referenz- Ansteuerungsschaltung mit Ansteuerungstransistoren Mgs, und Speicherzellentransistoren M1 bis Mi. In jeder Zellenkette 102 oder 104 sind die Drain-Source-Pfade der Speicherzellentransistoren M1 bis Mi zwischen der Ketten- Ansteuerungsschaltung und der Referenz- Ansteuerungsschaltung, d. h. zwischen einem Sourceanschluß eines entsprechenden Ketten-Ansteuerungstransistors Mss und einem Drainanschluß eines entsprechenden Masse- Ansteuerungstransistors Mgs in Reihe geschaltet. Die Ketten-Ansteuerungsschaltung steuert Zellenketten 102 und 104 an, und eine Referenz-Ansteuerungsschaltung liefert ein Referenzpotential, wie z. B. das Massepotential VSS, zu den Zellenketten 102 und 104.
Der Drainanschluß und der Sourceanschluß von jedem der Speicherzellentransistoren M1 bis Mi sind durch seinen Kanal voneinander beabstandet. Ferner ist sein schwebendes Gate auf einem Tunneloxidfilm über dem Kanal ausgebildet und sein Steuergate ist auf einer dielektrischen Zwischenschicht über dem schwebenden Gate ausgebildet. Ein Drainanschluß des Ketten-Ansteuerungstransistors Mss ist mit der Bitleitung BL1 oder BL2 verbunden und ein Sourceanschluß des Masse-Ansteuerungstransistors Mgs ist mit einer gemeinsamen Source-Leitung (nicht dargestellt) verbunden, die während entweder einer programmier- oder einer Leseoperation geerdet wird. Die Gates des Ketten- Ansteuerungstransistors Mss und des Masse- Ansteuerungstransistors Mgs sind mit einer Ketten- Ansteuerungsleitung SSL bzw. einer Masse- Ansteuerungsleitung GSL gekoppelt. Die Gates der Speicherzellentransistoren M1 bis Mi sind jeweils mit Wortleitungen WL1 bis WLi verbunden.
Fig. 3 ist ein Ablaufdiagramm, das eine Programmieroperation von EEPROM-Bausteinen mit NICHT-UND- Struktur gemäß der Erfindung erläutert. Ab jetzt wird ein Programmierverfahren der Erfindung mit Bezug auf Fig. 3 beschrieben.
Vor der Programmierung der Speichertransistoren eines EEPROMs mit NICHT-UND-Struktur wird normalerweise eine Löschoperation durchgeführt. Bei dieser Operation wird die Löschung der Speicherzellentransistoren M1 bis Mi durch Anlegen eines Löschpotentials, wie z. B. 20 Volt, an ein Halbleitersubstrat und Anlegen eines Referenzpotentials, wie z. B. 0 Volt (d. h. Massespannung VSS), an die Wortleitungen WL1 bis WLi durchgeführt. Von den schwebenden Gates der Speicherzellentransistoren M1 bis Mi gespeicherte Ladungsträger (d. h. Elektronen) werden durch F-N- Durchtunnelung abgezogen und dadurch werden die Speicherzellentransistoren M1 bis Mi in Verarmungstransistoren umgewandelt.
Nach einer solchen Löschoperation wird eine Programmier- oder Schreiboperation durchgeführt, wie in Fig. 3 dargestellt. Beispielsweise wird hierin angenommen, daß der Speicherzellentransistor M5 programmiert werden soll. Bei dieser Operation wird zuerst eine Versorgungsspannung VCC und eine Massespannung VSS an die Ketten- Ansteuerungsleitung SSL bzw. die Masse-Ansteuerungsleitung GSL angelegt. Ferner wird jede der Bitleitungen BL1 und BL2 mit entweder der Massespannung VSS (Daten "0") oder der Versorgungsspannung VCC (Daten "1") gemäß dem zu programmierenden Datenzustand gespeist. Es wird angenommen, daß die Bitleitungen BL1 und BL2 mit der Versorgungsspannung VCC (Daten "1") bzw. der Massespannung VSS (Daten "0") gespeist werden. Anschließend werden alle Wortleitungen WL1-WL4 und WL6-WLi (d. h. die nicht angesteuerten Wortleitungen) bis auf eine angesteuerte Wortleitung WL5 mit einer Durchlaßspannung VDurch, wie z. B. 8 Volt, gespeist und das Halbleitersubstrat wird mit einem Referenzpotential, wie z. B. der Massespannung VSS, gespeist. Nach dem Ablauf einer vorgegebenen Zeit wird nur an die Wortleitung WL4, die zur angesteuerten Wortleitung WL5 benachbart ist und zwischen der angesteuerten Wortleitung WL5 und der Masse-Ansteuerungsleitung GSL angeordnet ist, eine Spannung, die niedriger ist als die Durchlaßspannung VDurch, beispielsweise die Massespannung VSS, angelegt. Somit wird der nicht angesteuerte Zellentransistor M6, der zum angesteuerten Transistor M5 benachbart ist und zwischen dem angesteuerten Transistor M5 und dem Ketten-Ansteuerungstransistor Mss angeordnet ist, bei dieser Operation ungeachtet seines programmierten Zustands leitend gehalten. Dies bedeutet, daß es nicht erforderlich ist, daß der nicht angesteuerte Zellentransistor, der zu einem angesteuerten Zellentransistor benachbart ist und zwischen dem angesteuerten Zellentransistor und dem Ketten- Ansteuerungstransistor Mss angeordnet ist, gelöscht bleibt. Folglich ist es möglich, die NICHT-UND-Zellenmatrix in einer willkürlichen Reihenfolge zu programmieren. Anschließend wird eine Programmierspannung VPgm, wie z. B. 18 Volt, an die angesteuerte Wortleitung WL5 angelegt.
Bei einer solchen Programmieroperation wird der Ketten- Ansteuerungstransistor Mss in der Kette 102, die mit der Bitleitung BL1 mit der Versorgungsspannung VCC gekoppelt ist, gesperrt, so daß die Zellenkette 102 schwebt. Somit werden das Source-, das Drain- und das Kanalpotential des angesteuerten Zellentransistors M5 in der Kette 102 aufgrund der kapazitiven Kopplung erhöht, wenn die Programmierspannung VPgm an das Steuergate des Transistors M5 in der Kette 102 angelegt wird. Die Potentialdifferenz zwischen dem Steuergate und dem Sourceanschluß ist nämlich zu klein, um F-N-Durchtunnelung auftreten zu lassen. Somit bleibt der angesteuerte Zellentransistor M5 in der Kette 102 gelöscht.
Da jedoch der Ketten-Ansteuerungstransistor Mss in der Kette 104, die mit der Bitleitung BL2 mit der Massespannung VSS gekoppelt ist, durchgesteuert wird, sind das Source-, das Drain- und das Kanalpotential des angesteuerten Zellentransistors M5 in der Kette 104 gleich der Massespannung VSS, wodurch Elektronen in dem schwebenden Gate des Transistors M5 in der Kette 104 durch F-N- Durchtunnelung angereichert werden, wenn die Programmierspannung VPgm an das Steuergate des Transistors M5 in der Kette 104 angelegt wird. Folglich wird der angesteuerte Zellentransistor M5 in der Kette 104 in einen Anreicherungstransistor umgewandelt, das heißt, der Transistor M5 der Kette 104 wird programmiert.
Wie vorstehend beschrieben, ist es gemäß der vorliegenden Erfindung nicht erforderlich, daß der nicht angesteuerte Zellentransistor, der zu einem angesteuerten Zellentransistor benachbart ist und zwischen dem angesteuerten Zellentransistor und dem Ketten- Ansteuerungstransistor Mss angeordnet ist, gelöscht bleibt. Somit kann die Programmieroperation für die NICHT-UND- Zellenmatrix ohne Berücksichtigung der Programmierreihenfolge durchgeführt werden.
In den Zeichnungen und der Beschreibung wurde eine typische bevorzugte Ausführungsform der Erfindung offenbart und, obwohl spezielle Begriffe verwendet werden, werden sie nur im Sinne von Oberbegriffen und zur Beschreibung und nicht zum Zweck der Einschränkung verwendet, wobei der Schutzbereich der Erfindung in den folgenden Ansprüchen dargelegt ist.

Claims (2)

1. Verfahren zum Programmieren eines elektrisch löschbaren und programmierbaren, leistungsunabhängigen Halbleiterbausteins mit einer Kette von einer Vielzahl von Speicherzellentransistoren und einer Vielzahl von Wortleitungen; wobei jeder Zellentransistor einen Sourceanschluß, einen Drainanschluß, einen Kanal, ein schwebendes Gate und ein Steuergate aufweist; die Steuergates der Zellentransistoren mit den Wortleitungen verbunden sind; die Source-Drain-Kanäle der Zellentransistoren zwischen einer Ketten- Ansteuerungsschaltung zum Ansteuern der Zellenkette und einer Referenz-Ansteuerungsschaltung zum Vorsehen eines Referenzpotentials in Reihe geschaltet sind; wobei das Verfahren die Schritte umfaßt:
Ansteuern der Zellenkette mittels der Ketten- Ansteuerungsschaltung;
Ansteuern von einer der Wortleitungen;
Anlegen einer Durchlaßspannung an nicht angesteuerte Wortleitungen;
Anlegen einer Spannung, die niedriger ist als die Durchlaßspannung, an die Wortleitung, die zur angesteuerten Wortleitung benachbart ist und zwischen der angesteuerten Wortleitung und der Referenz-Ansteuerungsschaltung angeordnet ist; und
Anlegen einer Programmierspannung an die angesteuerte Wortleitung.
2. Verfahren nach Anspruch 1, wobei die Spannung, die niedriger ist als die Durchlaßspannung, gleich dem Massepotential ist.
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3957985B2 (ja) * 2001-03-06 2007-08-15 株式会社東芝 不揮発性半導体記憶装置
KR100502412B1 (ko) * 2002-10-23 2005-07-19 삼성전자주식회사 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US6859397B2 (en) * 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory
JP4205477B2 (ja) * 2003-04-24 2009-01-07 ダイキョーニシカワ株式会社 樹脂製フロアパネル構造
US7099193B2 (en) 2003-09-08 2006-08-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device, electronic card and electronic apparatus
KR100632942B1 (ko) 2004-05-17 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법
KR100680462B1 (ko) * 2005-04-11 2007-02-08 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그것의 핫 일렉트론 프로그램디스터브 방지방법
JP4012211B2 (ja) * 2005-04-20 2007-11-21 株式会社東芝 半導体集積回路装置およびその書き込み方法
KR100621634B1 (ko) * 2005-05-06 2006-09-07 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR100704021B1 (ko) * 2005-11-08 2007-04-04 삼성전자주식회사 신뢰성을 향상시키는 불휘발성 반도체 메모리 장치의데이터 소거방법
US7355888B2 (en) * 2005-12-19 2008-04-08 Sandisk Corporation Apparatus for programming non-volatile memory with reduced program disturb using modified pass voltages
US7355889B2 (en) * 2005-12-19 2008-04-08 Sandisk Corporation Method for programming non-volatile memory with reduced program disturb using modified pass voltages
US7583542B2 (en) * 2006-03-28 2009-09-01 Freescale Semiconductor Inc. Memory with charge storage locations
US7492633B2 (en) * 2006-06-19 2009-02-17 Sandisk Corporation System for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
US7349261B2 (en) * 2006-06-19 2008-03-25 Sandisk Corporation Method for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
JP2008052808A (ja) * 2006-08-24 2008-03-06 Toshiba Corp 不揮発性半導体記憶装置及びそのデータの読出方法並びにメモリカード
US7440326B2 (en) * 2006-09-06 2008-10-21 Sandisk Corporation Programming non-volatile memory with improved boosting
US7961511B2 (en) * 2006-09-26 2011-06-14 Sandisk Corporation Hybrid programming methods and systems for non-volatile memory storage elements
US8189378B2 (en) * 2006-09-27 2012-05-29 Sandisk Technologies Inc. Reducing program disturb in non-volatile storage
US8184478B2 (en) * 2006-09-27 2012-05-22 Sandisk Technologies Inc. Apparatus with reduced program disturb in non-volatile storage
US7596031B2 (en) * 2006-10-30 2009-09-29 Sandisk Corporation Faster programming of highest multi-level state for non-volatile memory
US7511996B2 (en) * 2006-11-30 2009-03-31 Mosaid Technologies Incorporated Flash memory program inhibit scheme
US7468918B2 (en) * 2006-12-29 2008-12-23 Sandisk Corporation Systems for programming non-volatile memory with reduced program disturb by removing pre-charge dependency on word line data
US7450430B2 (en) * 2006-12-29 2008-11-11 Sandisk Corporation Programming non-volatile memory with reduced program disturb by using different pre-charge enable voltages
US7463531B2 (en) * 2006-12-29 2008-12-09 Sandisk Corporation Systems for programming non-volatile memory with reduced program disturb by using different pre-charge enable voltages
US7433241B2 (en) * 2006-12-29 2008-10-07 Sandisk Corporation Programming non-volatile memory with reduced program disturb by removing pre-charge dependency on word line data
US7952929B2 (en) 2007-02-07 2011-05-31 Mosaid Technologies Incorporated Source side asymmetrical precharge programming scheme
KR101358752B1 (ko) 2007-08-06 2014-02-06 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및그것의 프로그램 방법
US7978520B2 (en) 2007-09-27 2011-07-12 Sandisk Corporation Compensation of non-volatile memory chip non-idealities by program pulse adjustment
KR101416740B1 (ko) 2007-11-26 2014-07-09 삼성전자주식회사 플래시 메모리 장치 및 그것의 읽기 방법
US8238161B2 (en) 2008-11-17 2012-08-07 Samsung Electronics Co., Ltd. Nonvolatile memory device
KR101682662B1 (ko) * 2009-07-20 2016-12-06 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
US8711630B2 (en) 2010-12-29 2014-04-29 Hynix Semiconductor Inc. Programming method of non-volatile memory device
US9858990B2 (en) 2014-12-18 2018-01-02 Apple Inc. Hardware-based performance equalization for storage devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5187683A (en) * 1990-08-31 1993-02-16 Texas Instruments Incorporated Method for programming EEPROM memory arrays
US5345418A (en) * 1991-01-24 1994-09-06 Nexcom Technology, Inc. Single transistor EEPROM architecture
KR960008823B1 (en) * 1993-11-30 1996-07-05 Samsung Electronics Co Ltd Non-volatile semiconductor memory device
KR0145475B1 (ko) * 1995-03-31 1998-08-17 김광호 낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법
KR0172441B1 (ko) * 1995-09-19 1999-03-30 김광호 불휘발성 반도체 메모리의 프로그램 방법
KR0169412B1 (ko) * 1995-10-16 1999-02-01 김광호 불휘발성 반도체 메모리 장치
KR0170707B1 (ko) * 1995-11-29 1999-03-30 김광호 비휘발성 메모리 소자 및 그 구동 방법
KR100193449B1 (ko) * 1995-12-11 1999-06-15 윤종용 분리된 소오스 라인을 가지는 비휘발성 기억소자
US5815438A (en) * 1997-02-28 1998-09-29 Advanced Micro Devices, Inc. Optimized biasing scheme for NAND read and hot-carrier write operations

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