JPH07202047A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07202047A JPH07202047A JP128194A JP128194A JPH07202047A JP H07202047 A JPH07202047 A JP H07202047A JP 128194 A JP128194 A JP 128194A JP 128194 A JP128194 A JP 128194A JP H07202047 A JPH07202047 A JP H07202047A
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- gas
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Abstract
(57)【要約】 （修正有）
【目的】 半導体装置、特にFLASH-EPROM の製造方法に
関し、FLASH-EPROM の浮遊ゲート電極の側壁にエッチン
グ残渣が発生しない製造方法の提供。 【構成】 半導体基板１上に、ポリSiからなり、ゲート
酸化膜３と層間絶縁膜５とに挟まれた浮遊ゲート電極４
が積層された半導体装置の製造方法において、前記浮遊
ゲート電極４を、塩素ガスと酸素ガスの混合ガスを用い
てプラズマエッチングし、側壁面を順テーパ形状とする
ことで構成する。
関し、FLASH-EPROM の浮遊ゲート電極の側壁にエッチン
グ残渣が発生しない製造方法の提供。 【構成】 半導体基板１上に、ポリSiからなり、ゲート
酸化膜３と層間絶縁膜５とに挟まれた浮遊ゲート電極４
が積層された半導体装置の製造方法において、前記浮遊
ゲート電極４を、塩素ガスと酸素ガスの混合ガスを用い
てプラズマエッチングし、側壁面を順テーパ形状とする
ことで構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にFLASH-EPROM の浮遊ゲート電極をエッチング
により形成する製造方法に関する。
係り、特にFLASH-EPROM の浮遊ゲート電極をエッチング
により形成する製造方法に関する。
【０００２】FLASH-EPROM はその揮発性と、DRAM(dynam
ic random access memory)に相当する高密度、大容量の
記憶が可能で有るので、次世代の半導体メモリとして注
目されている。そしてその高密度化、大容量化のために
は、より高精度なドライエッチングの加工技術が要求さ
れている。
ic random access memory)に相当する高密度、大容量の
記憶が可能で有るので、次世代の半導体メモリとして注
目されている。そしてその高密度化、大容量化のために
は、より高精度なドライエッチングの加工技術が要求さ
れている。
【０００３】このドライエッチングによって電極のパタ
ーンを形成する場合、パターン形成後にエッチングの残
渣が発生すると、後のマスク露光の際にゴミと成って剥
離し、マスク合わせの妨げ、或いは電極間の短絡の原因
と成って製品の信頼性を損なう事になるので、このよう
なエッチングによる残渣の発生を極力防止することが要
求される。
ーンを形成する場合、パターン形成後にエッチングの残
渣が発生すると、後のマスク露光の際にゴミと成って剥
離し、マスク合わせの妨げ、或いは電極間の短絡の原因
と成って製品の信頼性を損なう事になるので、このよう
なエッチングによる残渣の発生を極力防止することが要
求される。
【０００４】
【従来の技術】従来のFLASH-EPROM の製造方法について
述べる。図6(a)に示すように、Si基板１の所定領域にSi
O2より成るフィールド酸化膜２を熱酸化法で形成した
後、更にSi基板１の表面に熱酸化法によりゲート酸化膜
３を形成する。
述べる。図6(a)に示すように、Si基板１の所定領域にSi
O2より成るフィールド酸化膜２を熱酸化法で形成した
後、更にSi基板１の表面に熱酸化法によりゲート酸化膜
３を形成する。
【０００５】次いで図6(b)に示すように、該Si基板１上
にポリSi膜を所定の厚さに成膜し、このポリSi膜をホト
レジスト膜（図示せず）をマスクとして用い、所定のパ
ターンに塩素(CＩ2)ガスをエッチングガスとしたドライ
エッチングによりエッチングし、ポリSi膜より成る浮遊
ゲート電極４を形成する。
にポリSi膜を所定の厚さに成膜し、このポリSi膜をホト
レジスト膜（図示せず）をマスクとして用い、所定のパ
ターンに塩素(CＩ2)ガスをエッチングガスとしたドライ
エッチングによりエッチングし、ポリSi膜より成る浮遊
ゲート電極４を形成する。
【０００６】次いで図6(c)の平面図、並びに図6(d)の斜
視図に示すように前記浮遊ゲート電極４の表面をＣＶＤ
法でSiO2膜を成膜後、四弗化炭素(CF4) ガスをエッチン
グガスとして用いてエッチングして層間絶縁膜５を形成
後、図6(c)の平面図および図6(d)の斜視図に示すよう
に、該Si基板１上にポリSi膜（図示せず）を所定の厚さ
に成膜する。
視図に示すように前記浮遊ゲート電極４の表面をＣＶＤ
法でSiO2膜を成膜後、四弗化炭素(CF4) ガスをエッチン
グガスとして用いてエッチングして層間絶縁膜５を形成
後、図6(c)の平面図および図6(d)の斜視図に示すよう
に、該Si基板１上にポリSi膜（図示せず）を所定の厚さ
に成膜する。
【０００７】次いでホトレジスト膜( 図示せず) をマス
クとして臭化水素(HBr) ガスで前記ポリSi膜をエッチン
グし、前記浮遊ゲート電極４に直交する制御ゲート電極
６を形成してFLASH-EPROM を製造している。
クとして臭化水素(HBr) ガスで前記ポリSi膜をエッチン
グし、前記浮遊ゲート電極４に直交する制御ゲート電極
６を形成してFLASH-EPROM を製造している。
【０００８】
【発明が解決しようとする課題】ところで図6(d)に示す
ように、このようにして形成したFLASH-EPROM の浮遊ゲ
ート電極４の側壁には、ドライエッチング後に二酸化シ
リコン( SiO2) 等よりなるエッチング残渣11が発生し易
い。これはホトレジスト膜をマスクとして異方性エッチ
ングのドライエッチングを行なっても、レジスト膜直下
の部分迄が、確実にエッチングされないために起こる。
ように、このようにして形成したFLASH-EPROM の浮遊ゲ
ート電極４の側壁には、ドライエッチング後に二酸化シ
リコン( SiO2) 等よりなるエッチング残渣11が発生し易
い。これはホトレジスト膜をマスクとして異方性エッチ
ングのドライエッチングを行なっても、レジスト膜直下
の部分迄が、確実にエッチングされないために起こる。
【０００９】そのために、エッチングガスと反応して形
成されたSiO2膜等よりなるエッチング残渣11が堆積し、
これがその後の工程で剥離して浮遊し、ゴミと成ってマ
スク露光の妨げと成って、高精度にマスク露光できない
問題がある。或いはこの浮遊ゲート電極４をドープトSi
膜で形成した場合、上記したエッチング残渣11が、隣接
する浮遊ゲート電極４間同士で短絡して素子不良の原因
と成り、製品の信頼性を損なったり、歩留りが低下する
問題がある。
成されたSiO2膜等よりなるエッチング残渣11が堆積し、
これがその後の工程で剥離して浮遊し、ゴミと成ってマ
スク露光の妨げと成って、高精度にマスク露光できない
問題がある。或いはこの浮遊ゲート電極４をドープトSi
膜で形成した場合、上記したエッチング残渣11が、隣接
する浮遊ゲート電極４間同士で短絡して素子不良の原因
と成り、製品の信頼性を損なったり、歩留りが低下する
問題がある。
【００１０】またこのエッチング残渣11を取り除くよう
に、再度エッチングを行なおうとすると、フィールド酸
化膜２をもエッチングするようになり、再エッチングに
よってエッチング残渣11を取り除く事は困難である。
に、再度エッチングを行なおうとすると、フィールド酸
化膜２をもエッチングするようになり、再エッチングに
よってエッチング残渣11を取り除く事は困難である。
【００１１】本発明は上記した問題点を解決するもの
で、上記したエッチング残渣が発生し難い半導体装置の
製造方法の提供を目的とする。
で、上記したエッチング残渣が発生し難い半導体装置の
製造方法の提供を目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にポリSiからなり、ゲート酸化
膜と層間絶縁膜とに挟まれた浮遊ゲート電極が積層され
た半導体装置の製造方法において、前記浮遊ゲート電極
を、塩素ガスと酸素ガスの混合ガスを用いてプラズマエ
ッチングし、側壁面を順テーパ形状となすことを特徴と
するものである。
造方法は、半導体基板上にポリSiからなり、ゲート酸化
膜と層間絶縁膜とに挟まれた浮遊ゲート電極が積層され
た半導体装置の製造方法において、前記浮遊ゲート電極
を、塩素ガスと酸素ガスの混合ガスを用いてプラズマエ
ッチングし、側壁面を順テーパ形状となすことを特徴と
するものである。
【００１３】また上記混合ガスは、塩素ガスに対して酸
素ガスを15〜20％添加した混合ガスであることを特徴と
するものである。
素ガスを15〜20％添加した混合ガスであることを特徴と
するものである。
【００１４】
【作用】本発明の方法は図5(a)に示すように、浮遊ゲー
ト電極４の形状をSi基板１より上方に到る程、その断面
積が小さくなるような形状、つまり順方向のテーパーを
有する形状にする。
ト電極４の形状をSi基板１より上方に到る程、その断面
積が小さくなるような形状、つまり順方向のテーパーを
有する形状にする。
【００１５】従来の方法の図5(b)に示すように浮遊ゲー
ト電極４の側壁を垂直に切り立って形成し、その上に層
間絶縁膜５を形成し、その上にポリSiよりなる制御ゲー
ト電極膜6Aを形成すると、この制御ゲート電極膜6Aより
フィールド酸化膜２の端部の表面に到る厚さがｂと成
る。
ト電極４の側壁を垂直に切り立って形成し、その上に層
間絶縁膜５を形成し、その上にポリSiよりなる制御ゲー
ト電極膜6Aを形成すると、この制御ゲート電極膜6Aより
フィールド酸化膜２の端部の表面に到る厚さがｂと成
る。
【００１６】これに対して、本発明の図5(a)のように浮
遊ゲート電極４の側壁をテーパー状に形成した場合は、
前記制御ゲート電極膜6Aよりフィールド酸化膜２の端部
の表面に到る距離はａとなり、ａ＜ｂとなって、薄くな
りエッチングされ易く、そのため浮遊ゲート電極４の側
壁部に堆積するエッチング残渣の発生が少なくなること
を本発明者は実験的に確認した。
遊ゲート電極４の側壁をテーパー状に形成した場合は、
前記制御ゲート電極膜6Aよりフィールド酸化膜２の端部
の表面に到る距離はａとなり、ａ＜ｂとなって、薄くな
りエッチングされ易く、そのため浮遊ゲート電極４の側
壁部に堆積するエッチング残渣の発生が少なくなること
を本発明者は実験的に確認した。
【００１７】また図４に示すように、この浮遊ゲート電
極４の順方向のテーパー角度θは、エッチングガスの塩
素ガスに添加される酸素ガスの量が少なく成る程、急峻
と成り、塩素ガスに添加される酸素ガスの量が多く成る
程、緩やかに成り、この塩素ガスに混合される酸素ガス
の混合量を制御することでテーパー角度θを制御する事
が可能と成る。
極４の順方向のテーパー角度θは、エッチングガスの塩
素ガスに添加される酸素ガスの量が少なく成る程、急峻
と成り、塩素ガスに添加される酸素ガスの量が多く成る
程、緩やかに成り、この塩素ガスに混合される酸素ガス
の混合量を制御することでテーパー角度θを制御する事
が可能と成る。
【００１８】
【実施例】以下、図面を用いて本発明の一実施例に付き
詳細に説明する。図1(a)の断面図に示すように、Si基板
１の所定領域に熱酸化法によりフィールド酸化膜２を形
成すると共に、該フィールド酸化膜２で区切られた領域
のSi基板１の表面を熱酸化してゲート酸化膜３を形成す
る。
詳細に説明する。図1(a)の断面図に示すように、Si基板
１の所定領域に熱酸化法によりフィールド酸化膜２を形
成すると共に、該フィールド酸化膜２で区切られた領域
のSi基板１の表面を熱酸化してゲート酸化膜３を形成す
る。
【００１９】次いで該Si基板１上にポリSiよりなる浮遊
ゲート電極膜4Aを所定の厚さにＣＶＤ法で成膜した後、
その上にホトレジスト膜12を成膜する。次いで該Si基板
１を図３に示す平行平板型リアクティブイオンエッチン
グ装置の容器21内の基板設置台22上に設置し、容器21内
を排気ポンプ( 図示せず) に連なるガス排気管31より排
気した後、ガス導入管24より、塩素ガス流量が80sccm、
酸素ガス流量が18sccmの混合ガスを容器21内に導入し、
容器21内のガス圧力が100mmtorr の圧力になるように調
節する。
ゲート電極膜4Aを所定の厚さにＣＶＤ法で成膜した後、
その上にホトレジスト膜12を成膜する。次いで該Si基板
１を図３に示す平行平板型リアクティブイオンエッチン
グ装置の容器21内の基板設置台22上に設置し、容器21内
を排気ポンプ( 図示せず) に連なるガス排気管31より排
気した後、ガス導入管24より、塩素ガス流量が80sccm、
酸素ガス流量が18sccmの混合ガスを容器21内に導入し、
容器21内のガス圧力が100mmtorr の圧力になるように調
節する。
【００２０】次いで高周波発振器32により、基板設置台
22と電極23間に高周波電力が300Wと成るように高周波電
力を印加して前記混合ガスで前記浮遊ゲート電極膜をエ
ッチングし、図1(b)と図1(b)のＡ−Ａ´断面図の図1(c)
に示すように浮遊ゲート電極４を形成する。
22と電極23間に高周波電力が300Wと成るように高周波電
力を印加して前記混合ガスで前記浮遊ゲート電極膜をエ
ッチングし、図1(b)と図1(b)のＡ−Ａ´断面図の図1(c)
に示すように浮遊ゲート電極４を形成する。
【００２１】このエッチングの場合、本発明者は実験に
より酸素ガスの塩素ガスに対する添加量は容量比で20％
とすると、図４よりテーパー角度θは72度程度となり、
順方向のテーパーが付いたことを確認した。
より酸素ガスの塩素ガスに対する添加量は容量比で20％
とすると、図４よりテーパー角度θは72度程度となり、
順方向のテーパーが付いたことを確認した。
【００２２】なお本発明者は図４に示すように塩素ガス
に対する酸素ガスの添加量が容量比で15％以下となる
と、直線ａに示すように急激にテーパ角度θが大とな
り、また上記塩素ガスに対する酸素ガスの添加量の容量
比が30％以上に成ると、エッチング速度が急激に低下し
てエッチングに長時間を要し、実用的でない事が判明し
たので、酸素ガスの塩素ガスに対する添加量は容量比で
15〜30％の範囲とした。
に対する酸素ガスの添加量が容量比で15％以下となる
と、直線ａに示すように急激にテーパ角度θが大とな
り、また上記塩素ガスに対する酸素ガスの添加量の容量
比が30％以上に成ると、エッチング速度が急激に低下し
てエッチングに長時間を要し、実用的でない事が判明し
たので、酸素ガスの塩素ガスに対する添加量は容量比で
15〜30％の範囲とした。
【００２３】次いで浮遊ゲート電極４を形成したSi基板
１を、前記したエッチング装置の容器21より取り出し、
図2(a)に示すように、浮遊ゲート電極４上を熱酸化、或
いはＣＶＤ法で成膜して層間絶縁膜５を300 Åの厚さに
成膜後、この上にＣＶＤ法によりポリSiよりなる制御ゲ
ート電極膜6Aを2000Åの厚さに成膜後、その上に所定パ
ターンのホトレジスト膜12A を成膜する。
１を、前記したエッチング装置の容器21より取り出し、
図2(a)に示すように、浮遊ゲート電極４上を熱酸化、或
いはＣＶＤ法で成膜して層間絶縁膜５を300 Åの厚さに
成膜後、この上にＣＶＤ法によりポリSiよりなる制御ゲ
ート電極膜6Aを2000Åの厚さに成膜後、その上に所定パ
ターンのホトレジスト膜12A を成膜する。
【００２４】次いでこのように形成したSi基板１を再び
図３に示したエッチング装置の容器21内の基板設置台22
上に設置する。次いでこの基板設置台22と、電極23間の
高周波電力を350Wとし、ガス導入管24より、HBr ガスが
80sccm、Heが2sccm の流量と成るように容器21内に導入
し、図2(b)の平面図および図2(c)の斜視図のように制御
ゲート電極６をエッチング形成する。
図３に示したエッチング装置の容器21内の基板設置台22
上に設置する。次いでこの基板設置台22と、電極23間の
高周波電力を350Wとし、ガス導入管24より、HBr ガスが
80sccm、Heが2sccm の流量と成るように容器21内に導入
し、図2(b)の平面図および図2(c)の斜視図のように制御
ゲート電極６をエッチング形成する。
【００２５】次いで前記浮遊ゲート電極膜をエッチング
するのに用いたエッチングガスの容器21内への供給を停
止し、CF4 ガスを80sccmの流量で容器21内に導入し、容
器21内の圧力が500mmtorr と成るように調整し、層間絶
縁膜５を所定のパターンにエッチングする。
するのに用いたエッチングガスの容器21内への供給を停
止し、CF4 ガスを80sccmの流量で容器21内に導入し、容
器21内の圧力が500mmtorr と成るように調整し、層間絶
縁膜５を所定のパターンにエッチングする。
【００２６】このようにすれば、層間絶縁膜５と制御ゲ
ート電極膜6Aの形成時に浮遊ゲート電極４がテーパー形
状を呈しているので、前記した理由で形成される浮遊ゲ
ート電極４の側壁部にエッチング残渣が発生することが
少なくなる。
ート電極膜6Aの形成時に浮遊ゲート電極４がテーパー形
状を呈しているので、前記した理由で形成される浮遊ゲ
ート電極４の側壁部にエッチング残渣が発生することが
少なくなる。
【００２７】そのため、その後のマスク露光の工程でエ
ッチング残渣が飛散してマスク露光の際の障害となる事
故がなくなり、またこの浮遊ゲート電極４と制御ゲート
電極６をドープトポリSi膜で形成した場合、隣接するこ
れ等の電極同士がショートする事故も発生せず、FLASH-
EPROM の製造歩留りが向上する効果がある。
ッチング残渣が飛散してマスク露光の際の障害となる事
故がなくなり、またこの浮遊ゲート電極４と制御ゲート
電極６をドープトポリSi膜で形成した場合、隣接するこ
れ等の電極同士がショートする事故も発生せず、FLASH-
EPROM の製造歩留りが向上する効果がある。
【００２８】
【発明の効果】以上述べたように本発明の方法によると
浮遊ゲート電極の側壁にエッチング残渣が発生しなくな
るので、マスク露光が高精度で行なわれ、また電極間の
ショート現象も少なくなるので、高歩留りで半導体装置
が製造可能となる。
浮遊ゲート電極の側壁にエッチング残渣が発生しなくな
るので、マスク露光が高精度で行なわれ、また電極間の
ショート現象も少なくなるので、高歩留りで半導体装置
が製造可能となる。
【図１】 本発明の方法の製造工程の説明図である。
【図２】 本発明の方法の製造工程の説明図である。
【図３】 本発明の方法に用いる装置の説明図である。
【図４】 テーパ角度とエッチングガスの混合比の関係
図である。
図である。
【図５】 本発明の方法の原理の説明図である。
【図６】 従来の方法および問題点の説明図である。
１ Si基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ 浮遊ゲート電極 4A 浮遊ゲート電極膜 ５ 層間絶縁膜 ６ 制御ゲート電極 6A 制御ゲート電極膜 11 エッチング残渣 12 ホトレジスト膜 12A ホトレジスト膜 21 容器 22 基板設置台 23 電極 24 ガス導入管 31 ガス排気管 32 高周波発振器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3065 29/78 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｇ
Claims (2)
- 【請求項１】 半導体基板(1) 上に、ポリSiからなり、
ゲート酸化膜(3) と層間絶縁膜(5) とに挟まれた浮遊ゲ
ート電極(4) が積層された半導体装置の製造方法におい
て、 前記浮遊ゲート電極(4) を、塩素ガスと酸素ガスの混合
ガスによりプラズマエッチングし、側壁面を順テーパ形
状とすることを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の混合ガスは、塩素ガスに
対して酸素ガスを15〜20％添加した混合ガスであること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP128194A JPH07202047A (ja) | 1994-01-11 | 1994-01-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP128194A JPH07202047A (ja) | 1994-01-11 | 1994-01-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202047A true JPH07202047A (ja) | 1995-08-04 |
Family
ID=11497074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP128194A Withdrawn JPH07202047A (ja) | 1994-01-11 | 1994-01-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202047A (ja) |
Cited By (7)
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| EP1113500A1 (en) * | 1999-12-31 | 2001-07-04 | STMicroelectronics S.r.l. | Process for manufacturing non-volatile memory cells |
| JP2003045874A (ja) * | 2001-07-27 | 2003-02-14 | Semiconductor Energy Lab Co Ltd | 金属配線およびその作製方法、並びに金属配線基板およびその作製方法 |
| KR100389918B1 (ko) * | 2000-11-14 | 2003-07-04 | 삼성전자주식회사 | 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이 |
| KR100474739B1 (ko) * | 2002-04-08 | 2005-03-08 | 동부아남반도체 주식회사 | 비휘발성 메모리 셀의 경사진 플로팅 게이트 제조방법 |
| JP2006303308A (ja) * | 2005-04-22 | 2006-11-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| US7666718B2 (en) | 1999-07-22 | 2010-02-23 | Semiconductor Energy Laboratory Co., Ltd. | Wiring and manufacturing method thereof, semiconductor device comprising said wiring, and dry etching method |
-
1994
- 1994-01-11 JP JP128194A patent/JPH07202047A/ja not_active Withdrawn
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