CN105321951B - 高持久性非易失性存储单元 - Google Patents

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Abstract

本发明涉及非易失性存储单元结构和相关方法。非易失性存储单元包括具有通过浮栅桥连接在一起的浮置栅极的彼此间隔开的两个晶体管。在操作过程中，非易失性存储器单元从第一晶体管编程和擦除并且从另一个第二晶体管读出。由于两个晶体管的浮置栅极连接在一起并且与其他的周围的层绝缘，存储的电荷可以受到第一晶体管的控制并且影响第二晶体管的阈值。

Description

高持久性非易失性存储单元
技术领域
本发明涉及高持久性非易失性存储单元。
背景技术
闪存是一种可电擦除和重新编程的非易失性电子计算机存储介质。为了存储信息，闪存包括可寻址的存储单元阵列；每个存储单元均包括具有设置在衬底上方且通过绝缘介电层与衬底分隔开的浮置栅极的晶体管。在正常使用过程中，当写入和擦除存储单元时，存在于绝缘介电层中的缺陷可以捕获电荷并且不可避免的降低绝缘效果。其他类型的损伤也可能降低绝缘介电层的有效性，从而降低浮置栅极在较长的一段时间内保持电荷的能力。每个闪存在它变得不可靠之前，仍可以维持有限量的退化(degradation)，这意味着它仍可以可以工作但是并不稳定。闪存单元在保持一致且可预测输出的同时，所能耐受的写入操作(例如，编程和擦除周期)的次数限定了它的持久性。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种设置在衬底上方的非易失性存储单元，包括：第一有源区和第二有源区，由第一方向上的中心隔离区分隔开；第一外围隔离区和第二外围隔离区，设置在所述第一有源区和所述第二有源区的最外侧周围；所述中心隔离区以及所述第一外围隔离区和所述第二外围隔离区在所述第一有源区和所述第二有源区之上具有第一高度，从而在所述中心隔离区和所述第一外围隔离区之间形成第一凹槽，并且在所述中心隔离区和所述第二外围隔离区之间形成第二凹槽；第一浮置栅极和第二浮置栅极，分别设置在所述第一凹槽和所述第二凹槽中；以及浮栅桥，设置在所述中心隔离区上方，电连接所述第一浮置栅极和所述第二浮置栅极；其中，所述第一浮置栅极设置为邻接所述第一外围隔离区的第一侧壁并且所述第二浮置栅极设置为邻接所述第二外围隔离区的第二侧壁。
在上述非易失性存储单元中，所述浮栅桥在连接的所述第一浮置栅极和所述第二浮置栅极之上具有第二高度；并且所述浮栅桥沿着所述第一方向在所述中心隔离区的边缘上方横向延伸。
在上述非易失性存储单元中，所述第一高度介于约和约之间。
在上述非易失性存储单元中，所述隔离区是填充有绝缘材料的浅沟槽。
在上述非易失性存储单元中，所述第一浮置栅极和所述第二浮置栅极以及所述浮栅桥包括厚度为约350埃()的多晶硅层。
在上述非易失性存储单元中，还包括：设置在所述第一有源区处的第一晶体管和设置在所述第二有源区处的第二晶体管，所述第一晶体管和所述第二晶体管均包括：源极区和漏极区，由在基本上垂直于所述第一方向的第二方向上的沟道区间隔开；其中，对应于所述第一晶体管或所述第二晶体管的所述第一浮置栅极或所述第二浮置栅极设置在相应的所述沟道区的至少一部分上方，通过栅极电介质与所述沟道区绝缘；以及控制栅极，电容耦合至相应的所述第一浮置栅极或所述第二浮置栅极。
在上述非易失性存储单元中，所述非易失性存储单元从所述第一晶体管读出，并且从所述第二晶体管编程和擦除。
在上述非易失性存储单元中，所述第一晶体管和所述第二晶体管的源极区在所述衬底中电连接。
在上述非易失性存储单元中，通过对所述第一晶体管的漏极区施加第一电压而对所述非易失性存储单元进行读出；并且通过对所述第二晶体管的源极区施加第一电流而对所述非易失性存储单元进行编程。
在上述非易失性存储单元中，所述第一晶体管和所述第二晶体管的所述第一浮置栅极和所述第二浮置栅极通过氧化物-氮化物-氧化物(ONO)介电层分别与相应的所述控制栅极绝缘。
根据本发明的另一方面，还提供了一种非易失性存储器，包括：多个非易失性存储单元，在第一导电类型的半导体衬底中布置成多个行和列，每一个存储单元均包括：第一晶体管，包括：通过第一沟道区彼此间隔开的、限定在列方向的具有第二导电类型的第一区域和第二区域；第一浮置栅极，设置在所述第一沟道区上方，通过第一介电层与所述第一沟道区绝缘；和第一控制栅极，设置在所述第一浮置栅极上方，通过第二介电层与所述第一浮置栅极绝缘；以及第二晶体管，包括：通过第二沟道区彼此间隔开的、限定在列方向的具有第二导电类型的第三区域和第四区域；第二浮置栅极，设置在所述第二沟道区上方，通过第一介电层与所述第二沟道区绝缘；和第二控制栅极，设置在所述第二浮置栅极上方，通过第二介电层与所述第二浮置栅极绝缘；其中，所述第二晶体管在基本上垂直于所述列方向的行方向上与所述第一晶体管间隔开；其中，所述第一区域和所述第三区域在所述行方向上对准并且通过中心隔离区在所述衬底中彼此绝缘；其中，所述第一浮置栅极设置为邻接第一外围隔离区的侧壁，并且所述第二浮置栅极设置为邻接第二外围隔离区的侧壁，所述第一外围隔离区和所述第二外围隔离区设置在所述行方向上的所述第一晶体管和所述第二晶体管的最外侧周围，并且所述第一浮置栅极和所述第二浮置栅极通过浮栅桥电连接。
在上述非易失性存储器中，还包括：多条字线，在所述行方向上延伸，其中，每条字线均与在同一行中的存储单元的所述控制栅极电连接；多条位线，在所述列方向上延伸，其中，每条位线均与在同一列中的存储单元的所述第一区域电连接；多条编程线，在所述列方向上延伸，其中，每条编程线均与在同一列中的存储单元的所述第三区域电连接；以及源极线，与所述多个非易失性存储单元的所述第二区域和所述第四区域电连接。
在上述非易失性存储器中，同一列中的存储单元串联连接并且从所述列的同一存储单元的所述第一区域读出。
在上述非易失性存储器中，所述第一浮置栅极和所述第二浮置栅极设置为邻接所述中心隔离区并且所述浮栅桥设置为从所述第一浮置栅极或所述第二浮置栅极处呈台阶状突出。
根据本发明的又一方面，还提供了一种在半导体衬底上方形成非易失性存储单元的方法，包括：图案化第一介电层上方的第一硬掩模层；形成穿过所述介电层至所述衬底内的中心隔离区以及第一外围隔离区和第二外围隔离区；其中，所述中心隔离区形成在所述第一外围隔离区和所述第二外围隔离区的最内侧之间，并且所述中心隔离区通过第一方向上的所述第一硬掩模层与所述第一外围隔离区和所述第二外围隔离区彼此间隔开；去除所述第一硬掩模层以在所述中心隔离区和所述第一外围隔离区之间形成第一凹槽和在所述中心隔离区和所述第二外围隔离区之间形成第二凹槽；形成填充所述第一凹槽和所述第二凹槽并且位于所述隔离区上方的第一导电层；形成光刻胶层以覆盖所述第一导电层中位于所述中心隔离区之上的第一部分，并且蚀刻第一导电层中位于所述第一外围隔离区和所述第二外围隔离区之上的第二部分，从而暴露所述第一外围隔离区和所述第二外围隔离区的顶面；以及实施平坦化以降低所述第一导电层的第一部分的高度以形成位于所述中心隔离区上方的桥前体，并且保留分别位于所述第一凹槽和所述第二凹槽中的浮置栅极前体，其中，所述桥前体连接位于不同凹槽中的所述浮置栅极前体。
在上述方法中，由所述光刻胶层覆盖的所述第一导电层的第一部分包括直接位于所述中心隔离区之上的部分和位于邻接所述中心隔离区的相对侧壁的所述第一凹槽和所述第二凹槽的至少一部分之上的部分，而所述第一导电层的蚀刻的第二部分包括直接位于所述第一外围隔离区和所述第二外围隔离区之上的部分及所述第一凹槽和所述第二凹槽的剩余部分。
在上述方法中，还包括：在所述中心隔离区和所述第一外围隔离区之间形成第一晶体管和在所述中心隔离区和所述第二外围隔离区之间形成第二晶体管，所述第一晶体管和所述第二晶体管的沟道长度在基本垂直于所述第一方向的第二方向上延伸，所述第一晶体管和所述第二晶体管的形成包括：在所述第一导电层上方形成第二介电层和第二导电层；去除所述第一介电层和所述第二介电层及所述第一导电层和所述第二导电层的一部分以形成栅叠件，所述栅叠件包括具有浮置栅极前体的浮置栅极、具有桥前体的浮栅桥、具有所述第二导电层的控制栅极和位于所述控制栅极和所述浮置栅极之间的具有所述第二介电层的绝缘层；以及在所述栅叠件之间和所述栅叠件的最外侧周围的所述半导体衬底的表面内形成源极/漏极区；其中，所述第一晶体管和所述第二晶体管的浮置栅极设置在所述第一凹槽和所述第二凹槽中，通过所述中心隔离区间隔开并且通过设置在所述中心隔离区之上且沿着所述第一方向在所述中心隔离区的侧壁两端延伸的所述浮栅桥而电连接。
在上述方法中，还包括：在形成所述第一导电层之后，在所述第一导电层上方形成底部抗反射涂(BARC)层；其中，通过实施等离子体蚀刻去除所述第一导电层的第二部分。
在上述方法中，填充在所述凹槽内以及所述隔离区上方的所述第一导电层的厚度介于约至约的范围内。
在上述方法中，通过形成穿过所述衬底的沟槽并且用绝缘材料填充所述沟槽来形成所述隔离区。
附图说明
当结合附图阅读下面的详细说明书时，能够最好地理解本发明的各个方面。应该注意的是，根据行业中的标准实践，附图中的各个部件未按比例绘制。实际上，为了论述的清楚，可以任意增大或减小所示出的部件的尺寸。
图1A示出了非易失性存储单元的一些实施例的顶视图。
图1B示出了图1A的非易失性存储单元沿着线A-A’的一些实施例的截面图。
图1C示出了图1B的放大的局部图。
图1D示出了图1A的非易失性存储单元沿着线B-B’的一些实施例的截面图。
图2A示出了非易失性存储器的一些实施例的顶视图。
图2B示出了图2A的非易失性存储器的一些实施例的等效电路。
图3示出了形成非易失性存储单元的方法的一些实施例的流程图。
图4示出了形成一对非易失性存储单元的方法的一些实施例的流程图。
图5A至图13B示出了处于各个制造阶段的形成非易失性存储单元的一些实施例的一系列截面图。
具体实施方式
为了实现本发明的不同特征，以下公开内容提供了多个不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例而并不旨在进行限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括第一部件和第二部件之间可以形成额外部件，使得第一部件和第二部件可以不直接接触的实施例。另外，在各个实例中，本发明可以重复参考标号和/或字母。这种重复的目的在于简化和清楚，其本身并不表示所论述的各个实施例和/或配置之间的关系。
而且，为便于描述，在本文中可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对位置术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而可以对本文中使用的空间相对位置描述符同样地作出相应的解释。
非易失性存储单元包括具有设置在沟道之上的浮置栅极的晶体管，沟道布置在晶体管的源极/漏极区域之间。通过薄绝缘膜使浮置栅极绝缘，从而浮置栅极在不管通电或断电的情况下可以在相对较长的时间段(例如，年)内存储电荷(电子)。根据存储在浮置栅极中的电荷多少，存储在浮置栅极中的电荷控制晶体管的阈值。写入非易失性存储单元的第一数据状态(例如，所谓的“编程操作”)的一种方法是通过施加从晶体管的源极区至浮置栅极的高电流而将电子注入浮置栅极内(称为源极侧注入，SSI)，其将晶体管的电压阈值设定为第一阈值。相反，为了写入非易失性存储单元的第二数据状态(例如，所谓的“擦除操作”)，可以对浮置栅极施加高压以促使电子通过隧穿(称为隧道效应，FN隧穿)离开浮置栅极。
在编程和擦除期间，进出于浮置栅极的一些电子可以变为永久地被捕获(trapped)在设置于浮置栅极与沟道之间的绝缘膜中。其他类型的损害，诸如热载流子效应，也可以破坏绝缘膜。随着时间的推移，这些被捕获的电荷和/或其他类型的损害可以导致存储单元的Vt分布偏离它们的目标值，或者可以降低可发生的存储器读出或写入的速度。因此，降低了存储单元的可靠性和/或性能。
为了提高浮置栅极的持久性，本发明阐述了一种非易失性存储单元结构及其制造方法。同时参考图1A至图1D，公开了非易失性存储单元100的非限制意义的示例性结构。非易失性存储单元100a包括彼此间隔开但是它们的相应浮置栅极11和12连接在一起的第一晶体管103a和第二晶体管103b。
在操作过程中，非易失性存储单元100a从第一晶体管103a编程和擦除并且从第二晶体管103b读出。由于两个晶体管的浮置栅极11和12连接在一起并且与其他周围各层绝缘，存储的电荷可以受到第一晶体管103a的控制并且影响第二晶体管103b的阈值。设置在浮置栅极12和沟道111b之间的读出晶体管(第二晶体管103b)的栅极介电层免于在编程和擦除期间由高压、高电流和电荷移动导致的退化。同样，由于编程和擦除操作与读出操作分隔开，可以改进非易失性存储器的速度和降低干扰。
在本发明的许多实施例中，非易失性存储单元100a由包括狭槽蚀刻以及随后的平坦化工艺的制造工序形成。非易失性存储单元100a可以通过以下步骤制造：首先形成高于半导体衬底的顶面的多个隔离区102，然后在通过隔离区102自对准的有源区104内形成晶体管。当蚀刻直接位于外围的隔离区102b和102c之上的导电材料时，通过保护导电材料中直接位于中心隔离区102a之上的一部分不被去除可以形成电连接浮置栅极11和12的浮栅桥106a(连接部件)。
图1B示出了图1A的非易失性存储单元100a沿着线A-A’的示例性截面图。如上所述，隔离区102可设置为高于衬底102的顶面以在各隔离区120之间形成凹槽。浮置栅极11和12是自对准的并且由隔离区102的侧壁很好地限定。值得注意的是，由于保留了浮栅桥106a而通过狭槽蚀刻去除了第一导电层202中直接位于外围隔离区102b和102c之上的一部分，与以前的方法相比，中心隔离区102a在有源区104a和104b之间扩展并沿着y方向延伸。与不具有浮栅桥的情况(例如，具有单个晶体管的非易失性存储单元)相比，对于中心隔离区102a而言，没有引入额外的裕度规则(margin rules)。非易失性存储单元的尺寸被最小化。
更加具体地，图1A示出了以第一方向x和第二方向y在半导体衬底上方设置的2×2存储单元阵列以作为便于示出的非限制性实例。第一方向x和第二方向y可以彼此垂直。每个存储单元100a、100b等都可以与存储单元100具有类似的结构。图1B示出了图1A的非易失性存储单元100沿着x方向上的线A-A’的示例性截面图。非易失性存储单元100包括第一有源区104a和第二有源区104b。第一和第二有源区104a和104b具有诸如p型或n型的第一导电类型。沿着第一方向x，第一有源区104a和第二有源区104b由中心隔离区102a分隔开。中心隔离区102a设置在第一有源区104a的最内侧和第二有源区104b的最内侧之间。第一外围隔离区102b布置在大约第一有源区104a的最外侧；并且第二外围隔离区102c布置在大约第二有源区104b的最外侧。中心隔离区102a和第一及第二外围隔离区102b和102c设置为高于第一和第二有源区104a和104b；从而在中心隔离区102a和第一外围隔离区104b之间形成第一凹槽和在中心隔离区102a和第二外围隔离区102c之间形成第二凹槽。在一些实施例中，隔离区是填充有绝缘材料的浅沟槽。将导电材料填充到第一和第二凹槽内以形成第一晶体管的第一浮置栅极11和第二晶体管的第二浮置栅极12。第一介电层110相应地形成在第一和第二浮置栅极11和12与第一和第二有源区104a和104b之间作为栅极电介质。浮栅桥106a设置在中心隔离区102之上，连接第一浮置栅极11和第二浮置栅极12。浮栅桥106a可以由与第一和第二浮置栅极11和12的相同的材料制成。第一和第二浮置栅极11和12设置在第一和第二凹槽中从而使得第一浮置栅极11邻接中心隔离区102a的左侧以及第一外围隔离区102b的第一侧壁。对称地，第二浮置栅极12邻接中心隔离区102a的右侧以及第二外围隔离区102c的第二侧壁。
图1C示出了非易失性存储单元100的一些实施例的由虚线矩形标记的图1B的一部分的放大的局部图。图1C示出了第一浮置栅极11、浮栅桥106a、中心隔离区102a、第一外围隔离区102b和第一有源区104a的相对位置的一些实施例。在实施例中，第一浮置栅极11设置为邻接第一外围隔离区102a的第一侧壁132a并且邻接中心隔离区102a的左侧壁132b。从有源区104a至第一外围隔离区102b的顶面134a的第一高度138在约至约的范围内。在一些实施例中，第一高度138大约为栅极电介质110设置在第一浮置栅极11和第一有源区104a之间。第二介电层112设置在第一浮置栅极11和浮栅桥106a上且在控制栅极层108下方。浮栅桥106a设置在中心隔离区102a之上并且具有自中心隔离区102a的顶面134b的第二高度140。在一些实施例中，第二高度140为约浮栅桥106a沿着x方向在中心隔离区102a的边缘上方延伸。
继续参考图1A，非易失性存储单元100包括与第一浮置栅极11相对应的第一晶体管和与第二浮置栅极12相对应的第二晶体管，其中，第一晶体管设置在第一有源区104a处并且第二晶体管设置在第二有源区104b处。第一晶体管包括通过y方向的第一沟道区111a间隔开的第一漏极区115a和第一源极区114a。第一控制栅极电容耦合至第一浮置栅极11。第二晶体管通过y方向的第二沟道区111b间隔开的第二漏极区115b和第二源极区114b。第二控制栅极电容耦合至第二浮置栅极12。非易失性存储单元100从一个晶体管(例如，第一晶体管)读出，并且从其他晶体管(例如，第二晶体管)编程和擦除。例如，通过对第一漏极区115a施加第一偏压可以对非易失性存储单元100进行读出；而通过对第二浮置栅极12施加第二偏压可以对非易失性存储单元100进行编程以及通过从第二源极区114b注入热电子可以对非易失性存储单元100进行擦除。在一些实施例中，第一源极区114a和第二源极区114b在衬底120中电连接在一起。
在一些实施例中，第一晶体管的第一漏极区115a可以通过位线与其他存储单元的第一晶体管连接。第二晶体管的第二漏极区115b可以通过编程线与其他存储单元的第二晶体管连接。图2A示出了具有多个非易失性存储单元100的非易失性存储器200的一些实施例的示例性顶视图。为了示出的目的，非易失性存储器200包括2列y方向上的和2行x方向上的非易失性存储单元100，但是应当理解的是，更多或更少的列和/或更多或更少的行是可接受的。在图2A的实例中，多条字线在x方向上延伸，每条字线均连接给定行的存储单元的控制栅极。例如，第一字线322a连接第n行中的控制栅极，并且第二字线322b连接第n+1行中的控制栅极。多条位线在y方向上延伸，每条位线均连接给定列中的存储单元的第一晶体管的漏极区。例如，第一位线224a连接第n列中的第一晶体管的漏极区，即，115a和115e，并且第二位线224b连接第n+1列中的第一晶体管的漏极区，即，115c和115g。多条编程线在y方向上延伸，每条编程线均连接给定列中的存储单元的第二晶体管的漏极区。例如，第一编程线222a连接第n列中的第二晶体管的漏极区，即115b和115f，并且第二编程线222b连接第n+1列中的第二晶体管的漏极区，即，115d和115h。多个非易失性存储单元100享有共同的源极区114。
图2B示出了图2A的非易失性存储器200的一些实施例的等效电路。图2示出了“NOR”存储单元结构，其中，一对存储单元(例如，100a和100c)并联连接，共享一源极区并且使漏极区在位线内连接在一起。在一些其他实施例中，存储单元100可以串联连接，其中，一个存储单元的漏极区共享为其他存储单元的源极区；并且位线内的多个存储单元可以以这种方式连接。这种结构称为“NAND”存储器结构，其他可应用的存储单元结构也是可接受的。
图3示出了形成非易失性存储单元的方法300的一些实施例的流程图。方法300公开了用于形成具有通过浮栅桥连接在一起的浮置栅极的两个晶体管的非易失性存储单元的自对准工艺。方法300包括狭槽蚀刻步骤和随后的平坦化步骤以形成浮置栅极和浮栅桥。
在步骤302中，在第一介电层上方图案化第一硬掩模层。第一介电层用作栅极电介质前体。图案化的第一硬掩模层包括彼此间隔开的多个带(strips)。
在步骤304中，形成穿过介电层进入衬底内的中心隔离区以及第一和第二外围隔离区。在第一外围隔离区的最内侧和第二外围隔离区的最内侧之间形成中心隔离区，并且第一和第二外围隔离区通过第一方向上的第一硬掩模层彼此间隔开。隔离区用于使设置在衬底中且在硬掩模层下方的有源区彼此绝缘。在各第一硬掩模层带之间形成隔离区，从而使各带彼此分隔开。
在步骤306中，去除第一硬掩模层以在中心隔离区和第一外围隔离区之间形成第一凹槽和在中心隔离区和第二外围隔离区之间形成第二凹槽。
在步骤308中，形成第一导电层以填充第一和第二凹槽并且填充在隔离区上方。
在步骤310中，形成光刻胶层以覆盖第一导电层中位于中心隔离区之上的第一部分，而去除第一导电层中位于第一和第二外围隔离区之上的第二部分，从而暴露第一和第二外围隔离区的顶面。在一些实施例中，通过干蚀刻工艺去除第一导电层的第二部分，并且步骤310称为“狭槽蚀刻”。
在步骤312中，实施平坦化以降低第一导电层的第一部分的高度以形成位于中心隔离区上方的桥前体，并且保留分别位于第一凹槽和第二凹槽中的浮置栅极前体。从而形成通过隔离区自对准的浮置栅极。桥前体连接不同凹槽中的浮置栅极前体。
在一些实施例中，在步骤312之后，通过一系列的后续步骤形成每个非易失性存储单元的两个晶体管。图4示出了形成一对非易失性存储单元的方法400的一些实施例的流程图。方法400包括自对准工艺以形成连接两个浮置栅极前体的桥前体(类似于方法300)，然后形成具有一些实施例的栅极结构的一对非易失性存储单元。
虽然公开的方法(例如，方法300和400)在下文中被示出和描述为一系列的步骤和事件，但是应当理解，所示出的这些步骤和事件的顺序不应当解释为限制意义的。例如，一些步骤可以以不同的顺序发生和/或与本文中示出和/或描述的其他步骤和事件同时发生。此外，并非所有示出的步骤需要执行本说明书的一个或多个方面或实施例。此外，可以以一个或多个不同的步骤和/或阶段来执行本文中所示出的一个或多个步骤。
在步骤402中，类似于步骤302，在第一介电层上方图案化第一硬掩模层。
在步骤404中，类似于步骤304，形成穿过介电层进入衬底内的中心隔离区以及第一和第二外围隔离区。
在步骤406中，类似于步骤306，去除第一硬掩模层以在中心隔离区和第一外围隔离区之间形成第一凹槽和在中心隔离区和第二外围隔离区之间形成第二凹槽。
在步骤408中，类似于步骤308，形成第一导电层以填充第一和第二凹槽并且填充在隔离区上方。
在步骤410中，类似于步骤310，形成光刻胶层以覆盖第一导电层中位于中心隔离区之上的第一部分，并且去除第一导电层中位于第一和第二外围隔离区之上的第二部分，从而暴露第一和第二外围隔离区的顶面。在一些实施例中，通过干蚀刻工艺去除第一导电层的第二部分，并且步骤410称为“狭槽蚀刻”。
在步骤412中，类似于步骤312，实施平坦化以降低第一导电层的第一部分的高度以形成位于中心隔离区上方的桥前体，并且保留分别位于第一凹槽和第二凹槽中的浮置栅极前体。
在步骤414中，在隔离区的暴露表面上方和剩余的第一导电层的上方堆叠第二共形的介电层、第二导电层和硬掩模层。
在步骤416中，蚀刻穿过硬掩模层、第二导电层、第二介电层和剩余的第一导电层以形成一对栅叠件。
在步骤418中，将共享的源极/漏极区嵌入在各栅叠件之间的半导体衬底的表面内并且将两个独立的源极/漏极区嵌入在各栅叠件最外侧周围的半导体衬底的表面内。
参考图5至图13，提供了处于各个制造阶段的半导体结构的一些实施例的截面图以示出形成非易失性存储单元的一些实施例。具有后缀“A”的视图对应于沿着x方向的截面图，并且具有后缀“B”的视图对应于沿着垂直于x方向的y方向的截面图。尽管结合方法400描述了图5A至图13B，但是应当理解，在图5A至图13B中公开的结构不限制于方法400，相反，可以代表独立于方法400的结构。类似地，尽管结合图5A至图13B描述了方法400，但是应当理解，方法400不限制于在图5A至图13B中公开的结构，相反，方法400可以代表独立于图5A至图13B中公开的结构的结构。
如图5A和图5B所示，在半导体衬底620上方形成第一介电层610。有均匀厚度的半导体衬底620通常是平坦的。此外，半导体衬底620是n型或p型并且可以是例如处理晶圆，诸如，Si晶圆或绝缘体上硅(SOI)衬底。如果存在，SOI衬底通常是由含有高质量硅的有源层构成。第一介电层610可以是氧化物，诸如，二氧化硅。在第一介电层610上形成掩模层602。掩模层602被形成并被图案化，从而使得它覆盖半导体衬底620的扩散区(例如，602a、602b、602c和602d)。例如，掩模层602可以形成为使得只有半导体衬底620的将用作隔离区的那些区域暴露。掩模层602通常由氮化硅形成，但其他材料是可接受的。
如图6A和图6B所示，根据掩模602实施穿过第一介电层610并且部分地穿到半导体衬底620内的第一蚀刻以生成沟槽。将沟槽间隔开以在它们之间限定非易失性存储单元的扩散区。形成绝缘材料以填充各沟槽以形成隔离区702a至702e。首先将绝缘材料形成为填充沟槽并覆盖掩模层602；然后对绝缘材料进行平坦化以暴露掩模层602。绝缘材料可以是诸如二氧化硅的氧化物。
如图7A和图7B所示，穿过掩模层602实施第二蚀刻以去除掩模层602和在各隔离区702之间形成邻接各隔离区702的侧壁的凹槽。
如图8A和图8B所示，形成第一导电层802以填充凹槽和覆盖绝缘材料。第一导电层802通常由多晶硅形成并且通常具有约至约的最大厚度。可以在第一导电层802上形成厚度在约至约的抗反射涂(BARC)层804。
如图9A和图B所示，形成第一光刻胶层902以覆盖第一导电层802中位于第一组隔离区(即，中心隔离区，例如包括702b、702d)之上的第一部分，并且对第一导电层802中位于第二组隔离区(即，外围隔离区，例如包括702a、702c和702e)之上的第二部分实施第二蚀刻，从而暴露第二组隔离区702a、702c和702e的顶面934a、934b和934c。在一些实施例中，第二蚀刻工艺可以称为“狭槽蚀刻”。
如图10A和图10B所示，实施平坦化工艺(例如，化学机械抛光(CMP)工艺)以降低第一导电层802的第一部分的高度以形成直接位于中心隔离区702b和702d之上的桥前体1006a和1006b，桥前体1006a和1006b分别连接设置在凹槽中的浮置栅极前体对811-812和831-832。通常情况下，剩余的第一导电层802’的最大厚度为约
如图11A和图11B所示，第二共形介电层1102、第二导电层1104、和硬掩模层1106以这种顺序堆叠或形成在隔离区702和剩余的第一导电层802’上方。第二介电层1102通常为ONO电介质并且共形于剩余的第一导电层802’和外围隔离区702a、702c和702e等。第二导电层1104通常为多晶硅，并且通常具有平坦的顶面。硬掩模层1106通常为氮化物-氧化物-氮化物(NON)电介质并且通常具有平坦的顶面。
如图12A和图12B所示，穿过硬掩模1106、第二导电层1104、第二介电层1102和剩余的第一导电层802’实施蚀刻以形成一对栅叠件1232a和1232b。栅叠件1232包括一对间隔开的控制栅极1104’a、1104’b和位于控制栅极1104’下方的一对间隔开的浮置栅极811和821。形成的每个控制栅极1104’都夹置在栅极间介电区域1102’a、1102’b与硬掩模1106’a、1106’b之间，并且每个控制栅极均设置在浮置栅极811和821上。栅极间介电区域1102’将剩余的第一导电层802’与控制栅极1104电隔离，而硬掩模1106’在制造期间掩蔽控制栅极1104’。在一些实施例中，沿着每个控制栅极1104’的侧壁形成间隔件1202a、1202b、1202c和1202d。控制栅极1104’的间隔件1202沿着控制栅极1104’的侧壁从浮置栅极811和821延伸至大约与硬掩模1106’的顶面平齐处。在一些实施例中，通过在控制栅极1104’和栅极间介电区域1102’的侧壁上方、在硬掩模1106’上方以及在浮置栅极811和821上方共形地形成中间介电层来形成间隔件1202。沿着每个浮置栅极811和821的相对侧壁和沿着间隔件1202的相应侧壁形成衬垫1204a、1204b、1204c和1204d。浮置栅极811和821的衬垫1204从半导体衬底620开始沿着浮置栅极811和821的侧壁延伸至大约与硬掩模1106’的顶面平齐处。在一些实施例中，通过在浮置栅极和间隔件1202的侧壁上方、在硬掩模1106’上方以及在半导体衬底620上方共形地形成中间介电层来形成衬垫1204。通常，中间介电层是通过高温氧化(HTO)沉积形成的氧化物电介质。然后穿过中间介电层实施蚀刻以去除中间介电层中的内衬于半导体衬底620的水平面或形成在半导体衬底620的水平面上，以及在一些实施例中形成在硬掩模1106’的水平面上的各部分。
如图13A和图13B所示，将共享的源极/漏极区1314嵌入在栅叠件1232a和1232b之间的半导体衬底620的表面内。在一些实施例中，通过用光刻胶掩蔽半导体结构的外围区(即，位于中心区外侧且位于栅叠件1232a和1232b之间的那些区域)来实施嵌入。之后，去除设置在栅叠件1232之间的衬垫1204b和1204c，并且将离子(例如，n+离子)注入半导体衬底620内以形成具有预定厚度(诸如)的共享的源极/漏极区1314。将共享的源极/漏极区1314嵌入之后，去除光刻胶。共享的源极/漏极区1314可以与半导体衬底620具有相反的类型或与其中形成了非易失性存储单元的阱区或有源区具有相反的类型。然后沿着栅叠件1232的侧壁形成第二衬垫1206b和1206c以保护栅叠件1232。
仍如图13A和图13B所示，两个独立的源极/漏极区1312a和1312b嵌入在位于栅叠件1232a和1232b最外侧周围的半导体衬底620的表面内。在一些实施例中，通过用光刻胶掩蔽栅叠件1232之间的中心区来嵌入独立的源极/漏极区1312。之后，将与共享的源极/漏极区1314具有相同类型的离子(例如n+离子)注入到半导体衬底620内以形成具有预定厚度(诸如)的独立的源极/漏极区1312。通过位于两个独立的源极/漏极区1312的中间的共享的源极/漏极区1314将共享的源极/漏极区1314与独立的源极/漏极区1312a、1312b间隔开。此外，每个独立的源极/漏极区1312和共享的源极/漏极区1314在它们之间限定了沟道区1316a、1316b。
从而，从上文可以理解，本发明提供了使用浮栅桥来连接第一晶体管的第一浮置栅极和第二晶体管的第二浮置栅极的非易失性存储单元。
在一些实施例中，本发明提供了设置在衬底上方的非易失性存储单元。非易失性存储单元包括：由第一方向上的中心隔离区分隔开的第一有源区和第二有源区。非易失性存储单元还包括：设置在第一有源区和第二有源区的最外侧周围的第一外围隔离区和第二外围隔离区。中心隔离区以及第一外围隔离区和第二外围隔离区在第一有源区和第二有源区之上具有第一高度，从而在中心隔离区和第一外围隔离区之间形成第一凹槽，并且在中心隔离区和第二外围隔离区之间形成第二凹槽。非易失性存储单元还包括：分别设置在第一凹槽和第二凹槽中的第一浮置栅极和第二浮置栅极，以及设置在中心隔离区上方且将第一浮置栅极和第二浮置栅极电连接的浮栅桥。第一浮置栅极设置为邻接第一外围隔离区的第一侧壁并且第二浮置栅极设置为邻接第二外围隔离区的第二侧壁。
在其他实施例中，本发明提供了一种非易失性存储器。非易失性存储器包括：在第一导电类型的半导体衬底中布置成多个行和列的多个非易失性存储单元。每一个存储单元均包括：第一晶体管和第二晶体管。第一晶体管包括：通过第一沟道区彼此间隔开的、限定在列方向的具有第二导电类型的第一区域和第二区域；设置在第一沟道区上方，通过第一介电层与第一沟道区绝缘的第一浮置栅极；和设置在第一浮置栅极上方，通过第二介电层与第一浮置栅极绝缘的第一控制栅极。第二晶体管包括：通过第二沟道区彼此间隔开的、限定在列方向的具有第二导电类型的第三区域和第四区域；设置在第二沟道区上方，通过第一介电层与第二沟道区绝缘的第二浮置栅极；和设置在第二浮置栅极上方，通过第二介电层与第二浮置栅极绝缘的第二控制栅极。第二晶体管在基本上垂直于列方向的行方向上与第一晶体管间隔开。第一区域和第三区域在行方向上对准并且通过中心隔离区在衬底中彼此绝缘。第一浮置栅极设置为邻接第一外围隔离区的侧壁，并且第二浮置栅极设置为邻接第二外围隔离区的侧壁，第一外围隔离区和第二外围隔离区设置在行方向上的第一晶体管和第二晶体管的最外侧周围，并且第一浮置栅极和第二浮置栅极通过浮栅桥电连接。
在又一些其他实施例中，本发明提供了一种在半导体衬底上方形成非易失性存储单元的方法。在该方法中，图案化第一介电层上方的第一硬掩模层。然后，形成穿过介电层进入衬底内的中心隔离区以及第一外围隔离区和第二外围隔离区。中心隔离区形成在第一外围隔离区和第二外围隔离区的最内侧之间，并且中心隔离区通过第一方向上的第一硬掩模层与第一外围隔离区和第二外围隔离区彼此间隔开。然后，去除第一硬掩模层以在中心隔离区和第一外围隔离区之间形成第一凹槽和在中心隔离区和第二外围隔离区之间形成第二凹槽。然后，形成填充第一凹槽和第二凹槽并且位于隔离区上方的第一导电层。然后，形成光刻胶层以覆盖第一导电层中位于中心隔离区之上的第一部分，并且蚀刻第一导电层中位于第一外围隔离区和第二外围隔离区之上的第二部分，从而暴露第一外围隔离区和第二外围隔离区的顶面。然后，实施平坦化以降低第一导电层的第一部分的高度以形成位于中心隔离区上方的桥前体，并且保留分别位于第一凹槽和第二凹槽中的浮置栅极前体。桥前体连接位于不同凹槽中的浮置栅极前体。
以上概述了多个实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改其他用于执行与在此所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以进行多种变化、替换以及改变。

Claims (20)

1.一种设置在衬底上方的非易失性存储单元，包括：
第一有源区和第二有源区，由第一方向上的中心隔离区分隔开；
第一外围隔离区和第二外围隔离区，设置在所述第一有源区和所述第二有源区的最外侧周围；所述中心隔离区以及所述第一外围隔离区和所述第二外围隔离区在所述第一有源区和所述第二有源区之上具有第一高度，从而在所述中心隔离区和所述第一外围隔离区之间形成第一凹槽，并且在所述中心隔离区和所述第二外围隔离区之间形成第二凹槽；
第一浮置栅极和第二浮置栅极，分别设置在所述第一凹槽和所述第二凹槽中；以及
浮栅桥，设置在所述中心隔离区上方，电连接所述第一浮置栅极和所述第二浮置栅极；
其中，所述第一浮置栅极设置为邻接所述第一外围隔离区的第一侧壁并且所述第二浮置栅极设置为邻接所述第二外围隔离区的第二侧壁。
2.根据权利要求1所述的非易失性存储单元，其中，所述浮栅桥在连接的所述第一浮置栅极和所述第二浮置栅极之上具有第二高度；并且所述浮栅桥沿着所述第一方向在所述中心隔离区的边缘上方横向延伸。
3.根据权利要求1所述的非易失性存储单元，其中，所述第一高度介于和之间。
4.根据权利要求1所述的非易失性存储单元，其中，所述隔离区是填充有绝缘材料的浅沟槽。
5.根据权利要求1所述的非易失性存储单元，其中，所述第一浮置栅极和所述第二浮置栅极以及所述浮栅桥包括厚度为350埃的多晶硅层。
6.根据权利要求1所述的非易失性存储单元，还包括：设置在所述第一有源区处的第一晶体管和设置在所述第二有源区处的第二晶体管，所述第一晶体管和所述第二晶体管均包括：
源极区和漏极区，由在垂直于所述第一方向的第二方向上的沟道区间隔开；其中，对应于所述第一晶体管或所述第二晶体管的所述第一浮置栅极或所述第二浮置栅极设置在相应的所述沟道区的至少一部分上方，通过栅极电介质与所述沟道区绝缘；以及
控制栅极，电容耦合至相应的所述第一浮置栅极或所述第二浮置栅极。
7.根据权利要求6所述的非易失性存储单元，其中，所述非易失性存储单元从所述第一晶体管读出，并且从所述第二晶体管编程和擦除。
8.根据权利要求6所述的非易失性存储单元，其中，所述第一晶体管和所述第二晶体管的源极区在所述衬底中电连接。
9.根据权利要求6所述的非易失性存储单元，其中，通过对所述第一晶体管的漏极区施加第一电压而对所述非易失性存储单元进行读出；并且通过对所述第二晶体管的源极区施加第一电流而对所述非易失性存储单元进行编程。
10.根据权利要求6所述的非易失性存储单元，其中，所述第一晶体管和所述第二晶体管的所述第一浮置栅极和所述第二浮置栅极通过氧化物-氮化物-氧化物(ONO)介电层分别与相应的所述控制栅极绝缘。
11.一种非易失性存储器，包括：
多个非易失性存储单元，在第一导电类型的半导体衬底中布置成多个行和列，每一个存储单元均包括：
第一晶体管，包括：通过第一沟道区彼此间隔开的、限定在列方向的具有第二导电类型的第一区域和第二区域；第一浮置栅极，设置在所述第一沟道区上方，通过第一介电层与所述第一沟道区绝缘；和第一控制栅极，设置在所述第一浮置栅极上方，通过第二介电层与所述第一浮置栅极绝缘；以及
第二晶体管，包括：通过第二沟道区彼此间隔开的、限定在列方向的具有第二导电类型的第三区域和第四区域；第二浮置栅极，设置在所述第二沟道区上方，通过第一介电层与所述第二沟道区绝缘；和第二控制栅极，设置在所述第二浮置栅极上方，通过第二介电层与所述第二浮置栅极绝缘；
其中，所述第二晶体管在垂直于所述列方向的行方向上与所述第一晶体管间隔开；
其中，所述第一区域和所述第三区域在所述行方向上对准并且通过中心隔离区在所述衬底中彼此绝缘；
其中，所述第一浮置栅极设置为邻接第一外围隔离区的侧壁，并且所述第二浮置栅极设置为邻接第二外围隔离区的侧壁，所述第一外围隔离区和所述第二外围隔离区设置在所述行方向上的所述第一晶体管和所述第二晶体管的最外侧周围，并且所述第一浮置栅极和所述第二浮置栅极通过浮栅桥电连接。
12.根据权利要求11所述的非易失性存储器，还包括：
多条字线，在所述行方向上延伸，其中，每条字线均与在同一行中的存储单元的所述控制栅极电连接；
多条位线，在所述列方向上延伸，其中，每条位线均与在同一列中的存储单元的所述第一区域电连接；
多条编程线，在所述列方向上延伸，其中，每条编程线均与在同一列中的存储单元的所述第三区域电连接；以及
源极线，与所述多个非易失性存储单元的所述第二区域和所述第四区域电连接。
13.根据权利要求11所述的非易失性存储器，其中，同一列中的存储单元串联连接并且从所述列的同一存储单元的所述第一区域读出。
14.根据权利要求11所述的非易失性存储器，其中，所述第一浮置栅极和所述第二浮置栅极设置为邻接所述中心隔离区并且所述浮栅桥设置为从所述第一浮置栅极或所述第二浮置栅极处呈台阶状突出。
15.一种在半导体衬底上方形成非易失性存储单元的方法，包括：
图案化第一介电层上方的第一硬掩模层；
形成穿过所述介电层至所述衬底内的中心隔离区以及第一外围隔离区和第二外围隔离区；其中，所述中心隔离区形成在所述第一外围隔离区和所述第二外围隔离区的最内侧之间，并且所述中心隔离区通过第一方向上的所述第一硬掩模层与所述第一外围隔离区和所述第二外围隔离区彼此间隔开；
去除所述第一硬掩模层以在所述中心隔离区和所述第一外围隔离区之间形成第一凹槽和在所述中心隔离区和所述第二外围隔离区之间形成第二凹槽；
形成填充所述第一凹槽和所述第二凹槽并且位于所述隔离区上方的第一导电层；
形成光刻胶层以覆盖所述第一导电层中位于所述中心隔离区之上的第一部分，并且蚀刻第一导电层中位于所述第一外围隔离区和所述第二外围隔离区之上的第二部分，从而暴露所述第一外围隔离区和所述第二外围隔离区的顶面；以及
实施平坦化以降低所述第一导电层的第一部分的高度以形成位于所述中心隔离区上方的桥前体，并且保留分别位于所述第一凹槽和所述第二凹槽中的浮置栅极前体，其中，所述桥前体连接位于不同凹槽中的所述浮置栅极前体。
16.根据权利要求15所述的在半导体衬底上方形成非易失性存储单元的方法，其中，由所述光刻胶层覆盖的所述第一导电层的第一部分包括直接位于所述中心隔离区之上的部分和位于邻接所述中心隔离区的相对侧壁的所述第一凹槽和所述第二凹槽的至少一部分之上的部分，而所述第一导电层的蚀刻的第二部分包括直接位于所述第一外围隔离区和所述第二外围隔离区之上的部分及所述第一凹槽和所述第二凹槽的剩余部分。
17.根据权利要求15所述的在半导体衬底上方形成非易失性存储单元的方法，还包括：在所述中心隔离区和所述第一外围隔离区之间形成第一晶体管和在所述中心隔离区和所述第二外围隔离区之间形成第二晶体管，所述第一晶体管和所述第二晶体管的沟道长度在垂直于所述第一方向的第二方向上延伸，所述第一晶体管和所述第二晶体管的形成包括：
在所述第一导电层上方形成第二介电层和第二导电层；
去除所述第一介电层和所述第二介电层及所述第一导电层和所述第二导电层的一部分以形成栅叠件，所述栅叠件包括具有浮置栅极前体的浮置栅极、具有桥前体的浮栅桥、具有所述第二导电层的控制栅极和位于所述控制栅极和所述浮置栅极之间的具有所述第二介电层的绝缘层；以及
在所述栅叠件之间和所述栅叠件的最外侧周围的所述半导体衬底的表面内形成源极/漏极区；
其中，所述第一晶体管和所述第二晶体管的浮置栅极设置在所述第一凹槽和所述第二凹槽中，通过所述中心隔离区间隔开并且通过设置在所述中心隔离区之上且沿着所述第一方向在所述中心隔离区的侧壁两端延伸的所述浮栅桥而电连接。
18.根据权利要求15所述的在半导体衬底上方形成非易失性存储单元的方法，还包括：
在形成所述第一导电层之后，在所述第一导电层上方形成底部抗反射涂(BARC)层；其中，通过实施等离子体蚀刻去除所述第一导电层的第二部分。
19.根据权利要求15所述的在半导体衬底上方形成非易失性存储单元的方法，其中，填充在所述凹槽内以及所述隔离区上方的所述第一导电层的厚度介于至的范围内。
20.根据权利要求15所述的在半导体衬底上方形成非易失性存储单元的方法，其中，通过形成穿过所述衬底的沟槽并且用绝缘材料填充所述沟槽来形成所述隔离区。
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