JP2001044303A - フローティングゲート領域の寸法制御を備えた不揮発性メモリセルから成る電子装置及びその製造方法 - Google Patents

フローティングゲート領域の寸法制御を備えた不揮発性メモリセルから成る電子装置及びその製造方法

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JP2001044303A
JP2001044303A JP2000218914A JP2000218914A JP2001044303A JP 2001044303 A JP2001044303 A JP 2001044303A JP 2000218914 A JP2000218914 A JP 2000218914A JP 2000218914 A JP2000218914 A JP 2000218914A JP 2001044303 A JP2001044303 A JP 2001044303A
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Bruno Vajana
ブルーノ・ヴァジャーナ
Libera Giovanna Dalla
ジョヴァンナ・ダッラ・リベラ
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STMicroelectronics SRL
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Abstract

(57)【要約】 【課題】 フローティングゲート領域における寸法制御
を備えた不揮発性メモリの製造方法を提供する。 【解決手段】 本製造方法は、半導体基板にトンネル領
域を備えた絶縁性層を形成する工程と、メモリトランジ
スタのフローティングゲート領域及び選択トランジスタ
の下方ゲート部分を同時に形成する工程とを含む。フロ
ーティングゲート領域は内部にホールを形成し、その一
側部はフローティングゲート領域の外側部と共にトンネ
ル領域上に配列したトンネルの一部を画定する。誘電体
材料層が堆積されホールを充填し平坦化され誘電体材料
の絶縁性領域が形成される。フローティングゲート領域
上に制御ゲート領域が形成され、下方ゲート部分上に上
方ゲート領域が形成される。両ゲート領域は選択トラン
ジスタの制御ゲート領域を形成し上方ゲート領域及び制
御ゲート領域が実質的に同じレベルとされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ート領域のディメンション制御を備えた不揮発性メモリ
セルから成る電子装置の製造方法に関するものである。
【０００２】
【従来の技術】スマートカード、複合マイクロコントロ
ーラ及び超大容量記憶装置のような、個別のバイトのプ
ログラム化を要求するＥＥＰＲＯＭの不揮発性メモリを
用いた装置は、性能及び信頼性の増々高いレベルを要求
されている。
【０００３】実際、技術的観点からみると、これは、非
常に高い信頼性と共に高レベルの性能（すなわち増々薄
いトンネル酸化物、一層低減したプログラミング電圧、
増々大きなセル電流駆動能力など）を得る必要があり、
この種の製品が市場で受け入れられるには、最低でも１
０万プログラミングサイクルと少なくとも１０年間の記
憶した電荷の保有性を有することが必要であると今のと
ころ考えられている。
【０００４】上記のことに基づいて、メモリの典型的な
臨界的特徴の幾つかを除去することができ、それにより
“埋込み型”の応用（すなわちメモリセルが特殊な電子
装置と組合される場合）と無比の応用（すなわちデバイ
スが単に不揮発性メモリである場合）との両方に対して
性能を低下させることなく固有の信頼性を増大する新規
の製造方法及び新規の幾何学構造を開発する必要があ
る。
【０００５】特に、１９９９年４月６日出願の欧州特許
出願第９９８３０３４７．３号には、フローティングゲ
ートマスクが相応する外部境界側から予め決められた距
離分のびる内部境界側をもつ開口部を備え、それにより
フローティングゲート領域が内部にホールを形成し、ま
たトンネル領域の長さがフローティングゲートマスクだ
けで画定されるメモリセルの製造方法が開示されてい
る。ホールは誘電体材料層で充填され、そしてフローテ
ィングゲート領域の表面は平坦化され、そして誘電体材
料の絶縁性領域が形成される。
【０００６】次に、第２多結晶シリコン層（ポリ２）が
堆積され、そして制御ゲート領域及び同時に選択トラン
ジスタゲート領域が形成される。最後に、活性領域に導
電性領域が形成される。
【０００７】
【発明が解決しようとする課題】上記の方法は、トンネ
ル領域の正確な寸法制御を得ることができるという点に
おいて有利であるが、メモリトランジスタの制御ゲート
及び選択トランジスタのゲート領域のような同じ層に属
する構造体の画定中における高さの差により、複合幾何
学構造において生じ得る残留材料を除去するという臨界
的で複雑なプロセスを伴うという問題がある。
【０００８】従って、本発明の目的は、従来のプロセス
における第２多結晶層を画定する際に、臨界的な問題を
除去し得る製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば、ＥＥＰ
ＲＯＭ型メモリセルを有する電子装置の製造方法及びこ
うして得られた電子装置が特許請求の範囲の請求項１及
び１２にそれぞれ定義するように提供される。
【００１０】すなわち、メモリトランジスタ及び選択ト
ランジスタを備えたＥＥＰＲＯＭ型メモリセルを有する
電子装置の製造方法であって、半導体材料基板の頂部
に、トンネル領域を備えた第１誘電体材料層を形成する
工程と、前記第１誘電体材料層の頂部に、前記トンネル
領域上に部分的に重なる前記メモリトランジスタのフロ
ーティングゲート領域を、また前記フローティングゲー
ト領域に隣接した位置でしかも前記フローティングゲー
ト領域から離間して前記第１誘電体材料層の頂部に、下
方ゲート部分を同時に形成する工程と、前記フローティ
ングゲート領域を包囲する絶縁構造体を形成する工程
と、前記絶縁構造体の頂部に制御ゲート領域を、また下
方ゲート部分の頂部に上方ゲート領域を同時に形成する
工程と、前記半導体材料基板に導電性領域を形成する工
程とを有し、フローティングゲート領域を形成する工程
及び下方ゲート部分を形成する工程が、前記第１誘電体
材料層及び前記第１絶縁領域上に第１半導体材料層を堆
積する工程と、前記第１誘電体材料層を選択的に除去す
る工程とから成り、前記選択的に除去する工程が、前記
フローティングゲート領域及び前記下方ゲート部分の外
部並びに前記フローティングゲート領域の内側の前記第
１半導体材料層を除去する工程と、前記フローティング
ゲート領域にホールを形成する工程とから成り、絶縁構
造体を形成する前記工程が前記ホールを絶縁材料で被覆
する工程から成る電子装置の製造方法が提供される。
【００１１】また、本発明においては、メモリトランジ
スタ及び選択トランジスタを備え、半導体材料の基板を
備えた不揮発性メモリセルと、前記半導体材料基板にお
ける導電性領域と、前記半導体材料基板上に形成され、
トンネル領域を備えた絶縁性層と、前記絶縁性層及び前
記トンネル領域上に形成されたフローティングゲート領
域と、前記フローティングゲート領域上に形成された絶
縁性領域と、前記絶縁性領域上に形成された制御ゲート
領域とを有し、前記フローティングゲート領域が誘電体
材料で被覆されたホールを備え、前記選択トランジスタ
が下方ゲート部分及び上方ゲート部分を備え、前記上方
ゲート部分が前記制御ゲート領域とほぼ同じレベルに位
置する電子装置が提供される。
【００１２】
【発明の実施の形態】本発明を理解するために以下、添
付の図面を参照して単に本発明を限定しない例示として
好ましい実施の形態について説明する。
【００１３】以下の説明は選択トランジスタとメモリト
ランジスタとを備えるＥＥＰＲＯＭメモリセルの実施の
形態に関する。
【００１４】ＥＥＰＲＯＭメモリセルはメモリアレイを
形成し、単結晶シリコンのウエハ１、特にウエハ１の一
部（以下“アレイ領域１５”と記載する）上に形成され
る。さらにウエハ１は、ウエハ１の回路領域に図示しな
い回路構成要素（トランジスタ、抵抗、コンデンサ及び
ダイオード）を収容し、回路領域は図示されていない。
【００１５】図１において、ウエハ１は、ここではＰ型
の単結晶シリコン基板２から成り、活性領域を画定する
工程が施される。詳細には、基板２の表面３は不酸化材
料の活性領域マスク４（典型的にはレジストマスクを用
いて画定した酸化シリコンと窒化シリコンとの二重層）
で覆われ、ウエハ１は熱酸化される。こうして、活性領
域マスク４で覆われない基板２の部分に、厚い酸化物
（図２のフィールド酸化物５）が成長され、基板のこれ
らの部分の間に基板の活性領域が画定され、これらの活
性領域は形成すべきデバイスの種々の構成要素を収容す
るように構成される。特に、図１に示すアレイ活性領域
１５はＥＥＰＲＯＭメモリセルを収容するように構成さ
れる。
【００１６】詳細には、それ自体公知の方法で、アレイ
活性領域１５はグリッドを画定し、図２には完全な方法
で符号９で示すセルに関する部分のみを示し、このセル
部分９は基本的には９０°回転したＴ字形状を成し、脚
部分９ａと交差部分９ｂとを備えている。脚部分９ａ
は、図示セルの頂部及び下側にセットされた他のセルの
相応した脚部分９ａに連続して電気的に接続され、その
一部のみを図示している。さらに、脚部分９ａは、図示
するセルに対して対称構造をもつ右側（図示していな
い）において隣接したセルの脚部分に接合される。交差
部分９ｂは、図示のセルに対して対称構造をもつ左側
（図示していない）において隣接したセルの交差部分に
連続して電気的に接続されている。脚部分９ａは、メモ
リトランジスタのソース領域を収容するように構成され
る。脚部分９ａに接続されてない交差部分９ｂの端部は
選択トランジスタのドレーン領域を収容するように構成
され、また交差部分９ｂにはセルのゲート領域が形成さ
れる。ＬＶ又はＨＶ ＰＭＯＳ及びＮＭＯＳトランジス
タを製造するための別の活性領域が形成されるが、これ
らの領域は図面には示されていない。
【００１７】その後、活性領域マスク４は除去され、そ
して基板の自由表面３は酸化されて犠牲酸化物層１０を
形成する。次に、レジストマスク（図示しない）を用い
てアレイ活性領域８を除いてウエハ１の全表面を覆い、
Ｐ型ドーピングイオン種を注入する。こうして図３に示
すように、基板２にＰマトリックス領域１４が形成され
る。Ｐマトリックス領域１４はそれぞれのアレイ活性領
域８の形状を正確に再生し、従って各セルについて脚部
分１４ａ（セル９の活性領域の脚部分９ａに相応する、
図４参照）及び交差部分１４ｂ（交差部分９ｂに相応す
る、図４参照）を画定し得る。
【００１８】次に、交差部分１４ｂに垂直な長方形部分
を除いてウエハ１の全表面を覆って容量マスク２０が形
成される。そしてＮ型ドーピングイオン種（例えば燐）
が、図３に矢印２１で示すように注入される。こうし
て、交差部分１４ｂにＮ型連続領域２２が（図３に示す
ように）形成され、このＮ型連続領域２２は各セルの各
選択トランジスタと相応したメモリトランジスタとの間
を電気的に連続させるに必要となる。
【００１９】容量マスク２０を除去した後、ウエハ１は
アニール処理され、犠牲酸化物層１０が除去され、そし
てゲート酸化が施されて、Ｐマトリックス領域１４の全
表面にゲート酸化物層２４が形成される。ゲート酸化物
層２４の大きさは公知の方法で計算することができる。
【００２０】その後、図５に断面図で示し、図６に平面
図で示すトンネルマスク２５が形成され、このトンネル
マスクは、交差部分１４ｂに垂直な部分を除いてウエハ
１の全表面を覆い、そして連続領域２２に一部重なって
いる。
【００２１】ゲート酸化物層２４は除去され、そしてト
ンネル酸化物領域２６が成長し、図７に示すようにゲー
ト酸化物層２４のない領域を覆っている。
【００２２】次に、第１多結晶シリコン層（ポリ１層３
５）が堆積され、適宜にドーピングされ、図８に断面図
で示し図９に平面図で示すフローティングゲートマスク
３０を用いて画定される。フローティングゲートマスク
３０は、選択トランジスタのゲート領域が形成される第
１マスク領域３０’及びメモリトランジスタのフローテ
ィングゲートが形成される第２マスク領域３０”を備え
ている。
【００２３】第２マスク領域３０”は長方形の外部周囲
縁部３１を備え、その一側部３０ａは、交差部分１４ｂ
自体に対してほぼ中央位置で交差部分１４ｂに垂直（図
９のｘ軸線に平行）にのびている。第２マスク領域３
０”はさらに開口部３２を備え、開口部３２は内部周囲
縁部３３によって画定される。内部周囲縁部３３はま
た、側部が外部周囲縁部３１の側部と平行である長方形
を成している。特に、側部３０ａと対向した内部周囲縁
部３３の一側部３０ｂは、側部３０ａと共に、予め設定
した長さＬ（トンネル領域について所望の幅に相当する
図９のｙ方向）のマスク部分３４を画定している。フロ
ーティングゲートマスク３０の位置及びトンネル酸化物
領域２６のサイズは、マスク部分３４の縁部３０ａ，３
０ｂがミスアライメントの場合にトンネル酸化物領域２
６内に位置するように選択される。好ましくは、開口部
３２は幅０．５μｍである（０．３５μｍでのプロセス
の場合）。
【００２４】その後（図８及び図９）、ポリ１層３５が
エッチングされる。フローティングゲートマスク３０の
形状が決まると、ポリ１層３５は、第１マスク領域３
０’の下側に下方ゲート部分３５’を形成し、そして第
２マスク領域３０”の下側に第２マスク領域３０”と同
じ形状のフローティングゲート領域３５”を形成し、開
口部３２の下側にはホール３７を備えている。外部境界
縁部３０ａ及び内部境界縁部３０ｂに相応したフローテ
ィングゲート領域３５”の側部は３５ａ，３５ｂで示さ
れ、単にフローティングゲートマスク３０の寸法すなわ
ちマスク部分３４の長さＬで決まるｙ方向のトンネル長
を画定している。
【００２５】一方、垂直方向（図９のｘ方向）における
トンネル領域の寸法は、Ｐマトリックス領域１４の交差
部分１４ｂの幅（セルの活性領域）で決められる。
【００２６】その後、図１０に示すように、ウエハ１の
全表面上に、例えばテトラエチルオルトシリケート（Ｔ
ＥＯＳ）又は低温で堆積した酸化シリコンの誘電体材料
層４０が堆積される。誘電体材料層４０はポリ１層３５
より厚く、そして充填領域４３を形成するホール３７を
充填する。
【００２７】従って、アレイ領域１５を全体的に覆いし
かも回路領域（図示していない）を被覆されないままに
する誘電体マスク（図示していない）を用いて、回路領
域から誘電体材料層４０が除去される。
【００２８】その後、化学−機械平坦化（ＣＭＰ）技術
を用いて平坦化工程が実施され、フローティングゲート
領域３５”及び下方ゲート部分３５’までウエハ１の全
表面から誘電体材料層４０を除去する。誘電体材料層４
０はフローティングゲート領域３５”のホール３７内に
は残り、図１１に示すように充填領域４３を形成する。
【００２９】その後、共重合誘電体層(interpoly diele
ctric layer)４１が形成され、この層は例えば、図１１
に示すように酸化シリコン−窒化シリコン−酸化シリコ
ン（ＯＮＯ）の三層を備えている。次に、フローティン
グゲート領域３５”より大きいＯＮＯマスク４８（図１
２及び図１３に示す）を用いて、異方性エッチングを行
うことにより、まず共重合誘電体層４１が選択的に除去
され、フローティングゲート領域３５”上にのみ残り、
そして誘電体材料層４０が除去され、エッチングの異方
性により、フローティングゲート領域３５”の側部（共
重合誘電体層４１の残りの部分と共にフローティングゲ
ート領域３５”を外部的にシールする）と、下方ゲート
部分３５’の側部（側部絶縁領域４０ｂを形成する）
と、フローティングゲート領域３５”のホール３７とに
のみ残る。
【００３０】その後、第２多結晶シリコン層が堆積さ
れ、図１４に断面図で示し、図１５に平面図で示す制御
ゲートマスク５６を用いて整形され、それによりフロー
ティングゲート領域３５”の頂部に制御ゲート領域５０
ａがまた選択トランジスタの下方ゲート部分３５’の頂
部に上方ゲート部分５０ｂが形成される。制御ゲート領
域５０ａの面積はフローティングゲート領域３５”の占
める面積（ホール３７を含む）より小さく、従ってセル
はセルフアライメントされない。
【００３１】第２ポリシリコン層を整形するのに使用し
たエッチングは選択トランジスタの下方ゲート部分３
５’に沿って自動調心方式で行われ、図１４に示すよう
に、側部保護領域４０ｂ及び下方ゲート部分３５’を部
分的に除去する。
【００３２】フローティングゲート領域３５”及び下方
ゲート部分３５’に対する以前の表面平坦化により、第
２多結晶シリコン層をフローティングゲート領域３５”
及び下方ゲート部分３５’の両方の平坦面上に堆積する
ことができ、良好な電気特性が保証される。
【００３３】このようにして、選択トランジスタのゲー
ト領域は二つのポリシリコン領域３５’，５０ｂで形成
される。
【００３４】その後、絶縁性誘電体材料層６０を堆積す
る工程、活性領域１４に導電性ソース領域６５ａと導電
性ドレーン領域６５ｂを形成する工程、及び電気的接続
を形成する最終工程が実施される（図１６）。こうして
メモリトランジスタ８０と選択トランジスタ８１を備え
たメモリセル８２が得られる（図１６）。
【００３５】上記の方法によれば、トンネルの寸法は、
単に活性領域マスク４の（ｘ方向における）寸法制御と
フローティングゲートマスク３０の（ｙ方向における）
寸法制御とによる精度でもって寸法制御が可能であり、
制御が難しいマスク間の不整列に依存することなく制御
することができる。同時に上記の方法は従来の製造方法
における臨界的な問題を有しない。
【００３６】選択トランジスタ８１のゲート領域は二つ
のポリシリコン層を備えているので、上方ゲート部分５
０ｂ及び制御ゲート領域５０ａは同じ高さに形成するこ
とができる。
【００３７】さらに、選択トランジスタの下方ゲート部
分３５’及びフローティングゲート領域３５”上の誘電
体材料層４０を除去するために実施した平坦化工程はメ
モリセル８２におけるより一様な電気特性をもたらすこ
とになる。
【００３８】誘電体材料の充填領域４３はさらにフロー
ティングゲート領域３５”の完全なシールを保証し、そ
れによりメモリセル８２の信頼性を高めることになる。
【００３９】フローティングゲート領域３５”における
ホール３７の存在によりメモリセルの適宜な再寸法決め
が必要となり、実際、選択トランジスタ８１のフローテ
ィングゲート領域３５”の面積は減少される。その結
果、本メモリセルは、占有面積についての要求が厳格で
ない応用（例えばそれだけではないが“埋込み型”の応
用）及び高い電気特性及び高い信頼特性の必要な応用に
有利に適用することができる。
【００４０】さらに、本発明によるプロセスは、全体か
ら見て少ない数のマスクを用いて必要な工程の数を最適
化する。特に、単一絶縁性材料層２４は、メモリトラン
ジスタ８０のゲート酸化物及び選択トランジスタ８１の
ゲート酸化物の両方を形成し、それにより上記のプロセ
スの場合のように、二つの異なる酸化物の使用を避ける
ことができる。
【００４１】さらに、図示し説明してきた方法及び電子
装置に対して種々の変更及び変形が可能であり、これら
の全ては特許請求の範囲に定義されるように、本発明の
範囲内に包含される。例えば、ホール３７は、フローテ
ィングゲート領域３５”内に設ける代わりに、側部３５
ｂに垂直にフローティングゲート領域３５”の一側に対
向して設けることもでき、また誘電体材料で完全に充填
する代わりに、誘電体材料で被覆してもよい。
【００４２】
【発明の効果】上記の製造方法によれば、異なる技法を
用いて形成したトランジスタ回路、特に非双ゲートプロ
セスで不整列型ＤＰＣＣ（短絡ダブルポリ）形式の双多
結晶シリコン層で（選択トランジスタ８１の場合のよう
に）形成されたトランジスタとの互換性を実現すること
ができる。
【図面の簡単な説明】
【図１】本発明による製造方法の最初の工程におけるシ
リコンウエハの断面図である。
【図２】図１のシリコンウエハを示す平面図である。
【図３】その後の製造工程における、図１と同様の断面
図である。
【図４】図３のシリコンウエハを示す平面図である。
【図５】その後の製造工程における、図１と同様の断面
図である。
【図６】図５のシリコンウエハを示す平面図である。
【図７】その後の製造工程における、図５と同様の断面
図である。
【図８】その後の製造工程における、図５と同様の断面
図である。
【図９】図８のシリコンウエハを示す平面図である。
【図１０】その後の製造工程における、図８と同様の断
面図である。
【図１１】その後の製造工程における、図８と同様の断
面図である。
【図１２】その後の製造工程における、図８と同様の断
面図である。
【図１３】図１２のシリコンウエハを示す平面図であ
る。
【図１４】その後の製造工程における、図１２と同様の
断面図である。
【図１５】図１４のシリコンウエハを示す平面図であ
る。
【図１６】本発明による製造方法の最終工程における、
図１４と同様の断面図である。
【符号の説明】
１ ウエハ ２ 半導体材料基板 ２４ ゲート酸化物層 ２６ トンネル酸化物領域 ３０ フローティングゲートマスク ３０ａ外部境界側部 ３０ｂ内部境界側部 ３１ 外部周囲縁部 ３２ 開口部 ３３ 内部周囲縁部 ３４ マスク部分 ３５”フローティングゲート領域 ３５’下方ゲート部分 ３７ ホール ４０ 誘電体材料層 ４０ａ絶縁構造体 ４０ｂ側部絶縁領域 ４１ 共重合誘電体層 ４３ 充填領域 ５０ａ制御ゲート領域 ５０ｂ上方ゲート領域 ６５ａ導電性領域 ６５ｂ導電性領域 ８０ メモリトランジスタ ８１ 選択トランジスタ ８２ メモリセル

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 メモリトランジスタ（８０）及び選択ト
    ランジスタ（８１）を備えたＥＥＰＲＯＭ型メモリセル
    （８２）を有する電子装置の製造方法において、 半導体材料基板（２）の頂部に、トンネル領域（２４）
    を備えた第１誘電体材料層（２４，２６）を形成する工
    程と、 前記第１誘電体材料層（２４，２６）の頂部に、前記ト
    ンネル領域（２４）上に部分的に重なる前記メモリトラ
    ンジスタ（８０）のフローティングゲート領域（３
    ５”）を、また前記フローティングゲート領域（３
    ５”）に隣接した位置でしかも前記フローティングゲー
    ト領域（３５”）から離間して前記第１誘電体材料層
    （２４，２６）の頂部に、下方ゲート部分（３５’）を
    同時に形成する工程と、 前記フローティングゲート領域（３５”）を包囲する絶
    縁構造体（４０ａ，４１）を形成する工程と、 前記絶縁構造体（４０ａ，４１）の頂部に制御ゲート領
    域（５０ａ）を、また下方ゲート部分（３５’）の頂部
    に上方ゲート領域（５０ｂ）を同時に形成する工程と、 前記半導体材料基板（２）に導電性領域（６５ａ，６５
    ｂ）を形成する工程とを有し、 フローティングゲート領域（３５”）を形成する工程及
    び下方ゲート部分（３５’）を形成する工程が、前記第
    １誘電体材料層（２６）及び前記第１絶縁領域（２４）
    上に第１半導体材料層（３５）を堆積する工程と、前記
    第１誘電体材料層を選択的に除去する工程とから成り、 前記選択的に除去する工程が、前記フローティングゲー
    ト領域（３５”）及び前記下方ゲート部分（３５’）の
    外部並びに前記フローティングゲート領域（３５”）の
    内側の前記第１半導体材料層（３５）を除去する工程
    と、前記フローティングゲート領域にホール（３７）を
    形成する工程とから成り、絶縁構造体を形成する前記工
    程が前記ホールを絶縁材料で被覆する工程から成ること
    を特徴とする電子装置の製造方法。
  2. 【請求項２】 前記絶縁構造体（４０ａ，４１）を形成
    する前記工程の前に、電気絶縁性材料（４３）で前記ホ
    ール（３７）を充填する工程が実施されることを特徴と
    する請求項１に記載の電子装置の製造方法。
  3. 【請求項３】 前記ホール（３７）を充填する前記工程
    が、第２誘電体材料層（４０）を堆積する工程から成
    り、前記第２誘電体材料層が前記フローティングゲート
    領域（３５”）の前記ホール（３７）内にのびる充填領
    域（４３）を備えていることを特徴とする請求項２に記
    載の電子装置の製造方法。
  4. 【請求項４】 前記第２誘電体材料層（４０）を堆積す
    る前記工程の後に、前記メモリトランジスタ（８０）の
    前記フローティングゲート領域（３５”）及び前記選択
    トランジスタ（８１）の前記下方ゲート部分（３５’）
    の頂面から前記第２誘電体材料層（４０）を平坦化し除
    去する工程が実施されることを特徴とする請求項３に記
    載の電子装置の製造方法。
  5. 【請求項５】 前記第２誘電体材料層（４０）を平坦化
    し除去する前記工程がＣＭＰによって実施されることを
    特徴とする請求項４に記載の電子装置の製造方法。
  6. 【請求項６】 前記第２誘電体材料層（４０）を平坦化
    し除去する前記工程の後に、第３誘電体材料層（４１）
    を堆積する工程と、前記第３誘電体材料層（４１）を選
    択的に除去する工程と、前記フローティングゲート領域
    （３５”）の前記頂面に絶縁領域（４１）を形成する工
    程とが実施されることを特徴とする請求項５に記載の電
    子装置の製造方法。
  7. 【請求項７】 前記第３誘電体材料層（４１）がＯＮＯ
    を備えていることを特徴とする請求項６に記載の電子装
    置の製造方法。
  8. 【請求項８】 前記第３誘電体材料層（４１）を選択的
    に除去する前記工程の後に、前記第２誘電体材料層（４
    ０）を異方性エッチングして前記フローティングゲート
    領域（３５”）及び前記下方ゲート部分（３５’）の側
    部にスペーサ（４０ａ，４０ｂ）を形成する工程が実施
    されることを特徴とする請求項６又は７に記載の電子装
    置の製造方法。
  9. 【請求項９】 前記フローティングゲート領域（３
    ５”）を形成する前記工程が、外部境界側部（３０ａ）
    を画定する長方形状の外部周囲縁部（３１）及び開口部
    （３２）を備えたフローティングゲートマスク（３０）
    を使用し、また前記開口部（３２）が内部境界側部（３
    ０ｂ）を画定する長方形状の内部周囲縁部（３３）を備
    え、前記外部境界側部（３０ａ）及び前記内部境界側部
    （３０ｂ）が互いに平行に対向し、そして互いの間に予
    め設定した長さ（Ｌ）のマスク部分（３４）を画定する
    ことを特徴とする請求項１〜８のいずれか一項に記載の
    電子装置の製造方法。
  10. 【請求項１０】 前記マスク部分（３４）が、少なくと
    も前記予め設定した長さ（Ｌ）の方向において前記トン
    ネル領域（２４）の内側にあることを特徴とする請求項
    ９に記載の電子装置の製造方法。
  11. 【請求項１１】 前記第１誘電体材料層（２４，２６）
    を形成する前記工程が、第１酸化シリコン層（２４）を
    成長させる工程と、前記トンネル領域（２４）内の前記
    第１酸化シリコン層（２４）を選択的に除去する工程
    と、第２酸化シリコン層（２６）を成長させる工程とを
    含み、前記第１酸化シリコン層（２４）の厚さが前記第
    ２酸化シリコン層（２６）より厚いことを特徴とする請
    求項１〜１０のいずれか一項に記載の電子装置の製造方
    法。
  12. 【請求項１２】 メモリトランジスタ（８０）及び選択
    トランジスタ（８１）を備え、半導体材料の基板（２）
    を備えた不揮発性メモリセル（８２）と、 前記半導体材料基板（２）における導電性領域（６５
    ａ，６５ｂ）と、 前記半導体材料基板（２）上に形成され、トンネル領域
    （２６）を備えた絶縁性層（２４，２６）と、 前記絶縁性層及び前記トンネル領域上に形成されたフロ
    ーティングゲート領域（３５”）と、 前記フローティングゲート領域（３５”）上に形成され
    た絶縁性領域（４１）と、 前記絶縁性領域（４１）上に形成された制御ゲート領域
    （５０ａ）とを有し、 前記フローティングゲート領域（３５”）が誘電体材料
    （４３）で被覆されたホール（３７）を備え、前記選択
    トランジスタ（８１）が下方ゲート部分（３５’）及び
    上方ゲート部分（５０ｂ）を備え、前記上方ゲート部分
    （５０ｂ）が前記制御ゲート領域とほぼ同じレベルに位
    置することを特徴とする電子装置。
  13. 【請求項１３】 前記フローティングゲート領域（３
    ５”）及び前記下方ゲート部分（３５’）が同じレベル
    に位置することを特徴とする請求項１２に記載の電子装
    置。
  14. 【請求項１４】 前記ホール（３７）内にのびる絶縁性
    材料の充填領域（４３）を有することを特徴とする請求
    項１２に記載の電子装置。
  15. 【請求項１５】 前記充填領域（４３）が前記フローテ
    ィングゲート領域（３５”）と上方整列されていること
    を特徴とする請求項１４に記載の電子装置。
  16. 【請求項１６】 前記フローティングゲート領域（３
    ５”）が外部境界側部（３５ａ）をもつ長方形状の外部
    周囲縁部（３１）を備え、また前記ホール（３７）が前
    記外部境界側部（３５ａ）と平行に対向する内部境界側
    部（３５ｂ）をもつ長方形状の内部周囲縁部（３３）を
    備えていることを特徴とする請求項１４又は１５に記載
    の電子装置。
  17. 【請求項１７】 前記フローティングゲート領域（３
    ５”）の外側に配置した第１側部絶縁領域（４０ａ）を
    さらに有し、前記第２絶縁性領域（４１）の外周囲が前
    記外部周囲縁部（３１）より大きいことを特徴とする請
    求項１６に記載の電子装置。
  18. 【請求項１８】 前記下方ゲート部分（３５’）の外側
    に配置した第２側部絶縁領域（４０ｂ）をさらに有する
    ことを特徴とする請求項１２〜１７のいずれか一項に記
    載の電子装置。
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