CN100456453C - 快闪存储器的制造方法 - Google Patents

Abstract

一种快闪存储器的制造方法。首先，提供具有存储单元区与周边电路区的基底。此基底中已形成图案化介电层与第一导体层，利用此介电层与第一导体层的图形于基底中形成多个元件隔离结构。于基底上依序形成栅间介电层与薄多晶硅层，并移除周边电路区上的薄多晶硅层与栅间介电层。于基底上形成第二导体层与掩模层后，图案化各层而于存储单元区中形成存储单元及于周边电路区中形成栅极结构。在栅极结构上形成电连接第二导体层的导电插塞。由于周边电路区的栅间介电层已预先移除，因此在周边电路区形成导电插塞时，可以节省工艺，并提高工艺裕度。

Description

快闪存储器的制造方法

技术领域

本发明涉及一种半导体元件的制造方法，特别是涉及一种快闪存储器的制造方法。

背景技术

存储器是用以储存数据或数据的半导体元件。当计算机微处理器的功能越来越强，软件所进行的程序与运算越来越庞大时，存储器的需求也就越来越高。为了制造容量大且便宜的存储器以满足这种需求的趋势，制作存储器元件的技术与工艺，已成为半导体科技持续往高集成度挑战的驱动力。

快闪存储器(Flash Memory)元件由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种非挥发性存储器元件。

图1A绘示现有的一种快闪存储器。此快闪存储器设置于P型基底100上。P型基底100可区分为存储单元区102与周边电路区104。于存储单元区102的P型基底100中设置有N型井区103、P型井区105、元件隔离结构106、穿隧氧化层108、导体层110、导体层112、复合栅间介电层114、导体层116、以及顶盖层118。于周边电路区104的P型基底中设置有P型井区104、元件隔离结构106、复合栅间介电层114、导体层116、顶盖层118、高压栅氧化层120、周边栅极122、导电插塞124以及导线126。

在图1A所示的快闪存储器的周边电路区104中，元件隔离结构106的制造方法是自行对准浅沟槽隔离(Self-aligned Shallow Trench Isolation，SASTI)工艺。周边栅极122是由导体层110以及导体层112所构成。此外，导体层110、导体层112、复合栅间介电层114、导体层116以及顶盖层118是与存储单元区102的相同标号的各层一起形成。为了使导电插塞124与周边栅极122电性接触，在制作导电插塞124之前，必须先移除部分的栅间介电层114、导体层116与顶盖层118，以暴露周边栅极122的一部分。周边栅极122的尺寸必须足够大，才能符合制作导电插塞124的工艺裕度(ProcessWindow)。而且，由于周边栅极122的材料为掺杂多晶硅，而导电插塞124的材料为钨。因此，周边栅极122与导电插塞124之间有很高的接触电阻(Contact Resistance)。此现有技术无法满足高集成度以及均一电性的需求。

图1B绘示现有的另一种快闪存储器的周边电路区的示意图。此周边电路区设置于基底130上。于基底130上设置有隔离结构132、导体层134、栅间介电层136、导体层138、顶盖层140、间隙壁142、导电插塞144、导线146、以及介电层148。其中，导体层134、栅间介电层136、导体层138、以及顶盖层140构成一个栅极结构。

如图1B所示的快闪存储器具有尺寸微缩与工艺裕度的取舍问题。由于设置导电插塞144的目的是使导体层138与导线146电连接，并使导体层134与导体层138电连接在一起。此二目的各需要一次光刻工艺，因此需于栅极结构进行两次光刻工艺。由于栅极结构的尺寸必须足够大，以满足两次光刻蚀刻工艺的需求，因此，栅极结构的尺寸无法限缩，使此存储器的集成度无法提升。而且在有限的栅极结构尺寸下，上述使导体层134与导体层138电连接所需进行的光刻蚀刻工艺的工艺裕度很小。

发明内容

有鉴于此，本发明的目的就是在提出一种快闪存储器的制造方法，以解决因元件集成度提升所衍生的问题。

本发明的再一目的是提供一种快闪存储器的制造方法，以降低导电插塞与栅极结构的接触电阻。

本发明提出一种快闪存储器的制造方法，此方法为先提供基底，此基底可区分为存储单元区与周边电路区。然后于基底上形成已图案化的介电层与第一导体层，此第一导体层位于此介电层上。之后，利用介电层与第一导体层的图形，于基底中形成多个元件隔离结构。接着，于存储单元区的基底上形成多个条状的第二导体层并于周边电路区的基底上形成第三导体层。第二导体层设置于元件隔离结构之间，且这些第二导体层彼此分离。然后，于基底上形成一层栅间介电层。之后，于栅间介电层上形成一层第四导体层。继之，移除周边电路区的第四导体层与栅间介电层。接着，于基底上形成一层第五导体层。之后，于第五导体层上形成一层顶盖层。然后，图案化存储单元区的顶盖层、第五导体层、第四导体层、栅间介电层、第二导体层、第一导体层以形成多个存储单元，并图案化周边电路区的顶盖层、第五导体层、第三导体层、第一导体层以形成一个栅极结构。最后，于周边电路区的栅极结构上形成电连接第五导体层的导线。

依照本发明的优选实施例所述的快闪存储器的制造方法，其中第一导体层上还形成有已图案化的掩模层。利用掩模层、介电层与第一导体层的图形，于基底中形成多个元件隔离结构的步骤为首先移除介电层、第一导体层与掩模层所暴露的部分基底，以于基底中形成多个沟槽。然后于基底上形成一层绝缘材料层，此绝缘材料层填满沟槽。接着，移除部分绝缘材料层，直到暴露掩模层。之后移除此掩模层。

依照本发明的优选实施例所述的快闪存储器的制造方法，其中第一导体层、第二导体层、第三导体层，以及第四导体层的材料例如为掺杂多晶硅。

依照本发明的优选实施例所述的快闪存储器的制造方法，其中第五导体层的材料例如为多晶硅化金属，其中多晶硅化金属包括一层掺杂多晶硅层与一层硅化钨层。

依照本发明的优选实施例所述的快闪存储器的制造方法，其中栅间介电层的材料例如为氧化硅/氮化硅/氧化硅层。

依照本发明的优选实施例所述的快闪存储器的制造方法，还包括形成一个导电插塞电连接导线与第五导体层。

依照本发明的优选实施例所述的快闪存储器的制造方法，还包括于存储单元侧壁与栅极结构侧壁形成多个间隙壁。

依照本发明的优选实施例所述的快闪存储器的制造方法，移除周边电路区的第四导体层与栅间介电层的步骤为先于基底上形成一层图案化光致抗蚀剂层覆盖存储单元区，并暴露周边电路区。然后，移除图案化光致抗蚀剂层所暴露的第四导体层与栅间介电层。接着，移除图案化光致抗蚀剂层。

由于本发明所提出的制造方法于周边电路区所形成的栅极结构无栅间介电层，栅极结构内第五导体层、第三导体层，以及第一导体层电连接，因此在形成导电插塞时，仅需对栅极结构进行一次光刻蚀刻工艺，并以第五导体层为蚀刻终点，后来形成的导电插塞即可使栅极结构与外界电连接。由于仅须对栅极结构进行一次光刻蚀刻工艺，因此导电插塞的制作具有较大的工艺空间，而使栅极结构的尺寸可设计得更小。此外，因第五导体层的材料为多晶硅化金属，其与金属的导电插塞的接触电阻可大幅降低。另一方面，由于第四导体层的设置具有保护栅间介电层的作用，使上述移除图案化光致抗蚀剂层的步骤不会对存储单元区的栅间介电层造成损害。

本发明再提出一种快闪存储器的制造方法，此方法为先提供基底，此基底可区分为存储单元区与周边电路区，此基底中已形成有多个元件隔离结构，在存储单元区的相邻两元件隔离结构之间已形成有一层第一介电层与一层第一导体层，在周边电路区的相邻两元件隔离结构之间已形成有一层第二介电层，且周边电路区的基底上已形成有一层第二导体层。接着，于基底上形成一栅间介电层。然后，于栅间介电层上形成一层第三导体层。然后，移除周边电路区的第三导体层与栅间介电层。之后，于基底上形成一层第四导体层。继之，于第四导体层上形成一层顶盖层。接着，图案化存储单元区的顶盖层、第四导体层、第三导体层、栅间介电层、第一导体层以形成多个存储单元，并图案化周边电路区的顶盖层、第四导体层、第二导体层以形成一个栅极结构。最后，于周边电路区的栅极结构上形成电连接第四导体层的导线。

依照本发明的优选实施例所述的快闪存储器的制造方法，其中第一导体层、第二导体层、第三导体层的材料例如为掺杂多晶硅。

依照本发明的优选实施例所述的快闪存储器的制造方法，其中第四导体层的材料例如为多晶硅化金属。其中，多晶硅化金属包括一层掺杂多晶硅层与一层硅化钨层。

依照本发明的优选实施例所述的快闪存储器的制造方法，其中栅间介电层的材料例如为氧化硅/氮化硅/氧化硅层。

依照本发明的优选实施例所述的快闪存储器的制造方法，还包括形成一导电插塞电连接导线与第四导体层。

依照本发明的优选实施例所述的快闪存储器的制造方法，还包括于些存储单元侧壁与栅极结构侧壁形成多个间隙壁。

依照本发明的优选实施例所述的快闪存储器的制造方法，移除周边电路区的第三导体层与栅间介电层的步骤为先于基底上形成一层图案化光致抗蚀剂层覆盖存储单元区，并暴露周边电路区。然后，移除图案化光致抗蚀剂层所暴露的第三导体层与栅间介电层。接着，移除图案化光致抗蚀剂层。

由于本发明所提出的制造方法于周边电路区所形成的栅极结构无栅间介电层，栅极结构内第四导体层与第二导体层电连接，因此在形成导电插塞时，仅需对栅极结构进行一次光刻蚀刻工艺，并以第四导体层为蚀刻终点后来形成的导电插塞即可使栅极结构与外界电连接。由于仅须对栅极结构进行一次光刻蚀刻工艺，因此导电插塞的制作具有较大的工艺空间，使栅极结构的尺寸可设计得更小。此外，因第四导体层的材料为多晶硅化金属，其与金属的导电插塞的接触电阻可大幅降低。另一方面，由于第三导体层的设置具有保护栅间介电层的作用，使上述移除图案化光致抗蚀剂层的步骤不会对存储单元区的栅间介电层造成损害。

为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。

附图说明

图1A与图1B为先前技术的快闪存储器。

图2A至图2D为本发明实施例的快闪存储器的制造流程示意图。

图2E为沿图2D的剖面线I-I’与剖面线II-II’的剖面图。

图2F为图2E的后续制造流程图。

图3A至图3C为本发明另一实施例的快闪存储器的制造流程示意图。

图3D为沿图3C的剖面线III-III’与剖面线IV-IV’的剖面图。

图3E为图3D的结构的后续工艺示意图。

简单符号说明

100：P型基底

102：存储单元区

103：N型井区

104：周边电路区

105：P型井区

106：元件隔离结构

108：穿隧氧化层

110、112、116：导体层

114：栅间介电层

118：顶盖层

120：高压栅氧化层

122：周边栅极

124：导电插塞

126：导线

130：基底

132：隔离结构

134、138：导体层

136：栅间介电层

140：顶盖层

142：间隙壁

144：导电插塞

146：导线

148：介电层

200：基底

202：存储单元区

204：周边电路区

206：开口

208：掩模层

210、210a、218、218a、220、220a、220b、224、224a、226、226a、226b：导体层

212：介电层

214：沟槽

216：元件隔离结构

222、222a：栅间介电层

228、228a、228b：顶盖层

230：存储单元

232：栅极结构

234：源极/漏极区

236：间隙壁

238：层间介电层

240：接触窗开口

242：导电插塞

244：导线

300：基底

302：存储单元区

304：周边电路区

306：元件隔离结构

308：介电层

310、310a、314、314b、318、318a、320、320a、320b：导体层

312：介电层

316、316a：栅间介电层

322、322a、322b：顶盖层

324：存储单元

326：栅极结构

328：源极/漏极区

330：间隙壁

332：层间介电层

334：接触窗开口

336：导电插塞

338：导线

340：接触窗开口

342：导电插塞

344：导线

I-I’、II-II’、III-III’、IV-IV’：剖面线、区域

具体实施方式

【第一实施例】

图2A至图2F绘示本发明优选实施例的一种快闪存储器的制造流程图。其中，图2E与图2F属于同一制造流程步骤，而且图2E为沿图2D的剖面线I-I’与剖面线II-II’所绘示的剖面图。图2F为图2E 的后续制造流程图。

请参照图2A，首先，提供基底200。基底200可区分为存储单元区202与周边电路区204。接着，依序于基底200上形成一层介电材料层(未绘示)、一层导体材料层(未绘示)，以及一层掩模层(未绘示)。介电材料层的材料例如为氧化硅，其形成方法例如为热氧化法。导体材料层的材料例如为掺杂多晶硅，其形成方法例如为化学气相沉积法，并于沉积过程同时注入掺杂气本如磷化氢(PH₃)。掩模层的材料例如为氮化硅，其形成方法例如为化学气相沉积法。之后，图案化掩模层、导体材料层以及介电材料层以形成掩模层208、导体层210以及介电层212。在掩模层208、导体层210以及介电层212中具有暴露出基底200的多个开口206。介电层212可作为一穿隧介电层。另外，图案化各膜层的方法例如是光刻蚀刻技术。

接着，请参照图2B，移除此些开口206所暴露的部分基底200，以于基底200中形成多个沟槽214。沟槽214的形成方法例如为干式蚀刻技术。然后，于基底200上形成一层绝缘材料层(未绘示)，此绝缘材料层填满沟槽214。此绝缘材料层的材料例如是氧化硅。绝缘材料层的形成方法例如为化学气相沉积法。继之，移除部分该绝缘材料层，直到暴露出掩模层208表面。移除部分该绝缘材料层的方法例如是化学机械研磨(CMP)法，例如是以掩模层208为研磨终止层。之后，移除掩模层208。掩模层208的移除方法例如为等离子体干式蚀刻技术。因为经过了以上步骤，所以于基底200中形成了多个元件隔离结构216，且相邻两元件隔离结构216之间留下了一层介电层212与一层导体层210。

然后，请参照图2C，于该存储单元区202的基底200上形成多个条状的导体层218，并于周边电路区204的基底200上形成一层导体层220。导体层218设置于该些元件隔离结构216之间，且导体层218彼此分离。导体层220与导体层218的材料例如为掺杂多晶硅，其形成方式例如先以硅甲烷(SiH₄)与磷化氢(PH₃)为反应气体进行一化学气相沉积，以形成一层导体材料层，再以光刻蚀刻技术移除部分该导体材料层。接着，于基底200上形成一层栅间介电层222，此栅间介电层222例如为复合介电层，复合介电层的材料例如是氧化硅/氮化硅/氧化硅。其中，氧化硅的形成方法例如为热氧化法与化学气相沉积法，而氮化硅的形成方法例如为化学气相沉积法。为保护栅间介电层222，于栅间介电层222上形成一层导体层224，导体层224的材料例如为掺杂多晶硅，掺杂多晶硅的形成方法与前述掺杂多晶硅的形成方法相同。

继之，请参照图2D，于基底200上形成一图案化光致抗蚀剂层(未绘示)覆盖存储单元区202，并暴露周边电路区204。然后，移除此图案化光致抗蚀剂层所暴露的周边电路区204的导体层224与栅间介电层222。移除的方法例如是对导体层224与栅间介电层222进行一干式蚀刻工艺。接看，移除此图案化光致抗蚀剂层。移除图案化光致抗蚀剂层的方法例如对基底200进行一个灰化(Ashing)工艺，此灰化工艺的反应物例如为干式的氧气等离子体搭配H₂SO₄+H₂O₂溶液。值得注意的是，由于设置有导体层224，因此灰化工艺不会损伤存储单元区202的栅间介电层222。之后，于基底200上形成一层导体层226，导体层226的材料例如为多晶硅化金属，此多晶硅化金属可包括一层掺杂多晶硅层与一层硅化钨层。掺杂多晶硅层的形成方法可与前述掺杂多晶硅的形成方法相同。硅化钨层的形成方法例如为以六氟化钨(WF₆)与硅甲烷为反应物的化学气相沉积法。接着，于导体层226上形成一顶盖层228，此顶盖层228的材料例如为氮化硅。

接着，为方便说明以下工艺，须以不同于图2A至图2D的另一角度观察此工艺，请参照图2E。图2E为沿图2D的剖面线I-I’与剖面线II-II’的剖面图，其中区域I-I’为沿图2D的剖面线I-I’所绘示的剖面图，而区域II-II’为沿图2D的剖面线II-II’所绘示的剖面图。

接着，请参照图2F，图案化区域I-I’的结构的顶盖层228、导体层226、导体层224、栅间介电层222、导体层218以及导体层210，以形成由顶盖层228a、导体层226a、导体层224a、栅间介电层222a、导体层218a以及导体层210a及介电层212所构成的存储单元230。图案化区域II-II’的顶盖层228、导体层226以及导体层220，以形成由顶盖层228b、导体层226b以及导体层220b所构成的一个栅极结构232。

之后，于区域I-I’的基底200的暴露部分形成源极/漏极区234，其形成方法例如为离子注入法。然后，于基底200上形成一层氧化硅或氮化硅(未绘示)，其形成方法例如为化学气相沉积法，然后进行一各向异性蚀刻，以于存储单元230的侧壁与栅极结构232的侧壁形成多个间隙壁236。接着在基底200上形成一层层间介电层238，此层间介电层238的材料例如为硼磷硅玻璃。

然后，于区域II-II’中，图案化顶盖层228b以及覆盖于顶盖层228之上的层间介电层238，以形成一接触窗开口240，至少暴露出导体层226b。之后，在接触窗开口240中形成一导电插塞242。导电插塞242的形成方法例如先在基底200表面溅射一层钛/氮化钛所构成的阻障层，再以化学气相沉积法沉积一层钨于阻障层之上，继之，进行一回蚀刻，以去除接触窗开口240以外的钨。然后，于基底200上形成一导线244以电连接导电插塞242。导线244的形成方法例如为铝的金属化工艺(Metallization)。导体层226b通过导电插塞242电连接导线244，再通过导线244电连接外界。

值得注意的是，本发明所提出的快闪存储器的制造方法至少具有以下优点：

1.因为周边电路区的栅间介电层已事先移除，使得周边电路区的栅极结构的各导体层互相电连接，所以形成的导电插塞不须具有使各导体层电连接的功能。因此，导电插塞的工艺仅须考虑导线与导体层的电连接，使工艺裕度较大，因而可将栅极结构的尺寸设计缩小，以提升存储器元件的集成度。

2.由于形成有导体层224，此导体层224具有保护存储单元区202的栅间介电层222的功能，使栅间介电层222在后续的工艺中不致遭受损害。

3.在栅极结构232中，因为导体层226b的材料为多晶硅化金属，所以导体层226b与导电插塞242的接触电阻很低，有助于栅极结构232的电性控制。

【第二实施例】

图3A至图3E绘示本发明优选实施例的一种快闪存储器的制造流程图。其中，图3C与图3D属于同一制造流程步骤，而且图3D为沿图3C的剖面线I-I’与剖面线II-II’所绘示的剖面图。图3E为图3D的后续制造流程图。

请参照图3A，首先，提供基底300。基底300可区分为存储单元区302与周边电路区304。基底300中已形成有多个元件隔离结构306。在存储单元区302的相邻两元件隔离结构306之间形成有一层介电层308与配置于个电层308之上的一层导体层310。在周边电路区304的相邻两元件隔离结构306之间已形成有一层介电层312，且在周边电路区304的基底300上形成有一层导体层314。

然后，请参照图3B，于基底300上形成一栅间介电层316，此栅间介电层316的材料例如为复合介电层，复合介电层的材料例如是氧化硅/氮化硅/氧化硅。氧化硅的形成方法例如为热氧化法与化学气相沉积法，而氮化硅的形成方法例如为化学气相沉积法。为保护栅间介电层316，于栅间介电层316上形成一导体层318，导体层318的材料例如为掺杂多晶硅，其形成方法例如先以硅甲烷(SiH₄)与磷化氢(PH₃)为反应气体进行一化学气相沉积工艺以形成一层导体材料层，再以光刻蚀刻技术移除部分导体材料层。

之后，请参照图3C，移除周边电路区304的导体层318与栅间介电层316。其中，移除的方法先于基底300上形成一图案化光致抗蚀剂层(未绘示)以覆盖存储单元区302，并暴露周边电路区304，然后，移除图案化光致抗蚀剂层所暴露的导体层318与栅间介电层316。移除的方法例如是对导体层318与栅间介电层316进行一干式蚀刻工艺。接着，移除此图案化光致抗蚀剂层。移除图案化光致抗蚀剂层的方法例如对基底300进行一个灰化工艺。值得注意的是，由于设置有导体层318，因此灰化工艺不会损伤存储单元区302的栅间介电层316。继之，于基底300上形成一层导体层320，导体层320的材料例如为多晶硅化金属，此多晶硅化金属可包括一层掺杂多晶硅层与一层硅化钨层。掺杂多晶硅层的形成方法可与前述掺杂多晶硅的形成方法相同。而硅化钨层的形成方法例如为以六氟化钨(WF₆)与硅甲烷为反应物的化学气相沉积法。接着，于导体层320上形成一层顶盖层322，此顶盖层322的材料例如为氮化硅。

接着，为方便说明以下工艺，须以不同于图3A至图3C的另一角度观察此工艺，请参照图3D。图3D为图3C中沿剖面线III-III’与剖面线IV-IV’的剖面图，其中，区域III-III’为沿图3C的剖面线III-III’所绘示的剖面图，而区域IV-IV’为沿图3C的剖面线IV-IV’所绘示的剖面图。接着，请参照图3E，图案化区域III-III’的顶盖层322、导体层320、导体层318、栅间介电层316以及导体层310，以形成由顶盖层322a、导体层320a、导体层318a、栅间介电层316a、导体层310a与介电层308所构成的存储单元324。图案化区域IV-IV’的顶盖层322、导体层320以及导体层314，以形成由顶盖层322b、导体层320b以及导体层314b所构成的栅极结构326。

之后，请继续参照图3E，于区域III-III’的基底300的暴露部分形成源极/漏极区328，其形成方法例如为离子注入法。然后，于基底300上例如以化学气相沉积法形成一层氧化硅或氮化硅(未绘示)，然后进行一各向异性蚀刻(Anisotropic Etch)，以于存储单元324的侧壁与栅极结构326的侧壁形成多个间隙壁330。

接着，请继续参照图3E，在基底300上形成一层层间介电层332，此层间介电层332的材料例如为硼磷硅玻璃(Boro-phospho-silicate glass，或BPSG)。然后，于区域IV-IV’中，图案化顶盖层322b以及覆盖于顶盖层322b之上的层间介电层332，以形成一接触窗开口334，接触窗开口334至少暴露出导体层320b。之后，在接触窗开口334中形成一导电插塞336。导电插塞336的形成方法例如先在基底300表面溅射一层钛/氮化钛所构成的阻障层，再以化学气相沉积法沉积一层钨于阻障层之上，继之，进行一回蚀刻，以去除接触窗开口334以外的钨。然后，于基底300上形成导线338以电连接导电插塞336。导线338的形成方法例如为铝的金属化工艺。其中，导体层320b通过导电插塞336电连接导线338，再通过导线338电连接外界。

值得注意的是，本发明所提出的快闪存储器的制造方法至少具有以下光点：

1.因为周边电路区的栅间介电层已事先移除，使得周边电路区的栅极结构的各导体层互相电连接，所以形成的导电插基不须具有使各导体层电连接的功能。因此，导电插塞的工艺仅须考虑导线与导体层的电连接，使工艺裕度较大，因而可将栅极结构的尺寸设计缩小，以提升存储器元件的集成度。

2.由于形成有导体层318，此导体层318具有保护存储单元区302的栅间介电层316的功能，使栅间介电层316在后续的工艺中不致遭受损害。

3.在栅极结构326中，因为导体层320b的材料为多晶硅化金属，所以导体层320b与导电插塞336的接触电阻(Contact Resistance)很低，有助于栅极结构326的电性控制。

虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。

Claims (16)

1、一种快闪存储器的制造方法，包括：

提供一基底，该基底可区分为一存储单元区与一周边电路区；

于该基底上形成已图案化的一介电层与一第一导体层，该第一导体层位于该介电层上；

利用该介电层与该第一导体层的图形，于基底中形成多个元件隔离结构；

于该存储单元区的该基底上形成多个条状的第二导体层并于该周边电路区的该基底上形成一第三导体层，该些第二导体层设置于该些元件隔离结构之间，且该些第二导体层彼此分离；

于该基底上形成一栅间介电层；

于该栅间介电层上形成一第四导体层；

移除该周边电路区的该第四导体层与该栅间介电层；

于该基底上形成一第五导体层；

于该第五导体层上形成一顶盖层；

图案化该存储单元区的该顶盖层、该第五导体层、该第四导体层、该栅间介电层、该第二导体层、该第一导体层以形成多个存储单元，并图案化该周边电路区的该顶盖层、该第五导体层、该第三导体层、该第一导体层以形成一栅极结构；以及

于该周边电路区的该栅极结构上形成电连接该第五导体层的一导线，

其中该第五导体层的材料包括一多晶硅化金属，该多晶硅化金属包括一掺杂多晶硅层与一硅化钨层。

2、如权利要求1所述的快闪存储器的制造方法，其中该第一导体层上还形成有已图案化的一掩模层，利用该掩模层、该介电层与该第一导体层的图形，于基底中形成多个元件隔离结构的步骤包括：

移除该介电层、该第一导体层与该掩模层所暴露的部分该基底，以于该基底中形成多个沟槽；

于该基底上形成一绝缘材料层，该绝缘材料层填满该些沟槽；

移除部分该绝缘材料层，直到暴露该掩模层；以及

移除该掩模层。

3、如权利要求1所述的快闪存储器的制造方法，其中该第一导体层的材料包括掺杂多晶硅。

4、如权利要求1所述的快闪存储器的制造方法，其中该第二导体层、该第三导体层的材料包括掺杂多晶硅。

5、如权利要求1所述的快闪存储器的制造方法，其中该第四导体层的材料包括掺杂多晶硅。

6、如权利要求1所述的快闪存储器的制造方法，其中该栅间介电层的材料包括氧化硅/氮化硅/氧化硅层。

7、如权利要求1所述的快闪存储器的制造方法，还包括形成一导电插塞电连接该导线与该第五导体层。

8、如权利要求1所述的快闪存储器的制造方法，还包括于该些存储单元侧壁与该栅极结构侧壁形成多个间隙壁。

9、如权利要求1所述的快闪存储器的制造方法，移除该周边电路区的该第四导体层与该栅间介电层的步骤包括：

于该基底上形成一图案化光致抗蚀剂层覆盖该存储单元区，并暴露该周边电路区；

移除该图案化光致抗蚀剂层所暴露的该第四导体层与该栅间介电层；以及

移除该图案化光致抗蚀剂层。

10、一种快闪存储器的制造方法，包括：

提供一基底，该基底可区分为一存储单元区与一周边电路区，该基底中已形成有多个元件隔离结构，在该存储单元区的相邻两元件隔离结构之间已形成有一第一介电层与一第一导体层，在该周边电路区的相邻两元件隔离结构之间已形成有一第二介电层，且该周边电路区的该基底上已形成有一第二导体层；

于该基底上形成一栅间介电层；

于该栅间介电层上形成一第三导体层；

移除该周边电路区的该第三导体层与该栅间介电层；

于该基底上形成一第四导体层；

于该第四导体层上形成一顶盖层；

图案化该存储单元区的该顶盖层、该第四导体层、该第三导体层、该栅间介电层、该第一导体层以形成多个存储单元，并图案化该周边电路区的该顶盖层、该第四导体层、该第二导体层以形成一栅极结构；以及

于该周边电路区的该栅极结构上形成电连接该第四导体层的一导线，

其中该第四导体层的材料包括多晶硅化金属，该多晶硅化金属包括一掺杂多晶硅层与一硅化钨层。

11、如权利要求10所述的快闪存储器的制造方法，其中该第一导体层、该第二导体层的材料包括掺杂多晶硅。

12、如权利要求10所述的快闪存储器的制造方法，其中该第三导体层的材料包括掺杂多晶硅。

13、如权利要求10所述的快闪存储器的制造方法，其中该栅间介电层的材料包括氧化硅/氮化硅/氧化硅层。

14、如权利要求10所述的快闪存储器的制造方法，还包括形成一导电插塞电连接该导线与该第四导体层。

15、如权利要求10所述的快闪存储器的制造方法，还包括于该些存储单元侧壁与该栅极结构侧壁形成多个间隙壁。

16、如权利要求10所述的快闪存储器的制造方法，移除该周边电路区的该第三导体层与该栅间介电层的步骤包括：

于该基底上形成一图案化光致抗蚀剂层覆盖该存储单元区，并暴露该周边电路区；

移除该图案化光致抗蚀剂层所暴露的该第三导体层与该栅间介电层；以及

移除该图案化光致抗蚀剂层。

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