CN101521207B - 集成电路 - Google Patents

集成电路 Download PDF

Info

Publication number
CN101521207B
CN101521207B CN2009101274949A CN200910127494A CN101521207B CN 101521207 B CN101521207 B CN 101521207B CN 2009101274949 A CN2009101274949 A CN 2009101274949A CN 200910127494 A CN200910127494 A CN 200910127494A CN 101521207 B CN101521207 B CN 101521207B
Authority
CN
China
Prior art keywords
grid
parallel
sonos
layer
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009101274949A
Other languages
English (en)
Other versions
CN101521207A (zh
Inventor
吕函庭
连浩明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN101521207A publication Critical patent/CN101521207A/zh
Application granted granted Critical
Publication of CN101521207B publication Critical patent/CN101521207B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

一种带隙设计的SONOS元件结构，其用于具有各种AND架构的设计来执行源极侧注入编程方法。BE-SONOS元件结构包含分隔氧化物，其安置在覆盖氧化物-氮化物-氧化物-氮化物-氧化物堆栈的控制栅极与覆盖栅极氧化物的次栅之间。在第一实施例中，BE-SONOS次栅AND阵列架构被构造成具有次栅线和扩散位线的多列SONONOS元件。在第二实施例中，BE-SONOS次栅反转位线AND架构被构造成具有次栅反转位线但不具有扩散位线的多列SONONOS元件。

Description

集成电路
本发明是申请日2007年1月23日、申请号200710003657.3、发明名称为使用BESONOS元件的次栅AND架构的结构及方法的分案。
技术领域
本发明是有关于一种非易失性存储器元件，且特别是有关于一种基于氮化物的捕捉式存储闪存。
背景技术
电可擦除可编程只读存储器(EEPROM)和闪存等已知的基于电荷存储结构的电可编程和可擦除的非易失性存储器技术用于多种现代化应用。闪存被设计成具有可独立编程和读取的存储器单元阵列。闪存中的感应放大器用于确定资料值或非易失性存储器中存储的值。在典型的感应机制中，电流感应放大器将所感应的穿过存储器单元的电流与参考电流进行比较。
许多存储器单元结构用于EEPROM和闪存。随着集成电路的尺寸缩小，因为制造过程的可量测性和简易性，所以越来越关注基于电荷捕捉介电层的存储器单元结构。基于电荷捕捉介电层的存储器单元结构包括已知的(例如)产业名称是氮化物只读存储器、硅-氧化物-氮化物-氧化物-硅(SONOS)和PHINES等结构。这些存储器单元结构由在电荷捕捉介电层(例如氮化硅)中捕捉电荷来存储资料。捕捉到负电荷时，存储器单元的临界电压增加。由从电荷捕捉层移除负电荷来降低存储器单元的临界电压。
氮化物只读存储器元件使用相对较厚的(例如大于3纳米，且通常是约5到9纳米)底部氧化物来防止电荷损失。作为直接穿隧的代替，带对带穿隧引起的热空穴注入(band-to-band tunneling induced hothole injection，BTBTHH)可用于擦除单元。然而，热空穴注入引起氧化物损坏，导致高临界单元中的电荷损失和低临界单元中的电荷增长。此外，由于电荷捕捉结构中电荷的难以擦除的累积，在编程和擦除循环期间必须逐渐增加擦除时间。因为空穴注入点和电子注入点彼此并不一致，且擦除脉冲之后一些电子仍然保留，因而发生这种电荷累积。另外，在氮化物只读存储器闪存元件的区段(sector)擦除期间，每个单元的擦除速度由于过程变化(例如通道长度变化)而不同。这种擦除速度的差异导致擦除状态的大Vt分布，其中某些单元变得难以擦除，且某些单元过多擦除。因此，在许多编程和擦除循环之后关闭目标临界Vt窗口，且观察到较弱的持久性。当技术持续缩小尺寸时，这种现象将变得更加严重。
典型的闪存单元结构将穿隧氧化层定位在传导多晶硅穿隧氧化层与晶体硅半导体基底之间。所述基底是指由下层通道区域分离的源极区域和漏极区域。可由漏极感应或源极感应来执行闪存读取。对于源极侧感应，一条或一条以上源极线耦合到存储器单元的源极区域，用于从存储器阵列中的特定存储器单元中读取电流。
传统的浮置栅极元件在传导浮置栅极中存储1位电荷。氮化物只读存储器单元(其中每个单元提供2位快闪单元)的出现将电荷存储在氧化物-氮化物-氧化物(ONO)电介质中。在氮化物只读存储器存储单元的典型结构中，氮化物层用作位于顶部氧化层与底部氧化层之间的捕捉材料。ONO层结构有效地取代了浮置栅极元件中的栅极电介质。可在NROM单元的左侧或右侧捕捉具有氮化物层的ONO电介质中的电荷。
由于浮置栅极之间的耦合，浮置栅极元件受到实质尺寸的挑战，而氮化物捕捉元件是灵活的，不受这些限制。有两种主要类型的氮化物捕捉元件：局部存储电荷的NROM和使用通道编程/擦除的SONOS。这两种类型的元件具有缺点。氮化物只读存储器元件对热空穴引起的损坏是敏感的，且SONOS元件遭受穿过薄穿隧氧化物的直接穿隧漏电引起的保持力问题。
常规的“及”(AND)类型的浮置栅极闪存适合许多商业应用，因为这种存储器元件具有高密度、低功率和快速编程的特征。然而，由于浮置栅极间的耦合效应，限制了AND类型的浮置栅极元件的尺寸。当浮置栅极元件的空间分隔参数缩小时，较高的浮置栅极耦合效应可能引起不需要的和严重的干扰。常规的AND类型浮置栅极元件同样遭受穿隧氧化物尺寸问题和不稳定位(erratic bits)，其中穿隧氧化物中的局部缺陷或所捕捉电荷可导致浮置栅极中电荷的漏电。
为处理浮置栅极元件中的尺寸问题，提出电荷捕捉元件，例如SONOS、MNOS或纳米晶体捕捉元件。然而，这些元件全都遭受严重的电荷保持力问题。对于SONOS元件，超薄穿隧氧化物不能适当地保存电荷存储。对于MNOS元件来说，结构没有提供顶部氧化物来阻止电荷损失。由于随机分布的纳米粒子，而不能良好地控制纳米晶体元件。
因此，需要设计提供可量测性的AND类型浮置栅极闪存，同时克服保持力问题并保持有效的空穴穿隧擦除。
发明内容
本发明的目的在于，提供一种使用BESONOS元件的次栅AND架构的结构及方法，以提供比浮置栅极和AND类型存储器元件更好的可量测性，以及提供均匀且自动收敛的通道空穴穿隧擦除操作，并消除了浮置栅极之间的耦合效应。
本发明提供一种带隙设计的(bandgap engineered)SONOS(称作“BE-SONOS”或“SONONOS”)元件结构，其用于具有各种AND架构的设计来执行源极侧注入(source side injection，SSI)编程方法。BE-SONOS元件结构包含分隔氧化物，其安置在覆盖氧化物-氮化物-氧化物-氮化物-氧化物(O3-N2-O2-N1-O1)堆栈的控制栅极与覆盖栅极氧化物的次栅(sub-gate，SG)之间。在第一实施例中，BE-SONOS SG-AND阵列架构被构造成具有次栅线和扩散位线的多列硅-氧化物-氮化物-氧化物-氮化物-氧化物-硅(SONONOS)元件。在第二实施例中，BE-SONOS SGIB-AND架构被构造成具有次栅反转位线(sub-gate-inversion-bitline，SGIB)但不具有扩散位线的多列SONONOS元件。
广义来说，集成电路元件包含：半导体基底；多个存储器单元，位于所述半导体基底上，每个存储器单元都具有安置在栅极与次栅之间的分隔氧化物，每个栅极覆盖障碍氧化物-电荷存储层-调制的(blockingoxide-charge storage layer-modulated)穿隧电介质堆栈，每个次栅覆盖栅极氧化物；和N+埋入式扩散，安置在半导体基底中并位于第一栅极氧化物与第一障碍氧化物-电荷存储层-调制的穿隧电介质堆栈之间的下面，所述N+埋入式扩散用作第一扩散位线。
有利地，本发明的BE-SONOS AND阵列架构提供比浮置栅极和AND类型存储器元件更好的可量测性。本发明也有利地提供一种均匀且自动收敛的通道空穴穿隧擦除操作。另外，本发明消除了浮置栅极之间的耦合效应。本发明进一步提供所要的可靠性特性，包括可预测的优良电荷保持力特征，可预测的几乎没有不稳定位的数目，和可预测的编程与擦除循环之后的较小退化。
附图说明
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举实施例，并配合附图，作详细说明如下，其中：
图1是说明根据本发明的具有次栅的n通道BE-SONOS元件的单个单元结构截面图的结构图。
图2A是说明根据本发明的具有扩散位线的BE-SONOS SG-AND阵列架构的第一实施例的电路图。
图2B是根据本发明说明具有扩散位线的BE-SONOS SG-AND阵列架构的第一实施例的布局图。
图3A是说明根据本发明的第一实施例中BE-SONOS SG-AND阵列架构在通道长度方向上的截面图的布局图。
图3B是说明根据本发明的第一实施例中BE-SONOS SG-AND阵列架构在通道宽度方向上的截面图的布局图。
图4A是说明根据本发明的第一实施例的SONONOS SG-AND阵列架构的电重置的电路图。
图4B是说明根据本发明的第一实施例中自动收敛重置的波形的图表。
图5A是说明根据本发明的第一实施例中SONONOS SG-AND阵列架构的电编程的电路图。
图5B是说明根据本发明的第一实施例中SONONOS S6-AND阵列架构的电编程的布局图。
图6A是说明根据本发明的第一实施例中SONONOS SG-AND阵列架构的电擦除的电路图。
图6B是说明根据本发明的自动收敛擦除的波形的图表。
图7是说明根据本发明的第一实施例中SONONOS SG-AND阵列架构的读取操作的电路图。
图8A是说明根据本发明的BE-SONOS SGIB-AND阵列架构的第二实施例的电路图。
图8B是说明根据本发明的BE-SONOS SGIB-AND阵列架构的第二实施例的布局图。
图9A是说明根据本发明的第二实施例中SONONOS SGIB-AND阵列架构在通道长度方向上的截面图的布局图。
图9B是说明根据本发明的第二实施例中SONONOS SGIB-AND阵列架构在通道宽度方向上的截面图的布局图。
图10A是说明根据本发明的第二实施例中SONONOS SGIB-AND阵列架构的电重置的电路图。
图10B是说明根据本发明的自动收敛重置的波形的图表。
图11A是说明根据本发明的第二实施例中SONONOS SGIB-AND阵列架构的电编程的电路图。
图11B是说明根据本发明的第二实施例中SONONOS SGIB-AND阵列架构的电编程的布局图。
图12A是说明根据本发明的第二实施例中BE-SONONS SGIB-AND阵列架构的电擦除的电路图。
图12B是说明根据本发明的第二实施例的自动收敛擦除的波形的图表。
图13A是说明根据本发明的第二实施例中SONONOS SGIB-AND阵列架构的读取操作的电路图。
图13B是说明根据本发明的第二实施例的SONONOS SGIB-AND阵列架构的读取操作的布局图。
具体实施方式
现参看图1，其中展示说明具有次栅(SG)的n通道BE-SONOS元件100的单个单元结构截面图的结构图。n通道BE-SONOS元件100包括分隔氧化物(Os)120，其安置在控制栅极110与次栅130之间。氧化物-氮化物-氧化物-氮化物-氧化物(O3-N2-O2-N1-O1)结构140安置在控制栅极110的下面。栅极氧化物(OSG)150安置在次栅130的下面。O3-N2-O2-N1-O1结构140包括障碍氧化物(O3)层141、电荷存储(N2)层142，和调制的穿隧电介质(O2-N1-O1)层143～145。底部O2-N1-O1层143～145提供空穴穿隧电流和良好的资料保持力。
n通道BE-SONOS元件100是具有两个栅极(控制栅极110和次栅130)的五端子元件。在控制栅极110下面是用于电荷存储的O3-N2-O2-N1-O1结构140。在次栅130下面是非捕捉栅极氧化物150。控制栅极110可控制编程、擦除，和读取电荷存储层。次栅130可提供源极侧注入(SSI)编程方法。源极侧注入是一种低功率和高速的编程方法。可用超薄的(通常在3nm以内)氧化物和氮化物来实施O1-N1-O2层，以提供空穴直接穿隧。N2层142超过5nm厚，以提供较高的捕捉效率。在O3层141形成方法中，一种技术是使用湿式转换顶部氧化物(wet cinverted top oxide)来在O3层与N2层之间的接口处提供高密度捕捉。O3层通常超过6nm厚，来防止电荷从顶部氧化物损失。O1-N1-O2层用作用于空穴穿隧的穿隧电介质。
以下展示具有次栅130的n通道BE-SONOS元件100的一组示范性元件参数。
Figure G2009101274949D00061
Figure G2009101274949D00071
图2A中，展示说明具有扩散位线的BE-SONOS SG-AND阵列架构200的第一实施例的电路图。多个SONONOS元件并联连接而形成BE-SONOSSG-AND阵列架构200。BE-SONOS SG-AND阵列架构200包含与多条位线BL0 220、BL1 221、BL2 222、BL3 223、BL4 224和BLn 225相交的多条字线WL0 210、WL1 211、WL2 212、WLm 213。对应的次栅线平行且位于位线附近。次栅SG1 230邻近位线BL0 220。次栅SG2 231邻近位线BL1 221。次栅SG3 232邻近位线BL2 222。次栅SG4 233邻近位线BL3223。次栅SG5 234邻近位线BL4 224。次栅SGn 235邻近位线BLn 225。在一圆形区域中展示用作存储器单元的样本BE-SONOS(或SONONOS)元件240。
如图2B中所示，说明具有扩散位线的BE-SONOS SG-AND阵列架构200的第一实施例的250。虽然每个次栅SG都平行于对应位线，但每个SG具有与对应位线的轻微偏移，例如SG1 230位于BL0 220略微偏右。每条位线可用作源极或漏极。每个SG位于两条位线之间，例如SG1 230位于BL0 220与BL1 221之间。BL0 220、BL1 221、BL2 222、BL3 223、BL4 224和BLn 225中的每条位线都可用作源极区域或漏极区域。因此，SG1 230安置在BL0 220中的源极区域与BL1 221中的漏极区域之间。参数W 241和Ws 242近似等于参数F，其中参数F表示技术节点中的临界尺寸。例如，对于50nm的节点，参数F等于50nm。
图3A是说明第一实施例中BE-SONOS SG-AND阵列架构在通道长度方向上的截面图的布局图300。分隔氧化物120分离控制栅极110与次栅130。O3-N2-O2-N1-O1结构140安置在控制栅极110的下面。栅极氧化物(OSG)150安置在次栅130的下面。控制栅极110的适当实施是多晶硅-1，次栅130的适当实施是多晶硅-2。实施N+埋入式扩散(BD)井330、332、334和336以用于扩散位线(BL)。布局图300中，第一单元结构包含控制栅极110和次栅130，且邻近的第二单元结构包含栅极310和次栅312，且邻近的第三单元结构包含栅极320和次栅322。
图3B中展示说明第一实施例中BE-SONOS SG-AND阵列架构在通道宽度方向上的截面图的布局图350。参数Ws 360表示栅极310与栅极320之间的间隙，此间隙提供栅极310与栅极320之间的隔离。在两个栅极之间展示其它类似的隔离以在两个栅极之间提供隔离。通道宽度方向上的间距近似等于2F，其小于通道长度方向上的间距3F，这是由扩散位线引起的。因此，BE-SONOS SG-AND架构每单元近似等于6F2。
图4A是说明第一实施例的SONONOS SG-AND阵列架构的电重置的存储器电路400的电路图。电重置期间，字线(或门极)WL0 210、WL1 211、WL2 212和WLm 213设为-10V，位线BL0 220、BL1 221、BL2 222、BL3 223、BL4 224和BLn 225向左浮置，且次栅SG1 230、SG2 231、SG3 232、SG4 233、SG5 234和SGn 235设为0V。在一实施例中，奇数的次栅电连接在一起，包括SG1 230、SG3 232和SG5 234，而偶数的次栅电连接在一起，包括SG2 231、SG4 233和SGn 235。运作前，由施加Vgb＝-15V(或将栅极电压分到每条WL和p井中)来重置存储器电路400，其产生所要的自动收敛特性，如图4B中图表450所示。即使将BE-SONOS元件初始充电到各种Vt，重置操作仍然可将这些初始点收缩在重置/擦除状态。典型的重置时间约为100毫秒。在一实例中，n通道BE-SONOS的ONONO＝15/20/18/70/90埃
Figure G2009101274949D00081
且N+-多晶硅栅极Lg/W＝0.22/0.16um。
为了用另一种方式陈述，在操作的前进行重置操作以收缩Vt分布。与不具有自动收敛擦除的浮置栅极元件相反，BE-SONOS提供自动收敛擦除的重置/擦除方法，这是必需的，因为初始Vt分布常由于过程问题(例如电浆充电效应)而广泛分布。自动收敛重置有助于收缩初始Vt分布。
图5A是说明第一实施例中SONONOS SG-AND阵列架构的电编程的电路图500，而图5B是说明第一实施例中SONONOS SG-AND阵列架构的电编程的布局图550。在一实例中，在电编程期间，字线WL1 211设定为10V，而其它字线WL0 210、WL2 212和WLm 213设为0V。位线BL1 221设为5V，且位线BL0 220、BL2 222、BL3 223、BL4 224和BLn 225设为0V。奇数的次栅SG1 230、SG3 232和SG5 234设为1V，而偶数的次栅SG2 231、SG4 233和SGn 235设为0V。位线BL0 220、BL1 221、BL2 222、BL3 223、BL4 224和BLn 225提供比次栅SG1 230、SG2 231、SG3 232、SG4 233、SG5 234和SGn 235更好的编程灵活性，这是因为每条位线可独立编程，而次栅是基于偶数或奇数的次栅来编程的。一类电编程方法是源极侧注入。源极侧注入将单元编程为高电压临界Vt状态。例如，源极注入将Vg＝10V施加到选定的WL 1，将Vg＝0V施加到其它字线，SG＝1V用于编程，且SG＝0V用于抑制(inhibit)。SG电压在1V的电压设定作为说明，使得其一般比SG栅极下的临界电压通常高出0.5V到2V。
当选择单元A 422来编程时，SG设为1V，使得SG下面的通道略微开启。由源极侧注入方法将电子注入单元A422中以获得高于PV的电压临界Vt。用于单元B424的SG设为0V，其关闭SG以使得到单元B424中的注入不存在。对于单元C426，SG设为1V，其中WL＝0V，其关闭单元C426同样以使得到单元C426中的注入不存在。因此，可用充分的编程抑制技术(program inhibit technique)来随机选择编程。
为执行电编程，对选定的字线施加10V的高电压，并对次栅施加1V以执行源极侧注入。源极侧注入是一种低功率和高速的编程方法。所属领域的技术人员应认识到，平行编程方法(例如具有2kB单元的平行页面编程(page programming))可使编程的处理量突破到每秒超过10MB，而单元电流消耗可控制在2mA以内。为避免编程对其他位线的干扰，次栅SG2 231设为0V并关闭抑制单元。
如图6A中所示，展示第一实施例中SONONOS SG-AND阵列架构的电擦除的电路图600。类似于重置操作来执行擦除操作。电擦除期间，字线WL0 210、WL1 211、WL2 212和WLm 213设为-10V，位线BL0 220、BL1 221、BL2 222、BL3 223、BL4 224和BLn 225向左浮置，且次栅SG1 230、SG2 231、SG3 232、SG4 233、SG5 234和SGn 235设为0V。以区段或区块为单位执行擦除操作。BE-SONOS元件产生所要的自动收敛擦除特性，如图6B中的图表650所示。擦除饱和度Vt取决于参数Vg。较高的Vg引起较高的饱和度Vt。收敛时间通常在10到100毫秒左右。
图7是说明第一实施例中SONONOS SG-AND阵列架构的读取操作的电路图700。在一实例中，在单元A 422的读取操作期间，字线WL1211设为5V，而其它字线WL0 210、WL2 212和WLm 213设为0V。位线BL1 221设为1V，且位线BL0 220、BL2 222、BL3 223、BL4 224和BLn 225设为0V。奇数的次栅SG1 230、SG3 232和SG5 234设为5V，而偶数的次栅SG2 231和SG4 233设为0V。由施加位于擦除状态Vt(EV)与编程状态Vt(PV)之间的栅极电压来执行读取操作。所述栅极电压通常在5V左右。或者，如果所述栅极电压落在高Vt值与低Vt值的范围中，则可将栅极电压选择为高于5V或低于5V。如果单元A422的Vt高于5V，那么读取电流可能是很小的值(例如小于0.1μA)。如果单元A422的Vt小于5V，则读取电流可能是较高的值(例如大于0.1μA)。
对位线(BL)施加的电压通常在1V左右。较大的读取电压将引起更多的电流，但读取干扰可能更大。SG-AND字符串(string)的WL数目通常是64、128或256。较大数目的SG-AND字符串可能节省更多的耗用并增加阵列效率。然而，编程分布可能更大。在选择足够数目的SG-AND字符串时权衡一种折衷。
虽然以上的读取功能描述随机存取读取操作，但所属领域的技术人员应认识到，在不违背本发明精神的情况下，多个单元的页面读取是可能的。
现转到图8A，展示说明第二实施例BE-SONOS(或SONONOS)SGIB-AND(次栅反转位线(inversion bitline)-AND)阵列架构的电路图，而图8B是说明BE-SONOS SGIB-AND阵列架构的第二实施例的布局图850。术语SGIB表示由开启次栅而由反转层(inversion layer)形成位线。与布局图300中所示的BE-SONOS结构具有N+埋入式扩散的第一实施例不同，BE-SONOS SGIB-AND单元结构没有N+埋入式扩散，如图9所示，且因此位线与次栅之间不存在偏移。SONONOS元件并联连接而形成具有SG的AND阵列，其中没有扩散位线。
BE-SONOS SGIB-AND阵列架构800包含与多条位线BL0 820、BL1 821、BL2 822、BL3 823和BL4 824相交的多条字线WL0 810、WL1 811、WL2 812、WLm 813。对应的次栅线平行于每条位线。次栅SG0 830平行于位线BL0 820而安放。次栅SG1 831平行于位线BL1 821而安放。次栅SG2 832平行于位线BL2 822而安放。次栅SG3 833平行于位线BL3 823而安放。在圆形区域中展示用作存储器单元的样本BE-SONOS(或SONONOS)元件840。
BE-SONOS SGIB-AND阵列架构800中，每第四个次栅共同电连接，即，SG0 830、SG4 834、SG8等电连接在一起，SG1 831、SG5、SG9等电连接在一起，SG2 832、SG6、SG10等电连接在一起，且SG3 833、SG7、SG11等电连接在一起。
如图8B中的布局图850所示，BE-SONOS SGIB-AND阵列架构800的存储器阵列中的SG0 830、SG1 831、SG2 832、SG3 833、SG4 834和SG 835中的每一者的下面都没有N+区域。BE-SONOS SGIB-AND阵列架构800中单元尺寸的总尺寸相对于图2A中BE-SONOS SG-AND阵列架构200中所示的单元尺寸是减小的。
当SG0 830、SG1 831、SG2 832、SG3 833、SG4 834和SG 835开启时，其中每一者都形成有效用作障壁扩散层的N通道反转层，从而分别用作源极/漏极860、源极/漏极861、源极/漏极862、源极/漏极863、源极/漏极864和源极/漏极865。因此SG0 830、SG1 831、SG2 832、SG3 833、SG4 834和SG 835中的每个次栅都具有双重功能。SG0 830、SG1 831、SG2 832、SG3 833、SG4 834和SG 835中的每个次栅具有的第一功能是用于源极侧注入编程的次栅。SG0 830、SG1 831、SG2 832、SG3 833、SG4 834和SG 835中的每个次栅具有的第二功能是次栅开启时的反转位线。源极/漏极860、源极/漏极861、源极/漏极862、源极/漏极863、源极/漏极864和源极/漏极865中的每一者用于连接到金属位线。符号Lg 870表示拉伸通道长度。符号W 874表示通道宽度。通常，W 874、Ws 876、Lg 870、Ls 872近似等于参数F，其中参数F表示技术节点中的临界尺寸。例如，对于50nm节点，参数F等于50nm。
如图9A中所示，说明第二实施例中SONONOS SGIB-AND阵列架构在通道长度方向上的截面图的布局图900，而图9B是说明第二实施例中SONONOS SGIB-AND阵列架构在通道宽度方向上的截面图的布局图950。SG 910、SG 912、SG 914、SG 916和SG 918中的每个次栅SG都没有植入源极区域或漏极区域，这意味着在SG 910、SG 912、SG 914、SG 916和SG 918中的每个次栅SG下面都不存在N+区域。通道宽度方向上的间距近似等于通道长度方向上的间距2F。因此，BE-SONOS SGIB-AND架构每单元近似等于4F2。
图10A中是说明第二实施例中SONONOS SGIB-AND阵列架构1000的电重置的电路图。电重置期间，字线(或栅极)WL0 810、WL1811、WL2 812和WLm 813设为-10V，位线BL0 820、BL1 821、BL2 822、BL3 823、BL4 824和BL5向左浮置，次栅SG0 830、SG1 831、SG2 832、SG3 833和SG4 834设为0V，且P井设为5V。当次栅SG等于0V时，意味SG没有开启，从而不存在反转位线。在一实施例中，每第四个次栅连接在一起，使得SG0 830连接到SG4，SG1 831连接到SG5，等等。
操作前由施加Vgb＝-15V(或将栅极电压分到每个WL和p井中)来重置SONONOS SGIB-AND阵列架构1000的存储器电路，其产生所要的自动收敛特性，如图10B中的图表1050中所示。图表1050中的各种圆形和三角形表示较广分布上的不同初始点，其中这些点收敛于临界电压Vt。即使将BE-SONOS元件初始充电到各种Vt，重置操作仍可将这些初始点收缩在重置/擦除状态。典型的重置时间在100毫秒左右。在一实例中，n通道BE-SONOS元件的ONONO＝15/20/18/70/90埃
Figure G2009101274949D00131
且N+-多晶硅栅极Lg/W＝0.22/0.16um。
为了用另一种方式表述，在操作前进行重置操作来收缩Vt分布。与不具有自动收敛擦除的浮置栅极元件相反，BE-SONOS提供自动收敛擦除的重置/擦除方法，这是必需的，因为初始Vt分布常由于过程问题(例如电浆充电效应)而广泛分布。自动收敛重置有助于收缩初始Vt分布。
如图11A所示，说明第二实施例中SONONOS SGIB-AND阵列架构1100的电编程的电路图，而图11B是说明第二实施例中SONONOSSGIB-AND阵列架构1100的电编程的布局图1150。在一实例中，在单元A1110的电编程期间，字线WL1 811设为10V，而其它字线WL0 810、WL2 812和WLm 813设为0V。位线BL0 820、BL1 821和BL3 823向左浮置。位线BL2设为0V，且位线BL4设为5V。次栅SG0 830和SG4 834设为8V。次栅SG1设为0V，次栅SG2设为5V，且次栅SG3设为1V。
位线BL0 820、BL1 821、BL2 822、BL3 823和BL4 824提供比次栅SG0 830、SG1 831、SG2 832、SG3 833、SG4 834更好的编程灵活性，这是因为每条位线可独立编程。一类电编程方法是源极侧注入。源极侧注入将单元编程为高电压临界Vt状态。例如，源极侧注入将Vg＝10V施加到选定的WL 1，将Vg＝0V施加到其它WL，SG＝1V用于编程且SG＝0V用于抑制。SG电压在1V的电压设定作为说明，使得其一般比SG栅极下的临界电压通常高出0.5到2V。
为执行电编程，对选定的字线施加10V的高电压，并对次栅SG3 833施加1V以执行源极侧注入从而对目标单元进行编程。SG1 831设为0V以用于编程抑制，且SG4 834设为8V以提供足够的过度驱动从而减小位线电阻。所属领域的技术人员应认识到，平行编程方法(例如具有2kB单元的平行页面编程)可使编程的处理量突破到每秒超过10MB，而单元电流消耗可控制在2mA以内。为避免编程对其他位线的程序干扰，次栅SG1 831设为0V并关闭抑制单元。
电编程是进行源极侧注入以将单元编程为高电压临界Vt状态。例如在单元A1110的电编程中，操作将Vg＝10V施加到选定的WL1 811，将Vg＝0V施加到其它字线，包括WL0 810、WL2 812和WLm 813，设定SG3＝1V以用于编程，设定SG1＝0V以用于编程抑制，且设定SG2＝5V以用于由栅极。次栅SG4 834设为8V以高度开启次栅SG4 834，使得反转层电位可上升到5V。在单元A1110编程过程中，次栅SG3 833设为1V以使得发生源极侧注入。临界电压Vt上升到编程电压PV以上。将编程抑制提供给单元B1120、单元C1130和单元D1140。
图12A是说明第二实施例中BE-SONONS SGIB-AND阵列架构的电擦除的电路图1200，而图12B是说明关于第二实施例的所要的自动收敛擦除特性的图表1250。擦除操作类似于重置操作。电擦除期间，字线WL0 810、WL1 811、WL2 812和WLm 813设为-10V，位线BL0 820、BL1 821、BL2 822、BL3 823和BL4 824向左浮置，且次栅SG0 830、SG1 831、SG2 832、SG3 833、SG4 834设为0V。以区段或区块为单位执行电擦除。BE-SONOS元件产生所要的自动收敛擦除特性，如图12B中的图表1250中所示。擦除饱和度Vt取决于Vg。较高的Vg引起较高的饱度和Vt。收敛时间通常在10到100毫秒左右。
图13A是说明第二实施例中SONONOS SGIB-AND阵列架构的读取操作的电路图1300，而图13B是说明第二实施例中SONONOS SGIB-AND阵列架构的读取操作的布局图1350。在一实例中，在单元A1110的读取操作期间，字线WL 1811设为5V，而其它字线WL0 810、WL2 812和WLm 813设为0V。位线BL0 820、BL1 821和BL4 824向左浮置。位线BL2 822设为0V且位线BL3 823设为1V。次栅SG0 830、SG1 831和SG4 834设为0V，而SG2 832和SG3 833设为5V。由施加位于擦除状态Vt(EV)与编程状态Vt(PV)之间的栅极电压来执行读取操作。所述栅极电压通常在5V左右。或者，如果所述栅极电压落在高Vt值与低Vt值的范围中，则可将所述栅极电压选择为高于5V或低于5V。如果单元A1110的Vt高于5V，那么读取电流可能是很小的值(例如小于0.1μA)。如果单元A1110的Vt小于5V，那么读取电流可能是较高的值(例如大于0.1μA)。随后可识别存储器的状态。
对位线(BL)施加的电压通常在1V左右。较大的读取电压将引起更多的电流，但读取干扰可能更大。SG-AND字符串的WL数目通常是64、128或256。较大数目的SG-AND字符串可能节省更多的耗用并增加阵列效率。然而，编程分布可能更大。在选择足够数目的SGIB-AND字符串时权衡一种折衷。
虽然以上的读取功能描述随机存取读取操作，但所属领域的技术人员应认识到，在不违背本发明的精神的情况下，多个单元的页面读取是可能的。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何熟习此技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定的为准。

Claims (5)

1.一种集成电路，其特征是：
半导体基底；
多个‘与’组件结构，包括：
多个第一平行结构，位于所述半导体基底之上，所述多个第一平行结构中的各平行结构包括次栅，所述次栅经设置以在位于所述多个第一平行结构中的各平行结构下的所述半导体基底中产生反转层；以及
多个第二平行结构，位于所述半导体基底之上，所述多个第二平行结构与所述多个第一平行结构实质上垂直，所述多个第二平行结构中的各平行结构包括：
穿隧电介质，位于所述半导体基底上，所述穿隧电介质包括邻近所述半导体基底的第一氧化硅层、位于所述第一氧化硅层上的氮化硅层以及位于所述氮化硅层上的氧化硅层；
电荷存储层，位于所述穿隧电介质上，所述电荷存储层为氮化硅层；
障碍氧化物，位于所述电荷存储层上；以及
控制栅极，位于所述障碍氧化物上；
所述第一氧化硅层的厚度为以下、所述氮化硅层的厚度为
Figure FDA00001650521600012
以下以及所述氧化硅层的厚度为以下，并且所述电荷存储层的厚度为超过
2.如权利要求1所述的集成电路，其特征是：所述多个第二平行结构中的各平行结构经设置以在位于所述多个第二平行结构中的各平行结构下的所述半导体基底中产生读取电流。
3.如权利要求1所述的集成电路，其特征是：还包括电路，耦接至所述多个‘与’组件结构，所述电路提供至少一偏压方式使空穴穿隧跨越所述穿隧电介质。
4.如权利要求1所述的集成电路，其特征是：所述多个第一平行结构中每第四个平行结构交互电性连接。
5.如权利要求1所述的集成电路，其特征是：所述多个第一平行结构经设置以在编程期间执行源极侧注入。
CN2009101274949A 2006-05-23 2007-01-23 集成电路 Active CN101521207B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/419,977 US7414889B2 (en) 2006-05-23 2006-05-23 Structure and method of sub-gate and architectures employing bandgap engineered SONOS devices
US11/419,977 2006-05-23

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN2007100036573A Division CN101079426B (zh) 2006-05-23 2007-01-23 使用besonos元件的次栅and架构的结构及方法

Publications (2)

Publication Number Publication Date
CN101521207A CN101521207A (zh) 2009-09-02
CN101521207B true CN101521207B (zh) 2012-10-03

Family

ID=38162284

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2009101274949A Active CN101521207B (zh) 2006-05-23 2007-01-23 集成电路
CN2007100036573A Active CN101079426B (zh) 2006-05-23 2007-01-23 使用besonos元件的次栅and架构的结构及方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2007100036573A Active CN101079426B (zh) 2006-05-23 2007-01-23 使用besonos元件的次栅and架构的结构及方法

Country Status (5)

Country Link
US (1) US7414889B2 (zh)
EP (1) EP1860687B1 (zh)
JP (1) JP2007318135A (zh)
KR (1) KR101054469B1 (zh)
CN (2) CN101521207B (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7948799B2 (en) 2006-05-23 2011-05-24 Macronix International Co., Ltd. Structure and method of sub-gate NAND memory with bandgap engineered SONOS devices
KR100806039B1 (ko) * 2006-08-31 2008-02-26 동부일렉트로닉스 주식회사 플래시 메모리 소자 및 이의 제조 방법
US8772858B2 (en) 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7994564B2 (en) * 2006-11-20 2011-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory cells formed in back-end-of line processes
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
CN101587898B (zh) * 2008-01-02 2012-08-22 旺宏电子股份有限公司 具有集成电路元件的半导体结构及其形成和操作的方法
JP5521555B2 (ja) * 2008-02-20 2014-06-18 日本電気株式会社 不揮発性記憶装置およびその製造方法
US7700469B2 (en) * 2008-02-26 2010-04-20 Micron Technology, Inc. Methods of forming semiconductor constructions
JP2010177323A (ja) * 2009-01-28 2010-08-12 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US8363476B2 (en) 2011-01-19 2013-01-29 Macronix International Co., Ltd. Memory device, manufacturing method and operating method of the same
US8609554B2 (en) 2011-01-19 2013-12-17 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
US8304911B2 (en) 2011-01-19 2012-11-06 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of the same
CN102637693A (zh) * 2011-02-10 2012-08-15 旺宏电子股份有限公司 半导体结构及其制造方法
US8488387B2 (en) * 2011-05-02 2013-07-16 Macronix International Co., Ltd. Thermally assisted dielectric charge trapping flash
CN102709330B (zh) * 2012-05-22 2016-04-27 上海华力微电子有限公司 一种具有低操作电压的be-sonos结构器件及形成方法
CN102723368B (zh) * 2012-06-20 2014-11-19 上海华力微电子有限公司 一种具有低编译电压捕获电荷的be-sonos结构器件及形成方法
US9368644B2 (en) * 2013-12-20 2016-06-14 Cypress Semiconductor Corporation Gate formation memory by planarization
DE112016004265T5 (de) 2015-09-21 2018-06-07 Monolithic 3D Inc. 3d halbleitervorrichtung und -struktur
US10475515B2 (en) 2017-12-21 2019-11-12 Micron Technology, Inc. Multi-decks memory device including inter-deck switches
CN111799164B (zh) * 2020-07-20 2022-11-04 上海华力微电子有限公司 一种sonos存储器及其制造方法

Family Cites Families (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4217601A (en) 1979-02-15 1980-08-12 International Business Machines Corporation Non-volatile memory devices fabricated from graded or stepped energy band gap insulator MIM or MIS structure
JPS5955071A (ja) * 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置
JPH0582795A (ja) * 1991-08-22 1993-04-02 Rohm Co Ltd 半導体記憶装置
JPH0555596A (ja) * 1991-08-22 1993-03-05 Rohm Co Ltd 半導体不揮発性記憶装置
EP0843360A1 (en) * 1996-11-15 1998-05-20 Hitachi Europe Limited Memory device
JP2924832B2 (ja) * 1996-11-28 1999-07-26 日本電気株式会社 半導体装置の製造方法
JPH1140682A (ja) 1997-07-18 1999-02-12 Sony Corp 不揮発性半導体記憶装置及びその製造方法
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
FR2770328B1 (fr) * 1997-10-29 2001-11-23 Sgs Thomson Microelectronics Point memoire remanent
US6026026A (en) * 1997-12-05 2000-02-15 Hyundai Electronics America, Inc. Self-convergence of post-erase threshold voltages in a flash memory cell using transient response
US6074917A (en) * 1998-06-16 2000-06-13 Advanced Micro Devices, Inc. LPCVD oxide and RTA for top oxide of ONO film to improve reliability for flash memory devices
JP4058219B2 (ja) * 1999-09-17 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路
KR100437470B1 (ko) * 2001-01-31 2004-06-23 삼성전자주식회사 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법
US6720630B2 (en) * 2001-05-30 2004-04-13 International Business Machines Corporation Structure and method for MOSFET with metallic gate electrode
DE10228768A1 (de) * 2001-06-28 2003-01-16 Samsung Electronics Co Ltd Nicht-flüchtige Floating-Trap-Halbleiterspeichervorrichtungen, die Sperrisolationsschichten mit hohen Dielektrizitätskonstanten enthaltend, und Verfahren
US6709928B1 (en) * 2001-07-31 2004-03-23 Cypress Semiconductor Corporation Semiconductor device having silicon-rich layer and method of manufacturing such a device
KR100395762B1 (ko) * 2001-07-31 2003-08-21 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100407573B1 (ko) * 2001-08-09 2003-11-28 삼성전자주식회사 부유 트랩형 비휘발성 메모리 장치 형성 방법
JP2003068891A (ja) * 2001-08-24 2003-03-07 Hitachi Ltd 半導体記憶素子、半導体装置及びその制御方法
US7476925B2 (en) * 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
US7012297B2 (en) * 2001-08-30 2006-03-14 Micron Technology, Inc. Scalable flash/NV structures and devices with extended endurance
US6897522B2 (en) * 2001-10-31 2005-05-24 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6512696B1 (en) * 2001-11-13 2003-01-28 Macronix International Co., Ltd. Method of programming and erasing a SNNNS type non-volatile memory cell
US7115469B1 (en) * 2001-12-17 2006-10-03 Spansion, Llc Integrated ONO processing for semiconductor devices using in-situ steam generation (ISSG) process
JP4281331B2 (ja) * 2002-01-21 2009-06-17 株式会社デンソー 不揮発性半導体記憶装置
JP3993438B2 (ja) * 2002-01-25 2007-10-17 株式会社ルネサステクノロジ 半導体装置
US6605840B1 (en) * 2002-02-07 2003-08-12 Ching-Yuan Wu Scalable multi-bit flash memory cell and its memory array
US6784480B2 (en) * 2002-02-12 2004-08-31 Micron Technology, Inc. Asymmetric band-gap engineered nonvolatile memory device
US7042045B2 (en) * 2002-06-04 2006-05-09 Samsung Electronics Co., Ltd. Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure
US6897533B1 (en) * 2002-09-18 2005-05-24 Advanced Micro Devices, Inc. Multi-bit silicon nitride charge-trapping non-volatile memory cell
KR100446632B1 (ko) 2002-10-14 2004-09-04 삼성전자주식회사 비휘발성 ｓｏｎｓｎｏｓ 메모리
JP2004152977A (ja) * 2002-10-30 2004-05-27 Renesas Technology Corp 半導体記憶装置
JP2004179475A (ja) * 2002-11-28 2004-06-24 Renesas Technology Corp 不揮発性半導体記憶装置及びその製造方法
US6912163B2 (en) * 2003-01-14 2005-06-28 Fasl, Llc Memory device having high work function gate and method of erasing same
JP4489359B2 (ja) * 2003-01-31 2010-06-23 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP4955907B2 (ja) * 2003-02-26 2012-06-20 シャープ株式会社 メモリ素子
US6815764B2 (en) * 2003-03-17 2004-11-09 Samsung Electronics Co., Ltd. Local SONOS-type structure having two-piece gate and self-aligned ONO and method for manufacturing the same
JP4040534B2 (ja) 2003-06-04 2008-01-30 株式会社東芝 半導体記憶装置
US7115942B2 (en) * 2004-07-01 2006-10-03 Chih-Hsin Wang Method and apparatus for nonvolatile memory
US20040256679A1 (en) * 2003-06-17 2004-12-23 Hu Yongjun J. Dual work function metal gates and method of forming
KR100945999B1 (ko) * 2003-06-27 2010-03-09 주식회사 하이닉스반도체 반도체 소자의 절연막 형성 방법
KR20060084444A (ko) * 2003-09-30 2006-07-24 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 2-트랜지스터 메모리 셀 및 제조 방법
KR100562743B1 (ko) * 2003-10-06 2006-03-21 동부아남반도체 주식회사 플래시 메모리 소자의 제조방법
US20050093057A1 (en) * 2003-11-03 2005-05-05 Fu-Chia Shone Common spacer dual gate memory cell and method for forming a nonvolatile memory array
KR100579844B1 (ko) * 2003-11-05 2006-05-12 동부일렉트로닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100513309B1 (ko) * 2003-12-05 2005-09-07 삼성전자주식회사 비연속적인 전하 트랩 사이트를 갖는 비휘발성 메모리소자의 소거 방법들
JP2005209914A (ja) * 2004-01-23 2005-08-04 Renesas Technology Corp 不揮発性半導体記憶装置
US7151692B2 (en) * 2004-01-27 2006-12-19 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
TWI239641B (en) * 2004-04-02 2005-09-11 Powerchip Semiconductor Corp Non-volatile memory structure and manufacturing method thereof
US7164603B2 (en) * 2004-04-26 2007-01-16 Yen-Hao Shih Operation scheme with high work function gate and charge balancing for charge trapping non-volatile memory
US7209390B2 (en) * 2004-04-26 2007-04-24 Macronix International Co., Ltd. Operation scheme for spectrum shift in charge trapping non-volatile memory
US7133313B2 (en) * 2004-04-26 2006-11-07 Macronix International Co., Ltd. Operation scheme with charge balancing for charge trapping non-volatile memory
US7075828B2 (en) * 2004-04-26 2006-07-11 Macronix International Co., Intl. Operation scheme with charge balancing erase for charge trapping non-volatile memory
US7187590B2 (en) * 2004-04-26 2007-03-06 Macronix International Co., Ltd. Method and system for self-convergent erase in charge trapping memory cells
US7133316B2 (en) * 2004-06-02 2006-11-07 Macronix International Co., Ltd. Program/erase method for P-channel charge trapping memory device
US7190614B2 (en) * 2004-06-17 2007-03-13 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
US20060091444A1 (en) * 2004-11-04 2006-05-04 Skymedi Corporation Double word line memory structure and manufacturing method thereof
US7315474B2 (en) * 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US20060198189A1 (en) * 2005-01-03 2006-09-07 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7642585B2 (en) * 2005-01-03 2010-01-05 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US8264028B2 (en) * 2005-01-03 2012-09-11 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7158420B2 (en) * 2005-04-29 2007-01-02 Macronix International Co., Ltd. Inversion bit line, charge trapping non-volatile memory and method of operating same
US7279740B2 (en) * 2005-05-12 2007-10-09 Micron Technology, Inc. Band-engineered multi-gated non-volatile memory device with enhanced attributes
US7612403B2 (en) * 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
US7636257B2 (en) * 2005-06-10 2009-12-22 Macronix International Co., Ltd. Methods of operating p-channel non-volatile memory devices
US7307882B2 (en) * 2005-06-29 2007-12-11 Macronix International Co., Ltd. Non-volatile memory
US7829938B2 (en) * 2005-07-14 2010-11-09 Micron Technology, Inc. High density NAND non-volatile memory device
US7576386B2 (en) * 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
US7468299B2 (en) * 2005-08-04 2008-12-23 Macronix International Co., Ltd. Non-volatile memory cells and methods of manufacturing the same
US7629641B2 (en) * 2005-08-31 2009-12-08 Micron Technology, Inc. Band engineered nano-crystal non-volatile memory device utilizing enhanced gate injection
US8846549B2 (en) * 2005-09-27 2014-09-30 Macronix International Co., Ltd. Method of forming bottom oxide for nitride flash memory

Also Published As

Publication number Publication date
EP1860687B1 (en) 2014-07-23
EP1860687A3 (en) 2010-07-07
US7414889B2 (en) 2008-08-19
CN101521207A (zh) 2009-09-02
KR20070113162A (ko) 2007-11-28
KR101054469B1 (ko) 2011-08-04
US20070284620A1 (en) 2007-12-13
EP1860687A2 (en) 2007-11-28
JP2007318135A (ja) 2007-12-06
CN101079426A (zh) 2007-11-28
CN101079426B (zh) 2010-09-15

Similar Documents

Publication Publication Date Title
CN101521207B (zh) 集成电路
US7471568B2 (en) Multi-level cell memory structures with enlarged second bit operation window
CN101295545B (zh) 用以操作双边偏压与非存储器阵列的方法
US7636257B2 (en) Methods of operating p-channel non-volatile memory devices
US7471564B2 (en) Trapping storage flash memory cell structure with inversion source and drain regions
JP2006079802A (ja) 一列の電荷トラッピングメモリセルを作動させるための方法および装置
US9224743B2 (en) Nonvolatile memory device
KR20020092114A (ko) 드레인 턴온 현상과 과잉 소거 현상을 제거한 ｓｏｎｏｓ셀, 이를 포함하는 불휘발성 메모리 장치 및 그 제조방법
US7646637B2 (en) Nonvolatile memory having modified channel region interface
CN100435339C (zh) 只读存储器及只读存储单元阵列及其编程与擦除方法
JP2020534672A (ja) Ｌ字型浮遊ゲートを有するｎｏｒメモリセル
JP2005184029A (ja) 不揮発性記憶素子及び半導体集積回路装置
US7746694B2 (en) Nonvolatile memory array having modified channel region interface
US20080006871A1 (en) Nonvolatile Memory Having Raised Source and Drain Regions
US7561470B2 (en) Double-side-bias methods of programming and erasing a virtual ground array memory
CN101093726A (zh) 用于扩展存储器操作裕度并减小第二位效应的方法
US7684252B2 (en) Method and structure for operating memory devices on fringes of control gate
JP2005184028A (ja) 不揮発性記憶素子
KR100745030B1 (ko) 플래시 메모리 소자, 이의 제조 방법 및 이의 구동 방법
CN100524829C (zh) 在控制栅极边缘上操作存储装置的方法与结构
KR100390134B1 (ko) 불휘발성 반도체 기억 장치
US20080123435A1 (en) Operation of Nonvolatile Memory Having Modified Channel Region Interface
JP2008172251A (ja) 不揮発性記憶素子及び半導体集積回路装置
US20080031049A1 (en) Operation of Nonvolatile Memory Having Modified Channel Region Interface
KR20090057529A (ko) 비휘발성 메모리 소자 및 그의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant