JP4950207B2 - 低ギャップフィルアスペクト比のフラッシュデバイスのための集積化フロー - Google Patents

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Description

本発明は、一般的には、不揮発性フラッシュメモリシステムに関し、より特定的には、メモリセルおよびメモリセルのアレイの構造に関し、またそれらを形成する処理に関する。
商業的に成功した不揮発性メモリ製品が現在数多くあり、特に、フラッシュＥＥＰＲＯＭ（電気的に消去可能でプログラム可能な読み出し専用メモリ）セルのアレイを使用する小形形状のファクタカードの形態を取るものがある。そのようなカードは、例えばカードをホスト内のカードスロットに着脱可能に挿入することによって、ホストとインターフェイスを行う場合がある。市販のカードには、コンパクトフラッシュ（登録商標）（ＣＦ）カード、マルチメディアカード（ＭＭＣ）、セキュアデジタル（ＳＤ）カード、スマートメディアカード、パーソナルタグ（ｐ−タグ）、およびメモリスティックカードなどがある。ホストには、パーソナルコンピュータ、ノートブック形コンピュータ、個人用携帯情報端末（ＰＤＡ）、様々なデータ通信デバイス、デジタルカメラ、携帯電話、携帯形オーディオプレーヤ、自動車用サウンドシステム、および同種の装置が含まれる。
アーキテクチャの一種にＮＡＮＤアレイがあり、１６個または３２個といった２つより多いメモリセルの連続したストリングが、個々のビット線と基準電位との間の１つ以上の選択トランジスタと共に接続されて、セルの列を形成している。ワード線は、このような数多くの列内のセルに渡って延びている。ある列内の個々のセルは、ストリングを流れる電流がアドレス指定されたセルに蓄積された電荷のレベルに依存するように、ストリング内の残りのセルを確実にオンに転換させることによって、プログラミング中に読み出されてベリファイされる。メモリシステムの一部としてのＮＡＮＤアーキテクチャアレイおよびその動作の一例が、米国特許第６，０４６，９３５号（特許文献１）に見受けられる。この特許は、その全体が本願明細書において参照により援用されている。ＮＡＮＤメモリデバイスは、取り外し可能なメモリカードを使用するような大容量記憶への応用に特に適していることがわかっている。前述した別個のカードおよびホストに対する代替の配列において、ある例では、メモリシステムは、常時ホストに接続されて、ホスト専用の埋め込みメモリを提供する。
集積回路への多くの応用におけるように、ある集積回路の機能を実装するのに必要なシリコン基板領域を縮小せよとの圧力が、フラッシュＥＥＰＲＯＭシステムにも存在する。所定のサイズのメモリカードおよび他の種類のパッケージの記憶容量を増加させるために、または容量の増加とサイズの縮小とを共に行うために、シリコン基板の所定の領域に記憶可能なデジタルデータ量を増加することが絶えず要求されている。データの記憶密度を増加させる１つの方法は、１メモリセル当たり１ビットより多いデータを記憶することである。これは、フローティングゲート電荷レベル電圧範囲のウィンドウを２つより多い状態に分割することによって達成される。そのような状態を４つ使用すれば、各セルは２ビットのデータを記憶することができ、８つの状態であれば１セル当たり３ビットのデータを記憶する、といった具合である。複数の状態のフラッシュＥＥＰＲＯＭ構造および動作が、米国特許第５，０４３，９４０号（特許文献２）および第５，１７２，３３８号（特許文献３）に記載されている。これら特許は、その全体が本願明細書において参照により援用されている。
データ密度の増加は、メモリセルおよび／またはアレイ全体の物理的なサイズを減少させることによっても達成することができる。集積回路のサイズを縮小することは、あらゆる種類の回路に対してよく行われることであり、これは、処理技術が次第に向上して機能サイズのより小さいものが実装できるようになったからである。しかし、所定の回路レイアウトがこのやり方でどこまで縮小できるかについては限界があるのが普通である。というのは、どれくらい縮小できるかについて制限を受ける機能が、少なくとも１つはあることが多いからである。これが生じると、設計者は、機能を実行するのに必要なシリコン領域の量を減少させるために、実装しようとする回路の新しいまたは別のレイアウトまたはアーキテクチャに頼ることになる。前述したフラッシュＥＥＰＲＯＭ集積回路システムの縮小はそのような限界に到達する可能性がある。
小さなセルを形成する１つのやり方は、自己整合形の浅溝素子分離構造 (Shallow Trench Isolation) （ＳＴＩ）手法を使用することである。これは、ＳＴＩ構造を使用して、ＮＡＮＤ形メモリアレイのようなフローティングゲートセルの隣接するストリング同士を分離するものである。この手法によれば、ゲート誘電体（トンネル誘電体）層およびフローティングゲートポリシリコン層がまず形成される。次に、ゲート誘電体層およびフローティングゲートポリシリコン層と、基礎をなす基板とをエッチングして溝を形成することによって、ＳＴＩ構造が形成される。その後、これらの溝は、適切な材料（酸化物など）で埋められて、ＳＴＩ構造を形成する。ＳＴＩ構造間のゲート誘電体およびフローティングゲートポリシリコン層の部分はＳＴＩ構造によって規定されるので、ＳＴＩ構造に対して自己整合性があるとみなされる。典型的には、ＳＴＩ構造は、使用する処理技術で作成しうる最小限の機能サイズと同一の幅を有する。また、ＳＴＩ構造同士は、通常、最小限の機能サイズ分だけ離間される。よって、ＳＴＩ領域間のゲート誘電体およびフローティングゲートポリシリコン層も最小限の機能サイズと同一の幅を有する。フローティングゲートポリシリコンの小片は、後のステップにおいてさらに個々のフローティングゲートになる。
ＮＡＮＤおよび他の種類の不揮発性メモリにおいて、フローティングゲートとコントロールゲートとの間を通るフィールド結合量（結合比）は慎重に制御される。結合量は、コントロールゲートに印加される電圧のうちのどれくらいが、基礎をなすフローティングゲートに結合されるかを決定する。結合率は、コントロールゲートの表面に重なるフローティングゲートの表面領域量を含む数多くの要因によって決定される。重なり領域の量を最大化することによってフローティングゲートとコントロールゲートとの間の結合率を最大化するのが望ましいことが多い。結合領域を増加させる方法の１つが、ユアンらの米国特許第５，３４３，０６３号（特許文献４）に記載されている。この特許は、その全体が本願明細書において参照により援用されている。この特許に記載されているこの取り組みは、フローティングゲートを通常よりさらに厚くして、コントロールゲートに結合されるような大きな垂直表面を提供することである。
フローティングゲートを単にさらに厚くすると、フローティングゲート間に形成されたＳＴＩ構造のアスペクト比が問題となる。アスペクト比は、ＳＴＩ構造の高さをその幅で除算したものに等しい。よって、フローティングゲートの高さが増加すると、それに従ってＳＴＩ構造の高さも増加し、アスペクト比が増加する。アスペクト比が高いＳＴＩ溝を埋めると、ある問題が生じる場合がある。これらの問題は、非常に小さい最小限の機能サイズを有する新しい世代のメモリデバイスにとって特に懸念事項となる。そのようなデバイスにおけるＳＴＩ構造の幅は、非常に小さい寸法に縮小される一方で、隣接するセルを電気的に分離するために必要な幅はほぼ同一のままという場合がある。よって、そのようなＳＴＩ構造のアスペクト比は高くなる傾向にある。アスペクト比が高すぎると、ＳＴＩ構造は適切な品質でない場合がある。例えば、ＳＴＩ溝の開口部における堆積によって溝の底部への堆積が減少するために、空孔が形成される場合がある。そのような空孔によって、欠陥のあるデバイスとなったり、歩留まりが損失する一因となったりすることがある。
フローティングゲートの厚みを増加させてフローティングゲートの垂直表面に沿った結合を有することのもう１つの問題は、そのような表面の寸法を正確かつ均一に制御することが困難な場合があるということである。コントロールゲートの垂直な拡張が下向きに延びて結合を増加させる場合、そのような拡張の長さは重要である。そのような拡張の長さにばらつきがあると、結合比において許容不可能なばらつきとなる場合がある。拡張が長すぎると、ゲート電極の基礎となるチャンネル領域に悪影響を与える場合がある。
メモリアレイは、一般的には、何らかの周辺回路と共に半導体チップ上に作製される。典型的には、メモリアレイは基板上に作られ、そこにおいては、単一の基板が後に分割されてそれぞれが１つ以上のメモリアレイを有する別個のチップとなる。また、ある周辺回路は、メモリアレイと同一のチップ上の周辺領域に作製されてもよい。このように、周辺回路は、メモリアレイに直接接続されてもよい。周辺回路は、ドライバ回路、センス増幅器、電荷ポンプ、デコーダ回路、コントローラ回路、およびインターフェイス回路を含んでもよい。ある例において、これらの回路のいくつかは周辺領域に形成されるのではなく別個のチップ上に形成される。よって、周辺回路は、メモリチップによって異なってもよい。メモリアレイと同一のチップ上に作製されるがメモリアレイの一部ではない任意の回路が周辺回路とみなされてもよい。メモリアレイの外部にあるそのようなチップの領域が周辺領域とみなされてもよい。周辺回路は、メモリアレイの回路とは非常に異なっていてもよい。例えば、高電圧を扱うために、より厚みのあるゲート誘電体を有する遥かに大きなデバイスが周辺領域に存在してもよい。メモリアレイと周辺領域との間の違いが、ある処理ステップで問題を生じさせる場合がある。
メモリアレイおよび周辺領域において異なる結果を生じさせうる処理ステップの１つに、化学的機械的研磨（ＣＭＰ）がある。ＣＭＰを使用して、基板の表面の平坦化を研磨パッドに表面を当てて表面とパッドとの間の化学的スラリを用いて研磨することによって行ってもよい。典型的には、ＣＭＰの前に、材料の層を１つ以上堆積また除去したことによって、表面は不均一となっている。原則として、ＣＭＰは、平坦な表面を残すようにウェハ表面に渡って材料を除去する。実際は、局所の特徴部によって表面が平坦でなくなる場合がある。例えば、ＣＭＰ前の表面にあるくぼみがＣＭＰ後にある程度残る場合がある。そのような「ディッシング (dishing)」は、ＣＭＰ作用がくぼみの底部において生じることが可能なほどくぼみが大きい場合に、くぼみの底部にある材料を除去した結果である。ディッシングは大きなくぼみの場合にのみ生じやすいので、メモリアレイには悪影響を及ぼさないが、大きな特徴部を有する周辺領域については重大なものとなる場合がる。ディッシングの問題に対する従来の取り組みには、ディッシングが起こりそうな領域にダミーのパターンを形成して、この領域に除去すべき材料が多く存在するようにすることが含まれる。しかし、ダミーのパターンは、一般的には、ダミーのパターンを設けるための追加のパターン形成ステップを伴う。
よって、低アスペクト比のＳＴＩ構造であってフローティングゲートとコントロールゲートとの間の結合比の高いメモリアレイを形成する方法が必要となっている。また、結合比が均一となるようにフローティングゲートとコントロールゲートとの間の結合を高度に制御するメモリアレイを形成する方法が必要となっている。また、メモリアレイと周辺回路との両方に渡って平坦化が達成される、周辺回路を有するメモリチップ上にメモリアレイを形成する方法が必要となっている。
米国特許第６，０４６，９３５号 米国特許第５，０４３，９４０号 米国特許第５，１７２，３３８号 米国特許第５，３４３，０６３号 米国特許出願第１０／７９９，０６０号 米国特許出願第１１／０２１，６９３号 米国特許出願第１１／０２０，４０２号 米国特許第５，８６７，４２９号
メモリチップを形成する方法は、コントロールゲートの垂直な拡張の長さを制御することによって、フローティングゲートとコントロールゲートとの間の結合比に対する高度な制御を提供する。これは、コントロールゲートの拡張のために除去されることになるＳＴＩ部分を注入して、注入ＳＴＩ材料を選択的に除去することによって行われる。これは、単純な定期的なエッチングに対して、エッチング深度の改良された制御を提供する。セル間で結合の高度な均一化が達成され、コントロールゲートとゲート酸化物との間の分離が安全な距離で維持される。平坦化中でのより大きな周辺構造のディッシングの防止は、平坦化レベルより高い突起部を提供し、ソフトエッチングを使用してこれらの突起部を除去し、平坦化レベルで停止することによって行われる。同材料の平坦化された表面が達成されると、後続の処理ステップ（ＣＭＰなど）は、平坦化されていない表面から開始することによって生じるであろうよりも多くの平らな表面をもたらす。
メモリチップを形成する方法は、メモリアレイと周辺領域との両方にゲート誘電体層を形成するステップと、ゲート誘電体に重なるポリシリコンの第１のフローティングゲート層（ＦＧ１）を形成するステップとを含む。窒化シリコン（ＳｉＮ）層が第１のフローティングゲート層に渡って堆積される。その後、ＳＴＩ溝が形成されて、互いに異なる構成要素（第１のフローティングゲート部分（ＦＧ１））を分離する。ＳＴＩ溝は酸化物で埋められて、隣接するフローティングゲート部分を電気的に分離するＳＴＩ構造を提供する。その後、ＳｉＮ部分は除去され、第２のポリシリコン層が堆積およびエッチバックされて、第２のフローティングゲート部分（ＦＧ２）を形成する。追加のエッチングステップのオプションをＦＧ２の堆積の前に追加して、ＦＧ２の空隙を所望の幅に広げることもできる。その後、ＦＧ２部分は、メモリアレイにおけるＳｉＮ部分に基本的に取って代わる。よって、ＦＧ１およびＦＧ２部分は、ＳＴＩ深度と比べて所望の高さおよび幅であって、元のＳＴＩのアスペクト比を増加させることなく、良好なセル結合比を達成するためのより垂直なフローティングゲート面を提供する、フローティングゲートを形成する。
周辺領域において、第２のポリシリコン層は、第１のフローティングゲート部分に重なりかつＳＴＩ構造に部分的に渡って延びるＦＧ２の部分が除去されないようにパターン形成される。ＳＴＩ構造に重なるこれらの部分の一部は、ＳＴＩ構造の上面上に突出している。その後、第３の導電性ポリシリコン層が基板に渡って堆積され、メモリアレイと突起部を含む周辺回路とを被覆する。これにより、メモリアレイ領域内および周辺領域におけるＳＴＩ構造の中心部分に渡って、周辺領域の平坦面上に突起を有した実質的に平坦な上面が提供される。次に、平坦化ステップによって、ＳＴＩ構造に渡って第３のポリシリコン層の上面のレベルまで突起部が除去される。これにより、メモリアレイおよび周辺領域両方に渡って実質的に平坦な面が提供される。
基礎をなすＳＴＩ構造に導電性ポリシリコンを通じてイオンを注入することは、ＳＴＩ構造の上層のみが主な注入イオン量を受け取るように行われる。導電性ポリシリコンは、注入イオンがメモリアレイおよび周辺回路の両方におけるゲート酸化物に電荷を与えないようにする。それに続いて、ポリシリコンがＳＴＩ構造の最上部のレベルまで除去される（メモリアレイおよび周辺領域の両方にＦＧ２を残す）。これによって、実質的に平坦な（ディッシングのない）ＦＧ２部分がメモリアレイおよび周辺領域の両方において残ることになる。というのは、除去前に上面は実質的に平坦だからである。その後、ＳＴＩ構造の注入上面はエッチングされて除かれる。酸化物のこの上層が注入されるので、低い未注入酸化物よりも高速に選択的にエッチングされてもよい。よって、エッチングされるべき層内の注入イオン濃度が高く、基礎をなす酸化物のイオン濃度が低いという注入特性を生じさせるような注入条件が選ばれてもよい。このようにして、未注入の酸化物は、エッチング停止層と同様に作用する。というのは、エッチングレートは、エッチングが未注入酸化物に達すると増加するからである。エッチングの深度は、酸化物の除去が基板に渡って均一であるように、このように正確に制御されてもよい。
ＳＴＩ構造の上部の除去に続いて、誘電体層が基板に渡って形成され、他の導電性ポリシリコン層が基板に渡って堆積される。このポリシリコン層は、後にコントロールゲートを形成する。この誘電体層は、ＳＴＩ構造の上部の除去によって形成された空隙内に延びる。フローティングゲートとコントロールゲートとの間の結合は、コントロールゲートがどの深度まで延びるかに依存し、ひいては、酸化物がどの程度深くエッチングされたかに依存する。よって、酸化物のエッチング深度の制御を改善することによって、コントロールゲートとフローティングゲートとの間の結合はより正確に制御され、かつ、より均一なものとなる。コントロールゲートは、デバイス特性に不注意に悪影響を及ぼすような深度まで延びることが防止されることになる。
本発明の様々な態様を盛り込むメモリシステム１００の一例が、図１のブロック図に一般的に示されている。数多くの個々にアドレス指定可能なメモリセルが、行と列とからなる通常のアレイ１１０に配列されているが、セルの他の物理的な配列ももちろん可能である。ビット線は、本願明細書においてアレイ１１０の列に沿って延びるように示され、ビット線デコーダおよびドライバ回路１３０に線１５０を通じて電気的に接続される。ワード線は、本願明細書においてアレイ１１０の行に沿って延びるように示され、線１７０を通じてワード線デコーダおよびドライバ回路１９０に電気的に接続される。デコーダ１３０および１９０は、それぞれ、メモリコントローラ１８０からバス１６０によってメモリセルアドレスを受信する。また、デコーダおよびドライバ回路は、各制御およびステータス信号線１３５および１９５によって、コントローラ１８０に接続される。
コントローラ１８０は、線１４０を通じてホストデバイス（図示せず）に接続可能である。ホストは、パーソナルコンピュータ、ノートブック形コンピュータ、デジタルカメラ、オーディオプレーヤ、様々な他の手持ち式の電子デバイスなどであってもよい。図１のメモリシステム１００は、通常、ＰＣＭＣＩＡ、コンパクトフラッシュ（登録商標）協議会、ＭＭＣ（登録商標）協議会などのいくつかの既存の物理的および電気的標準のうちの１つに従って、カード内に実装されることになる。カードフォーマットにおいて、線１４０が、ホストデバイスの補完コネクタのインターフェイスとなるカード上のコネクタ内で終端する。数多くのカードの電気的なインターフェイスは、ＡＴＡ標準に従い、ホストにとってメモリシステムが磁気ディスクドライブであるかのように見える。他のメモリカードインターフェイス標準も存在する。あるシステムにおいて、メモリカードはコントローラを有していなくてもよく、コントローラの機能はホストによって行われてもよい。前述したカードフォーマットの代わりとして、図１に示す形のメモリシステムがホストデバイスに常時埋め込まれていてもよい。
デコーダおよびドライバ回路１３０および１９０は、各制御およびステータス線１３５および１９５における制御信号に従って、バス１６０に渡ってアドレス指定されたように、アレイ１１０のそれぞれの線において適切な電圧を生じさせて、プログラミング、読み出し、および消去機能を実行する。電圧レベルおよび他のアレイパラメータを含む任意のステータス信号が、アレイ１１０によってコントローラ１８０へ、同じ制御およびステータス線１３５および１９５を通じて提供される。回路１３０内の複数のセンス増幅器が、アレイ１１０内のアドレス指定されたメモリセルの状態を示す電流または電圧レベルを受信し、読み出し動作中、これらの状態についての情報を線１４５を通じてコントローラ１８０に提供する。多数のセンス増幅器が、多数のメモリセルの状態を並行して読み出すことができるようにするために通常使用される。読み出しおよびプログラミング動作中、典型的には、回路１３０によって選択されたアドレス指定列内の数多くのセルにアクセスするために、回路１９０を通じて１度に１行のセルがアドレス指定される。消去動作中、典型的には、数多くの行内のすべてのセルが、同時消去用ブロックとして共にアドレス指定される。デコーダおよびドライバ回路１３０および１９０などの回路は、周辺回路とみなされてもよい。
メモリアレイ１１０の外部にあるメモリシステム１００内の任意の回路が周辺回路とみなされてもよく、そのような回路が形成される領域は、周辺領域１２０とみなされてもよい。
シリコン基板上に形成されるＮＡＮＤメモリセルアレイ１１０の平面図が図２に示され、説明を明確にするために、要素間に存在する誘電体層の詳細をほとんど示すことなく、導電要素の反復構造の極僅かな部分が示されている。浅溝素子分離（ＳＴＩ）構造２１０ａ〜２１０ｄが、基板の表面に渡って延びて形成される。この説明に規則を与えるために、ＳＴＩ領域は、第１のｘ方向に互いに離間して示され、その長さは第２のｙ方向に延び、これらの第１および第２の方向は、本質的に互いに直交している。
ＳＴＩ構造２１０ａ〜２１０ｄ間には、ｙ方向に走るメモリセルのストリング２２０ａ〜２２０ｃがある。よって、ストリングの方向は、ＳＴＩ領域の方向と平行である。各ストリング２２０ａ〜２２０ｃは、直列に接続された数多くのメモリデバイスが含まれる。図２は、そのような３つのストリング２２０ａ〜２２０ｃを、ストリング毎に３つのメモリセルと共に示す。しかし、ストリング２２０ａ〜２２０ｃは、図２に示されていないさらなるセルを含んでいる。また、アレイ１１０は、図２に表されていないさらなるストリングを含んでいる。この種のアレイは、各ストリングに１６，３２またはそれ以上のセルを有する数千のストリングを有してもよい。
メモリセルは、ｙ方向におけるいずれの側にも、フローティングゲート２３０と、フローティングゲートに隣接する基板内の導電性ソース／ドレイン領域２４０ａおよび２４０ｂとを含む。ストリングは、ＳＴＩ構造２１０ａ〜２１０ｄによって分離されている。ＳＴＩ構造２１０ａ〜２１０ｄは、ソース／ドレイン領域を隣接するストリング内のセルの他のソース／ドレイン領域から電気的に分離する分離要素を形成する。ｙ方向に沿って、ソース／ドレイン領域２４０ａ〜２４０ｃが、隣接するセルによって共有されている。ソース／ドレイン領域２４０ａ〜２４０ｃは、あるセルを次のセルに電気的に接続することによって、セルのストリングを形成する。この例におけるソース／ドレイン領域２４０ａ〜２４０ｃは、不純物を必要な領域の基板に注入することによって形成される。
図２には、アレイに渡ってｘ方向に延びるワード線２５０ａ〜２５０ｃが示されている。ワード線２５０ａ〜ｃは、フローティングゲートの部分に重なり、また、フローティングゲートを部分的に囲んでいる。図に示すのと同様のアレイが２００４年３月１２日に出願された米国特許出願第１０／７９９，０６０号（特許文献５）に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。
図２は、周辺領域１２０の一部も示す。典型的には、デバイスは、メモリアレイが形成されるのと同時に周辺領域１２０に形成される。周辺領域１２０のデバイスは、メモリアレイ１１０のデバイスよりも大きくてもよい。例えば、周辺領域１２０において、ある大規模な高電圧デバイスが形成されてもよい。大規模なＳＴＩ構造２１０ｘ，２１０ｙが周辺領域１２０に形成される。メモリアレイと周辺回路とを有するメモリシステムおよびそれらを形成するためのある処理については、２００４年１２月２２日に出願された米国特許出願第１１／０２１，６９３号（特許文献６）および第１１／０２０，４０２号（特許文献７）に記載されている。これら特許出願は、その全体が本願明細書において参照により援用されている。
図２には示されていないのが金属導電層である。ポリシリコン要素は金属よりも遥かに低い導電性を有するのが通常なので、ポリシリコン要素の長さに沿った定期的な間隔での任意の中間層を通じた各金属線に対する接続を有して、金属導電体がそれぞれ別個の層に含まれる。また、ワード線は、ワード線の導電性を増すために金属または金属シリサイド部分を含んでもよい。例えば、コバルトまたはタングステンなどの耐熱金属を使用して、ポリシリコン層の最上部上にシリサイド層を形成してもよい。シリサイド材料は、ポリシリコンよりも高い導電性を有するので、ワード線に沿った導電性を改善する。
図３は、アレイ作製の中間段階における、図２のメモリアレイ１１０および周辺領域１２０の断面図である。図３は、図２においてＩ−Ｉによって示される、ｘ方向に沿った断面を示す。図３において、ゲート誘電体層、第１のフローティングゲート層（ＦＧ１）、および窒化シリコン層（ＳｉＮ）がＳＴＩ構造２１０ａ〜２１０ｄ，２１０ｘ〜２１０ｚの形成によって形成および分割されて、ゲート誘電体材料３０２ａ〜３０２ｃ，３０４ｘ，３０４ｙの部分と、第１のフローティングゲート材料３０６ａ〜３０６ｃ，３０６ｘ，３０６ｙの部分と、窒化シリコン３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙの部分とになっている。薄いゲート誘電体層をメモリアレイ内に使用し、同一または異なるゲート誘電体層の厚みが周辺回路に使用されてもよい。一例において、約７０〜９０オングストロームのゲート誘電体が、ゲート誘電体材料３０２ａ〜３０２ｃの部分を形成するのにメモリアレイにおいて使用され、約３００〜４００オングストロームのゲート誘電体が、周辺領域１２０における高電圧周辺回路用に誘電体材料３０４ｘ，３０４ｙの部分を形成するのに使用される。ＦＧ１およびＳｉＮ層は、ゲート誘電体層に渡って形成される。ＦＧ１およびＳｉＮ層を形成したのに続いて、ＳＴＩ構造２１０ａ〜２１０ｄ，２１０ｘ〜２１０ｙが形成される。ＳＴＩ構造２１０ａ〜２１０ｄ，２１０ｘ〜２１０ｙの位置を規定するために、フォトレジストマスク層が使用される。その後、ＳｉＮがフォトレジストマスク層に従ってエッチングされて、部分３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙとなる。引き続いて、ＳｉＮ部分３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙは、後続の溝エッチングのためのハードマスクを形成する。典型的には、メモリアレイにおいて、溝は、使用する処理の最小限の機能サイズに等しい幅を有し、かつ、同じく最小限の機能サイズに等しい距離分だけ分離されている。この最小限の機能サイズは、この例において５５ｎｍであるが、本発明の態様は、任意のサイズの回路に適用されてもよい。溝のサイズと、溝間の距離とを最小限にすることによって、高密度のメモリアレイが形成されてもよい。より大きな溝が周辺領域において形成されてもよい。その後、溝は適切な誘電体で埋められる。ある例において、ＳＴＩ溝を埋めるために高密度プラズマ（ＨＤＰ）酸化物処理が使用される。この場合、二酸化（酸化）シリコンが溝埋めに使用される。典型的には、ＳＴＩ溝を誘電体で埋めることは、誘電材料で過剰に埋めた後に余分な誘電材料をＨＤＰエッチバック処理を使用して除去することによって行われる。この実施形態において、酸化物は、ＳＴＩ溝を埋める厚みまで堆積され、ＳｉＮ部分３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙを被覆する。その後、酸化物は、ＣＭＰによって平坦化されてもよく、ＣＭＰによってＳｉＮ部分３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙが破壊されないように、ＳｉＮ部分３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙ上にいくらか酸化物を残す。引き続いて、ＳｉＮ部分３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙ上の酸化物層の厚みが測定されて、この層を除去するためのエッチバック処理が行われてもよい。典型的には、このエッチバックは、約５０オングストロームの過剰エッチングによって行われ、ＳｉＮ部分３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙがＳＴＩ構造２１０ａ〜２１０ｄ，２１０ｘ〜２１０ｚのレベルより上に延びて酸化物がＳｉＮ部分３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙ上に残らないようにする。
図３の断面図は、ＳＴＩ構造２１０ａ〜２１０ｄによって分離されるメモリアレイ１１０における、ＦＧ１の３つの部分３０６ａ〜３０６ｃと、ＳｉＮの３つの部分３０８ａ〜３０８ｃとを示す。ＦＧ１の２つのさらなる部分３０６ｘ，３０６ｙおよびＳｉＮの２つのさらなる部分３０８ｘ，３０８ｙが周辺領域１２０に示されている。ＦＧ１部分３０６ａ〜３０６ｃ，３０６ｘ，３０６ｙおよびＳｉＮ部分３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙは、この段階では小片であり、後に個別のユニットとして形成される。構造は、メモリアレイ内では接近してパッキングされるが、周辺領域ではより離間されている。メモリアレイ内で使用される寸法が小さいので、アスペクト比は特に懸念事項となる。この例において、ＳｉＮ、ゲート酸化物、およびＦＧ１層の厚みは、ＳＴＩの深度と共に、ＳＴＩ構造の幅（最小限の機能サイズ、５５ｎｍ）で除算されると、４と５．８との間のアスペクト比が生じうる。６．０未満のアスペクト比が、この例において使用されるＨＤＰ酸化物堆積処理で許容できる結果をもたらすことがわかった。他の処理では許容可能なアスペクト比の範囲は別のものとなるかもしれず、本発明は、任意の特定の堆積手法またはアスペクト比に限定されるものではない。
図３に示すようなＳＴＩ構造２１０ａ〜２１０ｃ，２１０ｘ〜２１０ｚを形成したのに続いて、ＳｉＮ部分３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙが除去される。これらの部分は、ホットリン酸（Ｈ３ＰＯ４）エッチングを使用して除去されてもよく、図４に示すように、空隙４２０ａ〜４２０ｃ，４２０ｘ、４２０ｙをＦＧ１部分３０６ａ〜３０６ｃ，３０６ｘ，３０６ｙ上に残す。ＳｉＮ部分３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙの除去に続いて、クリーニング処理が行われてもよい。この例において、希釈フッ化水素酸（ＤＨＦ）による洗浄によって、ＳＴＩ部分２１０ａ〜２１０ｃ，２１０ｘ〜２１０ｚの少量の酸化物（約５０オングストローム）を除去するので、空隙４２０ａ〜４２０ｃ，４２０ｘ、４２０ｙが広がる。図４は、ＳｉＮ部分３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙの除去およびクリーニング後の図３と同一の図を示す。空隙４２０ａ〜４２０ｃは、メモリアレイ１１０内において、例えば、５００〜６００オングストロームの深度を有し、約６５０オングストロームの幅を有することができる。周辺領域１２０における空隙４２０ｘ、４２０ｙは、より広くてもよい。よって、ＳｉＮ部分３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙは、位置を設定するプレースホルダとして機能するが、後に除去される。ＳｉＮ自体は除去されるので、その性質は重要ではなく、この目的のために他の材料を使用することもできうる。ＳｉＮ部分３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙは、後に置換されるので、ダミー部分とみなされてもよい。また、ＳｉＮ部分３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙは、２重の目的を果たすために、溝エッチングのためのハードマスクとして機能する。
ＳｉＮ部分３０８ａ〜３０８ｃ，３０８ｘ，３０８ｙの除去に続いて、他の導電層が基板に渡って堆積される。この例において、この層はポリシリコンからなる。そのような層は、ドープ形式で堆積されてもよく、またはドープされずに堆積された後でドープされてもよい。図５は、ＦＧ１部分３０６ａ〜３０６ｃ，３０６ｘ，３０６ｙと、ＳＴＩ構造２１０ａ〜２１０ｄ，２１０ｘ〜２１０ｚとに重なる追加のポリシリコン層ＦＧ２を伴う、図４と同一の図を示す。この例において、ＦＧ２は、約８００〜９００オングストロームの厚みである。ＦＧ２は、電気的に接続するように、ＦＧ１部分３０６ａ〜３０６ｃ，３０６ｘ，３０６ｙと直接接している。周辺領域１２０において、ＦＧ２の部分は、フォトレジストマスキング層部分５３０，５３１で被覆されている。そのような層は周知であり、その形成は、フォトレジストをスピンオンした後にフォトレジストを所定のパターンに従って紫外線光に露出し、その後露出されたかどうかに従ってフォトレジストの部分を除去することによって行われてもよい。フォトレジスト部分５３０，５３１は、ＦＧ１部分３０６ｘ、３０６ｙに重なるＦＧ２層の部分の上に延び、かつ、これらの部分を越えてＳＴＩ構造２１０ｘ〜２１０ｚの端部に重なるＦＧ２層の部分に重なるように延びるように示されている。メモリアレイ１１０は、周辺領域１２０の広いＳＴＩ構造２１０ｘ〜２１０ｚの中央部分と同様に露出される。その後、ＦＧ２層の露出部分（フォトレジスト部分５３０，５３１によって被覆されていない部分）を除去するためにエッチングが行われる。
図６は、ＦＧ２層の露出部分の除去の結果を示す。ＦＧ２のこれらの部分の除去（ＦＧ２エッチバック）は、空隙４２０ａ〜４２０ｃ，４２０ｘ、４２０ｙ内のＦＧ２部分が残るようにするために、エッチングがＳＴＩ構造２１０ａ〜２１０ｄ，２１０ｘ〜２１０ｚに到達すると停止する。残りのＦＧ２部分６４０ａ〜６４０ｃの最上部は、この時点においてそれらを分離するＳＴＩ構造２１０ａ〜２１０ｄの最上部とほぼ同一のレベルにあり、メモリアレイ１１０において実質的に平坦な面を提供する。よって、この時点では、ＦＧ２部分６４０ａ〜６４０ｃがＳｉＮ部分３０８ａ〜３０８ｃに取って代わっている。これにより、ＳＴＩ構造２１０ａ〜２１０ｄと自己整合しかつＳＴＩ構造２１０ａ〜２１０ｄと高さが等しい、ＦＧ１部分３０６ａ〜３０６ｃとＦＧ２部分６４０ａ〜６４０ｃとからなるフローティングゲート構造が提供される。従来の自己整合処理とは対照的に、この処理は、ＳｉＮ部分３０８ａ〜３０８ｃをＦＧ２部分６４０ａ〜６４０ｃに置換することによって、ＳＴＩ溝を形成するために使用されるハードマスクの上面と同じ高さのフローティングゲートを作っている。数多くの従来のシステムが有するハードマスクＳｉＮ層は、ＦＧ１層とＦＧ２層との両方に重なるが、置換はされない。よって、ＦＧ１およびＦＧ２の所定の厚みには、より高いアスペクト比のＳＴＩ構造が必要とされる。言い換えれば、所定のアスペクト比のＳＴＩ構造において、この処理は、ＳｉＮハードマスク部分によって占められていた空間を追加のフローティングゲートの高さのために再利用することによって、より高いフローティングゲートを提供する。加えて、低いＳＴＩアスペクト比を最初から維持しつつ、ＦＧ１およびＦＧ２層を所定の厚みを有するように変化させて、良好なセル結合比を達成することができる。
周辺領域１２０において、ＦＧ２のエッチバックの後にフォトレジスト部分５３０，５３１が除去されて、ＳＴＩ構造２１０ｘ〜２１０ｚのレベルの上に突出するＦＧ２部分６４０ｘ，６４０ｙを残す。ＳＴＩ構造２１０ｘ〜２１０ｚに渡って延びるＦＧ２層の高くなっている部分６５１〜６５４がマスクされたので、これらの部分は残り、ＳＴＩ構造２１０ｘ〜２１０ｚのレベルの上に約８００〜９００オングストローム延びている。ＦＧ１３０６ｘ，３０６ｙに重なるＦＧ２層の部分は、高くは延びず、ＦＧ１部分３０６ｘ，３０６ｙの上の領域にくぼみ６６０，６６１が存在するようになっている。フォトレジスト部分５３０，５３１が図に示すように除去されて、この除去の後に基板の洗浄が行われてもよい。例えば、少量の酸化物（約５０オングストローム）を除去する希釈フッ化水素酸（ＤＨＦ）洗浄が行われてもよい。よって、洗浄後、ＦＧ２部分６４０ａ〜６４０ｃは、メモリアレイ領域のＳＴＩ構造２１０ｃ〜２１０ｄの僅かに上に延びる。引き続いて、他の導電層が堆積される。この例において、第３のドープされたポリシリコン層であるＦＧ３が基板に渡って堆積される。
図７は、ＦＧ３層の堆積後の図６と同一の図を示す。この層は、メモリアレイ１１０と周辺領域１２０との両方に渡って延びている。図に示すＦＧ３層は、約４００〜６００オングストロームのドープされたシリコンからなる。メモリアレイ１１０において、ＦＧ３層は、実質的に平坦である。というのは、基礎をなすＦＧ２部分６４０ａ〜６４０ｃおよびＳＴＩ構造２１０ａ〜２１０ｄがほぼ同一（差は約５０オングストローム）の高さだからである。よって、ＦＧ３は、メモリアレイ１１０において、かつ、周辺領域１２０の広いＳＴＩ構造２１０ｘ〜２１０ｚの中央部分に渡って、実質的に平坦な上面を有している。しかし、周辺領域１２０において、ＦＧ２部分６４０ｘ，６４０ｙがＳＴＩ構造２１０ｘ〜２１０ｚに重なる位置において、突起部６５１〜６５４が上に突出しているという丘と谷という特徴がある。突起部６５１〜６５４は、この時点で、ＳＴＩ構造２１０ｘ〜２１０ｚの上面の上に１，２００〜１，３００オングストローム延びている場合がある。突起部６５１〜６５４は、ソフト化学的機械的研磨（ＣＭＰ）を行って、ＦＧ３層の平らな上面に実質的に悪影響を与えることなく突起部６５１〜６５４のみを除去することによって除去されてもよい。ソフトＣＭＰ処理には、標準的なＣＭＰ装置およびスラリを使用することを伴うが、基板とパッドとの間に印加される圧力は非常に小さい。これにより、突起部を確実に腐食させるのに十分な圧力が提供されると共に、基板の平らな部分は腐食されない。
図８は、図７に示す構造に適用されたソフトＣＭＰ処理の結果を示す。ＣＭＰ処理は、突起部６５１〜６５４を除去するが、ＦＧ３層の平らな部分（メモリアレイ１１０の部分と周辺領域１２０内の広いＳＴＩ構造２１０ｘ〜２１０ｚの中央部分に渡る部分）が腐食し始めると停止する。場合によって、これらの領域の腐食量が、ＦＧ３層を完全に平坦化するために制限されることが望ましい。ＣＭＰ処理は、エンドポイント検出またはタイミングによって停止されてもよい。この結果、ＦＧ２部分６４０ａ〜６４０ｃ，６４０ｘ、６４０ｙとＳＴＩ構造２１０ａ〜２１０ｄ，２１０ｘ〜２１０ｚとに重なる基板に渡って延びる、高度に平坦化されたポリシリコン表面が生じる。
図９において、基礎となるＳＴＩ構造２１０ａ〜２１０ｄ，２１０ｘ〜２１０ｚにＦＧ３層を通じて、イオンが注入される。この注入処理は、所定の深度までイオンが注入されるように行われてもよい。注入エネルギーは、注入イオンが実質的な程度まであるレベルを下回って貫通しないように選択されてもよい。よって、注入による破損および注入イオンの集中は、ＳＴＩ構造２１０ａ〜２１０ｄ，２１０ｘ〜２１０ｚの注入層９７０に主に限定されることができ、注入破損または注入イオンの集中は、注入最上層９７０より下ではほとんど存在しない。図に示す処理のために、注入層９７０は、ＳＴＩ構造２１０ａ〜２１０ｄ，２１０ｘ〜２１０ｚにおいて約７００オングストロームの深度で延びてもよい。他の例において、注入層９７０は、５００オングストロームの深度で延びてもよい。注入層９７０の酸化物は、注入種の濃度が高く、注入破損はかなりの量であるが、このレベルより下の酸化物は、注入種の濃度が低く、注入損失はほとんどないか全くない。リンイオン（Ｐｈ＋）およびシリコンイオン（Ｓｉ＋）が、このステップの注入には適している。導電ＦＧ３層によって、ＦＧ１およびＦＧ２部分の充電に対する保護が提供される。これらの部分は別のやり方で分離されているが、イオン注入中に多く充電され、ゲート誘電体部分３０２ａ〜３０２ｃ，３０４ｘ，３０４ｙに破損が生じる危険性がある。ＦＧ３層は、すべてのＦＧ２部分６４０ａ〜６４０ｃ，６４０ｘ，６４０ｙおよびＦＧ１部分３０６ａ〜３０６ｃ，３０６ｘ，３０６ｙを共に接続している。また、ＦＧ３層は、一般的には、ＦＧ３が基板周りに延びてチャックまたはサポートと接触するように電気的に連続した層を形成するように、炉内処理で形成される。よって、ＦＧ３層は、注入層９７０に構築されうる電荷がＦＧ３を通じて基板から流れ出すことによって放電するようにしている。ある注入酸化物の深度を設定するための処理をどのように立ち上げることができるかについてのオプションを示すために、リンの注入についてのシミュレーション結果のいくつかを表１に示す。

表１．注入シミュレーション結果：Ｐｈ＋注入量：１．０Ｅ１５ａｔｍ／ｃｍ2

ＦＧ３ 厚み＝５００Ａ
エネルギー 濃度 酸化物深度
２０ＫｅＶ ８．３Ｅ１７ａｔｍ／ｃｍ3 ２８０Ａ
８．３Ｅ１４ａｔｍ／ｃｍ3 ５６０Ａ
イオンを酸化物に注入したのに続いて、ＦＧ３層が除去されてもよい。これは、図１０に示すようなＳＴＩ構造２１０ａ〜２１０ｄ，２１０ｘ〜２１０ｚの最上部のレベルにまでポリシリコン層をＣＭＰまたはエッチングすることによって行われる。ＦＧ３層およびＦＧ２の部分の両方がこのステップによって除去される。この時点において、基板の上面は平らである。というのは、ＦＧ２部分６４０ａ〜６４０ｃ，６４０ｘ、６４０ｙは、ＳＴＩ構造２１０ａ〜２１０ｄ，２１０ｘ〜２１０ｚと同等になっているからである。周辺領域１２０の広いＦＧ２部分６４０ｘ，６４０ｙは、このステップによってディッシングなく平坦化されてもよい。というのは、このステップの開始時に、ポリシリコン層の上面は実質的に平坦だったからである。
ポリシリコンを除去した後、酸化物エッチバックを行って、ＳＴＩ構造２１０ａ〜２１０ｃ，２１０ｘ〜２１０ｚの上層を除去する。図１１は、ＳＴＩ構造２１０ａ〜２１０ｃ，２１０ｘ〜２１０ｚの注入層９７０の除去の結果を示す。ＳＴＩ構造から除去された酸化物は、注入された酸化物である。注入酸化物は、注入されていない酸化物よりも高いエッチングレートを有する。よって、イオン注入を使用して、酸化物の上層のエッチングレートを増加させると共に、残りの酸化物はほとんど変化させないままとする。これにより、酸化物の注入層９７０のみが選択的にエッチングされ、イオン注入によって設定された所定の深度で停止するやり方が提供される。エッチングレートは、イオンによって生じる破損と、イオンの存在の化学的効果という理由から、注入酸化物に対してはより高くてもよい。使用する特定のイオン注入手法に適合するようなエッチングの化学的性質が選ばれてもよい。例えば、注入種（ｐ形またはｎ形）によっては、当該種で酸化物を優先的にエッチングするような適切なエッチングが選択されてもよい。注入酸化物に対するエッチングレートは、未注入酸化物に対して２倍より大きくてもよい。エッチング深度を制御するための注入が使用されない場合には、エッチング不足およびエッチング過剰が生じて、低いデバイス性能またはデバイス不良につながる場合がある。この例において、希釈フッ化水素酸（ＨＦ）の使用に続いてさらなる反応性イオンエッチング（ＲＩＥ）を行うウエットエッチングによって、酸化物エッチバックが達成される。
ＳＴＩ構造２１０ａ〜２１０ｄ，２１０ｘ〜２１０ｚの注入層９７０を除去したのに引き続いて、図１２に示すように、ＦＧ２部分６４０ａ〜６４０ｃ，６４０ｘ，６４０ｙとＳＴＩ構造２１０ａ〜２１０ｄ，２１０ｘ〜２１０ｚとを含む基板の表面上に渡って誘電体層１２７４が堆積される。誘電体層１２７４は、酸化物または窒化物の層、もしくは酸化物−窒化物−酸化物（ＯＮＯ）のようなサブ層からなる造成物の層であってもよい。誘電体層１２７４を堆積したのに続いて、導電層が基板に渡って堆積される。
図１３は、誘電体層１２７４に重なる導電層１３８０を伴う基板を示す。導電層１３８０を使用してコントロールゲートを形成する。コントロールゲートは、通常、導電層１３８０をパターン形成して、メモリアレイ１１０内のＳＴＩ構造２１０ａ〜２１０ｄに垂直の方向に基板表面に渡って延びる小片（ワード線）にすることによって形成される。フローティングゲートは、同様のステップによって、ワード線間のフローティングゲート部分の露出部分（ＦＧ１部分３０６ａ〜３０６ｃおよびＦＧ２部分６４０ａ〜６４０ｃ）をエッチングすることによって形成されてもよい。図に示す構造は、図１４にさらに詳細に示されているように、フローティングゲートとコントロールゲートとの間の大きな結合領域を提供するものである。フローティングゲート１４８２は、メモリアレイ１１０の典型的なフローティングゲートであって、ＦＧ１部分１４８２ａとＦＧ２部分１４８２ｂとからなる。コントロールゲート１４８０は、フローティングゲート間に深度Ｄ１まで垂直に延び、コントロールゲート１４８０の拡張部１４８０ａ，１４８０ｂは、ＳＴＩ構造２１０ａ〜２１０ｄの注入層９７０が除去された空隙内にまで延びている。コントロールゲートの拡張部１４８０ａ，１４８０ｂは、２つの利点をもたらす。第１に、フローティングゲート１４８２とコントロールゲート１４８０との間の結合領域を増加させる。第２に、隣接するフローティングゲート間の結合を、その間に導電性バリアを設けることによって減少させる。拡張部１４８０ａ，１４８０ｂの垂直寸法Ｄ１の正確な制御が、デバイスの性能には重要である。この寸法にばらつきがあると、結合比にばらつきが生じて、あるデバイスを許容限界外で動作させることになる場合がある。コントロールゲート１４８０とゲート誘電体１４８６との間の距離Ｄ２は、最小値よりも大きいのが望ましい。拡張部１４８０ａ，１４８０ｂが深く延びすぎると、ＦＧ１部分１４８２ｂの基礎をなすチャネル領域１４８４、ゲート誘電体部分１４８６、およびセルの信頼性に対して悪影響を及ぼす場合がある。５５ｎｍの処理にとって、拡張部は、ゲート誘電体１４８６より少なくとも２００オングストローム上で保持されなければならないことがわかっている（すなわち、Ｄ２は少なくとも２００オングストロームでなければならない）。他の処理について、この最小限の距離は異なってもよい。典型的には、コントロールゲートの拡張部１４８０ａ，１４８０ｂとゲート誘電体１４８６との間の最小距離は、ゲート誘電体１４８６の厚みと少なくとも同じでなければならない。ＳＴＩ構造の上層を除去するために定期的なエッチングが使用される場合には、エッチング深度にばらつきが生じることがある。酸化物を修正してイオン注入を使用した後に注入層９７０に選択的な選択エッチングを行うことによって、エッチング深度をより高い精度に制御してもよく、デバイスの均一性が改善されてもよい。
表２は、２つの互いに異なる酸化物エッチバック深度（したがって、２つの互いに異なるコントロールゲート拡張長）を有するメモリセルについてのあるシミュレーション結果を示す。

表２：セルシミュレーション結果：
・ＦＧ１幅： ５０ｎｍ ５０ｎｍ
・ＦＧ２幅： ６０ｎｍ ６０ｎｍ
・ＥＢ量、Ｄ１： ６０ｎｍ ５０ｎｍ
・チャネルＬ： ５１ｎｍ ５１ｎｍ

→結合比 ４９．８％ ４６．７％
→総Ｙｕｐ ４４６ｍＶ ５３４ｍＶ

当該結果は、同一のＦＧ１およびＦＧ２寸法およびチャンネル長を有する２つのセルについてのものである。当該結果は、エッチバック量（Ｄ１）が６０ｎｍから５０ｎｍ（６００オングストロームから５００オングストローム）へ減少すると、結合比は４９．８％から４６．７％へ減少し、隣接するセルの結合は上昇する場合を示す。「総Ｙｕｐ」とは、隣接するセル間のユーピン(Yupin)効果のことである。「ユーピン効果」は、隣接するセル間の望ましくない結合であって、これにより、あるフローティングゲートの電荷レベルが隣接するセルのしきい値電圧に悪影響を与えることを説明するために使用される用語である。この効果は、米国特許第５，８６７，４２９号（特許文献８）に詳細に記載されている。この特許は、その全体が本願明細書において参照により援用されている。よって、Ｄ１が６０ｎｍから５０ｎｍへ減少するとユーピン効果は増加し、結局はデバイス性能に悪影響を与えることがわかる。
コントロールゲートの形成を改良することに加えて、本願明細書記載の処理は、周辺領域における大きなポリシリコン部分のディッシングを防止する。大きなくぼみを有する表面に対してＣＭＰを行うと、ディッシングが生じて、（周囲の表面に対するくぼみの深度は減少する場合があるが）ＣＭＰ後も表面にくぼみが存在してしまう。例えば、ＣＭＰが図５のＦＧ２層に適用されると、周辺領域１２０内のＦＧ１部分３０６ｘ，３０６ｙに渡ってディッシングが生じる可能性がある。図１５Ａは、平坦化前の図５に類似の構造の断面を示す。図１５Ｂは、１５Ａの構造を平坦化した結果を示す。実質的に平坦な表面がメモリアレイ１１０に作られる。しかし、周辺領域１２０において、ＦＧ１層１５８０のポリシリコンがＣＭＰ中にディッシングの悪影響を受ける。その結果生じたＦＧ２部分１５８１は、大きなＦＧ２構造の端部においてＴ２の厚みを有するが、中間ではＴ１の厚みを有する。Ｔ１はＴ２より小さいので、断面領域が減少してそのような構造の抵抗が増加する。ディッシングは、表面を平坦化している間に生じた、広いくぼみの底部におけるＣＭＰ腐食の結果である。大部分の表面に渡ってポリシリコン層の上面のレベルの上に伸びる突起部を設けることによって、当該突起部を残りの基板の上面のレベルまでソフトエッチングで選択的に除去して、極めて平坦化した表面を形成する。よって、図８は、ＦＧ２およびＦＧ３部分の実質的に平坦な上部ポリシリコン表面を示す。その後、ＣＭＰをこの表面に適用することによって、ディッシングの悪影響をそれほど受けない（図１０の）ＦＧ２部分が得られる。周辺領域のＦＧ２部分の厚みを制御することが特に重要である。というのは、これらの部分が、抵抗器として使用される場合があるからである。突起部を設けてさらにポリシリコン層を追加することによって、周辺領域のＦＧ２の厚みのより良好な制御と、ディッシングの回避とが達成されてもよい。実施形態によって、ＦＧ２の厚みのそのような制御は、それほど重要でなくてもよい。このような場合、図５に示すＦＧ２層は、ＣＭＰによって平坦化されて、図１５Ｂに示すのと同様の結果をもたらしてもよい。
図１６は、前述した処理ステップのフローチャートである。まず、ゲート誘電体層が基板の互いに異なる領域に渡って形成される（１６０１）。その後、第１のフローティングゲート（ＦＧ１）層がゲート誘電体層に渡って形成され（１６０３）、窒化シリコン（ＳｉＮ）層がＦＧ１層に渡って形成される（１６０５）。パターン形成されたフォトレジスト層がＳｉＮ層に渡って形成され（１６０７）、ＳｉＮ層はエッチングされて（１６０９）、パターンに従って別個の部分となる。その後、フォトレジストが除去される（１６１１）。その後、残りのＳｉＮ部分は、ＳＴＩ溝をエッチングするためのハードマスクとして使用される（１６１３）。溝はＨＤＰ酸化物で埋められてエッチバックされる（１６１５）。ＳｉＮ部分は除去されて（１６１７）、ＳｉＮの除去後に残された空隙を開けるためのクリーニングステップが（オプションで）行われる（１６１９）。その後、第２のフローティングゲート層（ＦＧ２）が堆積される（１６２１）。周辺領域におけるＦＧ２の部分は被覆される（１６２３）。被覆された部分はＦＧＩ部分に渡って延び、隣接するＳＴＩ構造の端まで延びる。その後、ＦＧ２の被覆されていない部分が除去される（１６２５）。その後、フォトレジストが除去されて（１６２７）、ＳＴＩ構造に渡ってＦＧ２の突起部が残る。第３のフローティングゲート（ＦＧ３）層が形成されて（１６２９）、ＦＧ３がＦＧ２の突起部に重なる突起部を含む。ソフトＣＭＰステップが行われ（１６３１）、突起部を除去してＳＴＩ構造に渡ってＦＧ３層の最上面のレベルまで基板を平坦化する。次に、導電性ポリシリコンを通じてＳＴＩ酸化物に対して所定の深度までイオンが注入される（１６３３）。その後、ポリシリコンがＳＴＩ構造の最上面のレベルまで除去される（１６３５）。その後、注入ＳＴＩが選択的にエッチングされて除かれる（１６３７）。誘電体層がフローティングゲート部分に渡って形成され（１６３９）、導電性コントロールゲート層が誘電体層に渡って形成される（１６４１）。コントロールゲート層をエッチングして別個の小片とすることによって、ワード線が形成される（１６４３）。
本発明を様々な例示の実施形態に関連して説明してきたが、本発明が、添付の特許請求の範囲の全範囲内においてその権利が保護されるべきであることが理解できよう。
メモリアレイ１１０および周辺領域を有するメモリシステム１００のブロック図を示す。 メモリアレイ１１０の部分と周辺領域１２０の部分とを含むメモリシステム１００を有するメモリチップの部分の上面図を示す。 作製の中間段階における、メモリアレイおよび周辺領域におけるゲート酸化物層、第１のポリシリコンフローティングゲート層、ＳｉＮ層、およびＳＴＩ構造の形成後の断面である、図２のメモリチップの部分を示す。 ＦＧ１部分に重なるＳｉＮ部分の除去後の図３のチップを示す。 第２のポリシリコンフローティングゲート層とフォトレジストエッチングマスクの堆積後の図４のチップを示す。 第２のフローティングゲート層の露出部分を除去し、ＳＴＩ表面上のポリシリコンの突起部を残すためのエッチング後の図５のチップを示す。 基板上に第３のポリシリコン層を堆積した後の図６のチップを示す。 第３のゲート層の実質的に平坦な上面のレベルまで第２および第３のゲート層を平坦化した後の図７のチップを示す。 第３のゲート層を通じたＳＴＩ構造の上部に対するイオン注入中の図８のチップを示す。 ＳＴＩ構造の上部のレベルまで第２および第３のゲート層を除去した後の図９のチップを示す。 注入されたＳＴＩ酸化物を選択的に除去した後の図１０のチップを示す。 基板上に誘電体層を堆積した後の図１１のチップを示す。 コントロールゲート層を形成するために誘電体層上にコントロールゲートポリシリコンを堆積した後の図１２のチップを示す。 図１３と同様のフローティングゲートのより詳細な図を示す。 ＣＭＰ前の図５と同様の構造の断面図を示す。 ＣＭＰ後の図１５Ａの構造の断面図を示す。 図３〜１４に記載された処理のフローチャートである。

Claims (9)

  1. 半導体基板上にメモリシステムを作る方法であって、
    フローティングゲート構造を分離する複数の浅溝素子分離構造を形成するステップと、
    複数の浅溝素子分離構造にイオンを注入するステップと、
    浅溝素子分離構造のうちの注入イオンの濃度が高い部分が浅溝素子分離構造のうちの注入イオンの濃度が低い部分よりも高速にエッチングするように、複数の浅溝素子分離構造をエッチングするステップと、
    注入イオンの濃度が最大濃度より低くかつエッチング深度が増加するにつれてエッチングレートが減少する深度において、複数の浅溝素子分離構造のエッチングを停止するステップと、
    基板に渡ってイオンを注入する前に、複数の浅溝素子分離構造に重なる導電性ポリシリコン層を形成するステップと、
    を含む方法。
  2. 請求項１記載の方法において、
    導電性ポリシリコン層は、イオンを注入する前に平坦化される方法。
  3. 請求項１記載の方法において、
    半導体基板は、メモリアレイと、周辺領域とを含み、個々の浅溝素子分離構造は、メモリアレイと周辺領域の両方に存在する方法。
  4. 請求項１記載の方法において、
    ハードマスク部分が浅溝素子分離構造の位置を規定し、浅溝素子分離構造の位置を規定した後、ハードマスク部分は導電性フローティングゲート部分に置換される方法。
  5. メモリアレイ領域内のメモリアレイと、周辺領域内の周辺回路とを含む半導体基板上にメモリシステムを作る方法であって、
    メモリアレイ領域と周辺領域の両方に複数の浅溝素子分離構造を形成するステップであって、周辺領域の浅溝素子分離構造がアレイ領域の浅溝素子分離構造よりも大きい、ステップと、
    複数の浅溝素子分離構造を含む基板に渡ってイオンを注入するステップと、
    複数の浅溝素子分離構造をエッチングするステップであって、浅溝素子分離構造のうちの注入イオンの濃度が高い部分をエッチングするエッチングが浅溝素子分離構造のうちの注入イオンの濃度が低い部分をエッチングするエッチングよりも高速にエッチングするステップと、
    注入イオンの濃度が最大濃度より低くかつエッチング深度が増加するにつれてエッチングレートが減少する深度において、複数の浅溝素子分離構造のエッチングを停止するステップと、
    基板に渡ってイオンを注入する前に、複数の浅溝素子分離構造に重なる導電性ポリシリコン層を形成するステップと、
    を含む方法。
  6. 請求項５記載の方法において、
    メモリアレイ領域にフローティングゲートを形成するステップであって、フローティングゲートはエッチングの前に浅溝素子分離構造によって分離され、フローティングゲート間の浅溝素子分離構造の上部がエッチングによって除去され、その後、浅溝素子分離構造の上部が除去されたフローティングゲート間に延びる誘電体層およびコントロールゲートが形成される、ステップをさらに含む方法。
  7. メモリデバイス用の基板を平坦化する方法であって、
    複数の第１の導電部分の上面上に延びる、浅溝素子分離構造によって分離された複数の第１の導電部分を形成するステップと、
    複数の第２の導電部分を形成するステップであって、個々の第２の導電部分は、第１の導電部分の上面に渡って部分的に延び、かつ浅溝素子分離構造に渡って部分的に延びる、ステップと、
    その後、第２の導電部分を含む基板に渡って延びる導電層を形成するステップと、
    浅溝素子分離構造に直接重なる導電層の部分の上面より高く延びる導電層の部分を除去することによって、導電層を平坦化するステップと、
    平坦化された導電層を通じて、浅溝素子分離構造にイオンを注入するステップと、
    その後、第１の導電層を除去し、その後、浅溝素子分離構造のうちの注入イオン濃度がしきい値を超える部分はエッチングするが浅溝素子分離構造のうちの注入イオン濃度がしきい値を下回る部分は除去しないステップと、
    を含む方法。
  8. 請求項７記載の方法において、
    浅溝素子分離構造に直接重なる導電層の部分の上面より高く延びる導電層の部分を除去するステップは、化学的機械的研磨によって行われる方法。
  9. 請求項８記載の方法において、
    化学的機械的研磨は、基板と、浅溝素子分離構造に直接重なる導電層の部分の上面より高く延びる導電層の部分は腐食するが浅溝素子分離構造に直接重なる導電層の部分の上面は著しく腐食しないパッドと間の圧力によって行われる方法。
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