KR20050055119A - 로컬 소노스 메모리 셀 구조의 비휘발성 반도체 소자 및그 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 64
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 229920005591 polysilicon Polymers 0.000 claims abstract description 32
- 230000008569 process Effects 0.000 claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 230000005641 tunneling Effects 0.000 claims abstract description 10
- 239000000463 material Substances 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 3
- 238000000206 photolithography Methods 0.000 abstract description 8
- 210000004027 cell Anatomy 0.000 description 29
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 210000003719 b-lymphocyte Anatomy 0.000 description 5
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000005516 deep trap Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000006855 networking Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
로컬 소노스 메모리 셀 구조의 비휘발성 반도체 소자 및 그 제조방법이 개시된다. 이를 위해 본 발명에서는, 반도체 기판 상에 제 1 및 제 2 요홈부(h1),(h2)가 구비된 제 1 절연막을 형성하는 단계, 제 1 및 제 2 요홈부를 포함한 제 1 절연막 상에 "터널링층/전하트랩층/차폐층"이 적층된 구조의 ONO 라이너를 형성하는 단계, ONO 라이너 상에 폴리실리콘막을 형성하는 단계, 제 1 절연막 표면이 드러나도록 폴리실리콘막과 ONO 라이너를 평탄화하는 단계, 제 1 및 제 2 요홈부 사이의 제 1 절연막을 제거하여 제 3 요홈부(h3)를 형성하는 단계, 제 3 요홈부 저면에 게이트 절연막 형성후, 그 양 내측벽에 스페이서 형상의 컨트롤 게이트를 형성하는 단계를 거쳐 제조되는 로컬 소노스 메모리 셀이 제공된다. 이와 같이 메모리 셀을 제조할 경우, 전하트랩층과 컨트롤 게이트가 포토리소그라피 공정에 의존하지 않고, 평탄화 공정과 에치백 공정에 의해 셀프얼라인 방식으로 형성되므로, "전하트랩층-컨트롤 게이트" 간의 오버랩 길이를 모든 영역에서 동일하게 확보할 수 있고, 그 결과 셀과 셀 간의 프로그램 특성과 이레이즈 특성이 달라지는 것을 방지할 수 있게 된다.
Description
본 발명은 비휘발성 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 포토리소그라피 공정에 영향을 받지 않고 "전하트랩층-컨트롤 게이트"의 오버랩 길이를 결정할 수 있도록 하여, 셀과 셀간의 특성 차이를 없앨 수 있도록 한 로컬(local) 소노스(SONOS:Silicon-Oxide-Nitride-Oxide-Silicon) 메모리 셀 구조의 비휘발성 반도체 소자 및 그 제조방법에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은 일반적으로, 휘발성(volatile)과 비휘발성(non-volatile)로 구별된다. 디램과 같은 휘발성 메모리 소자들은 전원이 꺼짐과 동시에 저장된 정보가 모두 날라가지만 비휘발성 메모리 소자는 전원이 꺼져도 정보를 담고 있다. 따라서, 비휘발성 메모리 소자는 일정량의 정보를 기억해 놓고 작업을 해야 하는 휴대용 디지털 제품의 필수품이다. 예를 들어, 디램을 쓰는 PC의 경우, 작업을 하다가 전원을 꺼야 할 경우는 필요한 정보를 하드 디스크에 저장해 둬야 한다. 그런데 '작고 가벼움'을 경쟁력으로 삼는 휴대용 제품에선 '덩치'가 큰 큰 하드 디스크를 쓸 수 없다. 이로 인해, 최근에는 비휘발성 메모리의 경쟁력이 곧 모바일 제품(메모리 카드, 디지털 카메라, 보이스/오디오 리코더, 네트워킹 및 셀룰러 폰 등)의 경쟁력으로 이어지고 있다.
이러한 비휘발성 소자는 메모리 셀 구조에 따라 두가지의 기본적인 형태 즉, 플래시 메모리와 같은 부유 게이트형 소자(floating gate type device)와 SONOS 메모리 소자와 같은 부유 트랩형 소자(floating trap type device)로 구분된다.
이중, 플래시 메모리 소자는 부유 게이트 내에 자유전하(free carriers) 형태로 전하를 저장하고 있기 때문에, 터널산화막 일부분의 결함을 통하여 부유 게이트에 저장된 모든 전하를 잃을 수 있다. 따라서, 소노스 메모리 소자에 비해 상대적으로 두꺼운 터널산화막이 필요하다. 그리고 신뢰성(reliability) 측면에서 터널산화막의 두께를 증가시킴에 따라 높은 동작전압이 요구되어 복잡한 주변회로가 필요하다. 그 결과, 소자의 고집적화에 한계가 있고, 소자 구동시 높은 소비전력이 요구되는 문제가 있다.
이에 반해서, 소노스 메모리 소자는 전하가 저장층 내에 공간적으로 격리된 깊은 준위의 트랩(deep level trap)에 저장되기 때문에, 플래시 메모리 소자에 비하여 얇은 두께의 터널산화막을 가질 수 있다. 따라서, 5 내지 10V의 낮은 게인트 인가전압에서도 동작이 가능하고, 소자의 고집적화 측면에서도 플래시 소자 대비 유리하다는 특징이 있다.
상기 특징의 소노스 메모리 소자는 통상, 내부에 채널 영역이 형성되는 실리콘막, 터널링층(tunneling layer)을 형성하는 산화막, 전하트랩층(charge trapping layer)으로 사용되는 질화막, 차폐층(blocking layer)으로 사용되는 산화막 및 컨트롤 게이트로 사용되는 폴리실리콘막을 포함하는 구조를 갖는다. 이와 같은 막들은 소노스 구조 즉, Silicon-Oxide-Nitride-Oxide-Silicon cell(SONOS)로서 함축적으로 언급된다.
도 1에는 그 일 예로서, 전하트랩층으로 사용되는 질화막이 컨트롤 게이트로 사용되는 실리콘막과 오버랩되는 구조의 로컬 소너스 메모리 셀이 도시되어 있다. 도 1을 참조하여, 종래의 로컬 소노스 메모리 셀 구조를 설명하면 다음과 같다.
즉, 실리콘 기판(10) 상의 액티브영역에는 터널링층(20)을 개재하여 전하트랩층(30)이 서로 소정 간격 이격되어 쌍으로 형성되고, 상기 전하트랩층(30)과 기판(10) 상의 소정 부분에 걸쳐서는 이들 전하트랩층(30)과 절연되도록 컨트롤 게이트(50)가 쌍으로 형성되며, 쌍으로 형성된 컨트롤 게이트(50) 사이의 기판(10) 내부에는 드레인 정션(60)이 형성되고, 드레인 정션(60)과 일정 간격 이격된 지점의 기판(10) 내부에는 전하트랩층(30)과 소정 부분 오버랩되도록 소오스 정션(70)이 형성되는 구조로 이루어져, 메모리 셀이 선택 게이트 트랜지스터(Ⅰ)와 메모리 게이트 트랜지스터(Ⅱ)로 동작하도록 구성되어 있다.
이때, 전하트랩층(30)과 컨트롤 게이트(50)는 차폐층(40)에 의해 절연되며, 채널 길이는 전하트랩층(30) 하부에 형성되는 채널 영역과 컨트롤 게이트(50) 하부에 형성되는 채널 영역이 소오스 정션(70)과 드레인 정션(60) 사이에서 직렬 연결된 길이로 정의된다.
따라서, 상기 구조의 소노스 메모리 셀은 프로그램과 이레이즈가 다음과 같은 방식으로 진행된다. 즉, 프로그램은 소오스 정션(70)에 인가된 고전압에 의해 커플링된 전하트랩층(30)과 드레인 정션(60) 간의 전위차에 의해 여기된 전자가 HCI(Hot Channel Injection) 방식에 의해 전하트랩층(30) 내로 주입되는 방식으로 진행되고, 반면 이레이즈는 컨트롤 게이트(50)에 인가된 고전압에 의해 전하트랩층(30) 내의 전자가 컨트롤 게이트(50)쪽으로 F-N 터널링되어 빠져나가는 방식으로 진행된다.
하지만, 상기 구조로 소노스 메모리 셀을 제조하면, 메모리 셀 구조상 포토리소그라피 공정에 대한 의존성이 높을 수 밖에 없어 공정 진행시 다음과 같은 몇가지의 문제가 발생된다.
컨트롤 게이트(50)와 전하트랩층(30) 형성시 각각 포토리소그라피 공정이 적용되므로, 이 과정에서 포토 미스얼라인(photo misalign)이 발생되면 A셀과 B셀의 컨트롤 게이트(50)와 전하트랩층(30) 간의 오버랩 길이가 서로 달라지는 불량이 발생된다. 도 2에는 상기 불량이 발생된 경우를 도시한 도면이 제시되어 있다.
이처럼, 미스얼라인으로 인해 A셀과 B셀의 컨트롤 게이트(50)와 전하트랩층(30) 간의 오버랩 길이가 서로 달라지면, 선택 게이트 트랜지스터(Ⅰ)쪽의 컨트롤 게이트 길이 L1, L2가 변하게 되어 A셀과 B셀의 프로그램 및 이레이즈 특성이 달라지는 문제가 발생된다.
A셀과 B셀의 프로그램 및 이레이즈 특성이 달라지면, 메모리 셀의 유니퍼미티(uniformity) 특성이 나빠지고, 소자의 신뢰성이 저하되는 결과가 초래되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 전하트랩층과 컨트롤 게이트가 평탄화 공정과 에치백 공정에 의해 셀프얼라인 방식에 의해 형성되도록 메모리 셀 제조 공정을 변경하므로써, 공정 진행상의 어려움없이도 서로 대칭 관계에 있는 A셀과 B셀의 "전하트랩층-컨트롤 게이트" 간의 오버랩 길이를 동일하게 확보할 수 있도록 하여, 셀과 셀 간의 동작특성(프로그램 및 이레이즈 특성)이 달라지는 것을 방지하고, 소자의 신뢰성을 향상시킬 수 있도록 한 로컬 소노스 메모리 셀 구조의 비휘발성 반도체 소자 및 그 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명에서는, 액티브영역과 소자분리영역을 포함하는 기판 상의 액티브영역에 게이트 절연막을 개재하여 쌍으로 형성된 컨트롤 게이트와; 컨트롤 게이트의 외측면과 접하도록 기판 상에 쌍으로 형성되며, 산화막 재질의 터널링층과 질화막 재질의 전하트랩층 및 산화막 재질의 차폐층이 순차 적층된 U자 형의 ONO 라이너(liner)와; ONO 라이너 내부에 채워진 평탄화된 폴리실리콘막과; 상기 쌍으로 형성된 컨트롤 게이트 사이의 기판 내에 형성된 드레인 정션과; ONO 라이너의 전하트랩층과 일정 부분 오버랩되도록 기판 내에 형성된 소오스 정션 및 컨트롤 게이트와 폴리실리콘막을 연결하는 콘택배선;을 포함하는 로컬 소노스 메모리 셀 구조의 비휘발성 반도체 소자가 제공된다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명에서는, 반도체 기판 상에 제 1 절연막을 형성하는 단계; 제 1 절연막 내에, 저면에 기판 표면이 노출되는 구조의 제 1 및 제 2 요홈부(h1),(h2)를 형성하는 단계; 제 1 및 제 2 요홈부를 포함한 제 1 절연막 상에 산화막 재질의 터널링층과 질화막 재질의 전하트랩층 및 산화막 재질의 차폐층이 순차 적층된 구조의 ONO 라이너를 형성하는 단계; 제 1 및 제 2 요홈부 내부가 충분히 채워지도록 ONO 라이너 상에 폴리실리콘막을 형성하는 단계; 제 1 절연막 표면이 충분히 드러나도록, 폴리실리콘막과 ONO 라이너를 CMP 공정으로 평탄화하는 단계; 제 1 및 제 2 요홈부 사이의 제 1 절연막을 제거하여, 저면에 기판 표면이 노출되는 구조의 제 3 요홈부(h3)를 형성하는 단계; 제 3 요홈부 저면의 기판 표면에 게이트 절연막 형성후, 그 양 내측벽에 스페이서 형상의 컨트롤 게이트를 형성하는 단계; 기판 상에 잔존된 제 1 절연막을 모두 제거하는 단계; 컨트롤 게이트 사이의 기판 내에 드레인 정션을 형성하는 단계; ONO 라이너의 전하트랩층과 소정 부분 오버랩되도록 기판 내에 소오스 정션을 형성하는 단계; 및 상기 결과물 상에, 컨트롤 게이트와 폴리실리콘막을 연결하는 콘택배선과 드레인 정션과 연결되는 콘택배선 및 소오스 정션과 연결되는 콘택배선이 구비된 제 2 절연막을 형성하는 단계;를 포함하는 로컬 소노스 메모리 셀 구조의 비휘발성 반도체 소자 제조방법이 제공된다.
이때, 컨트롤 게이트는 제 3 요홈부 내부가 충분히 채워지도록 상기 결과물 상에 폴리실리콘막을 형성하는 단계; 및 제 3 요홈부 저면의 게이트 절연막이 일부 노출되도록 폴리실리콘막을 등방성 건식식각하는 단계;를 거쳐 제조된다. 상기 등방성 건식식각으로는 에치백 식각 방법이 사용된다.
그리고, 절연막은 1000 ~ 2000Å 두께의 CVD 산화막 재질로 형성하는 것이 바람직하고, 폴리실리콘막은 1000 ~ 3000Å의 두께로 형성하는 것이 바람직하다. 또, 절연막은 습식식각법이나 건식식각법 혹은 습식과 건식이 조합된 식각법에 제거되며, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 방법으로 진행된다.
상기 구조로 로컬 소노스 메모리 셀을 제조하면, 전하트랩층과 오버랩되는 컨트롤 게이트의 길이가 포토리소그라피 공정이 배제된 상태에서 단지 폴리실리콘막의 에치백 공정에 의해 결정되므로, 모든 영역에서 "전하트랩층-컨트롤 게이트" 간의 오버랩 길이를 동일하게 확보할 수 있게 된다. 그 결과, 포토 미스얼라인에 의한 셀 간 특성 차이를 없앨 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3 내지 도 13은 본 발명에서 제안된 로컬 소노스 메모리 셀 제조방법을 보인 공정단면도들이다. 이를 참조하여 상기 소노스 셀 제조방법을 제 11 단계로 구분하여 설명하면 다음과 같다.
제 1 단계로서, 도 3과 같이 실리콘 기판(100) 상의 소자분리영역에 필드산화막(미도시)을 형성하여 액티브영역을 정의한 후, 기판(100) 상의 액티브영역에 CVD 산화막 재질의 제 1 절연막(110)을 1000 ~ 2000Å 두께로 형성한다.
제 2 단계로서, 도 4와 같이 제 1 절연막(110) 상에 제 1 포토레지스트 패턴(120a)을 형성하고, 상기 패턴(120a)을 마스크로 이용한 식각 공정으로 제 1 절연막(110)을 일부 제거한다. 그 결과, 저면에 기판(100) 표면이 노출되는 구조의 제 1 및 제 2 요홈부(h1),(h2)가 형성된다. 이때, 제 1 절연막(110)은 습식식각법이나 건식식각법 혹은 습식과 건식이 조합된 식각법으로 제거된다.
제 3 단계로서, 도 5와 같이 제 1 포토레지스트 패턴(120a)을 제거한다.
제 4 단계로서, 도 6과 같이 제 1 및 제 2 요홈부(h1),(h2)를 포함한 제 1 절연막(110) 상에 "터널링층(132)/전하트랩층(134)/차폐층(136)" 적층 구조의 ONO 라이너(130)를 얇은 두께로 형성한다. 이때, 상기 터널링층(132)은 산화막 재질로 형성되고, 전하트랩층(134)은 질화막 재질로 형성되며, 차폐층(136)은 산화막 재질로 형성된다. 이어, ONO 라이너(130) 상에 제 1 및 제 2 요홈부(h1),(h2) 내부가 충분히 채워지도록 제 1 폴리실리콘막(140)을 형성한다. 이때, 제 1 폴리실리콘막(140)은 1000 ~ 3000Å 두께로 형성하는 것이 바람직하다.
제 5 단계로서, 도 7과 같이 제 1 절연막(110) 표면이 충분히 드러나도록, 제 1 폴리실리콘막(140)과 ONO 라이너(130)를 CMP 방법으로 평탄화한다. 따라서, 제 1 및 제 2 요홈부(h1),(h2) 내에는 U자형의 ONO 라이너(130)가 형성되고, 그 내부에는 평탄화된 제 1 폴리실리콘막(140)이 채워지는 구조의 결과물이 만들어진다.
제 6 단계로서, 도 8과 같이 평탄화 공정이 완료된 상기 결과물 상에 제 2 포토레지스트 패턴(120b)을 형성하고, 상기 패턴(120b)을 마스크로 이용한 식각공정으로 제 1 및 제 2 요홈부(h1),(h2) 사이의 제 1 절연막(110)을 제거한다. 그 결과, 저면에 기판(100) 표면이 노출되는 구조의 제 3 요홈부(h3)가 형성된다. 이때, 제 1 절연막(110)은 습식식각법이나 건식식각법 혹은 습식과 건식이 조합된 식각법으로 제거된다.
제 7 단계로서, 도 9와 같이 제 2 포토레지스트 패턴(120b)을 제거하고, 제 3 요홈부(h3) 저면의 기판(100) 표면에 게이트 절연막(150)을 형성한 다음, 그 위에 제 2 폴리실리콘막을 형성한다. 이때, 제 2 폴리실리콘막은 제 3 요홈부(h3) 내부가 충분히 채워질 수 있을 정도의 두께로 형성한다. 이어, 게이트 절연막(150)이 일부 노출될 때까지 폴리실리콘막을 등방성 건식식각하여, 제 3 요홈부(h3)의 양 내측벽에 제 2 폴리실리콘막 재질의 컨트롤 게이트(160)를 형성한다. 이때, 컨트롤 게이트(160)는 외측면이 ONO 라이너(130)와 접하는 측벽 스페이서 형상으로 제조된다. 그리고, 등방성 건식식각으로는 에치백 식각 방법이 사용된다.
제 8 단계로서, 도 10과 같이 습식식각법이나 건식식각법 혹은 습식과 건식이 조합된 식각법으로 기판(100) 상에 잔존된 제 1 절연막(110)을 제거한다.
제 9 단계로서, 도 11과 같이 제 1 절연막(110)이 제거된 기판(100) 상에 정션 형성부를 한정하는 제 3 포토레지스트 패턴(120c)를 형성하고, 이를 마스크로하여 상기 결과물 상으로 고농도 N형 불순물을 이온주입한다. 그 결과, 컨트롤 게이트(160) 사이의 기판(100) 내에 상기 게이트(160)와 소정 부분 오버랩되도록 드레인 정션(170)이 형성된다.
제 10 단계로서, 도 12와 같이 제 3 포토레지스트 패턴(120c)을 제거하고, 그 위에 다시 정션 형성부를 한정하는 제 4 포토레지스트 패턴(120d)를 형성한 다음, 이를 마스크로하여 상기 결과물 상으로 고농도 N형 불순물을 이온주입한다. 그 결과, ONO 라이너(130)의 전하트랩층(134)과 소정 부분 오버랩되도록 기판(100) 내에 소오스 정션(180)이 형성된다
제 11 단계로서, 도 13과 같이 제 4 포토레지스트 패턴(120d)을 제거하고, 그 위에 제 2 절연막(190)을 충분히 두껍게 형성한 다음, 상기 절연막(190) 내에 소오스 정션(180)에 연결되는 소오스 콘택배선(200)과 컨트롤 게이트(160)와 폴리실리콘막(140)을 연결하는 게이트 콘택배선(210) 및 드레인 정션(170)에 연결되는 비트 라인 콘택배선(220)을 각각 형성하므로써, 본 공정 진행을 완료한다.
그 결과, 실리콘 기판(100) 상의 액티브영역에는 게이트 절연막(150)을 개재해서 컨트롤 게이트(160)가 쌍으로 형성되고, 컨트롤 게이트(160) 외측의 기판(100) 상에는 상기 컨트롤 게이트(160)의 외측면과 접하도록 터널링층(132)과 전하트랩층(134) 및 차폐층(136)이 순차 적층된 U자 형의 ONO 라이너(130)가 쌍으로 형성되며, ONO 라이너(130) 내부에는 평탄화된 폴리실리콘막(140)이 채워지고, 상기 쌍으로 형성된 컨트롤 게이트(160) 사이의 기판(100) 내에는 드레인 정션(170)이 형성되며, 드레인 정션(170)과 소정 간격 이격된 지점의 기판(100) 내에는 ONO 라이너(130)의 전하트랩층(134)과 소정 부분 오버랩되록 소오스 정션(180)이 형성된 구조의 로컬 소노스 메모리 셀이 완성된다.
이때, 스페이서 형상의 컨트롤 게이트(160)와 커플링(coupling)을 위해서 U자형의 ONO 라이너(130) 내부에 별도 형성한 폴리실리콘막(140)은 게이트 콘택배선(210)에 의해 전기적으로 연결되고, 소오스 정션(180)에는 소오스 콘택 배선(200)이, 그리고 드레인 정션(170)에는 비트 라인 콘택배선(220)이 각각 연결된다.
상기 공정에 의거하여 도 13의 구조로 로컬 소노스 메모리 셀을 제조할 경우, "전하트랩층(134) - 컨트롤 게이트(160)" 간의 오버랩 길이를 모든 영역에서 동일하게 확보할 수 있게 되므로, 대칭 관계에 있는 A셀과 B셀의 전기적 특성(프로그램 특성과 이레이즈 특성)이 포토 미스얼라인에 의해 변화되는 것을 막을 수 있게 된다. 이는 전하트랩층(134)과 오버랩되는 컨트롤 게이트(160)의 길이가 포토리소그라피 공정이 배제된 상태에서 단지 폴리실리콘막의 에치백 공정에 의해 셀프얼라인 방식으로 결정되므로, 포토리소그라피 공정에 영향을 받을 우려가 없기 때문이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 당업자에 의해 다양하게 변형 실시될 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 전하트랩층과 컨트롤 게이트가 포토리소그라피 공정에 의존하지 않고, 평탄화 공정과 에치백 공정에 의해 셀프얼라인 방식으로 형성되므로, 공정 진행상의 어려움없이도 "전하트랩층-컨트롤 게이트" 간의 오버랩 길이를 모든 영역에서 동일하게 확보할 수 있게 된다. 그 결과, A셀과 B셀의 프로그램 특성과 이레이즈 특성이 달라지는 것을 방지할 수 있게 되므로, 소자의 신뢰성을 향상시킬 수 있게 된다.
도 1은 종래의 로컬 소노스 메모리 셀 구조를 도시한 단면도이고,
도 2는 도 1의 공정을 적용할 때 야기될 수 있는 불량 형태를 보인 도면이다.
도 3 내지 도 13은 본 발명에 의한 로컬 소노스 메모리 셀 제조방법을 도시한 공정단면도들이다.
Claims (7)
- 액티브영역과 소자분리영역을 포함하는 기판 상의 액티브영역에 게이트 절연막을 개재하여 쌍으로 형성된 컨트롤 게이트;상기 컨트롤 게이트의 외측면과 접하도록 상기 기판 상에 쌍으로 형성되며, 산화막 재질의 터널링층과 질화막 재질의 전하트랩층 및 산화막 재질의 차폐층이 순차 적층된 U자 형의 ONO 라이너(liner);상기 ONO 라이너 내부에 채워진 평탄화된 폴리실리콘막;상기 쌍으로 형성된 컨트롤 게이트 사이의 상기 기판 내에 형성된 드레인 정션;상기 ONO 라이너의 상기 전하트랩층과 일정 부분 오버랩되도록 상기 기판 내에 형성된 소오스 정션; 및상기 컨트롤 게이트와 상기 폴리실리콘막을 연결하는 콘택배선;을 포함하는 것을 특징으로 하는 로컬 소노스 메모리 셀 구조의 비휘발성 반도체 소자.
- 반도체 기판 상에 제 1 절연막을 형성하는 단계;상기 제 1 절연막 내에, 저면에 상기 기판 표면이 노출되는 구조의 제 1 및 제 2 요홈부(h1),(h2)를 형성하는 단계;상기 제 1 및 제 2 요홈부를 포함한 상기 제 1 절연막 상에 산화막 재질의 터널링층과 질화막 재질의 전하트랩층 및 산화막 재질의 차폐층이 순차 적층된 구조의 ONO 라이너를 형성하는 단계;상기 제 1 및 제 2 요홈부 내부가 충분히 채워지도록 상기 ONO 라이너 상에 폴리실리콘막을 형성하는 단계;상기 제 1 절연막의 표면이 충분히 드러나도록, 상기 폴리실리콘막과 상기 ONO 라이너를 CMP 공정으로 평탄화하는 단계;상기 제 1 및 제 2 요홈부 사이의 상기 제 1 절연막을 제거하여, 저면에 상기 기판 표면이 노출되는 구조의 제 3 요홈부(h3)를 형성하는 단계;상기 제 3 요홈부 저면의 상기 기판 표면에 게이트 절연막 형성후, 그 양 내측벽에 스페이서 형상의 컨트롤 게이트를 형성하는 단계;상기 기판 상에 잔존된 상기 제 1 절연막을 모두 제거하는 단계;상기 컨트롤 게이트 사이의 상기 기판 내에 드레인 정션을 형성하는 단계;상기 ONO 라이너와 소정 부분 오버랩되도록 상기 기판 내에 소오스 정션을 형성하는 단계; 및상기 결과물 상에, 상기 컨트롤 게이트와 상기 폴리실리콘막을 연결하는 콘택배선과 상기 드레인 정션에 접촉되는 콘택배선 및 상기 소오스 정션에 접촉되는 콘택배선이 구비된 제 2 절연막을 형성하는 단계;를 포함하는 로컬 소노스 메모리 셀 구조의 비휘발성 반도체 소자 제조방법.
- 제 2 항에 있어서, 상기 컨트롤 게이트는상기 제 3 요홈부 내부가 충분히 채워지도록 상기 결과물 상에 폴리실리콘막을 형성하는 단계; 및상기 제 3 요홈부 저면의 상기 게이트 절연막이 일부 노출되도록 상기 폴리실리콘막을 등방성 건식식각하는 단계;를 포함하여 형성되는 것을 특징으로 하는 로컬 소노스 메모리 셀 구조의 비휘발성 반도체 소자 제조방법.
- 제 3 항에 있어서,상기 등방성 건식식각은 에치백 방법으로 진행하는 것을 특징으로 하는 로컬 소노스 메모리 셀 구조의 비휘발성 반도체 소자 제조방법.
- 제 2 항에 있어서,상기 제 1 절연막은 1000 ~ 2000Å 두께의 CVD 산화막 재질로 형성하는 것을 특징으로 하는 로컬 소노스 메모리 셀 구조의 비휘발성 반도체 소자 제조방법.
- 제 2 항에 있어서,상기 폴리실리콘막은 1000 ~ 3000Å 두께로 형성하는 것을 특징으로 하는 로컬 소노스 메모리 셀 구조의 비휘발성 반도체 소자 제조방법.
- 제 2 항에 있어서,상기 제 1 절연막은 습식식각법이나 건식식각법 혹은 습식과 건식이 조합된 식각법에 제거되는 것을 특징으로 하는 로컬 소노스 메모리 셀 구조의 비휘발성 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020030088050A KR20050055119A (ko) | 2003-12-05 | 2003-12-05 | 로컬 소노스 메모리 셀 구조의 비휘발성 반도체 소자 및그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050055119A true KR20050055119A (ko) | 2005-06-13 |
Family
ID=37250141
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| KR1020030088050A KR20050055119A (ko) | 2003-12-05 | 2003-12-05 | 로컬 소노스 메모리 셀 구조의 비휘발성 반도체 소자 및그 제조방법 |
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| KR (1) | KR20050055119A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100801078B1 (ko) * | 2006-06-29 | 2008-02-11 | 삼성전자주식회사 | 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법 |
| KR101038873B1 (ko) * | 2008-11-06 | 2011-06-02 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조 방법 |
-
2003
- 2003-12-05 KR KR1020030088050A patent/KR20050055119A/ko not_active Application Discontinuation
Cited By (3)
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| US7820516B2 (en) | 2006-06-29 | 2010-10-26 | Samsung Electronics Co., Ltd. | Methods of manufacturing non-volatile memory devices having a vertical channel |
| KR101038873B1 (ko) * | 2008-11-06 | 2011-06-02 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조 방법 |
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