JPH11265947A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11265947A JPH11265947A JP10066898A JP6689898A JPH11265947A JP H11265947 A JPH11265947 A JP H11265947A JP 10066898 A JP10066898 A JP 10066898A JP 6689898 A JP6689898 A JP 6689898A JP H11265947 A JPH11265947 A JP H11265947A
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】
【課題】 ソースラインによりソース領域が接続された
ＮＯＲ型フラッシュメモリにおいて、ショートチャネル
効果を回避しつつ微細化をすすめる。 【解決手段】 基板上にフローティング電極およびコン
トロール電極を含むゲート構造を形成した後、ソース領
域を構成する拡散領域を形成し、さらにフィールド酸化
膜中に前記ソース領域に接続し基板表面を露出する溝を
形成した後、前記溝中にイオン注入を行ってソースライ
ンを形成すると同時に、ドレイン領域にもイオン注入を
行ってドレイン領域に対応する拡散領域を形成する。
ＮＯＲ型フラッシュメモリにおいて、ショートチャネル
効果を回避しつつ微細化をすすめる。 【解決手段】 基板上にフローティング電極およびコン
トロール電極を含むゲート構造を形成した後、ソース領
域を構成する拡散領域を形成し、さらにフィールド酸化
膜中に前記ソース領域に接続し基板表面を露出する溝を
形成した後、前記溝中にイオン注入を行ってソースライ
ンを形成すると同時に、ドレイン領域にもイオン注入を
行ってドレイン領域に対応する拡散領域を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置の
製造に関し、特にフラッシュメモリおよびその製造方法
に関する。フラッシュメモリはメモリセルトランジスタ
のゲートにフローティング電極を有し、情報をフローテ
ィング電極に電荷の形で蓄積する不揮発性の半導体装置
である。フラッシュメモリでは、メモリセルトランジス
タのドレイン端近傍に形成されるホットエレクトロンを
トンネル酸化膜を介して前記フローティング電極に注入
することにより情報の書き込みがなされ、また前記フロ
ーティング電極に蓄積した電荷を引き抜くことにより、
情報の消去がなされる。前記フローティング電極に注入
された電子は前記メモリセルトランジスタのチャネル領
域の導通を制御し、その結果メモリセルトランジスタの
導通を検出することにより、前記フローティング電極に
保持されている二値情報の内容が検出される。特にＮＯ
Ｒ型のフラッシュメモリでは、フローティング電極に蓄
積された電荷をソース領域へ引き抜くことにより、情報
の一括消去がなされる。
製造に関し、特にフラッシュメモリおよびその製造方法
に関する。フラッシュメモリはメモリセルトランジスタ
のゲートにフローティング電極を有し、情報をフローテ
ィング電極に電荷の形で蓄積する不揮発性の半導体装置
である。フラッシュメモリでは、メモリセルトランジス
タのドレイン端近傍に形成されるホットエレクトロンを
トンネル酸化膜を介して前記フローティング電極に注入
することにより情報の書き込みがなされ、また前記フロ
ーティング電極に蓄積した電荷を引き抜くことにより、
情報の消去がなされる。前記フローティング電極に注入
された電子は前記メモリセルトランジスタのチャネル領
域の導通を制御し、その結果メモリセルトランジスタの
導通を検出することにより、前記フローティング電極に
保持されている二値情報の内容が検出される。特にＮＯ
Ｒ型のフラッシュメモリでは、フローティング電極に蓄
積された電荷をソース領域へ引き抜くことにより、情報
の一括消去がなされる。
【０００２】
【従来の技術】図１０（Ａ）〜（Ｄ），図１１（Ａ）〜
（Ｄ），図１２（Ａ）〜（Ｄ），図１３（Ａ）〜
（Ｄ），図１４（Ａ）〜（Ｄ），図１５（Ａ）〜
（Ｄ），図１６（Ａ）〜（Ｄ），図１７（Ａ）〜（Ｄ）
および図１８（Ａ）〜（Ｄ）は、従来のＮＯＲ型フラッ
シュメモリの製造工程を示す。ただし、図１０（Ａ）〜
図１８（Ａ）は平面図を、図１０（Ｂ）〜図１８（Ｂ）
は線Ａ−Ａ’に沿った断面図を、図１０（Ｃ）〜１８
（Ｃ）は線Ｂ−Ｂ’に沿った断面図を、さらに図１０
（Ｄ）〜１８（Ｄ）は線Ｃ−Ｃ’に沿った断面図を示
す。
（Ｄ），図１２（Ａ）〜（Ｄ），図１３（Ａ）〜
（Ｄ），図１４（Ａ）〜（Ｄ），図１５（Ａ）〜
（Ｄ），図１６（Ａ）〜（Ｄ），図１７（Ａ）〜（Ｄ）
および図１８（Ａ）〜（Ｄ）は、従来のＮＯＲ型フラッ
シュメモリの製造工程を示す。ただし、図１０（Ａ）〜
図１８（Ａ）は平面図を、図１０（Ｂ）〜図１８（Ｂ）
は線Ａ−Ａ’に沿った断面図を、図１０（Ｃ）〜１８
（Ｃ）は線Ｂ−Ｂ’に沿った断面図を、さらに図１０
（Ｄ）〜１８（Ｄ）は線Ｃ−Ｃ’に沿った断面図を示
す。
【０００３】図１０（Ａ）〜（Ｄ）を参照するに、ｐ型
Ｓｉ基板１１上にはパッド酸化膜１２が熱酸化により１
５〜３０ｎｍの厚さに形成され、さらにその上にＳｉＮ
膜１３が１５０〜２００ｎｍの厚さに形成されている。
前記ＳｉＮ膜１３は帯状の素子分離領域に対応してエッ
チング除去され、素子分離領域にはウェット酸化によ
り、帯状のフィールド酸化膜パターン１４が形成されて
いる。
Ｓｉ基板１１上にはパッド酸化膜１２が熱酸化により１
５〜３０ｎｍの厚さに形成され、さらにその上にＳｉＮ
膜１３が１５０〜２００ｎｍの厚さに形成されている。
前記ＳｉＮ膜１３は帯状の素子分離領域に対応してエッ
チング除去され、素子分離領域にはウェット酸化によ
り、帯状のフィールド酸化膜パターン１４が形成されて
いる。
【０００４】次に、前記ＳｉＮ膜１３およびパッド酸化
膜１２は除去され、露出したＳｉ基板１１の表面にＨＣ
ｌ中における熱酸化により、フラッシュメモリのトンネ
ル酸化膜となるＳｉＯ2 膜１２Ａを形成した後、図１１
（Ａ）〜（Ｄ）の工程においてポリシリコン膜を堆積
し、これをパターニングして、一対の隣接したフィール
ド酸化膜パターン１４の間において露出したトンネル酸
化膜１２Ａを覆う、前記帯状のフィールド酸化膜パター
ン１４に対応した帯状の形状を有するポリシリコンパタ
ーン１５を、フラッシュメモリのフローティング電極と
して形成する。
膜１２は除去され、露出したＳｉ基板１１の表面にＨＣ
ｌ中における熱酸化により、フラッシュメモリのトンネ
ル酸化膜となるＳｉＯ2 膜１２Ａを形成した後、図１１
（Ａ）〜（Ｄ）の工程においてポリシリコン膜を堆積
し、これをパターニングして、一対の隣接したフィール
ド酸化膜パターン１４の間において露出したトンネル酸
化膜１２Ａを覆う、前記帯状のフィールド酸化膜パター
ン１４に対応した帯状の形状を有するポリシリコンパタ
ーン１５を、フラッシュメモリのフローティング電極と
して形成する。
【０００５】次に図１２（Ａ）〜（Ｄ）の工程におい
て、前記図１１（Ａ）〜（Ｄ）の構造上に、いわゆるＯ
ＮＯ構造を有し、厚さが７〜１０ｎｍの下側酸化膜と、
その上の厚さが１０〜１５ｎｍのＳｉＮ膜と、さらにそ
の上の厚さが約３ｎｍの上側酸化膜とよりなる層間絶縁
膜を堆積し、さらに前記層間絶縁膜上に、厚さが１５０
〜２００ｎｍの別のポリシリコン膜と厚さが１５０〜２
００ｎｍのＷＳｉ膜とよりなる導体膜をさらに堆積し、
堆積された導体膜１７およびその下の層間絶縁膜を、前
記層間絶縁膜の下の前記ポリシリコンパターン１５と共
にパターニングして、前記フィールド酸化膜パターン１
４の延在方向に略直交する導体パターン１７を、フラッ
シュメモリの制御電極として形成する。
て、前記図１１（Ａ）〜（Ｄ）の構造上に、いわゆるＯ
ＮＯ構造を有し、厚さが７〜１０ｎｍの下側酸化膜と、
その上の厚さが１０〜１５ｎｍのＳｉＮ膜と、さらにそ
の上の厚さが約３ｎｍの上側酸化膜とよりなる層間絶縁
膜を堆積し、さらに前記層間絶縁膜上に、厚さが１５０
〜２００ｎｍの別のポリシリコン膜と厚さが１５０〜２
００ｎｍのＷＳｉ膜とよりなる導体膜をさらに堆積し、
堆積された導体膜１７およびその下の層間絶縁膜を、前
記層間絶縁膜の下の前記ポリシリコンパターン１５と共
にパターニングして、前記フィールド酸化膜パターン１
４の延在方向に略直交する導体パターン１７を、フラッ
シュメモリの制御電極として形成する。
【０００６】図１２（Ａ）〜（Ｄ）の工程のパターニン
グの結果、図１１（Ａ）のフィールド酸化膜パターン１
４に平行に延在するポリシリコンパターン１５は個々の
パターンに分割され、また前記層間絶縁膜は前記導体パ
ターン１７の下を導体パターン１７と平行に延在し、前
記分割されたポリシリコンパターンの上面および両端面
を覆う層間絶縁膜パターン１６を形成する。図１２
（Ａ）〜（Ｃ）に示すように、前記導体パターン１７は
前記複数のフィールド酸化膜パターン１４を横断して延
在し、フラッシュメモリのワード線電極を形成する。ま
た、図１２（Ｂ）および（Ｄ）よりわかるように、前記
フローティング電極パターン１５はＳｉ基板１１からト
ンネル酸化膜１２Ａにより分離され、また制御電極パタ
ーン１７から層間絶縁膜パターン１６により分離されて
いる。
グの結果、図１１（Ａ）のフィールド酸化膜パターン１
４に平行に延在するポリシリコンパターン１５は個々の
パターンに分割され、また前記層間絶縁膜は前記導体パ
ターン１７の下を導体パターン１７と平行に延在し、前
記分割されたポリシリコンパターンの上面および両端面
を覆う層間絶縁膜パターン１６を形成する。図１２
（Ａ）〜（Ｃ）に示すように、前記導体パターン１７は
前記複数のフィールド酸化膜パターン１４を横断して延
在し、フラッシュメモリのワード線電極を形成する。ま
た、図１２（Ｂ）および（Ｄ）よりわかるように、前記
フローティング電極パターン１５はＳｉ基板１１からト
ンネル酸化膜１２Ａにより分離され、また制御電極パタ
ーン１７から層間絶縁膜パターン１６により分離されて
いる。
【０００７】次に、図１３（Ａ）〜（Ｄ）の工程におい
て、一対の制御電極パターン１７のそれぞれの外側半分
を覆うようにレジストパターン１８を形成し、さらに前
記レジストパターン１８および前記制御電極パターン１
７をマスクに、前記Ｓｉ基板１１中に前記トンネル酸化
膜１２Ａを介してＰ+ を、典型的には４０〜６０ｋｅＶ
の加速電圧と１０14ｃｍ-2程度のドーズでイオン注入
し、さらに熱拡散を行うことにより、図１４（Ａ）〜
（Ｄ）の工程中、特に図１４（Ｄ）に示すように、前記
Ｓｉ基板１１中、隣接する一対の制御電極パターン１７
の間に、低濃度のｎ - 型ソース領域１１Ａを形成する。
図１３（Ａ）〜（Ｄ）の工程では、前記フラッシュメモ
リセルトランジスタのドレイン領域はレジストパターン
１８で保護されているため、図１４（Ａ）〜（Ｄ）の工
程ではドレイン領域に対応した拡散領域は形成されな
い。
て、一対の制御電極パターン１７のそれぞれの外側半分
を覆うようにレジストパターン１８を形成し、さらに前
記レジストパターン１８および前記制御電極パターン１
７をマスクに、前記Ｓｉ基板１１中に前記トンネル酸化
膜１２Ａを介してＰ+ を、典型的には４０〜６０ｋｅＶ
の加速電圧と１０14ｃｍ-2程度のドーズでイオン注入
し、さらに熱拡散を行うことにより、図１４（Ａ）〜
（Ｄ）の工程中、特に図１４（Ｄ）に示すように、前記
Ｓｉ基板１１中、隣接する一対の制御電極パターン１７
の間に、低濃度のｎ - 型ソース領域１１Ａを形成する。
図１３（Ａ）〜（Ｄ）の工程では、前記フラッシュメモ
リセルトランジスタのドレイン領域はレジストパターン
１８で保護されているため、図１４（Ａ）〜（Ｄ）の工
程ではドレイン領域に対応した拡散領域は形成されな
い。
【０００８】次に、図１５（Ａ）〜（Ｄ）の工程におい
て、前記基板１１中に、前記制御電極パターン１７を自
己整合マスクにＡｓ+ のイオン注入を、前記トンネル酸
化膜１２Ａを介して典型的には４０〜６０ｋｅＶの加速
電圧と１０15ｃｍ-2程度のドーズで実行し、さらに熱拡
散工程を実行することにより、前記ドレイン領域に対応
してｎ+ 型の拡散領域１１Ｂを形成する。その際、前記
Ａｓ+ のイオン注入の結果、前記ｎ- 型ソース領域１１
Ａの内側に別のｎ+ 型拡散領域１１Ｃが形成される。前
記熱拡散工程の結果、前記ｎ- 型ソース領域１１Ａ、お
よびｎ+ 型拡散領域１１Ｂ，１１Ｃは、図１５（Ｄ）に
示すように、前記Ｓｉ基板１１中、フローティング電極
１５直下の領域にまで拡大する。さらに、前記ｎ+ 型拡
散領域１１Ｂ，１１Ｃの形成後、前記制御電極１７に側
壁酸化膜１９を形成する。
て、前記基板１１中に、前記制御電極パターン１７を自
己整合マスクにＡｓ+ のイオン注入を、前記トンネル酸
化膜１２Ａを介して典型的には４０〜６０ｋｅＶの加速
電圧と１０15ｃｍ-2程度のドーズで実行し、さらに熱拡
散工程を実行することにより、前記ドレイン領域に対応
してｎ+ 型の拡散領域１１Ｂを形成する。その際、前記
Ａｓ+ のイオン注入の結果、前記ｎ- 型ソース領域１１
Ａの内側に別のｎ+ 型拡散領域１１Ｃが形成される。前
記熱拡散工程の結果、前記ｎ- 型ソース領域１１Ａ、お
よびｎ+ 型拡散領域１１Ｂ，１１Ｃは、図１５（Ｄ）に
示すように、前記Ｓｉ基板１１中、フローティング電極
１５直下の領域にまで拡大する。さらに、前記ｎ+ 型拡
散領域１１Ｂ，１１Ｃの形成後、前記制御電極１７に側
壁酸化膜１９を形成する。
【０００９】ただし、図１５（Ａ）〜（Ｄ）の工程で
は、前記ソース領域１１Ａあるいは１１Ｃは、前記制御
電極パターン１７の延在方向上で隣接するソース領域１
１Ａあるいは１１Ｃからフィールド酸化膜１４により隔
てられており、ＮＯＲ型フラッシュメモリに特徴的な連
続したソースラインはまだ形成されていない。そこで、
次に図１６（Ａ）〜（Ｄ）の工程において、図１５
（Ａ）〜（Ｄ）の構造上に図１３（Ａ）〜（Ｄ）の工程
で使ったのと同様なレジストパターン２０を形成し、図
１７（Ａ）〜（Ｄ）の工程において、さらに前記レジス
トパターン２０および制御電極パターン１７の一部をマ
スクに前記層間絶縁膜１４の露出部を選択的にドライエ
ッチングすることにより、図１７（Ａ）および１７
（Ｃ）に示すように、拡散領域１１Ｃが形成されたメモ
リセルトランジスタのソース領域を隣接するメモリセル
トランジスタのソース領域１１Ｃに連続させる溝１４Ａ
を前記層間絶縁膜１４中に形成する。その際、前記溝１
４Ａは、Ｓｉ基板１１の表面を露出する。
は、前記ソース領域１１Ａあるいは１１Ｃは、前記制御
電極パターン１７の延在方向上で隣接するソース領域１
１Ａあるいは１１Ｃからフィールド酸化膜１４により隔
てられており、ＮＯＲ型フラッシュメモリに特徴的な連
続したソースラインはまだ形成されていない。そこで、
次に図１６（Ａ）〜（Ｄ）の工程において、図１５
（Ａ）〜（Ｄ）の構造上に図１３（Ａ）〜（Ｄ）の工程
で使ったのと同様なレジストパターン２０を形成し、図
１７（Ａ）〜（Ｄ）の工程において、さらに前記レジス
トパターン２０および制御電極パターン１７の一部をマ
スクに前記層間絶縁膜１４の露出部を選択的にドライエ
ッチングすることにより、図１７（Ａ）および１７
（Ｃ）に示すように、拡散領域１１Ｃが形成されたメモ
リセルトランジスタのソース領域を隣接するメモリセル
トランジスタのソース領域１１Ｃに連続させる溝１４Ａ
を前記層間絶縁膜１４中に形成する。その際、前記溝１
４Ａは、Ｓｉ基板１１の表面を露出する。
【００１０】さらに、図１８（Ａ）〜（Ｄ）の工程にお
いて、前記溝１４Ａにより露出されたＳｉ基板１１の表
面部分に、前記制御電極パターン１７を自己整合マスク
にＡｓ+ のイオン注入を、典型的には４０〜６０ｋｅＶ
の加速電圧と約１０15ｃｍ-2のドーズで実行し、隣接す
るメモリセルトランジスタのｎ+ 型拡散領域１１Ｃを前
記制御電極パターン１７の延在方向に接続するｎ+ 型の
拡散領域１１Ｄを、基板１１中に、ソースラインとして
形成する。
いて、前記溝１４Ａにより露出されたＳｉ基板１１の表
面部分に、前記制御電極パターン１７を自己整合マスク
にＡｓ+ のイオン注入を、典型的には４０〜６０ｋｅＶ
の加速電圧と約１０15ｃｍ-2のドーズで実行し、隣接す
るメモリセルトランジスタのｎ+ 型拡散領域１１Ｃを前
記制御電極パターン１７の延在方向に接続するｎ+ 型の
拡散領域１１Ｄを、基板１１中に、ソースラインとして
形成する。
【００１１】さらに図１９（Ａ）に示すように図１８
（Ａ）〜（Ｄ）の構造を層間絶縁膜２１で覆い、さらに
前記層間絶縁膜２１中に前記ドレイン拡散領域１１Ｂを
露出するコンタクトホール２１Ａを形成し、さらに前記
コンタクトホール２１Ａを埋めるようにビット線ＢＬを
構成するＡｌパターン２２を、前記制御電極１７の延在
方向に略直交するように形成し、さらに前記Ａｌパター
ン２２を別の層間絶縁膜２３により覆う。かかる構成に
より、図１９（Ｂ）に示すような、ｎ- 型ソース領域１
１Ａがｎ+ 型拡散領域１１Ｃおよびソースライン１１Ｄ
を介して消去電源に接続された構成のフラッシュメモリ
が形成される。ただし、前記制御電極１７はワード線Ｗ
Ｌを形成する。
（Ａ）〜（Ｄ）の構造を層間絶縁膜２１で覆い、さらに
前記層間絶縁膜２１中に前記ドレイン拡散領域１１Ｂを
露出するコンタクトホール２１Ａを形成し、さらに前記
コンタクトホール２１Ａを埋めるようにビット線ＢＬを
構成するＡｌパターン２２を、前記制御電極１７の延在
方向に略直交するように形成し、さらに前記Ａｌパター
ン２２を別の層間絶縁膜２３により覆う。かかる構成に
より、図１９（Ｂ）に示すような、ｎ- 型ソース領域１
１Ａがｎ+ 型拡散領域１１Ｃおよびソースライン１１Ｄ
を介して消去電源に接続された構成のフラッシュメモリ
が形成される。ただし、前記制御電極１７はワード線Ｗ
Ｌを形成する。
【００１２】かかる構成のフラッシュメモリでは、先に
も説明したように、前記ｎ+ 型拡散領域１１ＣがＳｉ基
板１１中をフローティング電極パターン１５直下の領域
にまで延在するため、情報の消去の際、前記フローティ
ング電極パターン１５から前記ｎ+ 型拡散領域１１Ｃへ
の電子のトンネル酸化膜１２Ａを通過するトンネリング
による引き抜きが確実に行われる。また、前記拡散領域
１１Ａは低濃度のｎ-型拡散領域であるため、基板１１
とＮ+ 型拡散領域１１Ｃとの間の電界を弱め、このため
電子の引き抜きが過剰に生じて前記消去の際に拡散領域
１１Ｃからフローティング電極パターン１５にホールが
注入されてしまう問題を回避することができる。また、
前記ドレイン領域１１Ｂはｎ+ 型にドープされているた
め、前記ドレイン領域１１Ｂ近傍におけるホットエレク
トロンの形成が効率的に生じ、情報の書き込み時に電子
をフローティング電極パターン１５に効率的に注入する
ことが可能になる。
も説明したように、前記ｎ+ 型拡散領域１１ＣがＳｉ基
板１１中をフローティング電極パターン１５直下の領域
にまで延在するため、情報の消去の際、前記フローティ
ング電極パターン１５から前記ｎ+ 型拡散領域１１Ｃへ
の電子のトンネル酸化膜１２Ａを通過するトンネリング
による引き抜きが確実に行われる。また、前記拡散領域
１１Ａは低濃度のｎ-型拡散領域であるため、基板１１
とＮ+ 型拡散領域１１Ｃとの間の電界を弱め、このため
電子の引き抜きが過剰に生じて前記消去の際に拡散領域
１１Ｃからフローティング電極パターン１５にホールが
注入されてしまう問題を回避することができる。また、
前記ドレイン領域１１Ｂはｎ+ 型にドープされているた
め、前記ドレイン領域１１Ｂ近傍におけるホットエレク
トロンの形成が効率的に生じ、情報の書き込み時に電子
をフローティング電極パターン１５に効率的に注入する
ことが可能になる。
【００１３】
【発明が解決しようとする課題】一方、前記従来のＮＯ
Ｒ型フラッシュメモリでは、イオン注入工程が、図１３
（Ａ）〜（Ｄ）の工程と図１５（Ａ）〜（Ｄ）の工程、
さらに図１８（Ａ）〜（Ｄ）の工程の計３回にわたって
行われるため、前記拡散領域１１Ａは前記フローティン
グ電極パターン１５直下に形成されるチャネル領域の半
分を超えて拡大する可能性がある。また、前記拡散領域
１１Ｂも、図１５（Ａ）〜（Ｄ）の工程と図１８（Ｄ）
〜（Ｄ）の工程の計２回にわたってイオン注入および熱
拡散工程を受けるため、前記フローティング電極パター
ン１５直下の領域深く侵入する傾向がある。
Ｒ型フラッシュメモリでは、イオン注入工程が、図１３
（Ａ）〜（Ｄ）の工程と図１５（Ａ）〜（Ｄ）の工程、
さらに図１８（Ａ）〜（Ｄ）の工程の計３回にわたって
行われるため、前記拡散領域１１Ａは前記フローティン
グ電極パターン１５直下に形成されるチャネル領域の半
分を超えて拡大する可能性がある。また、前記拡散領域
１１Ｂも、図１５（Ａ）〜（Ｄ）の工程と図１８（Ｄ）
〜（Ｄ）の工程の計２回にわたってイオン注入および熱
拡散工程を受けるため、前記フローティング電極パター
ン１５直下の領域深く侵入する傾向がある。
【００１４】このため、前記従来のＮＯＲ型フラッシュ
メモリでは、特に微細化が進んだ場合、ゲート長が設計
値を超えて非常に短くなってしまい、メモリセルトラン
ジスタにショートチャネル効果が生じてしまうおそれが
ある。そこで、本発明は上記の課題を解決した、新規で
有用な半導体装置およびその製造方法を提供することを
概括的課題とする 本発明のより具体的な課題は、フローティング電極を有
し、ソース拡散領域がソースラインを構成する拡散領域
に接続された構成の半導体装置において、フローティン
グ電極から前記ソース拡散領域へのトンネル絶縁膜を介
した電子の引き抜きを安定して行うことができ、ドレイ
ン拡散領域に十分な不純物濃度を確保することにより、
フローティング電極へのホットエレクトロンの注入を効
率的に行うことができ、しかもドレイン拡散領域のチャ
ネル領域への侵入を抑制した半導体装置およびその製造
方法を提供することにある。
メモリでは、特に微細化が進んだ場合、ゲート長が設計
値を超えて非常に短くなってしまい、メモリセルトラン
ジスタにショートチャネル効果が生じてしまうおそれが
ある。そこで、本発明は上記の課題を解決した、新規で
有用な半導体装置およびその製造方法を提供することを
概括的課題とする 本発明のより具体的な課題は、フローティング電極を有
し、ソース拡散領域がソースラインを構成する拡散領域
に接続された構成の半導体装置において、フローティン
グ電極から前記ソース拡散領域へのトンネル絶縁膜を介
した電子の引き抜きを安定して行うことができ、ドレイ
ン拡散領域に十分な不純物濃度を確保することにより、
フローティング電極へのホットエレクトロンの注入を効
率的に行うことができ、しかもドレイン拡散領域のチャ
ネル領域への侵入を抑制した半導体装置およびその製造
方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、フィールド絶縁膜を形
成された基板と、前記基板上、前記フィールド絶縁膜に
より画成された活性領域上に形成された、トンネル絶縁
膜と、前記トンネル絶縁膜上に形成されたフローティン
グ電極と、前記フローティング電極上に形成された層間
絶縁膜と、前記層間絶縁膜上に形成された制御電極とよ
りなるゲート構造とを備えた半導体装置の製造方法にお
いて、前記活性領域中、前記ゲート構造の一の側に第１
のイオン注入工程を行い、第１の拡散領域を形成する工
程と、前記第１の拡散領域を形成する工程の後、前記フ
ィールド絶縁膜のうち、前記第１の拡散領域に隣接する
部分を除去し、前記活性領域外において前記基板表面を
露出する工程と、前記活性領域中、前記ゲート構造の他
の側に第２のイオン注入工程を行い、第２の拡散領域を
形成する工程と、前記露出した基板表面に第３のイオン
注入を行い、前記第１の拡散領域に隣接して第３の拡散
領域を形成する工程とよりなり、前記第２のイオン注入
工程と前記第３のイオン注入工程とは、同時に実行され
ることを特徴とする半導体装置の製造方法により、また
は請求項２に記載したように、前記第１のイオン注入工
程と前記第２のイオン注入工程とは、同一の導電型を有
する互いに異なった不純物元素によりそれぞれ実行され
ることを特徴とする請求項１記載の半導体装置の製造方
法により、または請求項３に記載したように、前記第２
のイオン注入工程と前記第３のイオン注入工程とは、同
一の不純物元素により実行されることを特徴とする請求
項１または２記載の半導体装置の製造方法により、また
は請求項４に記載したように、さらに、前記第１のイオ
ン注入工程の後、前記第１の拡散領域に、第４のイオン
注入工程を行うことを特徴とする請求項２または３記載
の半導体装置の製造方法により、または請求項５に記載
したように、前記第４のイオン注入工程は、前記第１の
イオン注入工程での不純物元素とは異なった不純物元素
により実行されることを特徴とする請求項４記載の半導
体装置の製造方法により、または請求項６に記載したよ
うに、前記第１のイオン注入工程と前記第４のイオン注
入工程とは、連続して実行されることを特徴とする請求
項４または５記載の半導体装置の製造方法により、また
は請求項７に記載したように、前記第１のイオン注入工
程は、前記基板表面のうち、前記第２の拡散領域が形成
される部分をレジストパターンにより保護して実行され
ることを特徴とする請求項１〜６のうち、いずれか一項
記載の半導体装置の製造方法により、または請求項８に
記載したように、前記活性領域外において前記基板表面
を露出する工程は、前記活性領域のうち前記第２の拡散
領域が形成される部分、および前記フィールド酸化膜の
うち、前記第２の拡散領域が形成される部分に隣接する
部分をレジストパターンにより保護し、絶縁膜に選択的
に作用するドライエッチングを行うことにより実行され
ることを特徴とする請求項１〜７のうち、いずれか一項
記載の半導体装置の製造方法により、または請求項９に
記載したように、さらに、前記第１のイオン注入工程の
後、前記活性領域外において前記基板表面を露出する工
程よりも前に、前記ゲート構造の対向する一対の側壁面
上に側壁絶縁膜を形成することを特徴とする請求項１〜
７のうち、いずれか一項記載の半導体装置の製造方法に
より、または請求項１０に記載したように、基板と、前
記基板上に形成され、活性領域を画成するフィールド絶
縁膜と、前記活性領域上に形成され、トンネル絶縁膜
と、前記トンネル絶縁膜上に形成されたフローティング
電極と、前記フローティング電極上に形成された層間絶
縁膜と、前記層間絶縁膜上に形成された制御電極とより
なり、第１の側の側壁面上に第１の側壁絶縁膜を、また
第２の反対側の側壁面上に第２の側壁絶縁膜を担持する
ゲート電極構造と、前記活性領域中、前記ゲート電極構
造の前記第１の側に形成され、内側の高濃度領域と前記
高濃度領域を囲む外側の低濃度領域とよりなる第１の拡
散領域と、前記活性領域中、前記ゲート電極構造の前記
第２の側に形成され、前記第１の拡散領域と同一の導電
型を有する第２の拡散領域と、前記フィールド絶縁膜中
に、前記第１の拡散領域の高濃度領域に隣接して形成さ
れ、前記基板表面を露出する溝と、前記溝により露出さ
れた基板表面に、前記第１の拡散領域中の高濃度領域に
連続して形成され、前記第１および第２の拡散領域と同
一の導電型を有する第３の拡散領域とを備えた半導体装
置において、前記第２の拡散領域と前記第３の拡散領域
とは同一の導電型を有し、同一の不純物元素を同一の濃
度含むことを特徴とする半導体装置により、または請求
項１１に記載したように、前記第２の拡散領域の先端
は、前記第２の側壁絶縁膜と前記第２の側壁面との間に
位置することを特徴とする請求項１０記載の半導体装置
により、解決する。 ［作用］本発明によれば、ＮＯＲ型フラッシュメモリの
メモリセルトランジスタを始めとする、基板中において
ソース領域を構成する第１の拡散領域を、同じ基板中に
形成され前記ソースラインを構成する第３の拡散領域に
接続した半導体装置において、ドレイン領域を構成する
第２の拡散領域が、前記第１の拡散領域が形成された
後、第３の拡散領域と同時に形成されるため、従来の製
造工程におけるように、先に形成されたドレイン領域
が、後でソースラインを形成する際に余計な処理を受け
る問題が生じない。このため、ゲート電極構造直下のチ
ャネル領域へのドレイン領域からの不純物元素の熱拡散
による侵入が抑制され、半導体装置が非常に微細化され
た半導体装置であっても、ショートチャネル効果の発生
が抑止できる。また、前記ドレイン領域とソースライン
とは同時に、自己整合的に形成されるため、工程が簡単
である。
を、請求項１に記載したように、フィールド絶縁膜を形
成された基板と、前記基板上、前記フィールド絶縁膜に
より画成された活性領域上に形成された、トンネル絶縁
膜と、前記トンネル絶縁膜上に形成されたフローティン
グ電極と、前記フローティング電極上に形成された層間
絶縁膜と、前記層間絶縁膜上に形成された制御電極とよ
りなるゲート構造とを備えた半導体装置の製造方法にお
いて、前記活性領域中、前記ゲート構造の一の側に第１
のイオン注入工程を行い、第１の拡散領域を形成する工
程と、前記第１の拡散領域を形成する工程の後、前記フ
ィールド絶縁膜のうち、前記第１の拡散領域に隣接する
部分を除去し、前記活性領域外において前記基板表面を
露出する工程と、前記活性領域中、前記ゲート構造の他
の側に第２のイオン注入工程を行い、第２の拡散領域を
形成する工程と、前記露出した基板表面に第３のイオン
注入を行い、前記第１の拡散領域に隣接して第３の拡散
領域を形成する工程とよりなり、前記第２のイオン注入
工程と前記第３のイオン注入工程とは、同時に実行され
ることを特徴とする半導体装置の製造方法により、また
は請求項２に記載したように、前記第１のイオン注入工
程と前記第２のイオン注入工程とは、同一の導電型を有
する互いに異なった不純物元素によりそれぞれ実行され
ることを特徴とする請求項１記載の半導体装置の製造方
法により、または請求項３に記載したように、前記第２
のイオン注入工程と前記第３のイオン注入工程とは、同
一の不純物元素により実行されることを特徴とする請求
項１または２記載の半導体装置の製造方法により、また
は請求項４に記載したように、さらに、前記第１のイオ
ン注入工程の後、前記第１の拡散領域に、第４のイオン
注入工程を行うことを特徴とする請求項２または３記載
の半導体装置の製造方法により、または請求項５に記載
したように、前記第４のイオン注入工程は、前記第１の
イオン注入工程での不純物元素とは異なった不純物元素
により実行されることを特徴とする請求項４記載の半導
体装置の製造方法により、または請求項６に記載したよ
うに、前記第１のイオン注入工程と前記第４のイオン注
入工程とは、連続して実行されることを特徴とする請求
項４または５記載の半導体装置の製造方法により、また
は請求項７に記載したように、前記第１のイオン注入工
程は、前記基板表面のうち、前記第２の拡散領域が形成
される部分をレジストパターンにより保護して実行され
ることを特徴とする請求項１〜６のうち、いずれか一項
記載の半導体装置の製造方法により、または請求項８に
記載したように、前記活性領域外において前記基板表面
を露出する工程は、前記活性領域のうち前記第２の拡散
領域が形成される部分、および前記フィールド酸化膜の
うち、前記第２の拡散領域が形成される部分に隣接する
部分をレジストパターンにより保護し、絶縁膜に選択的
に作用するドライエッチングを行うことにより実行され
ることを特徴とする請求項１〜７のうち、いずれか一項
記載の半導体装置の製造方法により、または請求項９に
記載したように、さらに、前記第１のイオン注入工程の
後、前記活性領域外において前記基板表面を露出する工
程よりも前に、前記ゲート構造の対向する一対の側壁面
上に側壁絶縁膜を形成することを特徴とする請求項１〜
７のうち、いずれか一項記載の半導体装置の製造方法に
より、または請求項１０に記載したように、基板と、前
記基板上に形成され、活性領域を画成するフィールド絶
縁膜と、前記活性領域上に形成され、トンネル絶縁膜
と、前記トンネル絶縁膜上に形成されたフローティング
電極と、前記フローティング電極上に形成された層間絶
縁膜と、前記層間絶縁膜上に形成された制御電極とより
なり、第１の側の側壁面上に第１の側壁絶縁膜を、また
第２の反対側の側壁面上に第２の側壁絶縁膜を担持する
ゲート電極構造と、前記活性領域中、前記ゲート電極構
造の前記第１の側に形成され、内側の高濃度領域と前記
高濃度領域を囲む外側の低濃度領域とよりなる第１の拡
散領域と、前記活性領域中、前記ゲート電極構造の前記
第２の側に形成され、前記第１の拡散領域と同一の導電
型を有する第２の拡散領域と、前記フィールド絶縁膜中
に、前記第１の拡散領域の高濃度領域に隣接して形成さ
れ、前記基板表面を露出する溝と、前記溝により露出さ
れた基板表面に、前記第１の拡散領域中の高濃度領域に
連続して形成され、前記第１および第２の拡散領域と同
一の導電型を有する第３の拡散領域とを備えた半導体装
置において、前記第２の拡散領域と前記第３の拡散領域
とは同一の導電型を有し、同一の不純物元素を同一の濃
度含むことを特徴とする半導体装置により、または請求
項１１に記載したように、前記第２の拡散領域の先端
は、前記第２の側壁絶縁膜と前記第２の側壁面との間に
位置することを特徴とする請求項１０記載の半導体装置
により、解決する。 ［作用］本発明によれば、ＮＯＲ型フラッシュメモリの
メモリセルトランジスタを始めとする、基板中において
ソース領域を構成する第１の拡散領域を、同じ基板中に
形成され前記ソースラインを構成する第３の拡散領域に
接続した半導体装置において、ドレイン領域を構成する
第２の拡散領域が、前記第１の拡散領域が形成された
後、第３の拡散領域と同時に形成されるため、従来の製
造工程におけるように、先に形成されたドレイン領域
が、後でソースラインを形成する際に余計な処理を受け
る問題が生じない。このため、ゲート電極構造直下のチ
ャネル領域へのドレイン領域からの不純物元素の熱拡散
による侵入が抑制され、半導体装置が非常に微細化され
た半導体装置であっても、ショートチャネル効果の発生
が抑止できる。また、前記ドレイン領域とソースライン
とは同時に、自己整合的に形成されるため、工程が簡単
である。
【００１６】
【発明の実施の形態】図１（Ａ）〜（Ｄ），図２（Ａ）
〜（Ｄ），図３（Ａ）〜（Ｄ），図４（Ａ）〜（Ｄ），
図５（Ａ）〜（Ｄ），図６（Ａ）〜（Ｄ），図７（Ａ）
〜（Ｄ），図８（Ａ）〜（Ｄ）および図９（Ａ）〜
（Ｄ）は、本発明の第１実施例によるＮＯＲ型フラッシ
ュメモリの製造工程を示す。ただし、図１（Ａ）〜図９
（Ａ）は平面図を、図１（Ｂ）〜図９（Ｂ）は線Ａ−
Ａ’に沿った断面図を、図１（Ｃ）〜９（Ｃ）は線Ｂ−
Ｂ’に沿った断面図を、さらに図１（Ｄ）〜９（Ｄ）は
線Ｃ−Ｃ’に沿った断面図を示す。
〜（Ｄ），図３（Ａ）〜（Ｄ），図４（Ａ）〜（Ｄ），
図５（Ａ）〜（Ｄ），図６（Ａ）〜（Ｄ），図７（Ａ）
〜（Ｄ），図８（Ａ）〜（Ｄ）および図９（Ａ）〜
（Ｄ）は、本発明の第１実施例によるＮＯＲ型フラッシ
ュメモリの製造工程を示す。ただし、図１（Ａ）〜図９
（Ａ）は平面図を、図１（Ｂ）〜図９（Ｂ）は線Ａ−
Ａ’に沿った断面図を、図１（Ｃ）〜９（Ｃ）は線Ｂ−
Ｂ’に沿った断面図を、さらに図１（Ｄ）〜９（Ｄ）は
線Ｃ−Ｃ’に沿った断面図を示す。
【００１７】図１（Ａ）〜（Ｄ）を参照するに、ｐ型Ｓ
ｉ基板３１上にはパッド酸化膜３２が熱酸化により１５
〜３０ｎｍの厚さに形成され、さらにその上にＳｉＮ膜
３３が１５０〜２００ｎｍの厚さに形成されている。前
記ＳｉＮ膜３３は帯状の素子分離領域に対応してエッチ
ング除去され、素子分離領域にはウェット酸化により、
帯状のフィールド酸化膜パターン３４が形成されてい
る。
ｉ基板３１上にはパッド酸化膜３２が熱酸化により１５
〜３０ｎｍの厚さに形成され、さらにその上にＳｉＮ膜
３３が１５０〜２００ｎｍの厚さに形成されている。前
記ＳｉＮ膜３３は帯状の素子分離領域に対応してエッチ
ング除去され、素子分離領域にはウェット酸化により、
帯状のフィールド酸化膜パターン３４が形成されてい
る。
【００１８】次に、前記ＳｉＮ膜３３およびパッド酸化
膜３２は除去され、露出したＳｉ基板３１の表面にＨＣ
ｌ中における熱酸化により、フラッシュメモリのトンネ
ル酸化膜となるＳｉＯ2 膜３２Ａを形成した後、図２
（Ａ）〜（Ｄ）の工程においてポリシリコン膜を堆積
し、これをパターニングして、一対の隣接したフィール
ド酸化膜パターン３４の間において露出したトンネル酸
化膜３２Ａを覆う、前記帯状のフィールド酸化膜パター
ン３４に対応した帯状の形状を有するポリシリコンパタ
ーン３５を、フラッシュメモリのフローティング電極と
して形成する。
膜３２は除去され、露出したＳｉ基板３１の表面にＨＣ
ｌ中における熱酸化により、フラッシュメモリのトンネ
ル酸化膜となるＳｉＯ2 膜３２Ａを形成した後、図２
（Ａ）〜（Ｄ）の工程においてポリシリコン膜を堆積
し、これをパターニングして、一対の隣接したフィール
ド酸化膜パターン３４の間において露出したトンネル酸
化膜３２Ａを覆う、前記帯状のフィールド酸化膜パター
ン３４に対応した帯状の形状を有するポリシリコンパタ
ーン３５を、フラッシュメモリのフローティング電極と
して形成する。
【００１９】次に図３（Ａ）〜（Ｄ）の工程において、
前記図２（Ａ）〜（Ｄ）の構造上に、いわゆるＯＮＯ構
造を有し、厚さが７〜１０ｎｍの下側酸化膜と、その上
の厚さが１０〜１５ｎｍのＳｉＮ膜と、さらにその上の
厚さが約３ｎｍの上側酸化膜とよりなる層間絶縁膜を堆
積し、さらに前記層間絶縁膜上に、厚さが約１５０〜２
００ｎｍの別のポリシリコン膜と厚さが１５０〜２００
ｎｍのＷＳｉ膜とよりなる導体膜をさらに堆積し、堆積
された導体膜３７およびその下の層間絶縁膜を、前記層
間絶縁膜の下の前記ポリシリコンパターン３５と共にパ
ターニングして、前記フィールド酸化膜パターン３４の
延在方向に略直交する導体パターン３７を、フラッシュ
メモリの制御電極として形成する。
前記図２（Ａ）〜（Ｄ）の構造上に、いわゆるＯＮＯ構
造を有し、厚さが７〜１０ｎｍの下側酸化膜と、その上
の厚さが１０〜１５ｎｍのＳｉＮ膜と、さらにその上の
厚さが約３ｎｍの上側酸化膜とよりなる層間絶縁膜を堆
積し、さらに前記層間絶縁膜上に、厚さが約１５０〜２
００ｎｍの別のポリシリコン膜と厚さが１５０〜２００
ｎｍのＷＳｉ膜とよりなる導体膜をさらに堆積し、堆積
された導体膜３７およびその下の層間絶縁膜を、前記層
間絶縁膜の下の前記ポリシリコンパターン３５と共にパ
ターニングして、前記フィールド酸化膜パターン３４の
延在方向に略直交する導体パターン３７を、フラッシュ
メモリの制御電極として形成する。
【００２０】図３（Ａ）〜（Ｄ）の工程のパターニング
の結果、図２（Ａ）のフィールド酸化膜パターン３４に
平行に延在するポリシリコンパターン３５は個々のパタ
ーンに分割され、また前記層間絶縁膜は前記導体パター
ン３７の下を導体パターン３７と平行に延在し、前記分
割されたポリシリコンパターンの上面および両端面を覆
う層間絶縁膜パターン３６を形成する。図３（Ａ）〜
（Ｃ）に示すように、前記導体パターン３７は前記複数
のフィールド酸化膜パターン３４を横断して延在し、フ
ラッシュメモリのワード線電極を形成する。また、図３
（Ｂ）および（Ｄ）よりわかるように、前記フローティ
ング電極パターン３５はＳｉ基板３１からトンネル酸化
膜３２Ａにより分離され、また制御電極パターン３７か
ら層間絶縁膜パターン３６により分離されている。
の結果、図２（Ａ）のフィールド酸化膜パターン３４に
平行に延在するポリシリコンパターン３５は個々のパタ
ーンに分割され、また前記層間絶縁膜は前記導体パター
ン３７の下を導体パターン３７と平行に延在し、前記分
割されたポリシリコンパターンの上面および両端面を覆
う層間絶縁膜パターン３６を形成する。図３（Ａ）〜
（Ｃ）に示すように、前記導体パターン３７は前記複数
のフィールド酸化膜パターン３４を横断して延在し、フ
ラッシュメモリのワード線電極を形成する。また、図３
（Ｂ）および（Ｄ）よりわかるように、前記フローティ
ング電極パターン３５はＳｉ基板３１からトンネル酸化
膜３２Ａにより分離され、また制御電極パターン３７か
ら層間絶縁膜パターン３６により分離されている。
【００２１】次に、図４（Ａ）〜（Ｄ）の工程におい
て、一対の制御電極パターン３７のそれぞれの外側半分
を覆うようにレジストパターン３８を形成し、さらに前
記レジストパターン３８および前記制御電極パターン３
７をマスクに、前記Ｓｉ基板３１中に前記トンネル酸化
膜３２Ａを介してＰ+ を、典型的には４０〜６０ｋｅＶ
の加速電圧と１０15ｃｍ-2程度のドーズでイオン注入
し、さらに約９００°Ｃで熱拡散を行うことにより、図
５（Ａ）〜（Ｄ）の工程中、特に図５（Ｄ）に示すよう
に、前記Ｓｉ基板３１中、隣接する一対の制御電極パタ
ーン３７の間に、低濃度のｎ- 型ソース領域３１Ａを形
成する。図４（Ａ）〜（Ｄ）の工程では、前記フラッシ
ュメモリセルトランジスタのドレイン領域はレジストパ
ターン３８で保護されているため、図５（Ａ）〜（Ｄ）
の工程ではドレイン領域に対応した拡散領域は形成され
ない。
て、一対の制御電極パターン３７のそれぞれの外側半分
を覆うようにレジストパターン３８を形成し、さらに前
記レジストパターン３８および前記制御電極パターン３
７をマスクに、前記Ｓｉ基板３１中に前記トンネル酸化
膜３２Ａを介してＰ+ を、典型的には４０〜６０ｋｅＶ
の加速電圧と１０15ｃｍ-2程度のドーズでイオン注入
し、さらに約９００°Ｃで熱拡散を行うことにより、図
５（Ａ）〜（Ｄ）の工程中、特に図５（Ｄ）に示すよう
に、前記Ｓｉ基板３１中、隣接する一対の制御電極パタ
ーン３７の間に、低濃度のｎ- 型ソース領域３１Ａを形
成する。図４（Ａ）〜（Ｄ）の工程では、前記フラッシ
ュメモリセルトランジスタのドレイン領域はレジストパ
ターン３８で保護されているため、図５（Ａ）〜（Ｄ）
の工程ではドレイン領域に対応した拡散領域は形成され
ない。
【００２２】さらに、図４（Ａ）〜（Ｄ）および図５
（Ａ）〜（Ｄ）の工程では、前記Ｐ+のイオン注入工程
に引き続き、Ａｓ+ のイオン注入を４０〜６０ｋｅＶの
加速電圧と約１０14ｃｍ-2のドーズ量で行い、約９００
°Ｃで熱拡散を行うことにより、前記図５（Ａ）〜
（Ｄ）の工程中、特に図５（Ｄ）に示すように前記Ｓｉ
基板３１中に、前記ソース領域３１Ａに重畳してｎ+ 型
の拡散領域３１Ｃを形成する。前記拡散領域３１Ｃを形
成する熱拡散工程に伴い、先に形成されたｎ- 型の拡散
領域３１Ａおよびｎ+ 型の拡散領域３１Ｃは拡大し、フ
ローティング電極３５直下のチャネル領域中にまで侵入
する。
（Ａ）〜（Ｄ）の工程では、前記Ｐ+のイオン注入工程
に引き続き、Ａｓ+ のイオン注入を４０〜６０ｋｅＶの
加速電圧と約１０14ｃｍ-2のドーズ量で行い、約９００
°Ｃで熱拡散を行うことにより、前記図５（Ａ）〜
（Ｄ）の工程中、特に図５（Ｄ）に示すように前記Ｓｉ
基板３１中に、前記ソース領域３１Ａに重畳してｎ+ 型
の拡散領域３１Ｃを形成する。前記拡散領域３１Ｃを形
成する熱拡散工程に伴い、先に形成されたｎ- 型の拡散
領域３１Ａおよびｎ+ 型の拡散領域３１Ｃは拡大し、フ
ローティング電極３５直下のチャネル領域中にまで侵入
する。
【００２３】次に、図６（Ａ）〜（Ｄ）の工程において
前記制御電極３７に側壁酸化膜３９を形成し、次に図７
（Ａ）〜（Ｄ）の工程において、図６（Ａ）〜（Ｄ）の
構造上に図４（Ａ）〜（Ｄ）の工程で使ったのと同様な
レジストパターン４０を形成する。さらに図８（Ａ）〜
（Ｄ）の工程において、前記レジストパターン４０およ
び制御電極パターン３７の一部をマスクに前記層間絶縁
膜３４の露出部を選択的にドライエッチングすることに
より、図８（Ａ）および８（Ｃ）に示すように、拡散領
域３１Ｃが形成されたメモリセルトランジスタのソース
領域を隣接するメモリセルトランジスタのソース領域３
１Ｃに連続させる溝３４Ａを前記層間絶縁膜３４中に形
成する。その際、前記溝３４Ａは、Ｓｉ基板３１の表面
を露出する。ドライエッチングは例えばＣＨＦ3 等を使
って行われ、Ｓｉ基板３１の表面が露出した時点で自動
的に停止する。
前記制御電極３７に側壁酸化膜３９を形成し、次に図７
（Ａ）〜（Ｄ）の工程において、図６（Ａ）〜（Ｄ）の
構造上に図４（Ａ）〜（Ｄ）の工程で使ったのと同様な
レジストパターン４０を形成する。さらに図８（Ａ）〜
（Ｄ）の工程において、前記レジストパターン４０およ
び制御電極パターン３７の一部をマスクに前記層間絶縁
膜３４の露出部を選択的にドライエッチングすることに
より、図８（Ａ）および８（Ｃ）に示すように、拡散領
域３１Ｃが形成されたメモリセルトランジスタのソース
領域を隣接するメモリセルトランジスタのソース領域３
１Ｃに連続させる溝３４Ａを前記層間絶縁膜３４中に形
成する。その際、前記溝３４Ａは、Ｓｉ基板３１の表面
を露出する。ドライエッチングは例えばＣＨＦ3 等を使
って行われ、Ｓｉ基板３１の表面が露出した時点で自動
的に停止する。
【００２４】さらに、図９（Ａ）〜（Ｄ）の工程におい
て、前記溝３４Ａにより露出されたＳｉ基板３１の表面
部分に前記制御電極パターン３７を自己整合マスクにＡ
ｓ+のイオン注入を、典型的には４０〜６０ｋｅＶの加
速電圧と約１０14ｃｍ-2のドーズで実行し、さらに約９
００°Ｃで熱拡散を行うことにより、隣接するメモリセ
ルトランジスタのｎ+ 型拡散領域３１Ｃを前記制御電極
パターン３７の延在方向に接続するｎ+ 型の拡散領域３
１Ｄを基板３１中に、ソースラインとして形成する。本
実施例では、同時に、前記Ｓｉ基板３１中、前記制御電
極３７の他の側に、ドレイン領域に対応してｎ+ 型の拡
散領域３１Ｂを形成する。拡散領域３１Ｂと３１Ｄと同
時にＡｓのドーピングにより形成されるため、Ａｓを実
質的に同一の濃度含有する。
て、前記溝３４Ａにより露出されたＳｉ基板３１の表面
部分に前記制御電極パターン３７を自己整合マスクにＡ
ｓ+のイオン注入を、典型的には４０〜６０ｋｅＶの加
速電圧と約１０14ｃｍ-2のドーズで実行し、さらに約９
００°Ｃで熱拡散を行うことにより、隣接するメモリセ
ルトランジスタのｎ+ 型拡散領域３１Ｃを前記制御電極
パターン３７の延在方向に接続するｎ+ 型の拡散領域３
１Ｄを基板３１中に、ソースラインとして形成する。本
実施例では、同時に、前記Ｓｉ基板３１中、前記制御電
極３７の他の側に、ドレイン領域に対応してｎ+ 型の拡
散領域３１Ｂを形成する。拡散領域３１Ｂと３１Ｄと同
時にＡｓのドーピングにより形成されるため、Ａｓを実
質的に同一の濃度含有する。
【００２５】図９（Ａ）〜（Ｄ）の工程では、前記Ａｓ
+ のドーピングは先にＡｓ+ のドーピングにより形成さ
れたソース領域の高濃度領域３１Ｃにもなされ、その結
果、前記高濃度領域３１Ｃ中のＡｓの濃度は前記ドレイ
ン領域３１Ｂあるいはソースライン３１ＤにおけるＡｓ
の濃度よりも一般に高くなる。さらに、先に図１９
（Ａ）で説明したように、図９（Ａ）〜（Ｄ）の構造を
層間絶縁膜２１で覆い、さらに前記層間絶縁膜２１中に
前記ドレイン拡散領域を露出するコンタクトホール２１
Ａを形成し、さらに前記コンタクトホール２１Ａを埋め
るようにビット線ＢＬを構成するＡｌパターン２２を、
前記制御電極１７の延在方向に略直交するように形成
し、さらに前記Ａｌパターン２２を別の層間絶縁膜２３
により覆う。かかる構成により、図１９（Ｂ）に示すよ
うな、ｎ- 型ソース領域１１Ａがｎ+ 型拡散領域１１Ｃ
およびソースライン１１Ｄを介して消去電源に接続され
た構成のフラッシュメモリが形成される。ただし、前記
制御電極１７はワード線ＷＬを形成する。
+ のドーピングは先にＡｓ+ のドーピングにより形成さ
れたソース領域の高濃度領域３１Ｃにもなされ、その結
果、前記高濃度領域３１Ｃ中のＡｓの濃度は前記ドレイ
ン領域３１Ｂあるいはソースライン３１ＤにおけるＡｓ
の濃度よりも一般に高くなる。さらに、先に図１９
（Ａ）で説明したように、図９（Ａ）〜（Ｄ）の構造を
層間絶縁膜２１で覆い、さらに前記層間絶縁膜２１中に
前記ドレイン拡散領域を露出するコンタクトホール２１
Ａを形成し、さらに前記コンタクトホール２１Ａを埋め
るようにビット線ＢＬを構成するＡｌパターン２２を、
前記制御電極１７の延在方向に略直交するように形成
し、さらに前記Ａｌパターン２２を別の層間絶縁膜２３
により覆う。かかる構成により、図１９（Ｂ）に示すよ
うな、ｎ- 型ソース領域１１Ａがｎ+ 型拡散領域１１Ｃ
およびソースライン１１Ｄを介して消去電源に接続され
た構成のフラッシュメモリが形成される。ただし、前記
制御電極１７はワード線ＷＬを形成する。
【００２６】本実施例によるフラッシュメモリでは、先
にも説明したように、前記ｎ- 型拡散領域３１Ａおよび
前記ｎ+ 型拡散領域３１ＣがＳｉ基板３１中をフローテ
ィング電極パターン３５直下の領域にまで延在するた
め、情報の消去の際、前記フローティング電極パターン
３５から前記ｎ+ 型拡散領域３１Ｃへの電子のトンネル
酸化膜３２Ａを通過するトンネリングによる引き抜きが
確実に行われる。また、前記拡散領域３１Ａが低濃度の
ｎ- 型拡散領域であるため、基板３１と前記ｎ+型拡散
領域３１Ｃの間の電界が弱められ、電子の引き抜きが過
剰に生じて前記消去の際に拡散領域３１Ｃからフローテ
ィング電極パターン３５にホールが注入されてしまう問
題を回避することができる。また、前記ドレイン領域３
１Ｂはｎ+型にドープされているため、前記ドレイン領
域３１Ｂ近傍におけるホットエレクトロンの形成が効率
的に生じ、情報の書き込み時に電子をフローティング電
極パターン３５に効率的に注入することが可能になる。
にも説明したように、前記ｎ- 型拡散領域３１Ａおよび
前記ｎ+ 型拡散領域３１ＣがＳｉ基板３１中をフローテ
ィング電極パターン３５直下の領域にまで延在するた
め、情報の消去の際、前記フローティング電極パターン
３５から前記ｎ+ 型拡散領域３１Ｃへの電子のトンネル
酸化膜３２Ａを通過するトンネリングによる引き抜きが
確実に行われる。また、前記拡散領域３１Ａが低濃度の
ｎ- 型拡散領域であるため、基板３１と前記ｎ+型拡散
領域３１Ｃの間の電界が弱められ、電子の引き抜きが過
剰に生じて前記消去の際に拡散領域３１Ｃからフローテ
ィング電極パターン３５にホールが注入されてしまう問
題を回避することができる。また、前記ドレイン領域３
１Ｂはｎ+型にドープされているため、前記ドレイン領
域３１Ｂ近傍におけるホットエレクトロンの形成が効率
的に生じ、情報の書き込み時に電子をフローティング電
極パターン３５に効率的に注入することが可能になる。
【００２７】さらに、本発明の特徴によれば、前記ドレ
イン領域３１Ｂを形成する工程がソースラインを形成す
る工程と同時になされるため、ドレイン領域３１Ｂが形
成された後でさらに不純物元素の熱拡散工程が行われる
ことはなく、従ってドレイン領域３１Ｂがフローティン
グ電極パターン３５直下のチャネル領域に侵入すること
がなく、あるいは侵入してもその侵入長が減少し、ドレ
イン領域３１Ｂの先端は、図９（Ｄ）よりわかるよう
に、ドレイン領域側の側壁酸化膜３９と前記側壁酸化膜
３９を担持する側壁面との間に位置する。このため、フ
ラッシュメモリを非常に微細化しても、ゲート長がドレ
イン領域からの不純物元素の拡散により過剰に狭められ
ることがなくなり、ショートチャネル効果の発生が効果
的に抑止される。
イン領域３１Ｂを形成する工程がソースラインを形成す
る工程と同時になされるため、ドレイン領域３１Ｂが形
成された後でさらに不純物元素の熱拡散工程が行われる
ことはなく、従ってドレイン領域３１Ｂがフローティン
グ電極パターン３５直下のチャネル領域に侵入すること
がなく、あるいは侵入してもその侵入長が減少し、ドレ
イン領域３１Ｂの先端は、図９（Ｄ）よりわかるよう
に、ドレイン領域側の側壁酸化膜３９と前記側壁酸化膜
３９を担持する側壁面との間に位置する。このため、フ
ラッシュメモリを非常に微細化しても、ゲート長がドレ
イン領域からの不純物元素の拡散により過剰に狭められ
ることがなくなり、ショートチャネル効果の発生が効果
的に抑止される。
【００２８】以上、本発明を好ましい実施例について説
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した本発明の要旨内
において、様々な変形・変更が可能である。
明したが、本発明はかかる特定の実施例に限定されるも
のではなく、特許請求の範囲に記載した本発明の要旨内
において、様々な変形・変更が可能である。
【００２９】
【発明の効果】請求項１〜１１記載の本発明の特徴によ
れば、基板中においてソース領域を構成する第１の拡散
領域を、同じ基板中に形成され前記ソースラインを構成
する第３の拡散領域に接続した構成の半導体装置におい
て、ドレイン領域を構成する第２の拡散領域が、前記第
１の拡散領域が形成された後、第３の拡散領域と同時に
形成されるため、従来の製造工程におけるように、先に
形成されたドレイン領域が、後でソースラインを形成す
る際に余計な処理を受ける問題が生じない。このため、
チャネル領域へのドレイン領域からの不純物元素の熱拡
散による侵入が抑制され、半導体装置が非常に微細化さ
れた半導体装置であっても、ショートチャネル効果の発
生が抑止できる。また、前記ドレイン領域とソースライ
ンとは同時に、自己整合的に形成されるため、工程が簡
単である。
れば、基板中においてソース領域を構成する第１の拡散
領域を、同じ基板中に形成され前記ソースラインを構成
する第３の拡散領域に接続した構成の半導体装置におい
て、ドレイン領域を構成する第２の拡散領域が、前記第
１の拡散領域が形成された後、第３の拡散領域と同時に
形成されるため、従来の製造工程におけるように、先に
形成されたドレイン領域が、後でソースラインを形成す
る際に余計な処理を受ける問題が生じない。このため、
チャネル領域へのドレイン領域からの不純物元素の熱拡
散による侵入が抑制され、半導体装置が非常に微細化さ
れた半導体装置であっても、ショートチャネル効果の発
生が抑止できる。また、前記ドレイン領域とソースライ
ンとは同時に、自己整合的に形成されるため、工程が簡
単である。
【図１】（Ａ）〜（Ｄ）は、本発明の一実施例によるフ
ラッシュメモリの製造工程を示す図（その１）である。
ラッシュメモリの製造工程を示す図（その１）である。
【図２】（Ａ）〜（Ｄ）は、本発明の一実施例によるフ
ラッシュメモリの製造工程を示す図（その２）である。
ラッシュメモリの製造工程を示す図（その２）である。
【図３】（Ａ）〜（Ｄ）は、本発明の一実施例によるフ
ラッシュメモリの製造工程を示す図（その３）である。
ラッシュメモリの製造工程を示す図（その３）である。
【図４】（Ａ）〜（Ｄ）は、本発明の一実施例によるフ
ラッシュメモリの製造工程を示す図（その４）である。
ラッシュメモリの製造工程を示す図（その４）である。
【図５】（Ａ）〜（Ｄ）は、本発明の一実施例によるフ
ラッシュメモリの製造工程を示す図（その５）である。
ラッシュメモリの製造工程を示す図（その５）である。
【図６】（Ａ）〜（Ｄ）は、本発明の一実施例によるフ
ラッシュメモリの製造工程を示す図（その６）である。
ラッシュメモリの製造工程を示す図（その６）である。
【図７】（Ａ）〜（Ｄ）は、本発明の一実施例によるフ
ラッシュメモリの製造工程を示す図（その７）である。
ラッシュメモリの製造工程を示す図（その７）である。
【図８】（Ａ）〜（Ｄ）は、本発明の一実施例によるフ
ラッシュメモリの製造工程を示す図（その８）である。
ラッシュメモリの製造工程を示す図（その８）である。
【図９】（Ａ）〜（Ｄ）は、本発明の一実施例によるフ
ラッシュメモリの製造工程を示す図（その９）である。
ラッシュメモリの製造工程を示す図（その９）である。
【図１０】（Ａ）〜（Ｄ）は、従来のフラッシュメモリ
の製造工程を示す図（その１）である。
の製造工程を示す図（その１）である。
【図１１】（Ａ）〜（Ｄ）は、従来のフラッシュメモリ
の製造工程を示す図（その２）である。
の製造工程を示す図（その２）である。
【図１２】（Ａ）〜（Ｄ）は、従来のフラッシュメモリ
の製造工程を示す図（その３）である。
の製造工程を示す図（その３）である。
【図１３】（Ａ）〜（Ｄ）は、従来のフラッシュメモリ
の製造工程を示す図（その４）である。
の製造工程を示す図（その４）である。
【図１４】（Ａ）〜（Ｄ）は、従来のフラッシュメモリ
の製造工程を示す図（その５）である。
の製造工程を示す図（その５）である。
【図１５】（Ａ）〜（Ｄ）は、従来のフラッシュメモリ
の製造工程を示す図（その６）である。
の製造工程を示す図（その６）である。
【図１６】（Ａ）〜（Ｄ）は、従来のフラッシュメモリ
の製造工程を示す図（その７）である。
の製造工程を示す図（その７）である。
【図１７】（Ａ）〜（Ｄ）は、従来のフラッシュメモリ
の製造工程を示す図（その８）である。
の製造工程を示す図（その８）である。
【図１８】（Ａ）〜（Ｄ）は、従来のフラッシュメモリ
の製造工程を示す図（その９）である。
の製造工程を示す図（その９）である。
【図１９】（Ａ），（Ｂ）は従来のフラッシュメモリの
構成および等価回路を示す図である。
構成および等価回路を示す図である。
１１，３１ 基板 １１Ａ，３１Ａ 低濃度ソース拡散領域 １１Ｂ，３１Ｂ ドレイン拡散領域 １１Ｃ，３１Ｃ 高濃度ソース拡散領域 １１Ｄ，３１Ｄ ソースライン拡散領域 １２，３２ パッド酸化膜 １２Ａ，３２Ａ トンネル酸化膜 １３，３３ ＳｉＮ膜 １４，３４ フィールド酸化膜 １５，３５ フローティング電極パターン １６，２１，２３，３６ 層間絶縁膜 １７，３７ 制御電極パターン １８，２０，３８，４０ レジストパターン １９，３９ 側壁酸化膜 ２２ ビット線パターン
Claims (11)
- 【請求項１】 フィールド絶縁膜を形成された基板と、
前記基板上、前記フィールド絶縁膜により画成された活
性領域上に形成された、トンネル絶縁膜と、前記トンネ
ル絶縁膜上に形成されたフローティング電極と、前記フ
ローティング電極上に形成された層間絶縁膜と、前記層
間絶縁膜上に形成された制御電極とよりなるゲート構造
とを備えた半導体装置の製造方法において、 前記活性領域中、前記ゲート構造の一の側に第１のイオ
ン注入工程を行い、第１の拡散領域を形成する工程と、 前記第１の拡散領域を形成する工程の後、前記フィール
ド絶縁膜のうち、前記第１の拡散領域に隣接する部分を
除去し、前記活性領域外において前記基板表面を露出す
る工程と、 前記活性領域中、前記ゲート構造の他の側に第２のイオ
ン注入工程を行い、第２の拡散領域を形成する工程と、 前記露出した基板表面に第３のイオン注入を行い、前記
第１の拡散領域に隣接して第３の拡散領域を形成する工
程とよりなり、 前記第２のイオン注入工程と前記第３のイオン注入工程
とは、同時に実行されることを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記第１のイオン注入工程と前記第２の
イオン注入工程とは、同一の導電型を有する互いに異な
った不純物元素によりそれぞれ実行されることを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第２のイオン注入工程と前記第３の
イオン注入工程とは、同一の不純物元素により実行され
ることを特徴とする請求項１または２記載の半導体装置
の製造方法。 - 【請求項４】 さらに、前記第１のイオン注入工程の
後、前記第１の拡散領域に、第４のイオン注入工程を行
うことを特徴とする請求項２または３記載の半導体装置
の製造方法。 - 【請求項５】 前記第４のイオン注入工程は、前記第１
のイオン注入工程での不純物元素とは異なった不純物元
素により実行されることを特徴とする請求項４記載の半
導体装置の製造方法。 - 【請求項６】 前記第１のイオン注入工程と前記第４の
イオン注入工程とは、連続して実行されることを特徴と
する請求項４または５記載の半導体装置の製造方法。 - 【請求項７】 前記第１のイオン注入工程は、前記基板
表面のうち、前記第２の拡散領域が形成される部分をレ
ジストパターンにより保護して実行されることを特徴と
する請求項１〜６のうち、いずれか一項記載の半導体装
置の製造方法。 - 【請求項８】 前記活性領域外において前記基板表面を
露出する工程は、前記活性領域のうち前記第２の拡散領
域が形成される部分、および前記フィールド酸化膜のう
ち、前記第２の拡散領域が形成される部分に隣接する部
分をレジストパターンにより保護し、絶縁膜に選択的に
作用するドライエッチングを行うことにより実行される
ことを特徴とする請求項１〜７のうち、いずれか一項記
載の半導体装置の製造方法。 - 【請求項９】 さらに、前記第１のイオン注入工程の
後、前記活性領域外において前記基板表面を露出する工
程よりも前に、前記ゲート構造の対向する一対の側壁面
上に側壁絶縁膜を形成することを特徴とする請求項１〜
７のうち、いずれか一項記載の半導体装置の製造方法。 - 【請求項１０】 基板と、 前記基板上に形成され、活性領域を画成するフィールド
絶縁膜と、 前記活性領域上に形成され、トンネル絶縁膜と、前記ト
ンネル絶縁膜上に形成されたフローティング電極と、前
記フローティング電極上に形成された層間絶縁膜と、前
記層間絶縁膜上に形成された制御電極とよりなり、第１
の側の側壁面上に第１の側壁絶縁膜を、また第２の反対
側の側壁面上に第２の側壁絶縁膜を担持するゲート電極
構造と、 前記活性領域中、前記ゲート電極構造の前記第１の側に
形成され、内側の高濃度領域と前記高濃度領域を囲む外
側の低濃度領域とよりなる第１の拡散領域と、 前記活性領域中、前記ゲート電極構造の前記第２の側に
形成され、前記第１の拡散領域と同一の導電型を有する
第２の拡散領域と、 前記フィールド絶縁膜中に、前記第１の拡散領域の高濃
度領域に隣接して形成され、前記基板表面を露出する溝
と、 前記溝により露出された基板表面に、前記第１の拡散領
域中の高濃度領域に連続して形成され、前記第１および
第２の拡散領域と同一の導電型を有する第３の拡散領域
とを備えた半導体装置において、 前記第２の拡散領域と前記第３の拡散領域とは同一の導
電型を有し、同一の不純物元素を同一の濃度含むことを
特徴とする半導体装置。 - 【請求項１１】 前記第２の拡散領域の先端は、前記第
２の側壁絶縁膜と前記第２の側壁面との間に位置するこ
とを特徴とする請求項１０記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066898A JPH11265947A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置およびその製造方法 |
| US09/160,046 US6507068B2 (en) | 1998-03-17 | 1998-09-25 | Flash memory device and a fabrication process thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10066898A JPH11265947A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005096274A Division JP2005229128A (ja) | 2005-03-29 | 2005-03-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11265947A true JPH11265947A (ja) | 1999-09-28 |
Family
ID=13329222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10066898A Pending JPH11265947A (ja) | 1998-03-17 | 1998-03-17 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6507068B2 (ja) |
| JP (1) | JPH11265947A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064375B2 (en) | 2002-10-29 | 2006-06-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a gate electrode and a diffusion layer and a manufacturing method thereof |
| US7621157B2 (en) * | 2005-04-01 | 2009-11-24 | Askoll Holding S.R.L. | Washing-machine and similar household appliances with rotary drum |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101063690B1 (ko) * | 2008-11-21 | 2011-09-14 | 주식회사 동부하이텍 | 반도체 소자 및 그 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836508B2 (ja) * | 1980-12-25 | 1983-08-09 | 富士通株式会社 | 半導体装置の製造方法 |
| US5270240A (en) * | 1991-07-10 | 1993-12-14 | Micron Semiconductor, Inc. | Four poly EPROM process and structure comprising a conductive source line structure and self-aligned polycrystalline silicon digit lines |
| US5482881A (en) * | 1995-03-14 | 1996-01-09 | Advanced Micro Devices, Inc. | Method of making flash EEPROM memory with reduced column leakage current |
| JPH0982924A (ja) * | 1995-09-14 | 1997-03-28 | Toshiba Corp | 半導体記憶装置の製造方法 |
-
1998
- 1998-03-17 JP JP10066898A patent/JPH11265947A/ja active Pending
- 1998-09-25 US US09/160,046 patent/US6507068B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064375B2 (en) | 2002-10-29 | 2006-06-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a gate electrode and a diffusion layer and a manufacturing method thereof |
| US7621157B2 (en) * | 2005-04-01 | 2009-11-24 | Askoll Holding S.R.L. | Washing-machine and similar household appliances with rotary drum |
Also Published As
| Publication number | Publication date |
|---|---|
| US6507068B2 (en) | 2003-01-14 |
| US20010019149A1 (en) | 2001-09-06 |
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