JP2005229128A - 半導体装置 - Google Patents

Abstract

【課題】 ソースラインによりソース領域が接続されたＮＯＲ型フラッシュメモリにおいて、ショートチャネル効果を回避しつつ微細化をすすめる。
【解決手段】 基板上にフローティング電極およびコントロール電極を含むゲート構造を形成した後、ソース領域を構成する拡散領域を形成し、さらにフィールド酸化膜中に前記ソース領域に接続し基板表面を露出する溝を形成した後、前記溝中にイオン注入を行ってソースラインを形成すると同時に、ドレイン領域にもイオン注入を行ってドレイン領域に対応する拡散領域を形成する。
【選択図】 図９

Description

本発明は一般に半導体装置の製造に関し、特にフラッシュメモリおよびその製造方法に関する。

フラッシュメモリはメモリセルトランジスタのゲートにフローティング電極を有し、情報をフローティング電極に電荷の形で蓄積する不揮発性の半導体装置である。フラッシュメモリでは、メモリセルトランジスタのドレイン端近傍に形成されるホットエレクトロンをトンネル酸化膜を介して前記フローティング電極に注入することにより情報の書き込みがなされ、また前記フローティング電極に蓄積した電荷を引き抜くことにより、情報の消去がなされる。前記フローティング電極に注入された電子は前記メモリセルトランジスタのチャネル領域の導通を制御し、その結果メモリセルトランジスタの導通を検出することにより、前記フローティング電極に保持されている二値情報の内容が検出される。特にＮＯＲ型のフラッシュメモリでは、フローティング電極に蓄積された電荷をソース領域へ引き抜くことにより、情報の一括消去がなされる。

図１０（Ａ）〜（Ｄ），図１１（Ａ）〜（Ｄ），図１２（Ａ）〜（Ｄ），図１３（Ａ）〜（Ｄ），図１４（Ａ）〜（Ｄ），図１５（Ａ）〜（Ｄ），図１６（Ａ）〜（Ｄ），図１７（Ａ）〜（Ｄ）および図１８（Ａ）〜（Ｄ）は、従来のＮＯＲ型フラッシュメモリの製造工程を示す。ただし、図１０（Ａ）〜図１８（Ａ）は平面図を、図１０（Ｂ）〜図１８（Ｂ）は線Ａ−Ａ’に沿った断面図を、図１０（Ｃ）〜１８（Ｃ）は線Ｂ−Ｂ’に沿った断面図を、さらに図１０（Ｄ）〜１８（Ｄ）は線Ｃ−Ｃ’に沿った断面図を示す。

図１０（Ａ）〜（Ｄ）を参照するに、ｐ型Ｓｉ基板１１上にはパッド酸化膜１２が熱酸化により１５〜３０ｎｍの厚さに形成され、さらにその上にＳｉＮ膜１３が１５０〜２００ｎｍの厚さに形成されている。前記ＳｉＮ膜１３は帯状の素子分離領域に対応してエッチング除去され、素子分離領域にはウェット酸化により、帯状のフィールド酸化膜パターン１４が形成されている。

次に、前記ＳｉＮ膜１３およびパッド酸化膜１２は除去され、露出したＳｉ基板１１の表面にＨＣｌ中における熱酸化により、フラッシュメモリのトンネル酸化膜となるＳｉＯ2 膜１２Ａを形成した後、図１１（Ａ）〜（Ｄ）の工程においてポリシリコン膜を堆積し、これをパターニングして、一対の隣接したフィールド酸化膜パターン１４の間において露出したトンネル酸化膜１２Ａを覆う、前記帯状のフィールド酸化膜パターン１４に対応した帯状の形状を有するポリシリコンパターン１５を、フラッシュメモリのフローティング電極として形成する。

次に図１２（Ａ）〜（Ｄ）の工程において、前記図１１（Ａ）〜（Ｄ）の構造上に、いわゆるＯＮＯ構造を有し、厚さが７〜１０ｎｍの下側酸化膜と、その上の厚さが１０〜１５ｎｍのＳｉＮ膜と、さらにその上の厚さが約３ｎｍの上側酸化膜とよりなる層間絶縁膜を堆積し、さらに前記層間絶縁膜上に、厚さが１５０〜２００ｎｍの別のポリシリコン膜と厚さが１５０〜２００ｎｍのＷＳｉ膜とよりなる導体膜をさらに堆積し、堆積された導体膜１７およびその下の層間絶縁膜を、前記層間絶縁膜の下の前記ポリシリコンパターン１５と共にパターニングして、前記フィールド酸化膜パターン１４の延在方向に略直交する導体パターン１７を、フラッシュメモリの制御電極として形成する。

図１２（Ａ）〜（Ｄ）の工程のパターニングの結果、図１１（Ａ）のフィールド酸化膜パターン１４に平行に延在するポリシリコンパターン１５は個々のパターンに分割され、また前記層間絶縁膜は前記導体パターン１７の下を導体パターン１７と平行に延在し、前記分割されたポリシリコンパターンの上面および両端面を覆う層間絶縁膜パターン１６を形成する。図１２（Ａ）〜（Ｃ）に示すように、前記導体パターン１７は前記複数のフィールド酸化膜パターン１４を横断して延在し、フラッシュメモリのワード線電極を形成する。また、図１２（Ｂ）および（Ｄ）よりわかるように、前記フローティング電極パターン１５はＳｉ基板１１からトンネル酸化膜１２Ａにより分離され、また制御電極パターン１７から層間絶縁膜パターン１６により分離されている。

次に、図１３（Ａ）〜（Ｄ）の工程において、一対の制御電極パターン１７のそれぞれの外側半分を覆うようにレジストパターン１８を形成し、さらに前記レジストパターン１８および前記制御電極パターン１７をマスクに、前記Ｓｉ基板１１中に前記トンネル酸化膜１２Ａを介してP+を、典型的には４０〜６０ｋｅＶの加速電圧と１０¹⁴ｃｍ^-2程度のドーズでイオン注入し、さらに熱拡散を行うことにより、図１４（Ａ）〜（Ｄ）の工程中、特に図１４（Ｄ）に示すように、前記Ｓｉ基板１１中、隣接する一対の制御電極パターン１７の間に、低濃度のｎ-型ソース領域１１Ａを形成する。図１３（Ａ）〜（Ｄ）の工程では、前記フラッシュメモリセルトランジスタのドレイン領域はレジストパターン１８で保護されているため、図１４（Ａ）〜（Ｄ）の工程ではドレイン領域に対応した拡散領域は形成されない。

次に、図１５（Ａ）〜（Ｄ）の工程において、前記基板１１中に、前記制御電極パターン１７を自己整合マスクにＡｓ+のイオン注入を、前記トンネル酸化膜１２Ａを介して典型的には４０〜６０ｋｅＶの加速電圧と１０¹⁵ｃｍ^-2程度のドーズで実行し、さらに熱拡散工程を実行することにより、前記ドレイン領域に対応してｎ+型の拡散領域１１Ｂを形成する。その際、前記Ａｓ+のイオン注入の結果、前記n-型ソース領域１１Ａの内側に別のｎ+型拡散領域１１Ｃが形成される。前記熱拡散工程の結果、前記ｎ-型ソース領域１１Ａ、およびｎ+型拡散領域１１Ｂ，１１Ｃは、図１５（Ｄ）に示すように、前記Ｓｉ基板１１中、フローティング電極１５直下の領域にまで拡大する。さらに、前記ｎ+型拡散領域１１Ｂ，１１Ｃの形成後、前記制御電極１７に側壁酸化膜１９を形成する。

ただし、図１５（Ａ）〜（Ｄ）の工程では、前記ソース領域１１Ａあるいは１１Ｃは、前記制御電極パターン１７の延在方向上で隣接するソース領域１１Ａあるいは１１Ｃからフィールド酸化膜１４により隔てられており、ＮＯＲ型フラッシュメモリに特徴的な連続したソースラインはまだ形成されていない。

そこで、次に図１６（Ａ）〜（Ｄ）の工程において、図１５（Ａ）〜（Ｄ）の構造上に図１３（Ａ）〜（Ｄ）の工程で使ったのと同様なレジストパターン２０を形成し、図１７（Ａ）〜（Ｄ）の工程において、さらに前記レジストパターン２０および制御電極パターン１７の一部をマスクに前記層間絶縁膜１４の露出部を選択的にドライエッチングすることにより、図１７（Ａ）および１７（Ｃ）に示すように、拡散領域１１Ｃが形成されたメモリセルトランジスタのソース領域を隣接するメモリセルトランジスタのソース領域１１Ｃに連続させる溝１４Ａを前記層間絶縁膜１４中に形成する。その際、前記溝１４Ａは、Ｓｉ基板１１の表面を露出する。

さらに、図１８（Ａ）〜（Ｄ）の工程において、前記溝１４Ａにより露出されたＳｉ基板１１の表面部分に、前記制御電極パターン１７を自己整合マスクにＡｓ+のイオン注入を、典型的には４０〜６０ｋｅＶの加速電圧と約１０¹⁵cm^-2のドーズで実行し、隣接するメモリセルトランジスタのｎ+型拡散領域１１Ｃを前記制御電極パターン１７の延在方向に接続するｎ+型の拡散領域１１Ｄを、基板１１中に、ソースラインとして形成する。

さらに図１９（Ａ）に示すように図１８（Ａ）〜（Ｄ）の構造を層間絶縁膜２１で覆い、さらに前記層間絶縁膜２１中に前記ドレイン拡散領域１１Ｂを露出するコンタクトホール２１Ａを形成し、さらに前記コンタクトホール２１Ａを埋めるようにビット線ＢＬを構成するＡｌパターン２２を、前記制御電極１７の延在方向に略直交するように形成し、さらに前記Ａｌパターン２２を別の層間絶縁膜２３により覆う。かかる構成により、図１９（Ｂ）に示すような、ｎ-型ソース領域１１Ａがｎ+型拡散領域１１Ｃおよびソースライン１１Ｄを介して消去電源に接続された構成のフラッシュメモリが形成される。ただし、前記制御電極１７はワード線ＷＬを形成する。

かかる構成のフラッシュメモリでは、先にも説明したように、前記ｎ+型拡散領域１１ＣがＳｉ基板１１中をフローティング電極パターン１５直下の領域にまで延在するため、情報の消去の際、前記フローティング電極パターン１５から前記ｎ+型拡散領域１１Ｃへの電子のトンネル酸化膜１２Ａを通過するトンネリングによる引き抜きが確実に行われる。また、前記拡散領域１１Ａは低濃度のｎ-型拡散領域であるため、基板１１とＮ+型拡散領域１１Ｃとの間の電界を弱め、このため電子の引き抜きが過剰に生じて前記消去の際に拡散領域１１Ｃからフローティング電極パターン１５にホールが注入されてしまう問題を回避することができる。また、前記ドレイン領域１１Ｂはｎ+型にドープされているため、前記ドレイン領域１１Ｂ近傍におけるホットエレクトロンの形成が効率的に生じ、情報の書き込み時に電子をフローティング電極パターン１５に効率的に注入することが可能になる。

一方、前記従来のＮＯＲ型フラッシュメモリでは、イオン注入工程が、図１３（Ａ）〜（Ｄ）の工程と図１５（Ａ）〜（Ｄ）の工程、さらに図１８（Ａ）〜（Ｄ）の工程の計３回にわたって行われるため、前記拡散領域１１Ａは前記フローティング電極パターン１５直下に形成されるチャネル領域の半分を超えて拡大する可能性がある。また、前記拡散領域１１Ｂも、図１５（Ａ）〜（Ｄ）の工程と図１８（Ｄ）〜（Ｄ）の工程の計２回にわたってイオン注入および熱拡散工程を受けるため、前記フローティング電極パターン１５直下の領域深く侵入する傾向がある。

このため、前記従来のＮＯＲ型フラッシュメモリでは、特に微細化が進んだ場合、ゲート長が設計値を超えて非常に短くなってしまい、メモリセルトランジスタにショートチャネル効果が生じてしまうおそれがある。

そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする
本発明のより具体的な課題は、フローティング電極を有し、ソース拡散領域がソースラインを構成する拡散領域に接続された構成の半導体装置において、フローティング電極から前記ソース拡散領域へのトンネル絶縁膜を介した電子の引き抜きを安定して行うことができ、ドレイン拡散領域に十分な不純物濃度を確保することにより、フローティング電極へのホットエレクトロンの注入を効率的に行うことができ、しかもドレイン拡散領域のチャネル領域への侵入を抑制した半導体装置およびその製造方法を提供することにある。

本発明は、上記の課題を、
請求項１に記載したように、
基板と、
前記基板上に形成されたゲート電極と、
前記ゲート電極の第１の側壁面に第１の厚さで形成された第１の側壁絶縁膜と、
前記ゲート電極の第２の側壁面上に前記第１の膜厚よりも実質的に大きい第２の膜厚で形成された第２のゲート絶縁膜と、
前記基板中、前記ゲート電極の前記第１の側壁面に隣接して形成された第１の拡散領域と、
前記基板中、前記ゲート電極の第２の側壁面に隣接して形成された第２の拡散領域とよりなる半導体装置であって、
前記第１の拡散領域は、前記第１の拡散領域の前記基板に対する境界を画成する第１の先端部を、前記基板主面に垂直方向から見た場合に、前記ゲート電極の下に、前記第１の側壁絶縁膜の外面から図って第１のオーバーラップ距離の位置に有しており、
前記第２の拡散領域は、前記第２の拡散領域の前記基板に対する境界を画成する第２の先端部を、前記基板主面に垂直方向から見た場合に、前記ゲート電極の下に、前記第２の側壁絶縁膜の外面から図って第２のオーバーラップ距離の位置に有しており、
前記第１のオーバーラップ距離は、前記第２のオーバーラップ距離よりも大きく、
前記第２の拡散領域の前記第２の先端部は、前記ゲート電極の前記第２の側壁面の外側に位置しており、
前記第１の拡散領域は、より高い不純物濃度の第３の拡散領域を内側に含んでおり、
前記第３の拡散領域は、より高い不純物濃度の第４の拡散領域を内側に含んでいることを特徴とする半導体装置により、または
請求項２に記載したように、
基板と、
前記基板上に、活性領域を画成するように形成されたフィールド絶縁膜と、
前記基板上の前記活性領域上に形成され、前記活性領域を覆うトンネル絶縁膜と、前記トンネル絶縁膜上に設けられたフローティングゲート電極と、前記フローティングゲート電極上に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられた制御電極とよりなり、
さらに第１の側壁面上に第１の側壁絶縁膜を、反対側の第２の側壁面上に第２の側壁絶縁膜を有するゲート構造と、
前記基板の前記活性領域中に、前記ゲート構造の前記第1の側壁面に対応して形成され、内側領域と前記内側領域を囲む外側領域とを含み、前記外側領域では前記内側領域よりも不純物濃度が低い第1の拡散領域と、
前記基板の前記活性領域中、前記ゲート構造の第２の側壁面に対応して形成され、前記第１の拡散領域の導電型と同じ導電型を有する第２の拡散領域と、
前記フィールド絶縁膜中に、前記第１の拡散領域の前記内側領域に接して形成され、前記基板表面を露出する溝と、
前記基板表面において前記溝により露出され、前記第１の拡散領域の内側領域に連続し、前記第１および第２の拡散領域の導電型と同一の導電型を有する第３の拡散領域と、よりなり、
前記第２の拡散領域と前記第３の拡散領域は、同一の不純物元素を、同一の濃度で含んでおり、
前記第３の拡散領域は、その先端部が、前記基板の主面に垂直方向から見た場合、前記ゲート構造の前記第1の側壁面外側に、前記第1の側壁面から離間して位置するように形成されており、前記基板の不純物濃度は、前記先端部の外側で、前記ゲート構造直下のチャネル領域の不純物濃度と実質的に同一であり、
前記第２の拡散領域は、前記第２の拡散領域と基板との境界として定義されるその先端部が、前記ゲート電極の前記第2の側壁面の外側に位置するように形成されており、
前記第２の拡散領域の外側には、前記第２の拡散領域の先端部と前記ゲート構造の前記第２の側壁面との間に、他の拡散領域は形成されないことを特徴とする半導体装置により、または
請求項３に記載したように、
前記半導体装置はNOR型フラッシュメモリであることを特徴とする請求項２記載の半導体装置により、解決する。

請求項１〜３記載の本発明の特徴によれば、
基板中においてソース領域を構成する第１の拡散領域を、同じ基板中に形成され前記ソースラインを構成する第３の拡散領域に接続した構成の半導体装置において、ドレイン領域を構成する第２の拡散領域が、前記第１の拡散領域が形成された後、第３の拡散領域と同時に形成されるため、従来の製造工程におけるように、先に形成されたドレイン領域が、後でソースラインを形成する際に余計な処理を受ける問題が生じない。このため、チャネル領域へのドレイン領域からの不純物元素の熱拡散による侵入が抑制され、半導体装置が非常に微細化された半導体装置であっても、ショートチャネル効果の発生が抑止できる。また、前記ドレイン領域とソースラインとは同時に、自己整合的に形成されるため、工程が簡単である。

図１（Ａ）〜（Ｄ），図２（Ａ）〜（Ｄ），図３（Ａ）〜（Ｄ），図４（Ａ）〜（Ｄ），図５（Ａ）〜（Ｄ），図６（Ａ）〜（Ｄ），図７（Ａ）〜（Ｄ），図８（Ａ）〜（Ｄ）および図９（Ａ）〜（Ｄ）は、本発明の第１実施例によるＮＯＲ型フラッシュメモリの製造工程を示す。ただし、図１（Ａ）〜図９（Ａ）は平面図を、図１（Ｂ）〜図９（Ｂ）は線Ａ−Ａ’に沿った断面図を、図１（Ｃ）〜９（Ｃ）は線Ｂ−Ｂ’に沿った断面図を、さらに図１（Ｄ）〜９（Ｄ）は線Ｃ−Ｃ’に沿った断面図を示す。

図１（Ａ）〜（Ｄ）を参照するに、ｐ型Ｓｉ基板３１上にはパッド酸化膜３２が熱酸化により１５〜３０ｎｍの厚さに形成され、さらにその上にＳｉＮ膜３３が１５０〜２００ｎｍの厚さに形成されている。前記ＳｉＮ膜３３は帯状の素子分離領域に対応してエッチング除去され、素子分離領域にはウェット酸化により、帯状のフィールド酸化膜パターン３４が形成されている。

次に、前記ＳｉＮ膜３３およびパッド酸化膜３２は除去され、露出したＳｉ基板３１の表面にＨＣｌ中における熱酸化により、フラッシュメモリのトンネル酸化膜となるＳｉＯ2 膜３２Ａを形成した後、図２（Ａ）〜（Ｄ）の工程においてポリシリコン膜を堆積し、これをパターニングして、一対の隣接したフィールド酸化膜パターン３４の間において露出したトンネル酸化膜３２Ａを覆う、前記帯状のフィールド酸化膜パターン３４に対応した帯状の形状を有するポリシリコンパターン３５を、フラッシュメモリのフローティング電極として形成する。

次に図３（Ａ）〜（Ｄ）の工程において、前記図２（Ａ）〜（Ｄ）の構造上に、いわゆるＯＮＯ構造を有し、厚さが７〜１０ｎｍの下側酸化膜と、その上の厚さが１０〜１５ｎｍのＳｉＮ膜と、さらにその上の厚さが約３ｎｍの上側酸化膜とよりなる層間絶縁膜を堆積し、さらに前記層間絶縁膜上に、厚さが約１５０〜２００ｎｍの別のポリシリコン膜と厚さが１５０〜２００ｎｍのＷＳｉ膜とよりなる導体膜をさらに堆積し、堆積された導体膜３７およびその下の層間絶縁膜を、前記層間絶縁膜の下の前記ポリシリコンパターン３５と共にパターニングして、前記フィールド酸化膜パターン３４の延在方向に略直交する導体パターン３７を、フラッシュメモリの制御電極として形成する。

図３（Ａ）〜（Ｄ）の工程のパターニングの結果、図２（Ａ）のフィールド酸化膜パターン３４に平行に延在するポリシリコンパターン３５は個々のパターンに分割され、また前記層間絶縁膜は前記導体パターン３７の下を導体パターン３７と平行に延在し、前記分割されたポリシリコンパターンの上面および両端面を覆う層間絶縁膜パターン３６を形成する。図３（Ａ）〜（Ｃ）に示すように、前記導体パターン３７は前記複数のフィールド酸化膜パターン３４を横断して延在し、フラッシュメモリのワード線電極を形成する。また、図３（Ｂ）および（Ｄ）よりわかるように、前記フローティング電極パターン３５はＳｉ基板３１からトンネル酸化膜３２Ａにより分離され、また制御電極パターン３７から層間絶縁膜パターン３６により分離されている。

次に、図４（Ａ）〜（Ｄ）の工程において、一対の制御電極パターン３７のそれぞれの外側半分を覆うようにレジストパターン３８を形成し、さらに前記レジストパターン３８および前記制御電極パターン３７をマスクに、前記Ｓｉ基板３１中に前記トンネル酸化膜３２Ａを介してＰ+を、典型的には４０〜６０ｋｅＶの加速電圧と１０¹⁵cm^-2程度のドーズでイオン注入し、さらに約９００°Ｃで熱拡散を行うことにより、図５（Ａ）〜（Ｄ）の工程中、特に図５（Ｄ）に示すように、前記Ｓｉ基板３１中、隣接する一対の制御電極パターン３７の間に、低濃度のｎ-型ソース領域３１Ａを形成する。図４（Ａ）〜（Ｄ）の工程では、前記フラッシュメモリセルトランジスタのドレイン領域はレジストパターン３８で保護されているため、図５（Ａ）〜（Ｄ）の工程ではドレイン領域に対応した拡散領域は形成されない。

さらに、図４（Ａ）〜（Ｄ）および図５（Ａ）〜（Ｄ）の工程では、前記Ｐ+のイオン注入工程に引き続き、Ａｓ+のイオン注入を４０〜６０ｋｅＶの加速電圧と約１０¹⁴ｃｍ^-2のドーズ量で行い、約９００°Ｃで熱拡散を行うことにより、前記図５（Ａ）〜（Ｄ）の工程中、特に図５（Ｄ）に示すように前記Ｓｉ基板３１中に、前記ソース領域３１Ａに重畳してｎ+型の拡散領域３１Ｃを形成する。前記拡散領域３１Ｃを形成する熱拡散工程に伴い、先に形成されたｎ-型の拡散領域３１Ａおよびｎ+型の拡散領域３１Ｃは拡大し、フローティング電極３５直下のチャネル領域中にまで侵入する。

次に、図６（Ａ）〜（Ｄ）の工程において前記制御電極３７に側壁酸化膜３９を形成し、次に図７（Ａ）〜（Ｄ）の工程において、図６（Ａ）〜（Ｄ）の構造上に図４（Ａ）〜（Ｄ）の工程で使ったのと同様なレジストパターン４０を形成する。さらに図８（Ａ）〜（Ｄ）の工程において、前記レジストパターン４０および制御電極パターン３７の一部をマスクに前記層間絶縁膜３４の露出部を選択的にドライエッチングすることにより、図８（Ａ）および８（Ｃ）に示すように、拡散領域３１Ｃが形成されたメモリセルトランジスタのソース領域を隣接するメモリセルトランジスタのソース領域３１Ｃに連続させる溝３４Ａを前記層間絶縁膜３４中に形成する。その際、前記溝３４Ａは、Ｓｉ基板３１の表面を露出する。ドライエッチングは例えばＣＨＦ_３ 等を使って行われ、Ｓｉ基板３１の表面が露出した時点で自動的に停止する。

さらに、図９（Ａ）〜（Ｄ）の工程において、前記溝３４Ａにより露出されたＳｉ基板３１の表面部分に前記制御電極パターン３７を自己整合マスクにＡｓ+のイオン注入を、典型的には４０〜６０ｋｅＶの加速電圧と約１０14ｃｍ-2のドーズで実行し、さらに約９００°Ｃで熱拡散を行うことにより、隣接するメモリセルトランジスタのｎ+型拡散領域３１Ｃを前記制御電極パターン３７の延在方向に接続するｎ+型の拡散領域３１Ｄを基板３１中に、ソースラインとして形成する。本実施例では、同時に、前記Ｓｉ基板３１中、前記制御電極３７の他の側に、ドレイン領域に対応してｎ+型の拡散領域３１Ｂを形成する。拡散領域３１Ｂと３１Ｄと同時にＡｓのドーピングにより形成されるため、Ａｓを実質的に同一の濃度含有する。

図９（Ａ）〜（Ｄ）の工程では、前記Ａｓ+のドーピングは先にＡｓ+のドーピングにより形成されたソース領域の高濃度領域３１Ｃにもなされ、その結果、前記高濃度領域３１Ｃ中のＡｓの濃度は前記ドレイン領域３１Ｂあるいはソースライン３１ＤにおけるＡｓの濃度よりも一般に高くなる。

さらに、先に図１９（Ａ）で説明したように、図９（Ａ）〜（Ｄ）の構造を層間絶縁膜２１で覆い、さらに前記層間絶縁膜２１中に前記ドレイン拡散領域を露出するコンタクトホール２１Ａを形成し、さらに前記コンタクトホール２１Ａを埋めるようにビット線ＢＬを構成するＡｌパターン２２を、前記制御電極１７の延在方向に略直交するように形成し、さらに前記Ａｌパターン２２を別の層間絶縁膜２３により覆う。かかる構成により、図１９（Ｂ）に示すような、ｎ-型ソース領域１１Ａがｎ+型拡散領域１１Ｃおよびソースライン１１Ｄを介して消去電源に接続された構成のフラッシュメモリが形成される。ただし、前記制御電極１７はワード線ＷＬを形成する。

本実施例によるフラッシュメモリでは、先にも説明したように、前記ｎ-型拡散領域３１Ａおよび前記ｎ+型拡散領域３１ＣがＳｉ基板３１中をフローティング電極パターン３５直下の領域にまで延在するため、情報の消去の際、前記フローティング電極パターン３５から前記ｎ+型拡散領域３１Ｃへの電子のトンネル酸化膜３２Ａを通過するトンネリングによる引き抜きが確実に行われる。また、前記拡散領域３１Ａが低濃度のｎ-型拡散領域であるため、基板３１と前記ｎ+型拡散領域３１Ｃの間の電界が弱められ、電子の引き抜きが過剰に生じて前記消去の際に拡散領域３１Ｃからフローティング電極パターン３５にホールが注入されてしまう問題を回避することができる。また、前記ドレイン領域３１Ｂはｎ+型にドープされているため、前記ドレイン領域３１Ｂ近傍におけるホットエレクトロンの形成が効率的に生じ、情報の書き込み時に電子をフローティング電極パターン３５に効率的に注入することが可能になる。

さらに、本発明の特徴によれば、前記ドレイン領域３１Ｂを形成する工程がソースラインを形成する工程と同時になされるため、ドレイン領域３１Ｂが形成された後でさらに不純物元素の熱拡散工程が行われることはなく、従ってドレイン領域３１Ｂがフローティング電極パターン３５直下のチャネル領域に侵入することがなく、あるいは侵入してもその侵入長が減少し、ドレイン領域３１Ｂの先端は、図９（Ｄ）よりわかるように、ドレイン領域側の側壁酸化膜３９と前記側壁酸化膜３９を担持する側壁面との間に位置する。このため、フラッシュメモリを非常に微細化しても、ゲート長がドレイン領域からの不純物元素の拡散により過剰に狭められることがなくなり、ショートチャネル効果の発生が効果的に抑止される。

以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨内において、様々な変形・変更が可能である。

（Ａ）〜（Ｄ）は、本発明の一実施例によるフラッシュメモリの製造工程を示す図（その１）である。 （Ａ）〜（Ｄ）は、本発明の一実施例によるフラッシュメモリの製造工程を示す図（その２）である。 （Ａ）〜（Ｄ）は、本発明の一実施例によるフラッシュメモリの製造工程を示す図（その３）である。 （Ａ）〜（Ｄ）は、本発明の一実施例によるフラッシュメモリの製造工程を示す図（その４）である。 （Ａ）〜（Ｄ）は、本発明の一実施例によるフラッシュメモリの製造工程を示す図（その５）である。 （Ａ）〜（Ｄ）は、本発明の一実施例によるフラッシュメモリの製造工程を示す図（その６）である。 （Ａ）〜（Ｄ）は、本発明の一実施例によるフラッシュメモリの製造工程を示す図（その７）である。 （Ａ）〜（Ｄ）は、本発明の一実施例によるフラッシュメモリの製造工程を示す図（その８）である。 （Ａ）〜（Ｄ）は、本発明の一実施例によるフラッシュメモリの製造工程を示す図（その９）である。 （Ａ）〜（Ｄ）は、従来のフラッシュメモリの製造工程を示す図（その１）である。 （Ａ）〜（Ｄ）は、従来のフラッシュメモリの製造工程を示す図（その２）である。 （Ａ）〜（Ｄ）は、従来のフラッシュメモリの製造工程を示す図（その３）である。 （Ａ）〜（Ｄ）は、従来のフラッシュメモリの製造工程を示す図（その４）である。 （Ａ）〜（Ｄ）は、従来のフラッシュメモリの製造工程を示す図（その５）である。 （Ａ）〜（Ｄ）は、従来のフラッシュメモリの製造工程を示す図（その６）である。 （Ａ）〜（Ｄ）は、従来のフラッシュメモリの製造工程を示す図（その７）である。 （Ａ）〜（Ｄ）は、従来のフラッシュメモリの製造工程を示す図（その８）である。 （Ａ）〜（Ｄ）は、従来のフラッシュメモリの製造工程を示す図（その９）である。 （Ａ），（Ｂ）は従来のフラッシュメモリの構成および等価回路を示す図である。

符号の説明

１１，３１ 基板
１１Ａ，３１Ａ 低濃度ソース拡散領域
１１Ｂ，３１Ｂ ドレイン拡散領域
１１Ｃ，３１Ｃ 高濃度ソース拡散領域
１１Ｄ，３１Ｄ ソースライン拡散領域
１２，３２ パッド酸化膜
１２Ａ，３２Ａ トンネル酸化膜
１３，３３ ＳｉＮ膜
１４，３４ フィールド酸化膜
１５，３５ フローティング電極パターン
１６，２１，２３，３６ 層間絶縁膜
１７，３７ 制御電極パターン
１８，２０，３８，４０ レジストパターン
１９，３９ 側壁酸化膜
２２ ビット線パターン

Claims (3)

1. 基板と、
   前記基板上に形成されたゲート電極と、
   前記ゲート電極の第１の側壁面に第１の厚さで形成された第１の側壁絶縁膜と、
   前記ゲート電極の第２の側壁面上に前記第１の膜厚よりも実質的に大きい第２の膜厚で形成された第２のゲート絶縁膜と、
   前記基板中、前記ゲート電極の前記第１の側壁面に隣接して形成された第１の拡散領域と、
   前記基板中、前記ゲート電極の第２の側壁面に隣接して形成された第２の拡散領域とよりなる半導体装置であって、
   前記第１の拡散領域は、前記第１の拡散領域の前記基板に対する境界を画成する第１の先端部を、前記基板主面に垂直方向から見た場合に、前記ゲート電極の下に、前記第１の側壁絶縁膜の外面から図って第１のオーバーラップ距離の位置に有しており、
   前記第２の拡散領域は、前記第２の拡散領域の前記基板に対する境界を画成する第２の先端部を、前記基板主面に垂直方向から見た場合に、前記ゲート電極の下に、前記第２の側壁絶縁膜の外面から図って第２のオーバーラップ距離の位置に有しており、
   前記第１のオーバーラップ距離は、前記第２のオーバーラップ距離よりも大きく、
   前記第２の拡散領域の前記第２の先端部は、前記ゲート電極の前記第２の側壁面の外側に位置しており、
   前記第１の拡散領域は、より高い不純物濃度の第３の拡散領域を内側に含んでおり、
   前記第３の拡散領域は、より高い不純物濃度の第４の拡散領域を内側に含んでいることを特徴とする半導体装置。
2. 基板と、
   前記基板上に、活性領域を画成するように形成されたフィールド絶縁膜と、
   前記基板上の前記活性領域上に形成され、前記活性領域を覆うトンネル絶縁膜と、前記トンネル絶縁膜上に設けられたフローティングゲート電極と、前記フローティングゲート電極上に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられた制御電極とよりなり、
   さらに第１の側壁面上に第１の側壁絶縁膜を、反対側の第２の側壁面上に第２の側壁絶縁膜を有するゲート構造と、
   前記基板の前記活性領域中に、前記ゲート構造の前記第1の側壁面に対応して形成され、内側領域と前記内側領域を囲む外側領域とを含み、前記外側領域では前記内側領域よりも不純物濃度が低い第1の拡散領域と、
   前記基板の前記活性領域中、前記ゲート構造の第２の側壁面に対応して形成され、前記第１の拡散領域の導電型と同じ導電型を有する第２の拡散領域と、
   前記フィールド絶縁膜中に、前記第１の拡散領域の前記内側領域に接して形成され、前記基板表面を露出する溝と、
   前記基板表面において前記溝により露出され、前記第１の拡散領域の内側領域に連続し、前記第１および第２の拡散領域の導電型と同一の導電型を有する第３の拡散領域と、よりなり、
   前記第２の拡散領域と前記第３の拡散領域は、同一の不純物元素を、同一の濃度で含んでおり、
   前記第３の拡散領域は、その先端部が、前記基板の主面に垂直方向から見た場合、前記ゲート構造の前記第1の側壁面外側に、前記第1の側壁面から離間して位置するように形成されており、前記基板の不純物濃度は、前記先端部の外側で、前記ゲート構造直下のチャネル領域の不純物濃度と実質的に同一であり、
   前記第２の拡散領域は、前記第２の拡散領域と基板との境界として定義されるその先端部が、前記ゲート電極の前記第2の側壁面の外側に位置するように形成されており、
   前記第２の拡散領域の外側には、前記第２の拡散領域の先端部と前記ゲート構造の前記第２の側壁面との間に、他の拡散領域は形成されないことを特徴とする半導体装置。
3. 前記半導体装置はNOR型フラッシュメモリであることを特徴とする請求項２記載の半導体装置。
   

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