KR20020056198A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판에 N웰과 P웰 영역을 분리하기 위한 필드산화막이 형성되는 트렌치를 두 번에 걸친 마스크공정과 식각공정을 행하여 트렌치의 깊이를 깊게 형성함으로써, N웰과 P웰 영역을 확보하여 웰 BV(Well Breakdown Voltage)를 개선할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 반도체 기판에 N웰과 P웰 영역을 분리하기 위한 필드산화막이 형성되는 트렌치를 두 번에 걸친 마스크공정과 식각공정을 행하여 트렌치의 깊이를 깊게 형성함으로써, N웰과 P웰 영역을 확보하여 웰 BV(Well Breakdown Voltage)를 개선할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
최근, 반도체 소자의 고집적화에 의해 최소의 디자인 룰(Design Rule)을 구현하고자 하는 노력이 활발히 진행되고 있는 추세이다.
이로 인해, FC-SRAM 소자에선 웰(Well) 경계의 소자 설계의 마진(Margin)확보와 공정 제어측면에서 많은 어려움이 발생한다.
이를 도 1(a) 내지 도 1(f)를 결부하여 상세히 설명하면 다음과 같다.
도 1(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(1) 상부에 패드산화막(2) 및 패드질화막(3)이 순차적으로 증착됨과 아울러 그 상부에 감광막이 코팅된 후, 소정 마스크를 이용한 노광 및 현상 공정을 통해 소자분리용 제 1 감광막패턴(4)이 형성된다. 이후, 제 1 감광막패턴(4)을 마스크로 이용한 소정의 식각 공정으로 패드질화막(3) 및 패드산화막(2)이 순차적으로 패터닝된다.
이후, 제 1 감광막패턴(4) 및 패드질화막(3)을 마스크로 이용한 소정의 식각공정에 의해 반도체기판(1)이 소정 부위가 식각되어 트렌치(5)가 형성된다.
도 1(b)를 참조하면, 이후, 제 1 감광막패턴(4)이 제거되고 트렌치(5)를 포함한 전체 구조 상부에 필드산화막(6)이 증착된 후, CMP공정 또는 소정의 식각공정에 의해 연마되어 트렌치(5)가 매립되도록 형성된다.
이후, 필드산화막(6)을 포함한 전체 구조 상부에 2.7㎛의 두께로 감광막이 코팅된 후, 소정 마스크를 이용한 노광 및 현상 공정을 통해 제 2 감광막패턴(7)이 형성된다. 이 제 2 감광막패턴(7)을 마스크로 이용한 이온 주입공정을 행하여 반도체 기판(1)의 소정 영역에 N웰(N-Well) 영역이 형성된다.
도 1(c)를 참조하면, 이후, 제 2 감광막패턴(7)이 제거되고 전체 구조 상부에 2.7㎛의 두께로 감광막이 코팅된 후, 소정 마스크를 이용한 노광 및 현상 공정을 통해 제 3 감광막패턴(8)이 형성된다. 이 제 3 감광막패턴(8)을 마스크로 이용한 이온 주입공정을 행하여 반도체 기판(1)의 소정 영역에 P웰(P-Well) 영역이 형성된다.
도 1(d)를 참조하면, 이후, 제 3 감광막패턴(8)이 제거되고 전체 구조 상부에 소정의 두께로 감광막이 코팅된 후, 소정 마스크를 이용한 노광 및 현상 공정을 통해 제 4 감광막패턴(9)이 형성된다. 이 제 4 감광막패턴(9)을 마스크로 이용하여 N웰(N-Well) 영역의 소정 부위에 문턱전압을 조정하기 위한 이온 주입공정에 의해 p+ 접합영역(10)이 형성된다.
도 1(e)를 참조하면, 이후, 제 4 감광막패턴(9)이 제거되고 전체 구조 상부에 소정의 두께로 감광막이 코팅된 후, 소정 마스크를 이용한 노광 및 현상 공정을 통해 제 5 감광막패턴(11)이 형성된다. 이 제 5 감광막패턴(11)을 이용하여 P웰(P-Well)영역의 소정 부위에 문턱전압을 조정하기 위한 이온 주입공정에 의해 n+ 접합영역(12)이 형성된다.
도 1(f)를 참조하면, 이후, 제 5 감광막패턴(11)이 소정의 스트립공정에 의해 제거된 후, 전체 구조 상부에는 도시되지 않은 게이트산화막 및 다결정실리콘이 소정의 증착공정에 의해 순차적으로 증착됨과 아울러 패터닝되어 게이트전극이 형성된다.
전술한 바와 같이, 본 발명은 N웰과 P웰 영역을 형성하기 위한 마스크공정시, 마스크로 2.7㎛정도의 두꺼운 감광막(Photo Resist : PR)를 사용하게 된다. 이로 인해, 이온 주입공정시 감광막 슬로프를 제어하기가 어려워 N웰과 P웰 영역의 경계에 도 1(f)에 도시된 Δℓ만큼의 도펀트 농도 차가 발생하여 영역마진이 발생하게 된다. 특히, N웰과 P웰 영역을 형성하기 위한 이온 주입공정은 높은 주입에너지에 의해 형성됨에 따라 감광막 슬로프가 더 커져 영역마진은 더욱 커지게 된다.
또한, N웰과 P웰 영역을 형성하기 위한 마스크공정이 두 번에 걸쳐 행해짐에 따라 마스크공정시 웰영역 미스얼라인(Misalign)이 발생하여 웰영역 경계가 움직일 수밖에 없는데 이것은 전술한 문제와 복합적으로 작용해 웰의 액티브영역과 경계를 이루고 있는 웰간의 전기적 단락현상(Well Breakdown Voltage : Well BV)을 저하시키는 원인이 되어 소자설계시 웰과 액티브영역간의 거리를 확보하는데 많은 영역을 할애하게 되어 보다 작은 소자를 설계하는데 어려움이 도출된다.
따라서, 본 발명은 N웰과 P웰 영역을 형성하기 위해 감광막패턴을 이용한 이온 주입공정시 감광막패턴의 슬로프에 의해 N웰과 P웰 영역간의 경계면에 도펀트 농도 차가 발생하여 영역마진이 발생하는 것을 방지하기 위한 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 반도체 기판에 N웰과 P웰 영역을 분리하기 위한 필드산화막이 형성되는 트렌치를 두 번에 걸친 마스크공정과 식각공정을 행하여 트렌치의 깊이를 깊게 형성함으로써, N웰과 P웰 영역을 확보하여 웰 BV(Well Breakdown Voltage)를 개선할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
도 1(a) 내지 도 1(f)는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.
도 2(a) 내지 도 2(e)는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1,21 : 반도체 기판 2,22 : 패드산화막
3,23 : 패드질화막
4,7,8,9,11,24,25,30,31 : 감광막패턴
5,26,27,28 : 트렌치 6,29 : 필드산화막
10 : p+ 접합영역 12 : n+ 접합영역
본 발명은 소정의 반도체 기판 상부에 식각방지막을 증착한 후, 제 1 감광막패턴을 이용한 식각공정을 행하여 상기 식각방지막을 식각하는 단계와; 상기 식각방지막 상부에 제 2 감광막패턴을 형성한 후, 상기 제 2 감광막패턴을 마스크로 이용한 식각공정을 행하여 제 1 트렌치를 형성하는 단계와; 상기 식각방지막을 마스크로 이용한 식각공정을 행하여 제 1 트렌치가 형성된 부위에 제 2 트렌치를 형성함과 아울러 제 3 트렌치를 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(e)는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이다.
도 2(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(21) 상부에 패드산화막(22) 및 패드질화막(23)이 순차적으로 증착됨과 아울러 그 상부에 감광막이 코팅된 후, 소정 마스크를 이용한 노광 및 현상 공정을 통해 소자분리용 제 1 감광막패턴(24)이 형성된다.
이후, 제 1 감광막패턴(24)을 마스크로 이용한 소정의 식각 공정으로 반도체 기판(21)의 소정 부위가 노출되도록 패드질화막(23) 및 패드산화막(22)이 순차적으로 식각된다.
도 2(b)를 참조하면, 이후, 소정의 스트립공정에 의해 제 1 감광막패턴(24)이 제거된다. 이후, 전체 구조 상부에 감광막이 코팅된 후, 소정 마스크를 이용한 노광 및 현상 공정을 통해 제 2 감광막패턴(25)이 형성된다. 이후, 제 2 감광막패턴(25)을 마스크로 하는 소정의 식각공정에 의해 반도체 기판(21)의 소정 부위가 식각되어 제 1 트렌치(26)가 형성된다.
도 2(c)를 참조하면, 이후, 소정의 스트립공정에 의해 제 2 감광막패턴(25)이 제거된 후, 소정 형태로 식각된 패드질화막(23)을 마스크로 이용한 소정의 식각공정에 의해 제 1 트렌치(26)가 형성된 부위에 제 1 트렌치(26)보다 깊이가 깊은 제 2 트렌치(27)가 형성됨과 아울러 반도체 기판(21)의 소정 부위에 제 1 트렌치(26)와 동일한 제 3 트렌치(28)가 형성된다.
도 2(d)를 참조하면, 이후, 제 1 및 제 3 트렌치(27,28)를 포함한 전체 구조 상부에 필드산화막(29)이 증착된 후, CMP공정 또는 소정의 식각공정에 의해 연마되어 제 1 및 제 3 트렌치(27,28)가 매립되도록 형성된다.
이후, 필드산화막(29)을 포함한 전체 구조 상부에 감광막이 코팅된 후, 소정 마스크를 이용한 노광 및 현상 공정을 통해 제 3 감광막패턴(30)이 형성된다. 이후, 제 3 감광막패턴(30)을 마스크로 이용한 소정의 식각공정에 의해 패드질화막(23)이 식각되어 패드산화막(22)의 소정 부위가 노출된다.
이후, 제 3 감광막패턴(30)을 마스크로 이용한 이온 주입공정을 행하여 반도체 기판(21)의 소정 영역에 N웰(N-Well) 영역이 형성된다.
도 2(e)를 참조하면, 이후, 소정의 스트립공정에 의해 제 3 감광막패턴(30)이 제거된 후, 전체 구조 상부에 감광막이 코팅된 후, 소정 마스크를 이용한 노광 및 현상 공정을 통해 제 4 감광막패턴(31)이 형성된다. 이후, 제 4 감광막패턴(31)을 마스크로 이용한 소정의 식각공정에 의해 패드질화막(23)이 식각되어 패드산화막(22)의 소정 부위가 노출된다.
이후, 제 4 감광막패턴(31)을 마스크로 이용한 이온 주입공정을 행하여 반도체 기판(21)의 소정 영역에 P웰(P-Well) 영역이 형성된다.
이후 공정은 종래 기술과 동일함으로 생략하기로 한다.
전술한 바와 같이, 본 발명은 반도체 기판에 N웰과 P웰 영역을 분리하기 위한 필드산화막이 형성되는 트렌치를 두 번에 걸친 마스크공정과 식각공정을 행하여 트렌치의 깊이를 깊게 형성한다.
상술한 바와 같이, 본 발명은 반도체 기판에 N웰과 P웰 영역을 분리하기 위한 필드산화막이 형성되는 트렌치를 두 번에 걸친 마스크공정과 식각공정을 행하여 트렌치의 깊이를 깊게 형성함으로써, N웰과 P웰 영역을 확보하여 웰 BV(Well Breakdown Voltage)를 개선할 수 있다.
더 나아가, 웰 BV를 개선함으로써, 셀 크기를 줄여 넷 다이(Net die) 경쟁력을 확보할 수 있다.
Claims (2)
- 소정의 반도체 기판 상부에 식각방지막을 증착한 후, 제 1 감광막패턴을 이용한 식각공정을 행하여 상기 식각방지막을 식각하는 단계와;상기 식각방지막 상부에 제 2 감광막패턴을 형성한 후, 상기 제 2 감광막패턴을 마스크로 이용한 식각공정을 행하여 제 1 트렌치를 형성하는 단계와;상기 식각방지막을 마스크로 이용한 식각공정을 행하여 제 1 트렌치가 형성된 부위에 제 2 트렌치를 형성함과 아울러 제 3 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 트렌치는 상기 제 1 트렌치보다 깊이가 깊게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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2000
- 2000-12-29 KR KR1020000085511A patent/KR20020056198A/ko not_active Application Discontinuation
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