KR20020086655A - 반도체 장치 - Google Patents

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Abstract

본 발명의 반도체 장치는, p형 보디 영역(2)을 샌드위치하여 상호 대향하는 n형 에미터 영역(3) 및 n-실리콘 기판(1)과, p형 보디 영역(2)에 게이트 절연막(4a)을 샌드위치하여 대향하는 게이트 전극(5a)을 갖는 절연 게이트형 전계 효과 트랜지스터부를 갖고, 또한 안정화 플레이트(5b)를 갖고 있다. 이 안정화 플레이트(5b)는, 도전체 또는 반도체로 이루어져, n-실리콘 기판(1)에 플레이트용 절연막(4,4b)을 샌드위치하여 대향하고, 또한 n-실리콘 기판(1)과의 사이에서 용량을 형성한다. 이 안정화 플레이트(5b)와 n-실리콘 기판(1) 사이에서 형성되는 안정화 플레이트 용량은, 게이트 전극(5a)과 n-실리콘 기판(1) 사이에서 형성되는 게이트-드레인 용량보다도 크다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
수백 V를 넘는 전압을 제어하는 고내압 반도체 장치 분야에서는, 취급하는 전류도 크기 때문에, 발열, 즉 손실을 억제한 소자 특성이 요구된다. 또한, 이들의 전압, 전류를 제어하는 게이트 구동 방식으로는 구동 회로가 작고, 거기에서의 손실이 작은 전압 구동 소자가 바람직하다.
최근, 상기한 바와 같은 이유로, 이 분야에서는 전압 구동이 가능하고, 손실이 적은 소자로서, 절연 게이트 바이폴라 트랜지스터, 즉 IGBT(Insulated Gate Bipolar Transistor)가 주류로 되고 있다. 이 IGBT의 구조는, MOS(Metal Oxide Semiconductor) 트랜지스터의 드레인의 불순물 농도를 낮게 하여 내압을 유지하게 함과 함께, 드레인 저항을 낮게 하기 위해서 드레인측을 다이오드로 한 것으로 볼 수 있는 구조이다.
이와 같이 IGBT에서는 다이오드가 바이폴라 동작을 하기 위해서, 본원에서는, IGBT의 MOS 트랜지스터의 소스를 에미터라고 부르고, 드레인을 콜렉터라고 부른다.
전압 구동 소자인 IGBT에서는 일반적으로, 콜렉터와 에미터 사이에 수백 V의 전압이 인가되고, 그 전압이 ±수V∼수십V의 게이트 전압에 의해서 제어된다. 또한, IGBT는 인버터로서 이용되는 경우가 많고, 게이트가 온 상태에 있는 경우에는 콜렉터, 에미터 사이의 전압은 낮지만, 대전류가 흐르고, 게이트가 오프 상태에 있는 경우에는 전류는 흐르지 않지만 콜렉터, 에미터 사이의 전압은 높아진다.
통상은, 상기한 바와 같은 모드로 IGBT의 동작이 행해지기 때문에, 손실은 온 상태에서의 전류, 전압 곱인 정상 손실과, 온 상태와 오프 상태가 전환하는 과도 시의 스위칭 손실로 나누어진다. 오프 상태에서의 누설 전류, 전압 곱은 매우 작기 때문에 무시할 수 있다.
한편, 예를 들면 부하가 단락한 경우 등 이상 상태에서, 소자의 파괴를 막는 것도 중요하다. 이 경우에는, 콜렉터, 에미터 사이에 수백 V의 전원 전압이 인가된채로 게이트가 온하여 대전류가 흐르게 된다.
MOS 트랜지스터와 다이오드를 직렬로 접속한 구조를 갖는 IGBT에서는 MOS 트랜지스터의 포화 전류로 최대 전류가 제한된다. 이 때문에, 상기한 바와 같은 단락 시에도 전류 제한이 기능하여, 일정한 시간 발열로 인한 소자의 파괴를 막을 수 있다.
그러나, 최근의 IGBT에서는, 손실을 더 작게 하기 위해서, 트렌치 게이트를 채용한 트렌치 게이트 IGBT가 주류가 되고 있다. 트렌치 게이트 IGBT는 MOS 트랜지스터 부분의 미세화를 행한 소자이기 때문에, 게이트 용량이 커지고, 또한 단락시에 포화 전류가 매우 커지기 때문에, 발열이 크고 짧은 시간에 파괴되는 경향이 있다.
또한, 최근, 예를 들면 Proceedings of 1998 International Symposium on Power Semiconductor Devices & ICs, p.89에 기재된 바와 같이, IGBT의 귀환 용량에 기인하여, 단락 시에 게이트 전압, 게이트 전류, 콜렉터, 에미터 전압 및 콜렉터 전류에 발진이 생겨, 오동작을 일으키는 현상이 알려져 있다. 이러한 귀환 용량에 기인한 발진 현상은, 트렌치 게이트 IGBT와 같은, 게이트 용량이 큰 소자에서는 점점 심각한 문제로 되고 있다. 이하, 그와 같은 관점에서 종래의 기술 및 문제점에 대하여 설명한다.
도 52는 종래의 고내압 반도체 장치의 구성을 개략적으로 도시하는 단면도이다. 도 52를 참조하여, 농도가 약 1×1014㎝-3인 n-실리콘 기판(101)의 제1 주면측에 p형 보디 영역(102)이 형성되어 있다. 이 p형 보디 영역(102)의 농도는 약 1×1016∼1×1018㎝-3이고, 제1 주면에서의 깊이는 약 3㎛ 이다. 이 p형 보디 영역(102) 내의 제1 주면에는 n형 에미터 영역(103)과 p+불순물 영역(106)이 형성되어 있다.
이 n형 에미터 영역(103)의 농도는 1×1019㎝-3이상이고, 깊이는 약 0.5㎛이다. p+불순물 영역(106)은 p형 보디 영역(102)으로의 저저항 컨택트를 취하기 위해 형성되며, 1×1020㎝-3정도의 농도를 갖고 있다.
이 n형 에미터 영역(103)과 p형 보디 영역(102)을 관통하여 n-실리콘 기판(101)에 달하도록, 깊이가 3∼10㎛인 게이트용 홈(101a)이 형성되어 있다. 이 게이트용 홈(101a)의 피치는 2.0㎛∼6.0㎛이 일반적이다. 이 게이트용 홈(101a)의 내표면을 따르도록, 예를 들면 30∼200㎚ 두께의 실리콘 산화막으로 이루어지는 게이트 절연막(104a)이 형성되어 있다. 이 게이트용 홈(101a) 내를 매립하도록, 예를 들면 인이 고농도로 도입된 다결정 실리콘으로 이루어지는 게이트 전극(105a)이 형성되어 있다.
제1 주면 상에는 절연막(109)이 형성되어 있고, 이 절연막(109)에는 제1 주면의 일부를 개구하는 구멍(109a)이 형성되어 있다. 이 구멍(109a)의 바닥부에는 배리어 메탈층(110)이 형성되어 있다. 이 배리어 메탈층(110)을 통해 에미터 전극(111)이 p형 보디 영역(102) 및 n형 에미터 영역(103)에 전기적으로 접속되어 있다.
n-실리콘 기판(101)의 제2 주면측에는, n형 버퍼 영역(107)과 p형 콜렉터 영역(108)이 형성되어 있다. 이 p형 콜렉터 영역(108)에는, 예를 들면 알루미늄 화합물로 이루어지는 콜렉터 전극(112)이 전기적으로 접속되어 있다.
상기한 반도체 장치에서는, 예를 들면 인버터 접속 시에는 에미터 전위 E를 기준으로, 게이트 전극(105a)의 게이트 전위 G는 오프 상태에서는 -15V, 온 상태에서는 +15V로 설정된 펄스 형상의 제어 신호이고, 콜렉터 전극(112)의 콜렉터 전위는 게이트 전위에 따라, 거의 전원 전압과 포화 전압 사이의 동작 전압 범위로 된다.
도 53에 종래의 고내압 반도체 장치의 셀 영역 종단부를 도시하는 개략 단면도를 도시한다. 도 53을 참조하면, 복수개 배열된 셀 영역의 종단부의 제1 주면에는 p형 불순물 영역(121)이, 예를 들면 1×1016∼1×1018㎝-3의 농도로 형성되어 있다. 이 p형 불순물 영역(121)은 p형 보디 영역(102)보다 제1 주면에서 깊게 형성되어 있고, 또한 칩 최외주부와 셀 영역 사이의 전위차에 의한 전계를 완화하는 구조를 갖고 있다.
도 52의 구성을 개량한 것으로서, 미국 특허 제6,040,599호나 일본 특개평 9-331063호 공보에 개시된 반도체 장치가 있다. 이하, 이들 반도체 장치에 대하여 설명한다.
도 54는 미국 특허 제6,040,599호에 개시된 반도체 장치의 구성을 개략적으로 도시하는 단면도이다. 도 54를 참조하면, 이 반도체 장치의 구성은 도 52의 구성과 비교하여, 고농도 n형 불순물 영역(114)이 추가되어 있는 점에서 실질적으로 다르다. 이 고농도 n형 불순물 영역(114)은 n-실리콘 기판(101) 내의 p형 보디 영역(102)과 접하는 부분에 형성된다.
또, 이 이외의 구성에 대해서는, 상술한 도 52에 도시한 구성과 실질적으로 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여서, 그 설명을 생략한다.
도 54에 도시한 구조에서는, 고농도 n형 불순물 영역(114)의 존재에 의해, 캐리어에 대한 배리어가 생긴다. 이 때문에, p형 보디 영역(102)의 면적을 축소하지 않고 n-실리콘 기판(101)의 에미터측 캐리어 농도를 증가할 수 있다. 이에 따라, 온 저항 및 온 전압을 저감할 수 있다.
도 55는 일본 특개평 9-331063호 공보에 개시된 반도체 장치의 구성을 개략적으로 도시하는 단면도이다. 도 55를 참조하여, 이 반도체 장치의 구성은 도 52에 도시한 구성과 비교하여, 소위 에미터 트렌치가 형성된 점에서 다르다. 이 에미터 트렌치는 기판의 제1 주면에 형성된 에미터용 홈(101b)과, 이 에미터용 홈(101b)의 내표면에 따라서 형성되는 에미터용 절연막(104b)과, 에미터용 홈(101b) 내를 매립하는 에미터 전극(105b)으로 구성되어 있다. 이 에미터용 전극(105b)은 절연층(109A, 109B)에 형성된 구멍(109b)을 통해 에미터 전극(111)과 전기적으로 접속되어 있다. 이러한 에미터 트렌치가, 예를 들면 2개의 게이트용 홈(101a)에 샌드위치되는 영역에 형성되어 있다.
또, 이 이외의 구성에 대해서는, 상술한 도 52에 도시한 구성과 실질적으로 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여서, 그 설명을 생략한다.
상기 공보는 도 55의 구성에 있어서 게이트용 홈(101a)과 에미터용 홈(101b)의 거리 dx를 0.2㎛, 게이트용 홈(101a)의 피치 Pi를 5.3㎛으로 하면, 에미터측의 캐리어 농도가 증가하고, IGBT의 온 저항(즉, 일정전류 하에서의 IGBT의 콜렉터 에미터 간 전압; 포화 전압)을 작게할 수 있어, 정상 손실을 억제할 수 있다.
그러나, 미국 특허 제6,040,599호에 개시된 구성(도 54)에서는, 고농도 n형 불순물 영역(114)의 존재에 의해 게이트(105a)로부터의 공핍층이 신장하기 어렵게 된다. 이에 따라, 드레인측의 게이트 용량이 커져 단락 시에 발진이 생긴다는 문제가 있었다.
또한 미국 특허 제6,040,599호에 개시된 구성에서는, 게이트용 홈(101a)을 통상의 피치로 설계한 경우, 포화 전류가 매우 커져, 단락 내량 자체가 낮아진다는 문제가 있었다.
또한 미국 특허 제6,040,599호에 개시된 구성에서는 게이트 용량이 크기 때문에, 스위칭 시간 지연이 생기고, 또한 대용량 게이트 구동 회로가 필요하게 된다는 문제가 있었다.
또한 일본 특개평 9-331063호 공보에 개시된 구성(도 55)에서는, (2×dx)/Pi를 작게 함으로써, 포화 전압이 작게 되어 있다. 그러나 포화 전압을 작게 하는 데에서, 에미터용 홈(101b) 내를 매립하는 도전층(105b)이 에미터 전위일 필연성은 없고, 또한 발진을 제어하기 위한 고려도 이루어져 있지 않다. 이 때문에, 에미터용 홈(101b) 내를 매립하는 도전층(105b)의 전위가 게이트 전위나 부유 전위가 된 경우나 도전층(105b)이 에미터 전위로 되어도 다른 조건이 변동하는 경우에는 단락 시에 발진이 생긴다는 문제가 있었다. 이하, 그것에 대해서 상세히 설명한다.
일본 특개평 9-331063호 공보에 개시된 발명의 효과를 내기 위해서는, (2×dx)/Pi가 작은 것이 필수이다. 여기서, (2×dx)/Pi는 셀 내 에미터 전위 E에접속된 p형 보디 영역(102)의 비율이다.
또한, 일본 특개평 9-331063호 공보에 따른 발명과 유사한 발명을 개시하는 일본 특개평 7-50405호 공보에는, 트렌치의 깊이와 p형 보디 영역의 깊이의 차를 dy로서, (Pi+dy)/(2×dx)가 5 이상인 것을 요건으로 들고 있다. 여기서 dx는, MOS 트랜지스터의 채널 1개분에 상당하는 에미터 전위 E에 접속된 p형 보디 영역의 폭이다.
즉, 일본 특개평 9-331063호 공보에 따른 발명에 있어서, 포화 전압을 작게 하는 요건은, dy에 상관없이 Pi/dx가 큰 것으로, 에미터용 홈(101b)을 매립하는 도전층(105b)이 에미터 전위가 되는 것은 아니다.
도 56은 IGBT의 등가 회로를 도시하는 도면이다. 도 56을 참조하여, 일본 특개평 7-50405호 공보나 일본 특개평 9-331063호 공보에 따른 발명에서는, Pi/dx를 크게 하기 위해서, 미세 가공 한계로 제한되는 dx를 기준으로 하면, Pi를 크게 하게 된다. 이 때문에, 단위 면적당 형성되는 MOS 트랜지스터 구조 부분이 적어진다. 따라서, MOS 트랜지스터 Tr 부분에서의 전압 강하 Vmos는 에미터 트렌치가 없는 도 52의 구조보다도 커진다.
한편, 일본 특개평 7-50405호 공보와 일본 특개평 9-331063호 공보에 따른 발명에서는, 일본 특개평 7-50405호 공보에 도시되어 있는 바와 같이 n형 기판(101)의 에미터측에 가까운 영역에서의 캐리어 농도가 상승하기 때문에, 다이오드 Di 부분의 전압 강하 Vdi는 에미터 트렌치가 없는 도 52의 구조보다도 작아진다.
IGBT로서의 포화 전압은 Vmos와 Vdi의 합으로 나타나기 때문에, 실제는 일본 특개평 7-50405호 공보에 설명되어 있는 (Pi+dy)/(2×dx)가 5 이상이라는 조건은 근거가 없게 된다.
이것은, Proceedings of 1995 International Symposium on Semiconductor Devices & ICs, pp.486-491에 있어서도, MOS 트랜지스터 부분의 파라미터를 일정하게 한 경우에, Pi/dx를 너무 크게 하면, MOS 트랜지스터 부분에서의 전압 강하가 커지기 때문에 포화 전압이 상승하는 것이 설명되어 있다.
Pi/dx의 최적 범위는, Proceedings of 1998 International Symposium on Semiconductor Devices & ICs, pp.43-46에 콜렉터 주입 효율을 일정하게 하여 도시된 바와 같이, 게이트 절연막 두께나 채널 길이 등의 MOS 트랜지스터부의 파라미터, 기판 두께나 기판 내의 수명 등의 다이오드부의 파라미터, 트렌치 깊이나 전류 밀도 등에 의해 변한다.
그러나, 현존하는 일반적인 IGBT의 파라미터를 이용하고, dx도 현실적인 값인 1.5∼2.5㎛에 설정했을 때, 5000V급의 고내압 IGBT에서는, 최적의 Pi/dx는 대강 5∼8이 된다. 또한, 1000V급에서는, NPT(Non Punch Through)형 IGBT와 같이, 콜렉터 주입 효율이 낮은 경우에는 dx를 2㎛, 전류 밀도를 100A/㎠로 하면, Pi/dx가 8 정도로는 포화 전압을 작게 하는 효과가 생기지만, Pi/dx가 3 정도로는 포화 전압은 반대로 증가하게 된다.
이와 같이, 일본 특개평 9-331063호 공보에 따른 발명에 있어서, 에미터용 홈(101b) 내를 매립하는 도전층(105b)이 에미터 전위인 것의 필연성은 단순히 에미터용 홈(101b)의 측벽에 채널을 형성하지 않는 것이다. 그러나, 상기 공보에 개시된 도 55에 도시하는 구성에서는, 에미터용 홈(101b)의 측벽에 n+에미터 영역(103)은 형성되어 있지 않기 때문에, 그 측벽에 채널이 형성되지 않는다. 그러므로, 에미터용 홈(101b) 내를 매립하는 도전층(105b)은 에미터 전위가 아니라, 예를 들면 부유 전위나 게이트 전위라고 해도, 포화 전압 저감의 효과가 얻어지기 때문에, 포화 전압을 저감하기 위한 필연성으로서 에미터용 홈(101b) 내를 매립하는 도전층(105b)이 에미터 전위인 것은 요구되지 않는다.
따라서, 에미터용 홈(101b) 내를 매립하는 도전층(105b)의 전위가 게이트 전위나 부유 전위가 된 경우나, 에미터 전위라고 해도 다른 조건이 변동한 경우에는 단락 시에 발진이 생기게 된다.
여기서, IGBT의 발진에 대하여 간단히 설명한다.
도 57은 IGBT의 등가 회로를 도시하는 도면이다. 도 57을 참조하여, 단락 상태에서, MOS 트랜지스터 Tr의 게이트가 온하여, 게이트 전압이 Vg가 된 경우, MOS 트랜지스터 Tr이 오프 상태에서 온 상태로 변하기 때문에, 드레인측의 전위 Vd는 급격히 저하하여, dVd의 변화를 한다. 한편, 소스측 전위 Vs는, 주 전류 i가 di/dt만큼 변화하기 때문에, 에미터의 저항을 Re로 하면, Re·di/dt만큼 상승한다.
따라서, 드레인측 용량을 Cd, 소스측 용량을 Cs로 하면, 게이트에 드레인측에서 유입하는 전류 igd는 이하와 같이 된다.
igd=Cd·dVd/dt (dVd/dt<0)
또한 게이트에 소스측에서 유입하는 전류 igs는 이하와 같이 된다.
igs=Cs·Re·di/dt(di/dt>0)
따라서, 게이트에 유입되는 전류 ig의 합계는, igd+igs가 되어, 게이트 저항을 Rg로 하면, 게이트 전압은, dVg=Rg·ig만큼 변화하여 Vg'가 된다. 여기서, Vg'는 이하와 같이 나타난다.
Vg'=Vg+Rg·ig=Vg+Rg·(Cd·dVd/dt+Cs·Re·di/dt)
실제는, 기생 인덕턴스에 의해, dVd/dt와 di/dt에 시간차가 생기기 때문에, 온 시에 게이트 전압에 서지가 생기는 등의 현상이 발생하지만, 여기서는 정성적인 설명을 행하기 위해 그것은 생략한다.
또한, Cd, Cs가 Vd, Vg에 의해서 변화하지만, 이것도 본 설명의 정성적인 부분에서는 생략한다.
또한, 이에 따라, 주전류는 단락 상태에서 MOS 트랜지스터를 포화 상태라고 하면, 전류 변화 di=i'-i는 이하와 같이 된다.
di=gm(Vg'-Vth)k-gm(Vg-Vth)k
여기서, k는 1∼2의 값이다. gm은 상호 컨덕턴스이다.
또한, 이 전류의 변화에 의해서, 다시 드레인측의 전위 Vd'가 변화한다. 이 반복의 귀환이 걸리는 방법에 의해서, IGBT의 단락 시의 동작 패턴이 변한다.
OFF 상태에서 단락(ON 상태)으로 변화할 때, Cs·Re·di/dt+Cd·dVd/dt>0인 경우, Vg'를 Vg로부터 dt 시간 후의 게이트 전압으로 하면, Vg'는 이하와 같이 된다.
Vg'=Vg+Rg·ig=Vg+Rg·(Cd·dVd/dt+Cs·Re·di/dt)
상기 식에서, (Cd·dVd/dt+Cs·Re·di/dt)>0이기 때문에, Vg'>Vg가 된다.
즉, 게이트 전압은 더 상승한다. dt 시간 후의 주 전류 i'는 이하와 같이 나타난다.
i'=gm(Vg'-Vth)k
이 때문에, 게이트 전압의 상승에 수반하여, 주 전류도 더 증가한다. 이와 같이 하여 정귀환이 걸린다.
또한, 게이트 전압의 상승에 수반하여, 드레인, 소스 사이의 전압 Vd는 더 하강하지만, 그 변화 dVd'는 dVd보다도 작다. 이와 같이 dVd/dt는 시간에 따라 작아지기 때문에, Vg의 변화도 시간에 따라 작아진다. 또한, di/dt도 시간에 따라 작아지기 때문에, 최종적으로는 수렴하고 발진은 하지 않는다.
그러나, Cs·Re·di/dt+Cd·dVd/dt가 매우 클 때는, 정귀환이 지나치게 크고, 순간적으로 주전류가 매우 커져 발열에 의해 파괴되는 것도 있다.
Cs·Re·di/dt+Cd·dVd/dt<0인 경우에는, 부귀환이 걸린다. 즉, 게이트가 온함에 따른 드레인 근방의 전위 Vd 저하의 효과가 크고, 게이트로 전류가 유입된다.
Vg'=Vg+Rg·ig=Vg+Rg·(Cd·dVd/dt+Cs·Re·di/dt)
상기 식에서, (Cd·dVd/dt+Cs·Re·di/dt)<0이기 때문에, Vg'<Vg가 된다.
즉, dt 시간 후의 게이트 전압은 저하한다.
i'=gm(Vg'-Vth)k
이기 때문에, 이번에는 게이트 전압의 저하에 수반하여, 주 전류가 감소한다. 이 상태에서, 주 전류 I'는 저하한다.
Vg'<Vth인 경우, 한번 ON한 채널이 OFF 상태가 되기 때문에, i'는 현저히 감소하고, Vd'는 현저히 증가한다. 그러면, 이 경우, 이번에는 반대로, ON 상태에서 OFF 상태로의 변화로, dVd'/dt>0, di'/dt<0이 되기 때문에, IGBT의 MOS 트랜지스터부가 오프에 가까운 상태에서, Cs·Re·di'/dt+Cd·dVd'/dt>0이 되어 이번에는 다시, 이하와 같이 된다.
Vg"=Vg'+Rg·ig'=Vg'+Rg·(Cd·dVd'/dt+Cs·Re·di'/dt)
그리고, Re·di'/dt+Cd·dVd'/dt>0이므로, Vg">Vg'가 되고, 게이트 전위는 매우 높아진다.
이 반복에 의해서, 발진이 발생하지만, n 번째 발진으로 생긴 dVd(n)와 n+1번째 발진으로 생긴 dVd(n+1)의 관계가 dVd(n)>dVd(n+1)인 경우, 발진은 수렴한다. dVd(n)<dVd(n+1)인 경우에는 발진은 커지지만, dVd는 충분히 ON하고 있는 상태에서 충분히 OFF 하고 있는 상태가 최대로 되기 때문에, 발진 진폭에는 상한이 있어, 그 상태에서 발진이 계속한다.
또, 본원에 있어서 귀환 계수로서 예를 든 계수는, OFF 상태에서 ON 상태로되는 경우의 dVd와 다음에 ON 상태에서 OFF 상태로 되는 경우의 dVd 변화의 비dVd(OFF→ON)/dVd(ON→OFF)이고, 예로서, -1 이상(최종적으로는 -1로 수렴한다), -0.9 정도(발진은 서서히 수렴한다), -0.1 정도(발진은 급격히 수렴한다)를 예를 들고 있다.
여기서, dVd(OFF→ON)/dVd(ON→OFF)와 dVd(ON→OFF)/dVd(OFF→ON)은 마찬가지라고 가정한다(실제는 그렇게 되어 있다).
또한, 일본 특개평 9-331063호 공보의 구성(도 55)에서는, 게이트용 홈(10a)의 피치 Pi에 대하여, 상당한 폭의 에미터 트렌치를 필요로 하거나, 혹은 부유 전위의 p형 보디 영역(102)을 게이트용 홈(101a)의 피치 Pi에 대하여 상당분 취해야만 한다.
폭이 넓은 에미터 트렌치를 형성한 경우, 그 내에 충전하는 도전체는 매우 두껍게 퇴적하고, 에치백할 필요가 있어 생산성이 나빠진다는 문제가 있었다.
또한 dx를 매우 작게 하면, 생산성의 문제는 해결되지만, MOS 트랜지스터의 밀도가 커지기 때문에, 게이트 용량의 증가에 의해서 스위칭 시간 지연이 생기거나 대용량 게이트 구동 회로가 필요하게 되는 등의 문제가 생긴다.
또한, MOS 트랜지스터 밀도의 증가에 의해 포화 전류의 증가에 의한 단락 내량(耐量)의 저하도 문제가 된다.
또한 넓은 부유 전위의 p형 보디 영역을 확보하는 수법으로는, 예를 들면 미국 특허 제4,994,871호에 도시된 바와 같이, 에미터 전위의 p형 보디 영역의 면적의 부족에 의해, 래치 업이 생길 가능성도 있다.
<발명의 개시>
본 발명의 목적은 온 저항이나 포화 전압을 작게 하고, 또한 포화 전류를 작게 하여, 발진을 억제할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 일 양상에 따르는 반도체 장치는, 절연 게이트형 전계 효과 트랜지스터부와 안정화 플레이트를 구비하고 있다. 절연 게이트형 전계 효과 트랜지스터부는 채널 형성 영역을 샌드위치하고 상호 대향하는 소스 영역 및 드레인 영역과, 채널 형성 영역에 게이트 절연막을 샌드위치하며 대향하는 게이트 전극을 갖고 있다. 안정화 플레이트는 도전체 또는 반도체로 이루어져, 드레인 영역에 플레이트용 절연막을 사이에 두고 대향하고, 또한 드레인 영역과의 사이에서 용량을 형성한다. 안정화 플레이트와 드레인 영역 사이에서 형성되는 안정화 플레이트 용량은, 게이트 전극과 드레인 영역 사이에서 형성되는 게이트-드레인 용량보다도 크다.
본 발명의 일 양상에 따르는 반도체 장치에 따르면, 안정화 플레이트 용량이 게이트-드레인 용량보다도 크기 때문에, 단락 시의 발진을 억제하는 것이 가능해진다.
또한, 안정화 플레이트를 형성함으로써, 포화 전압을 억제하면서 MOS 트랜지스터 밀도를 저감할 수 있다. 이 때문에, 게이트 용량의 증가에 의한 스위칭 시간 지연을 방지할 수 있고, 또한 대용량 게이트 구동 회로를 불필요하게 할 수 있다.
또한, 절연 게이트형 전계 효과 트랜지스터 밀도를 저감할 수 있기 때문에, 포화 전류를 작게 할 수 있어, 단락 내량을 향상시킬 수 있다.
또한, 안정화 플레이트를 폭이 넓은 홈 내에 매립하는 구성으로 할 필요도없다. 이 때문에, 상기 구성을 형성할 때의 게이트 전극 재료의 에치백에 관한 생산성의 악화를 피할 수도 있다.
상기 일 양상에서 바람직하게는, 안정화 플레이트는 소스 영역에 전기적으로 접속되어 있다.
이에 따라, 효과적으로 발진을 방지할 수 있다.
상기 일 양상에서 바람직하게는, 안정화 플레이트는 소스 전위와의 사이에서 용량을 구성한다.
이에 따라, 발진을 방지하면서 구성의 자유도를 높일 수 있다.
상기 일 양상에서 바람직하게는, 안정화 플레이트가 드레인 영역과 대향하는 부분에서의 플레이트용 절연막의 막 두께는 게이트 전극이 드레인 영역과 대향하는 부분에서의 게이트 절연막의 막 두께보다도 얇다.
이에 따라, 플레이트용 절연막의 막 두께를 게이트 절연막의 막 두께보다 두껍게 하는 것만으로, 간단한 구성에 의해 발진을 방지할 수 있다.
상기 일 양상에서 바람직하게는, 안정화 플레이트가 드레인 영역과 대향하는 부분에서의 플레이트용 절연막의 유전률은 게이트 전극이 드레인 영역과 대향하는 부분에서의 게이트 절연막의 유전률보다도 크다.
이에 따라, 플레이트용 절연막의 유전률을 게이트 절연막의 유전률보다도 크게 하는 것만으로, 간단한 구성으로 발진을 방지할 수 있다.
상기 일 양상에서 바람직하게는, 안정화 플레이트가 드레인 영역과 대향하는 면적은, 게이트 전극이 드레인 영역과 대향하는 면적보다도 크다.
이에 따라, 간단한 구성으로 발진을 억제할 수 있다.
상기 일 양상에서 바람직하게는, 안정화 플레이트에 대향하는 부분에서의 드레인 영역의 불순물 농도는 게이트 전극에 대향하는 부분에서의 드레인 영역의 불순물 농도보다도 높다.
이에 따라, 불순물 농도를 제어하기만 하는 간단한 구성으로 발진을 억제할 수 있다.
상기 일 양상에서 바람직하게는, 절연 게이트형 전계 효과 트랜지스터는 복수개가 나란히 배치되어 있고, 2개의 절연 게이트형 전계 효과 트랜지스터에 샌드위치되는 영역에는 2 이상의 안정화 플레이트가 배치되어 있다.
이에 따라, 발진을 방지하면서, 절연 게이트형 전계 효과 트랜지스터 밀도를 저감할 수 있다.
상기 일 양상에서 바람직하게는, 드레인 영역 중 2 이상의 안정화 플레이트에 샌드위치되는 영역의 불순물 농도는, 드레인 영역의 다른 영역의 불순물 농도보다도 높다.
이 불순물 농도가 높은 영역에 의해, 공핍층이 넓어지기 어려워지기 때문에, 안정화 플레이트의 용량을 크게 유지할 수 있다.
상기 일 양상에서 바람직하게는, 채널 형성 영역은 소스 영역 및 드레인 영역과는 역도전형의 보디 영역 내에 있고, 보디 영역이 안정화 플레이트에 대향하는 길이에 대한 드레인 영역이 안정화 플레이트에 대향하는 길이의 비는, 보디 영역이 게이트 전극에 대향하는 길이에 대한 드레인 영역의 게이트 전극에 대향하는 길이의 비보다도 크다.
이에 따라, 안정화 플레이트의 용량을 게이트-드레인 용량보다도 크게 할 수 있다.
상기 일 양상에서 바람직하게는, 상호 대향하는 제1 주면 및 제2 주면을 갖고, 또한 제1 주면에 형성된 게이트용 홈을 갖는 반도체 기판이 더 구비되고 있고, 게이트 전극은 게이트용 홈 내를 매립하고 있다.
이에 따라, 채널 형성 영역이 기판 표면에 수직으로 형성되는 구성에 대해서도, 발진을 방지할 수 있다.
상기 일 양상에서 바람직하게는, 게이트 전극은 상호 대향하는 양 측면을 갖고 있고, 양 측면의 각각에서 채널 형성 영역과 대향한다.
이에 따라, 게이트 전극의 양 측면에서 채널을 형성하는 것이 가능해진다.
상기 일 양상에서 바람직하게는, 소스측 전극과 드레인측 전극은 함께 반도체 기판의 제1 주면에 형성되어 있다.
이에 따라, 채널 형성 영역이 기판 표면에 평행하게 형성되는 구성에 대해서도 발진을 억제할 수 있다.
상기 일 양상에서 바람직하게는, 소스측 전극은 반도체 기판의 제1 주면에 형성되어 있고, 드레인측 전극은 제2 주면측에 형성되어 있다.
이에 따라, 채널 형성 영역이 기판 표면에 수직으로 형성되는 구성에 대해서도, 발진을 억제할 수 있다.
상기 일 양상에서 바람직하게는, 게이트용 홈은 드레인 영역에까지 도달하고있다.
이에 따라, 게이트 전극과 드레인 영역 사이에서 용량을 구성할 수 있다. 상기 일 양상에서 바람직하게는, 절연 게이트형 전계 효과 트랜지스터부를 포함하는 셀이 복수개 나란히 배열되어 있고, 배열된 복수의 셀의 종단부에 안정화 플레이트가 배치되어 있다.
이에 따라, 셀 내의 절연 게이트형 전계 효과 트랜지스터부의 드레인에서 발생한 전위 변화가 셀 외부에 미치는 것을 억제하여, 내량을 향상시킬 수 있다.
상기 일 양상에서 바람직하게는, 배열된 복수의 셀의 종단부에 안정화 플레이트가 복수개 배치되어 있다.
이에 따라, 발진 억제 효과를 더 향상시킬 수 있다.
본 발명의 다른 양상에 따른 반도체 장치는, 반도체 기판과, 제1 및 제2 절연 게이트형 전계 효과 트랜지스터부와, 제1 및 제2 안정화 플레이트를 구비하고 있다. 반도체 기판은 상호 대향하는 제1 주면 및 제2 주면을 갖고 있다. 제1 및 제2 절연 게이트형 전계 효과 트랜지스터의 각각은, 채널 형성 영역을 샌드위치하여 상호 대향하는 소스 영역 및 드레인 영역과, 채널 형성 영역에 게이트 절연막을 샌드위치하여 대향하는 게이트 전극을 갖고 있다. 제1 안정화 플레이트는, 제1 절연 게이트형 전계 효과 트랜지스터부의 드레인 영역에 제1 플레이트용 절연막을 사이에 두고 대향하고, 또한 제1 절연 게이트형 전계 효과 트랜지스터부의 드레인 영역과의 사이에서 용량을 형성하고, 또한 도전체 또는 반도체로 이루어져 있다. 제2 안정화 플레이트는, 제2 절연 게이트형 전계 효과 트랜지스터부의 드레인 영역에 제2 플레이트용 절연막을 사이에 두고 대향하고, 또한 제2 절연 게이트형 전계 효과 트랜지스터부의 드레인 영역과의 사이에서 용량을 형성하고, 또한 도전체 또는 반도체로 이루어져 있다. 제1 절연 게이트형 전계 효과 트랜지스터부는 제1 주면에 형성되고, 제2 절연 게이트형 전계 효과 트랜지스터부는 제2 주면에 형성되고, 또한 제1 및 제2 절연 게이트형 전계 효과 트랜지스터부 사이에서 전류가 흐른다.
본 발명의 다른 양상에 따른 반도체 장치에 따르면, 2개의 절연 게이트형 전계 효과 트랜지스터부의 각각이 기판의 양면에 대향하여 배치된 발진이 발생하기쉬운 구성에 있어서도, 안정화 플레이트 용량을 게이트-드레인 용량보다도 크게 함으로써, 단락 시의 발진을 억제하는 것이 가능해진다.
또한, 안정화 플레이트를 형성함으로써, 포화 전압을 억제하면서 절연 게이트형 전계 효과 트랜지스터 밀도를 저감할 수 있다. 이 때문에, 게이트 용량의 증가에 의한 스위칭 시간 지연을 방지할 수 있고, 또한 대용량 게이트 구동 회로를 불필요하게 할 수 있다.
또한, 절연 게이트형 전계 효과 트랜지스터 밀도를 저감할 수 있기 때문에, 포화 전류를 작게 할 수 있어, 단락 내량을 향상시킬 수 있다.
또한, 안정화 플레이트를 폭이 넓은 홈 내에 매립하는 구성으로 할 필요도 없다. 이 때문에, 상기 구성을 형성할 때의 에치백에 관한 생산성의 악화도 피할 수 있다.
상기 다른 양상에서 바람직하게는, 제1 안정화 플레이트와 제1 절연 게이트형 전계 효과 트랜지스터부의 드레인 영역 사이에서 형성되는 제1 안정화 플레이트 용량은, 제1 절연 게이트형 전계 효과 트랜지스터부의 게이트 전극과 드레인 영역 사이에서 형성되는 제1 게이트-드레인 용량보다도 크다. 제2 안정화 플레이트와 제2 절연 게이트형 전계 효과 트랜지스터부의 드레인 영역 사이에서 형성되는 제2 안정화 플레이트 용량은, 제2 절연 게이트형 전계 효과 트랜지스터부의 게이트 전극과 드레인 영역 사이에서 형성되는 제2 게이트-드레인 용량보다도 크다.
이에 따라, 발진을 억제하는 것이 가능해진다.
상기 다른 양상에서 바람직하게는, 제1 절연 게이트형 전계 효과 트랜지스터가 복수개 나란히 배치되어 있고, 2개의 제1 절연 게이트형 전계 효과 트랜지스터에 샌드위치되는 영역에는, 2 이상의 제1 안정화 플레이트가 배치되어 있다. 제2 절연 게이트형 전계 효과 트랜지스터가 복수개 나란히 배치되어 있고, 2개의 제2 절연 게이트형 전계 효과 트랜지스터에 샌드위치되는 영역에는, 2 이상의 제2 안정화 플레이트가 배치되어 있다. 드레인 영역 중 2 이상의 제1 안정화 플레이트에 샌드위치되는 영역의 불순물 농도 및 2 이상의 제2 안정화 플레이트에 샌드위치되는 영역의 불순물 농도는, 드레인 영역 외의 다른 영역의 불순물 농도보다도 높다.
이 불순물 농도가 높은 영역에 의해, 공핍층이 넓어지기 어렵기 때문에, 안정화 플레이트의 용량을 크게 유지할 수 있다.
상기 다른 양상에서 바람직하게는, 반도체 기판은, 제1 주면에 형성된 제1 게이트용 홈과, 제2 주면에 형성된 제2 게이트용 홈을 갖고 있다. 제1 절연 게이트형 전계 효과 트랜지스터부의 게이트 전극은 제1 게이트용 홈 내를 매립하고 있다. 제2 절연 게이트형 전계 효과 트랜지스터부의 게이트 전극은, 제2 게이트용 홈 내를 매립하고 있다.
이에 따라, 채널 형성 영역이 기판 표면에 수직으로 형성되는 구성에 대해서도, 발진을 억제할 수 있다.
상기 다른 양상에서 바람직하게는, 제1 절연 게이트형 전계 효과 트랜지스터부의 게이트 전극은, 상호 대향하는 양 측면을 갖고 있고, 양 측면의 각각에서 제1 절연 게이트형 전계 효과 트랜지스터부의 채널 형성 영역과 대향하고 있다. 제2 절연 게이트형 전계 효과 트랜지스터부의 게이트 전극은, 상호 대향하는 양 측면을 갖고 있고, 양 측면의 각각에서 제2 절연 게이트형 전계 효과 트랜지스터부의 채널 형성 영역과 대향하고 있다.
이에 따라, 게이트 전극의 양 측면에서 채널을 형성할 수 있다.
상기 다른 양상에서 바람직하게는, 제1 및 제2 절연 게이트형 전계 효과 트랜지스터부를 포함하는 셀이 복수개 나란히 배열되어 있고, 배열된 복수의 셀의 종단부에 제1 및 제2 안정화 플레이트가 배치되어 있다.
이에 따라, 셀 내의 절연 게이트형 전계 효과 트랜지스터부의 드레인에서 발생한 전위 변화가 셀 외부에 미치는 것을 억제할 수 있어 내량을 향상시킬 수 있다.
상기 다른 양상에서 바람직하게는, 배열된 복수의 셀의 종단부에 제1 및 제2 안정화 플레이트의 각각이 복수개 배치되어 있다.
이에 따라, 발진 억제 효과가 더 향상된다.
본 발명의 또 다른 양상에 따른 반도체 장치는 절연 게이트형 전계 효과 트랜지스터부와, 안정화 플레이트를 구비하고 있다. 절연 게이트형 전계 효과 트랜지스터부는 채널 형성 영역을 샌드위치하여 상호 대향하는 소스 영역 및 드레인 영역과, 채널 형성 영역에 게이트 절연막을 샌드위치하여 대향하는 게이트 전극을 갖고 있다. 안정화 플레이트는 드레인 영역에 플레이트용 절연막을 사이에 두고 대향하고, 또한 드레인 영역 사이에서 용량을 형성하고, 또한 도전체 또는 반도체로 이루어져 있다. 절연 게이트형 전계 효과 트랜지스터부를 포함하는 셀이 복수개 나란히 배열되어 있고, 배열된 복수의 셀의 종단부에 안정화 플레이트가 배치되어 있다.
본 발명의 또 다른 양상에 따른 반도체 장치에 따르면, 셀 내의 절연 게이트형 전계 효과 트랜지스터부의 드레인에서 발생한 전위 변화가 셀 외부에 미치는 것을 억제할 수 있고, 내량을 향상시킬 수 있다.
상기 또 다른 양상에서 바람직하게는, 배열된 복수의 셀의 종단부에 안정화 플레이트가 복수개 배치되어 있다.
이에 따라, 발진 억제 효과가 더 커진다.
본 발명은 반도체 장치에 관한 것으로, 특히 단락 전류 억제, 게이트 용량 저감 및 단락 시의 발진 억제를 동시에 달성 가능한 고내압 반도체 장치에 관한 것이다.
도 1은 본 발명의 제1 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 회로도.
도 2는 본 발명의 제1 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 3A, 도 3B, 도 3C 및 도 3D는 종래예에 있어서 발진이 생기는 형태를 도시하는 도면.
도 4는 도 3A, 도 3B, 도 3C 및 도 3D의 부분 확대도.
도 5A, 도 5B, 도 5C 및 도 5D는 본 발명의 제1 실시예에서의 반도체 장치에서 발진이 억제되는 것을 도시하는 도면.
도 6은 도 5A, 도 5B, 도 5C 및 도 5D의 부분 확대도.
도 7은 Ic과 Vce의 관계를 도시하는 도면.
도 8은 본 발명의 제2 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 9는 본 발명의 제3 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 10은 본 발명의 제4 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 11은 본 발명의 제5 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 12는 본 발명의 제6 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 13은 본 발명의 제6 실시예에서의 반도체 장치의 다른 구성을 도시하는 개략 단면도.
도 14는 본 발명의 제6 실시예에서의 반도체 장치의 다른 구성을 도시하는개략 단면도.
도 15는 본 발명의 제6 실시예에서의 반도체 장치의 다른 구성을 도시하는 개략 단면도.
도 16은 본 발명의 제7 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 17은 본 발명의 제7 실시예에서의 반도체 장치의 다른 구성을 도시하는 개략 단면도.
도 18은 본 발명의 제8 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 19는 안정화 플레이트가 부유 상태에 있는 모습을 도시하는 회로도.
도 20은 본 발명의 제9 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 21은 본 발명의 제9 실시예에서의 반도체 장치의 다른 구성을 도시하는 개략 단면도.
도 22는 본 발명의 제10 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 23은 본 발명의 제10 실시예에서의 반도체 장치의 다른 구성을 도시하는 개략 단면도.
도 24는 본 발명의 제10 실시예에서의 반도체 장치의 다른 구성을 도시하는 개략 단면도.
도 25∼도 51은 본 발명의 그 밖의 실시예에서의 각종 반도체 장치의 구성을 도시하는 개략 단면도.
도 52는 종래의 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 53은 종래의 반도체 장치의 종단구조를 도시하는 개략 단면도.
도 54는 미국 특허 제6,040,599호에 개시된 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 55는 일본 특개평 9-331063호 공보에 개시된 반도체 장치의 구성을 개략적으로 도시하는 단면도.
도 56은 IGBT의 트랜지스터부와 다이오드부의 각각에 관한 전압을 설명하기 위한 도면.
도 57은 IGBT의 회로 구성을 도시하는 도면.
<발명을 실시하기 위한 최량의 형태>
이하, 본 발명의 실시예에 대하여 도면에 기초하여 설명한다.
(제1 실시예)
도 1 및 도 2는 본 발명의 제1 실시예에서의 반도체 장치의 구성을 나타내는 회로도 및 개략 단면도이다.
주로 도 2를 참조하여, 본 실시예의 반도체 장치는, 예를 들면 100∼200㎛의 두께를 갖는 반도체 기판에 형성된 트렌치 게이트형 IGBT이다. n-실리콘 기판(1)은, 예를 들면 약 1×1014㎝-3의 농도를 갖고 있다. 이 n-실리콘 기판(1)의 제1 주면측에, 예를 들면 농도가 약 1×1016∼1×1018㎝-3으로 제1 주면에서의 깊이가 약 3㎛인 p형 반도체로 이루어지는 p형 보디 영역(2)이 형성되어 있다. p형 보디 영역(2) 내의 제1 주면에는, 예를 들면 농도가 1×1019㎝-3이상이고, 제1 주면에서의 깊이가 약 0.5㎛인 n형 반도체로 이루어지는 n형 에미터 영역(3)이 형성되어 있다. 이 n형 에미터 영역(3)과 인접하도록 제1 주면에는, p형 보디 영역(2)에의 저저항 컨택트를 취하기 위한 p+불순물 확산 영역(6)이, 예를 들면 1×1020㎝-3정도의 농도로 형성되어 있다.
제1 주면에는, n형 에미터 영역(3)과 p형 보디 영역(2)을 관통하여 n-실리콘 기판(1)에 달하는 게이트용 홈(1a)이 형성되어 있다. 이 게이트용 홈(1a)은 제1 주면에서, 예를 들면 3∼10㎛의 깊이를 갖고 있고, 게이트용 홈(1a)의 피치는, 예를 들면 2.0㎛∼6.0㎛이다. 이 게이트용 홈(1a)의 내표면에는, 예를 들면 30∼200㎚ 두께의 실리콘 산화막으로 이루어지는 게이트 절연막(4a)이 형성되어 있다. 게이트용 홈(1a) 내를 매립하도록, 예를 들면 인이 고농도로 도입된 다결정 실리콘으로 이루어지는 게이트 전극(5a)이 형성되어 있다. 게이트 전극(5a)은 게이트 전위 G를 제공하는 제어 전극에 전기적으로 접속되어 있다.
이와 같이 게이트용 홈(1a)과 게이트 절연막(4a)과 게이트 전극(5a)으로 게이트 트렌치가 구성되어 있다. 또한 n-실리콘 기판(1)과 n형 에미터 영역(3)과 게이트 트렌치로부터, n-실리콘 기판(1)을 드레인으로 하고, n형 에미터 영역(3)을 소스로 하는 절연 게이트형 전계 효과 트랜지스터부(여기서는, MOS 트랜지스터부)가 구성되어 있다.
제1 주면에는 MOS 트랜지스터부가 복수개 배치되어 있고, 2개의 MOS 트랜지스터부 사이에, 에미터 트렌치가 형성되어 있다. 이 에미터 트렌치는 에미터용 홈(1b)과, 에미터용 절연막(4b)과, 에미터용 도전층(5b)을 갖고 있다. 에미터용 홈(1b)은, p형 보디 영역(2)을 관통하여 n-실리콘 기판(1)에 달하도록 형성되어 있고, 제1 주면에서, 예를 들면 3∼10㎛의 깊이를 갖고 있다. 이 에미터용 홈(1b)의 내표면을 따르도록, 예를 들면 30∼200㎚ 두께의 실리콘 산화막으로 이루어지는 에미터용 절연막(4b)이 형성되어 있다. 에미터용 홈(1b) 내를 매립하도록, 예를 들면 인이 고농도로 도입된 다결정 실리콘으로 이루어져, 안정화 플레이트가 되는 에미터용 도전층(5b)이 형성되어 있다.
제1 주면 상에는 층간 절연막(9)이 형성되어 있고, 이 층간 절연막(9)에는 제1 주면에 달하는 구멍(9a)이 형성되어 있다. 이 구멍(9a)의 바닥부에는 배리어 메탈층(10)이 형성되어 있다. 이 배리어 메탈층(10)을 통해 안정화 플레이트(5b), p+불순물 확산 영역(6) 및 n형 에미터 영역(3)에는 에미터 전위 E를 공급하는 에미터 전극(11)이 전기적으로 접속되어 있다.
또한 n-실리콘 기판(1)의 제2 주면측에는 n형 버퍼 영역(7)과, p형 콜렉터영역(8)이 순서대로 형성되어 있다. 이 p형 콜렉터 영역(8)에는 콜렉터 전위 C를 공급하는 콜렉터 전극(12)이 전기적으로 접속되어 있다. 이 콜렉터 전극(12)의 재질은, 예를 들면 알루미늄 화합물이다.
주로 도 1을 참조하여, 도 2에 도시한 IGBT의 구성은 MOS 트랜지스터 Tr과 다이오드 Di로 구성되어 있다. 또한 게이트 전극(5a)와 n-실리콘 기판(1) 사이에는 드레인측 용량 Cd가 구성되어 있고, 게이트 전극(5a)와 n형 에미터 영역(3) 사이에는 소스측 용량 Cs가 구성되어 있다. 또한 안정화 플레이트(5b)와 n-실리콘 기판(1) 사이에는 안정화 플레이트 용량 Cf가 구성되어 있다. 그리고 본 실시예에 있어서는, 이 안정화 플레이트 용량 Cf가 드레인측 용량 Cd보다 높아지도록 구성되어 있다.
본 실시예의 반도체 장치에서는, 예를 들면 인버터 접속 시에는 에미터 전위를 기준으로, 제어 전극의 게이트 전위 G는 오프 상태에서는 -15V로, 온 상태에서는 +15V로 설정된 펄스 형상의 제어 신호이고, 콜렉터 전극(12)의 콜렉터 전위 C는 게이트 전위 G에 따라 거의 전원 전압과 포화 전압 사이의 전압이 된다.
또, 게이트용 홈(1a)와 에미터용 홈(1b)의 거리를 dx로 하고, 게이트용 홈(1a)의 피치를 Pi로 한 경우에 Pi/dx의 제한은 없다.
본원 발명자들은 종래예와 본 실시예와의 각 반도체 장치에서의 단락 시의 파형에 대하여 조사하였다.
종래예로서는, 도 54에 도시한 미국 특허 제6,040,599호에 기재된 반도체 장치를 이용하였다. 또한 측정에 있어서는, 전원 전압을 400V로 하고, 게이트에는 -15V∼+14V의 범위에서 온 펄스 폭이 10μsec인 싱글 펄스 신호를 공급하였다. 그 결과를 도 3A∼도 3D 및 도 4에 도시한다.
또, 도 3A∼도 3D에서는, Ig, Vg, Vce 또는 Ic를 종축으로 하고, 시간을 횡축으로 한다. 또한 도 4는, 도 3A∼도 3D의 일부를 확대한 것이고, Vce 또는 Ic를 종축으로 하고, 시간을 횡축으로 한다.
도 3A∼도 3D 및 도 4를 참조하여, 도 54에 도시한 구성에서는, 게이트에 온 펄스가 입력된 후, 0.4∼0.7μsec에 걸쳐서 마이너스의 게이트 전류가 최대 -2A 흐른다. 이것에 의해서, 게이트 전압 Vg는 0.75μsec 후에는 -10V 정도까지 저하하고, 한번 온된 채널이 다시 닫히고, 그것에 의해 다시 게이트가 온되는 것을 알 수 있다. 이 구조에서는, 지나친 부귀환이 걸리고, 발진이 생겨, 그 발진은 감쇠하지 않고서 계속하는 것을 알 수 있다.
또한 도 2에 도시한 본 실시예의 구성에 있어서는, 전원 전압을 800V로 하고, 게이트에는 -15V∼+19V의 범위에서 온 펄스 폭이 10μsec인 싱글 펄스 신호를 공급하였다. 그 때의 단락 시의 파형을 도 5A∼도 5D 및 도 6에 도시한다.
또, 도 5A∼도 5D는 Ig, Vg, Vce 또는 Ic를 종축으로 하고, 시간을 횡축으로 한다. 도 6은 도 5A∼도 5D의 일부를 확대하여 도시하는 도면이고, Vce 또는 Ic을 종축으로 하고, 시간을 횡축으로 한다.
도 5A∼도 5D 및 도 6을 참조하여, 도 2에 도시한 구성에서는, 게이트에 온 펄스가 입력된 후, 0.4∼0.55μsec에 걸쳐서는, 마이너스의 게이트 전류 Ig가 최대-1A 흐른다. 이것에 의해서, 게이트 전압 Vg가 0.55㎛sec 후에는, 일순 거의 0V까지 저하하여 발진하지만, 다음의 발진은 거의 억제되어 있는 것을 알 수 있다. 도 2의 구조에서는, 지나친 부귀환이 걸려 발진이 일시적으로 생기지만, 귀환의 계수 k가 -1<k<0로 0.1에 가까운 값이기 때문에 발진은 급격히 감쇠한다. 이와 같이 본 실시예의 구조에 의하면, 800V 이하의 전원 전압으로, 온 시의 게이트 전압의 범위가 19V 이하에서는 발진은 억제된다.
본 실시예의 구성에 있어서 단락 시의 발진을 억제할 수 있는 이유를 이하에 설명한다.
본 실시예에서는, 도 1을 참조하여, 단락 상태에서는 오프 상태에서 전원 전압이 인가된대로, 온 상태로 된다. 그래서, 드레인 근방에 발생하는 전하 Qd는, 안정화 플레이트(5b)가 형성되어 있기 때문에, 드레인측 용량 Cd와 안정화 플레이트 용량 Cf로 분배되게 된다. 이 때문에, dVd는 안정화 플레이트(5b)가 없는 경우에 비하여, Cd/(Cd+Cf)의 크기가 된다. 따라서, 본 실시예와 같이 안정화 플레이트 용량 Cf가 드레인측 용량 Cd에 비교하여 커지는 경우에는, dVd가 작아지고, Cd가 커져도 게이트 전류 Ig의 유입은 작아지고, Vg의 저하도 작아진다. 따라서, 귀환이 작아져, 발진이 억제되는 것이다.
또한 본원 발명자들은 종래예와 본 실시예의 각 반도체 장치에서의 콜렉터 전류와 콜렉터 전압의 관계에 대하여 조사하였다. 그 결과를 도 7에 도시한다.
도 7의 결과로부터, 본 실시예의 반도체 장치에서는, 도 52나 도 54에 도시한 종래의 반도체 장치에 비교하여, 콜렉터 전압을 고정했을 때의 콜렉터 전류를작게 할 수 있는 것을 알 수 있다.
이상으로부터, 본 실시예에서는, 안정화 플레이트 용량 Cf가 드레인측 용량 Cd보다도 커지도록 구성되어 있기 때문에, 단락 시의 발진을 억제할 수 있다.
또한, 안정화 플레이트(5b)의 용량을 통해, 반도체 기판 내의 전위가 거의 일정 전위로 고정되어 있는 것도, 발진 억제에 효과가 있다.
또한, 발진 억제에는 게이트 트렌치의 양측에 MOS 트랜지스터부를 형성하고, 드레인측 용량 C을 작게 하는 것도 중요하다.
또한, 칩 내의 일부에 불균일이 생겨, dVd/dt가 국소적으로 생긴 경우라도, 안정화 플레이트(5b)의 용량을 통해 전위가 고정되기 때문에, 주변에의 영향을 억제할 수 있다.
또한, 안정화 플레이트(5b)를 형성함으로써, MOS 트랜지스터 밀도를 저감할 수 있다. 이 때문에, 게이트 용량의 증가에 의한 스위칭 시간 지연을 방지할 수 있고, 또한 대용량 게이트 구동 회로를 불필요하게 할 수 있다.
또한, MOS 트랜지스터 밀도를 저감할 수 있기 때문에, 포화 전류를 작게 할 수 있어, 단락 내량을 향상시킬 수도 있다. 또한, 안정화 플레이트(5b)를 폭이 넓은 홈 내에 매립하는 구성으로 할 필요도 없기 때문에, 이러한 폭이 넓은 구성을 형성할 때의 에치백에 관한 생산성 악화를 피할 수도 있다.
또, 본 실시예에 있어서는, 트렌치 게이트 구조의 IGBT에 대하여 설명하였지만, MOS 게이트 구조의 사이리스터, MOS 트랜지스터 등의 절연 게이트형 전계 효과 트랜지스터부를 갖는 스위칭 소자에 대하여, 적용 가능하고, 마찬가지의 효과를 기대할 수 있는 것은 물론이다.
또한, 본 발명은, 콜렉터 구조가 어떠한 구조라도 마찬가지의 효과가 얻어진다.
또한, 도 8에 도시한 바와 같이 예를 들면 평면 게이트형 IGBT와 같은 평면 게이트형 스위칭 소자에 적용해도, 마찬가지의 효과가 있는 것은 물론이다.
또한 도 8에 도시한 평면 게이트형 소자에서, 면적 효율을 올리기 위해서 트렌치형의 안정화 플레이트(5b)를 이용해도 마찬가지의 효과가 있는 것도 명백하다.
또한 평면 게이트형 소자에서는, 안정화 플레이트(5b)의 존재에 의해, 온 시에 안정화 플레이트(5b) 근방의 전류 경로로 전류가 흐르기 어렵게 되는 현상이 있다. 이것을 억제하기 위해서, 게이트(5a)와 안정화 플레이트(5b)의 거리를 넓히거나, 안정화 플레이트(5b)에 대향하는 n-실리콘 기판(1)의 영역의 n형 불순물 농도를 높게하는 것도 용이하게 추측할 수 있다.
또한, 도전형이 반대인 소자에 대해서도 마찬가지로 유효하다.
또한, 본 실시예에서는, 안정화 플레이트(5b)를 에미터 전극(11)에 접속한 예에 대하여 설명하였지만, 안정화 플레이트(5b)는 에미터 전위 E 이외의 일정 전위나, 부귀환을 상쇄하는 방향의 가변의 전위를 갖는 전극이어도 된다.
또한, 안정화 플레이트(5b)의 n-실리콘 기판(1)측의 측벽의 n형 불순물 농도를 높게 함으로써, 안정화 플레이트 용량 Cf를 크게 하는 것, 나아가서는 발진 억제 특성을 향상하는 효과도 얻어진다.
또한 안정화 플레이트 용량 Cf가 드레인측 용량 Cd에 비하여 클수록 전위 안정화로 연결된다. 이 때문에, 도 9∼도 17에 도시한 구조 또는 이들의 조합을 이용함으로써, 안정화 플레이트 용량 Cf를 증가시킴으로써, 발진 억제 효과를 더 높일 수 있다.
또한 도 18에 도시한 바와 같은, 반도체 기판의 제1 주면 및 제2 주면의 쌍방에 절연 게이트형 전계 효과 트랜지스터 구조를 형성한 소자나 콜렉터와 에미터가 함께 제1 주면에 형성된 소자에 대하여도 본 발명의 구성은 유효하다.
또한 도 19의 등가 회로에 도시한 바와 같이, 안정화 플레이트를 직접 일정 전위로 하는 것은 아니고, 안정화 플레이트를 n-실리콘 기판(1)과의 사이에서 용량을 구성시킴과 함께 에미터 전위와의 사이에서도 용량을 구성시키는 부유 전위로 하여, 용량 결합에 의한 전위의 안정화를 도모해도 된다.
이하, 이들의 전용 예에 대하여 설명한다.
(제2 실시예)
도 8은 본 발명의 제2 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도이다. 도 8을 참조하여, 본 실시예의 반도체 장치는, 예를 들면 두께가 약 100∼200㎛인 반도체 기판에 형성된 평면 게이트형 IGBT이다. 예를 들면, 농도가 약 1×1014㎝-3인 n-실리콘 기판(1)의 제1 주면측에는, p형 반도체로 이루어지는 p형 보디 영역(2)이 선택적으로 형성되어 있다. p형 보디 영역(2)은, 예를 들면 약 1×1016∼1×1018㎝-3의 농도를 갖고, 제1 주면에서 약 3㎛의 깊이를 갖고 있다. p형 보디 영역(2) 내의 제1 주면에는, 예를 들면 농도가 1×1019㎝-3이상으로, 제1 주면에서의 깊이가 약 0.5㎛인 n형 반도체로 이루어지는 n 형 에미터 영역(3)이 형성되어 있다. 이 n형 에미터 영역(3)의 이웃에는, p형 보디 영역(2)에의 저저항 컨택트를 취하기 위한 p+불순물 확산 영역(6)이, 예를 들면 1×1020㎝-3정도의 고농도로 형성되어 있다.
n-실리콘 기판(1)과 n형 에미터 영역(3)에 샌드위치되는 p형 보디 영역(2)과 대향하도록 제1 주면 상에 게이트 절연막(4)을 통해 게이트 전극(5a)이 형성되어 있다.
이 n-실리콘 기판(1)과 n형 에미터 영역(3)과 게이트 전극(5a)에 의해, n-실리콘 기판(1)을 드레인으로 하고, n형 에미터 영역(3)을 소스로 하는 절연 게이트형 전계 효과 트랜지스터부(여기서는, MOS 트랜지스터부)가 구성되어 있다.
2개의 MOS 트랜지스터부에 샌드위치되는 제1 주면 상에 절연막(4)을 통해 안정화 플레이트가 되는 에미터용 도전층(5b)이 형성되어 있다. 이 안정화 플레이트(5b)와 게이트 전극(5a)의 재질에는, 예를 들면 인을 고농도로 도입한 다결정 실리콘, 고융점 금속 재료, 고융점 금속 실리사이드, 또는 이들의 복합막이 이용된다.
제1 주면 상에는 층간 절연막(9)이 형성되어 있고, 이 층간 절연막(9)에는 제1 주면의 일부 표면에 달하는 구멍(9a)이 형성되어 있다. 이 구멍(9a)의 바닥부에는 배리어 메탈층(10)이 형성되어 있다. 이 배리어 메탈층(10)을 통해 안정화 플레이트(5b), p+불순물 확산 영역(6) 및 n형 에미터 영역(3)에, 에미터 전위 E를 공급하는 에미터 전극(11)이 전기적으로 접속되어 있다.
또한 n-실리콘 기판(1)의 제2 주면측에는 n형 버퍼 영역(7)과 p형 콜렉터 영역(8)이 순서대로 형성되어 있다. p형 콜렉터 영역(8)에는 콜렉터 전위 C를 공급하는 콜렉터 전극(12)이 전기적으로 접속되어 있다. 이 콜렉터 전극(12)의 재질은, 예를 들면 알루미늄 화합물이다.
또, 본 실시예에 있어서는, 소스측 전극과 드레인측 전극은 모두 제1 주면측에 형성되게 된다.
본 실시예에 있어서도, 안정화 플레이트(5b)와 n-실리콘 기판(1) 사이에서 구성되는 안정화 플레이트 용량 Cf는 게이트 전극(5a)과 n-실리콘 기판(1) 사이에서 구성되는 드레인측 용량 Cd보다도 크도록 구성되어 있다.
본 실시예의 반도체 장치에서는, 예를 들면 인버터 접속 시에는 에미터 전위 E를 기준으로, 제어 전극의 게이트 전위 G에 오프 상태에서는 -15V, 온 상태에서는 +15V로 설정된 펄스 형상의 제어 신호가 인가되고, 콜렉터 전극(12)의 콜렉터 전위 C는, 게이트 전위 G에 따라 거의 전원 전압과 포화 전압 사이의 전압이 된다.
본 실시예에 있어서도, 안정화 플레이트 용량 Cf가 드레인측 용량 Cd보다도 크도록 설정되어 있기 때문에, 제1 실시예와 마찬가지로, 단락 시의 발진을 억제할수 있다.
또한, 이 이외의 효과에 대해서도 제1 실시예와 마찬가지의 효과가 얻어진다.
(제3 실시예)
도 9는 본 발명의 제3 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도이다. 도 9를 참조하여, 본 실시예의 구성은 게이트용 홈(1a)과 에미터용 홈(1b)의 깊이의 관계에 있어서 제1 실시예의 구성과 다르다. 본 실시예에서는, 에미터용 홈(1b)의 n-실리콘 기판 내에 연장되는 깊이 D2가 게이트용 홈(1a)의 n-실리콘 기판 내에 연장되는 깊이 D1보다도 깊게 되도록 설정되어 있다. 이에 따라, 안정화 플레이트(5b)와 n-실리콘 기판(1) 사이에서 구성되는 안정 플레이트 용량 Cf가, 게이트 전극(5a)과 n-실리콘 기판(1) 사이에서 구성되는 게이트측 용량 Cd보다 크게 되어 있다.
또, 게이트용 홈(1a)와 에미터용 홈(1b)의 제1 주면에서의 깊이 D3, D4의 각각은, 예를 들면 3∼10㎛의 범위 내이다.
또, 이 이외의 구성에 대해서는, 상술한 제1 실시예의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여서, 그 설명을 생략한다.
본 실시예에 있어서도, 게이트용 홈(1a)의 깊이 D1과 에미터용 홈(1b)의 깊이 D2를 조정함으로써, 안정화 플레이트 용량 Cf가 드레인측 용량 Cd보다 크도록구성되어 있기 때문에, 제1 실시예와 마찬가지로, 단락 시의 발진을 억제할 수 있다.
또한, 이 이외의 효과에 대해서도 제1 실시예와 마찬가지의 효과가 얻어진다.
또, 도 8에 도시한 구성에서는, 안정화 플레이트(5b)가 n-실리콘 기판(1)과 대향하는 면적을, 게이트 전극(5a)이 n-실리콘 기판(1)과 대향하는 면적보다 크게 함으로써, 단락 시의 발진을 억제할 수 있다.
(제4 실시예)
도 10은 본 발명의 제4 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도이다. 도 10을 참조하여, 본 실시예의 구성은 게이트 절연막(4a)과 에미터용 절연막(4b)의 막 두께의 관계에 있어서 제1 실시예의 구성과 다르다. 본 실시예에서는, 게이트 절연막(4a)과 에미터용 절연막(4b)에, 예를 들면 실리콘 산화막 등의 동일한 재질이 이용되며, 또한 에미터용 절연막(4b)의 두께 T2가 게이트 절연막(4a)의 두께 T1보다 얇게 구성되어 있다. 이에 따라, 안정화 플레이트 용량 Cf가 드레인측 용량 Cd보다도 크도록 구성되어 있다.
또, 이 이외의 구성에 대해서는, 상술한 제1 실시예의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여, 그 설명을 생략한다.
본 실시예에서는, 에미터용 절연막(4b)의 두께 T2와 게이트 절연막(4a)의 두께 T1을 조정함으로써, 안정화 플레이트 용량 Cf가 드레인측 용량 Cd보다 커지 도록 구성되어 있기 때문에, 제1 실시예와 마찬가지로, 단락 시의 발진을 억제할 수 있다.
또한, 이 이외의 효과에 대해서도 제1 실시예와 마찬가지의 효과가 얻어진다.
또, 상기에 있어서는, 게이트 절연막(4a)과 에미터용 절연막(4b)의 각 막 두께를 조정하는 경우에 대해 설명하였지만, 도 1의 구성에 있어서 에미터용 절연막(4b)의 유전률을 게이트 절연막(4a)의 유전률보다 높게 함으로써, 안정화 플레이트 용량 Cf가 드레인측 용량 Cd보다 크도록 구성되어도 된다.
유전률을 조정하는 경우에도, 안정화 플레이트 용량 Cf가 드레인측 용량 Cd보다 크기 때문에, 제1 실시예와 마찬가지로, 발진을 억제할 수 있다.
(제5 실시예)
도 11은 본 발명의 제5 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도이다. 도 11을 참조하여, 본 실시예의 구성은 2개의 MOS 트랜지스터부에 샌드위치되는 영역에 복수개의 에미터 트렌치가 형성되어 있는 점에서 제1 실시예의 구성과 다르다. 본 실시예에서는, 2개의 MOS 트랜지스터에 샌드위치되는 영역의 제1 주면에 예를 들면 2개의 에미터 트렌치가 형성되어 있다.
이 에미터 트렌치는, 제1 실시예와 마찬가지로, 에미터용 홈(1b)와 에미터용 절연막(4b)과 안정화 플레이트(5b)로 구성되어 있다. 또한 2개의 에미터 트렌치에 샌드위치되는 제1 주면에는 p형 보디 영역(2)에의 저저항 컨택트를 취하기 위한 p+불순물 확산 영역(6)이, 예를 들면 1×1020㎝-3정도의 고농도로 형성되어 있다.
이 이외의 구성에 대해서는, 상술한 제1 실시예의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여서, 그 설명을 생략한다.
본 실시예에서는, 2개의 MOS 트랜지스터부에 샌드위치되는 영역에 안정화 플레이트(5b)가 복수개 형성되어 있기 때문에, 안정화 플레이트 용량 Cf를 드레인측 용량 Cd보다도 크게 할 수 있어, 제1 실시예와 마찬가지로, 단락의 발진을 억제할 수 있다.
또한, 이 이외의 효과에 대해서도 제1 실시예와 마찬가지의 효과가 얻어진다.
또, 안정화 플레이트(5b)에 샌드위치된 영역은 에미터 전위일 필요는 없고, 부유 전위라도 된다. 부유 전위인 경우에는 일본 특개평 9-331063호 공보의 효과와 마찬가지의 효과를 얻을 수 있지만, 미국 특허 제4,994,871호에 도시된 바와 같이 래치 업에 대한 내량이 내려갈 우려가 있기 때문에 주의가 필요하다.
(제6 실시예)
도 12는 본 발명의 제6 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도이다. 도 12를 참조하여, 본 실시예의 구성은, n-실리콘 기판(1)의 불순물 농도가 조정되어 있는 점에서 제1 실시예의 구성과 다르다. 본 실시예에서는, n-실리콘 기판(1)의 안정화 플레이트(5b)에 대향하는 영역의 n형 불순물 농도가 다른 n-실리콘 기판(1)의 영역보다도 높게 되어 있다. 즉, n-실리콘 기판(1)의 안정화 플레이트(5b)에 대향하는 영역에 n+불순물 확산 영역(14)이 형성되고 있고, 이 n+불순물 확산 영역(14)은, 예를 들면 1×1014㎝-3정도의 농도를 갖는 n-실리콘 기판(1)보다도 높은 n형 불순물 농도를 갖고 있다.
또, 이 이외의 구성에 대해서는, 상술한 제1 실시예의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여, 그 설명을 생략한다.
본 실시예에서는, 안정화 플레이트(5b)에 대향하는 위치에 고농도의 n+불순물 확산 영역(14)이 형성되어 있다. 이 때문에, 공핍층이 넓어지기 어렵고, 큰 용량의 안정화 플레이트 용량 Cf를 얻는 것이 가능해진다. 따라서, 안정화 플레이트 용량 Cf를 드레인측 용량 Cd보다 크게 할 수 있기 때문에, 제1 실시예와 마찬가지로, 단락 시의 발진을 억제할 수 있다.
또한, 이 이외의 효과에 대해서도 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또, n+불순물 확산 영역(14)은, 반도체 기판 표면에서의 이온 주입과 확산에 의해서 형성할 수가 있고, 또한 에미터용 홈(1b) 형성 시에 에미터용 홈(1b)의 측벽에서의 이온 주입이나 확산에 의해서 형성할 수도 있다.
또 도 12에 도시하는 구성에 있어서는, 고농도의 n+불순물 확산 영역(14)은, 안정화 플레이트(5b)의 양측벽 근방에 배치되어 있지만, 안정화 플레이트(5b)의 한쪽 측벽 근방에만 형성되어도 발진 억제의 효과가 얻어진다.
또한 도 8에 도시한 바와 같이 평면 게이트형 IGBT에서는 안정화 플레이트(5b)와 대향하는 n-실리콘 기판(1)의 제1 주면의 영역에 고농도의 n+불순물 확산 영역을 형성함으로써, 본 실시예와 마찬가지의 효과가 얻어지는 것은 물론이다.
또한 도 11에 도시한 바와 같이 2개의 MOS 트랜지스터에 샌드위치되는 영역 내에 복수의 에미터 트렌치가 있는 구성에 있어서도, 본 실시예의 구성을 적용할 수 있다. 즉, 도 13을 참조하여, 2개의 에미터 트렌치에 샌드위치되는 n-실리콘 기판(1) 영역에 고농도의 n+불순물 확산 영역(14)을 형성함으로써, 본 실시예와 마찬가지의 효과를 얻을 수 있다.
또한 도 13에 도시한 바와 같이 안정화 플레이트(5b)에 샌드위치된 p형 보디 영역(2)이 에미터 전위로 설정되어 있는 경우에는, 고농도의 n+불순물 확산 영역(14)의 존재에 의해서 캐리어 축적 효과에 의한 포화 전압 저감의 효과도 얻어진다.
또, 도 14 및 도 15에 도시한 바와 같이 p형 보디 영역(2)의 하면 근방 전역에 걸쳐 고농도의 n+불순물 확산 영역(14)이 형성되어도 된다. 이와 같이 p형 보디 영역(2)의 바로 아래 전역에 고농도의 n+불순물 확산 영역(14)을 형성함으로써, 포화 전압 저감의 효과도 얻어진다.
또한 도 14 및 도 15에 도시한 구조에 있어서는, 안정화 플레이트(5b) 근방의 n+불순물 확산 영역(14) 혹은 n-실리콘 기판(1)의 n형 불순물 농도를 다른 n형 영역의 농도보다 높게 함으로써, 공핍층의 확대를 충분히 억제할 수 있고, 또한 드레인측 용량 Cd를 작게 할 수도 있다.
또, 상술한 것 이외의 도 12∼도 15의 구성은 도 2에 도시한 제1 실시예의 구성 혹은 도 11에 도시한 제5 실시예의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여서, 그 설명을 생략한다.
또한 본원 발명자들은, 도 14에 도시한 본 실시예의 반도체 장치에서의 콜렉터 전류와 콜렉터 전압의 관계에 대하여 조사하였다. 그 결과를 도 7에 더불어 도시한다.
도 7의 결과로부터, 본 실시예의 반도체 장치에서는, 도 54에 도시한 종래의 반도체 장치에 비교하여, 콜렉터 전압을 고정했을 때의 콜렉터 전류를 작게 할 수 있는 것을 알 수 있다.
(제7 실시예)
도 16은 본 발명의 제7 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도이다. 도 16을 참조하여, 본 실시예의 구성은, p형 보디 영역(2)의 깊이가 에미터 트렌치부와 게이트 트렌치부에서 다른 점에서 제1 실시예의 구성과 다르다. 본 실시예에서는, p형 보디 영역(2)은 게이트 트렌치부에서 깊고, 또한 에미터 트렌치부에서는 얕게 형성되어 있다.
이 때문에, 에미터 트렌치부가 n-실리콘 기판(1)과 대향하는 길이는 게이트 트렌치가 n-실리콘 기판(1)과 대향하는 길이보다도 길게 되어 있다. 즉, p형 보디 영역(2)이 안정화 플레이트(5b)에 대향하는 길이에 대한 n-실리콘 기판(1)이 안정화 플레이트(5b)에 대향하는 길이의 비는, p형 보디 영역(2)이 게이트 전극(5a)에 대향하는 길이에 대한 n-실리콘 기판(1)의 게이트 전극(5a)에 대향하는 길이의 비보다도 크다.
이와 같이 안정화 플레이트(5b)가 n-실리콘 기판(1)에 대향하는 길이가, 게이트 전극(5a)이 n-실리콘 기판(1)에 대향하는 길이보다도 길기 때문에, 안정화 플레이트 용량 Cf를 드레인측 용량 Cd보다도 크게 할 수 있다.
또, 이 이외의 구성에 대해서는, 상술한 제1 실시예의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여, 그 설명을 생략한다.
본 실시예에서는, p형 보디 영역(2)의 각부의 깊이를 제어함으로써, 안정화 플레이트 용량 Cf를 드레인측 용량 Cd보다도 크게 할 수 있기 때문에, 제1 실시예와 마찬가지로, 단락 시에서의 발진을 억제할 수 있다.
또한, 이 이외의 효과에 대해서도 제1 실시예와 마찬가지의 효과가 얻어진다.
본 실시예의 p형 보디 영역(2)의 깊이를 제어하는 구성은, 도 11의 구성에 적용되어도 된다. 이 경우, 예를 들면 도 17에 도시한 바와 같은 구성이 얻어진다.
도 17을 참조하여, 복수의 에미터 트렌치에 샌드위치되는 p형 보디 영역(2)의 제1 주면에서의 깊이가, p형 보디 영역(2)의 다른 부분의 제1 주면에서의 깊이보다도 얕게 되도록 형성된다. 이에 따라, 상기와 마찬가지로, 안정화 플레이트 용량 Cf를 드레인측 용량 Cd보다도 크게 할 수 있어, 단락 시의 발진을 억제하는 것이 가능해진다.
또, 도 17에 도시하는 구성에 있어서는, 2개의 MOS 트랜지스터부에 샌드위치되는 영역에 에미터 트렌치가 2개 형성된 경우에 대해 설명하였지만, 에미터 트렌치는 3개 이상 형성되어도 되며, 이 경우에는 적어도 1개의 에미터 트렌치 근방의 p형 보디 영역(2)의 제1 주면에서의 깊이가 얕게 되어 있으면 된다.
또한, 안정화 플레이트(5b)의 근방 또는 안정화 플레이트(5b)에 샌드위치된 영역에서, p형 보디 영역을 없애고, n-실리콘 기판(1)이 분포하도록 해도 된다. 단, p형 보디 영역(2)의 깊이를 얕게하거나, p형 보디 영역(2)을 없애는 경우, 주 내압이 낮아지지 않도록 주의할 필요가 있다.
또한, p형 보디 영역(2)의 안정화 플레이트(5b) 근방에서의 p형 불순물 농도를, p형 보디 영역(2)의 다른 영역의 불순물 농도보다도 낮게 함으로써, 상기와 마찬가지의 효과를 얻을 수 있다.
(제8 실시예)
도 18은 본 발명의 제8 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도이다. 도 18을 참조하여, 본 실시예의 구성은, 두께가 예를 들면 100∼200㎛인 반도체 기판의 제1 주면 및 제2 주면의 쌍방에 MOS 트랜지스터부가 형성된 구성을 갖고 있다. 농도가 약 1×1014㎝-3인 n-실리콘 기판(1)의 제1 주면측 및 제2 주면측의 각각에, 예를 들면 농도가 약 1×1016∼1×1018㎝-3, 깊이가 약 3㎛인 p형 반도체로 이루어지는 p형 보디 영역(2)이 형성되어 있다.
또한 각 p형 보디 영역(2) 내의 제1 주면 및 제2 주면의 각각에는, 예를 들면 농도가 1×1019㎝-3이상, 깊이가 약 0.5㎛인 n형 반도체로 이루어지는 n형 에미터 영역(3)이 형성되어 있다. 또한 각 n형 에미터 영역(3)의 옆에는, p형 보디 영역(2)에의 저저항 컨택트를 취하기 위한 p+불순물 확산 영역(6)이, 예를 들면 1×1020㎝-3정도의 고농도로 형성되어 있다.
제1 주면 및 제2 주면의 각각에는, n형 에미터 영역(3)과 p형 보디 영역(2)을 관통하여 n-실리콘 기판(1)에 달하는 게이트용 홈(1a)이, 예를 들면 3∼10㎛의 깊이로 형성되어 있다. 이 게이트용 홈(1a)의 내표면을 따르도록, 예를 들면 실리콘 산화막으로 이루어지는 게이트 절연막(4a)가 형성되어 있다. 게이트용 홈(1a)내를 매립하도록, 예를 들면 인이 고농도로 도입된 다결정 실리콘으로 이루어지는 게이트 전극(5a)이 형성되어 있다. 게이트 전극(5a)은 게이트 전위 G를 제공하는 제어 전극에 전기적으로 접속되어 있다.
이와 같이 게이트용 홈(1a)과 게이트 절연막(4a)과 게이트 전극(5a)으로 게이트 트렌치가 구성되어 있다. 또한 n-실리콘 기판(1)과 n형 에미터 영역(3)과 게이트 전극(5a)으로, n-실리콘 기판(1)을 드레인으로 하고, n형 에미터 영역(3)을 소스로 하는 절연 게이트형 전계 효과 트랜지스터부(여기서는, MOS 트랜지스터부)가 구성되어 있다.
2개의 MOS 트랜지스터부에 샌드위치되는 제1 및 제2 주면의 각각에는 에미터 트렌치가 형성되어 있다.
이 에미터 트렌치는 에미터용 홈(1b)과, 에미터용 절연막(4b)과, 에미터용 도전층(5b)을 갖고 있다. 에미터용 홈(1b)은 p형 보디 영역(2)을 관통하여 n-실리콘 기판(1)에 달하도록 형성되어 있고, 3∼10㎛의 깊이로 형성되어 있다. 이 에미터용 홈(1b)의 내표면을 따르도록, 예를 들면 실리콘 산화막으로 이루어지는 에미터용 절연막(4b)이 형성되어 있다. 에미터용 홈(1b) 내를 매립하도록, 예를 들면 인이 고농도로 도입된 다결정 실리콘으로 이루어져, 안정화 플레이트가 되는 에미터용 도전층(5b)가 형성되어 있다.
제1 주면측에 형성된 안정화 플레이트(5b)는 배리어 메탈층(10)을 통해, 제1 주면 상에 형성된, 예를 들면 알루미늄 화합물로 이루어지는 제1 전극(11)과 전기적으로 접속되어 있다. 또한 이 제1 전극(11)은 제1 주면에 있는 p+불순물 확산 영역(6) 및 n형 에미터 영역(3)과 배리어 메탈층(10)을 통해 전기적으로 접속되어 있다.
또한 제2 주면측에 형성된 안정화 플레이트(5b)는, 배리어 메탈층(10)을 통해, 제2 주면 상에 형성된 예를 들면 알루미늄 화합물로 이루어지는 제2 전극(11)과 전기적으로 접속되어 있다. 또한 이 제2 전극(11)은 제2 주면에 있는 p+불순물 확산 영역(6) 및 n형 에미터 영역(3)과 배리어 메탈층(10)을 통해 전기적으로 접속되어 있다.
상기한 구성에 있어서는, 제1 및 제2 전극(11)의 전위를 기준으로 하여, 제1 및 제2 주면의 각각에 형성된 게이트 전극(5a)에, 예를 들면 오프 시에는 -15V, 온시에는 +15V의 신호가 입력된다. 한편, 제1 및 제2 전극(11) 사이에는 최대로 주 내압의 반 정도의 전압이 인가되고, 그 대소에 따라 한쪽이 에미터, 한쪽이 콜렉터가 되고, 그들은 일반적으로는 임의로 바뀐다.
이 때문에, 제1 및 제2 주면의 쌍방에 MOS 트랜지스터부가 위치하는 구성에 있어서는, MOS 트랜지스터부의 드레인측 전위의 변화는, 도 2에 도시한 구조에 비교하여 크기 때문에, 발진도 발생하기 쉽게 된다. 따라서, 본 실시예의 구성과같이, MOS 트랜지스터부의 드레인측 전위 변화를 억제하는 안정화 플레이트(5b)를 형성하여 발진을 억제하는 것은 매우 유효하다.
또, 안정화 플레이트(5b)와 n-실리콘 기판(1) 사이에서 구성되는 안정화 플레이트 용량 Cf는 게이트 전극(5a)과 n-실리콘 기판(1) 사이에서 구성되는 드레인측 용량 Cd보다도 큰 것이 바람직하다. 이에 따라, 단락 시의 발진을 더 억제하는 것이 가능해진다.
또, 도 18에서는, 제1 및 제2 주면의 양면에 안정화 플레이트(5b)를 형성한 경우에 대해 설명하였지만, 제1 및 제2 주면 중 어느 한 면에만 안정화 플레이트(5b)를 형성하는 경우라도 발진 억제의 효과가 얻어지는 것은 물론이다.
또한, 제1 및 제2 주면 중 적어도 어느 하나에 제2 실시예∼7에 의한 구조를 이용한 경우라도, 마찬가지로 발진 억제 효과가 향상하는 것도 명백하다.
(제9 실시예)
본 실시예에 있어서는, 상기한 제1 실시예∼7의 각 구성에서의 IGBT의 셀이 복수개 배열된 그 종단 구조에 관한 것이다.
도 20은 본 발명의 제9 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도이다. 또, 도 20에서는, 도 2에 도시한 제1 실시예에서의 IGBT의 셀이 복수개 배치된 구성을 예로서 나타내고 있다.
도 20을 참조하여, 도면 중 좌측에는 도시를 생략하고 있지만, 예를 들면 도 2에 도시한 제1 실시예와 마찬가지의 IGBT의 셀이 복수개 배치되어 있다. 그 복수 배치된 셀의 종단부의 제1 주면에는 p형 불순물 확산 영역(21)과 에미터 트렌치가 형성되어 있다.
p형 불순물 확산 영역(21)은, 예를 들면 깊이가 p형 보디 영역(2)보다도 깊고, 농도가 약 1×1016∼1×1018㎝-3이고, 셀 형성 영역을 둘러싸도록 형성되어 있다. 또한 에미터 트렌치는, p형 불순물 확산 영역(21)을 관통하여 n-실리콘 기판(1)에 달하는 에미터용 홈(1a)과, 그 에미터용 홈(1b) 내표면을 따르도록 형성된 에미터용 절연막(4b)과, 에미터용 홈(1b) 내를 매립하는 안정화 플레이트가 되는 에미터용 도전층(5b)를 갖고 있다.
이 안정화 플레이트(5b)는 제1 주면 상에 형성된 에미터 전극(11)과 배리어 메탈층(10)을 통해 전기적으로 접속되어 있다. 또한 p형 불순물 확산 영역(21)은, 저저항 컨택트를 취하기 위한 p+불순물 확산 영역(6)과 배리어 메탈층(10)을 통해 에미터 전극(11)에 전기적으로 접속되어 있다.
또 이 이외의 구성에 대해서는, 상술한 제1 실시예의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여, 그 설명을 생략한다.
본 실시예에서는, 셀 영역의 종단부에 안정화 플레이트(5b)를 배치함으로써, 셀 영역 내의 드레인부에서 발생한 전위 변화가, 셀 영역밖에 미치는 것이 억제되기 때문에, 내량을 향상시키는 효과가 있다.
또 도 20에서는, 셀종단부에 안정화 플레이트(5b)를 1개 배치한 경우에 대해 설명하였지만, 안정화 플레이트(5b)를 2개 이상 배치함으로써, 보다 발진 억제 효과를 높일 수 있다.
도 21은 셀 종단부에 안정화 플레이트를 복수개(예를 들면 2개) 배치한 경우의 구성을 도시하는 개략 단면도이다. 도 21을 참조하여, 셀종단부에 배치한 2개의 안정화 플레이트(5b) 중 최외주에 배치되는 안정화 플레이트(5b)의 구성은, 도 20에 도시한 구성과 마찬가지의 구성을 갖고 있다. 또한 최외주에 배치되는 안정화 플레이트(5b)와 셀 영역과의 사이에 배치되는 안정화 플레이트(5b)는, 예를 들면 도 12에 도시한 제6 실시예의 구성과 거의 동일한 구성을 갖고 있다.
즉, 안정화 플레이트(5b)에 대향하는 n-실리콘 기판(1)의 영역 근방에, n-실리콘 기판(1)보다도 n형 불순물 농도가 높은 n+불순물 확산 영역(14)이 형성되어 있다.
또, 이 이외의 구성에 대해서는, 상술한 도 20의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여서, 그 설명을 생략한다.
이와 같이 셀종단부에 복수개의 안정화 플레이트(5b)를 배치함으로써, 보다 발진 억제 효과를 높일 수 있다.
또한, 전계를 완화시키는 구조가, 필드 플레이트 구조나 사선(bevel) 구조 등 다른 구조라도, 본 발명에 의한 안정화 플레이트를 이용함으로써, 셀 영역 내의 전위 변화가 전계 완화 구조 부분에 미치기 어렵게 할 수 있는 것은 명백하다.
또한, 이들의 구조는, 도 57, 도 59, 도 60에 도시한 바와 같은 종래의 고내압 반도체 장치의 셀 구조의 셀종단 부분의 구조로서도 적용할 수 있다.
(제10 실시예)
도 18에 도시한 제8 실시예의 구성에 있어서는, MOS 트랜지스터 구조에 샌드위치되는 영역에 안정화 플레이트(5b)를 제1 주면 및 제2 주면의 각각에 1개씩 배치한 구성에 대하여 설명하였지만, 도 22에 도시한 바와 같이 제1 주면 및 제2 주면의 각각에 복수개(예를 들면 2개)의 안정화 플레이트(5b)가 배치되어 있어도 된다. 또한 이 경우, 복수의 안정화 플레이트(5b)에 샌드위치되는 n-실리콘 기판(1) 부분에 고농도의 n+불순물 확산 영역(14)이 형성되어 있어도 된다.
이와 같이 제1 주면 및 제2 주면의 각각에 안정화 플레이트(5b)를 복수개 형성하고, 또한 n+불순물 확산 영역(14)을 형성함으로써, 또한 발진 억제 효과를 높일 수 있다.
또한, 도 18의 구성에서의 셀 영역 종단부의 구성은, 도 20에 도시한 구성이어도 된다. 이 경우, 도 23에 도시한 바와 같이 셀 영역 종단부의 제1 주면 및 제2 주면의 각각에 에미터 트렌치와 p형 불순물 확산 영역(21)이 형성된다. 또한 도 18의 구성에서의 셀 영역 종단부의 구성은, 도 21에 도시한 구성으로 되어도 된다. 이 경우, 도 24에 도시한 바와 같은 구성이 된다.
(다른 실시예)
상술한 제1 실시예∼제10 실시예의 구성 이외에, 본 발명의 구성은, 다종 다양한 고내압 반도체 장치에 적용할 수 있다. 이하, 각종 고내압 반도체 장치에 본 발명의 구성을 적용한 예에 대하여 설명한다.
도 25는 본 발명의 다른 실시예에서의 반도체 장치의 구성을 개략적으로 도시하는 단면도이다. 도 25를 참조하여, n-실리콘 기판(1)의 제1 주면측에는 고농도의 n형 불순물 확산 영역(14)과 p형 보디 영역(2)이 형성되어 있다. 이 p형 보디 영역(2) 내의 제1 주면에는 n형 에미터 영역(3)과, p형 보디 영역(2)에의 저저항 컨택트를 취하기 위한 p+불순물 확산 영역(6)이 형성되어 있다.
제1 주면에는, n형 에미터 영역(3)과 p형 보디 영역(2)과 n형 불순물 확산 영역(14)을 관통하여 n-실리콘 기판(1)에 달하는 게이트용 홈(1a)이 형성되어 있다. 이 게이트용 홈(1a)의 내표면을 따르도록 게이트 절연막(4a)이 형성되어 있고, 게이트용 홈(1a) 내를 매립하도록 게이트 전극(5a)이 형성되어 있다.
이 n-실리콘 기판(1)과 n형 에미터 영역(3)과 게이트 전극(5a)으로, n-실리콘 기판(1)을 드레인으로 하고, n형 에미터 영역(3)을 소스로 하는 MOS 트랜지스터 구조가 구성되어 있다. 또한, 게이트용 홈(1a)과 게이트 절연막(4a)과 게이트 전극(5a)으로 게이트 트렌치가 구성되어 있다.
이 2개의 MOS 트랜지스터 구조에 샌드위치되는 제1 주면에는, 예를 들면 복수개(예를 들면 2개)의 에미터 트렌치가 형성되어 있다. 이 에미터 트렌치는 에미터용 홈(1b)와 에미터용 절연막(4b)과 에미터용 도전층(5b)으로 구성되어 있다.
에미터용 홈(1b)은 p형 보디 영역(2)과 n형 불순물 확산 영역(14)을 관통하여 n-실리콘 기판(1)에 달하도록 형성되어 있다. 이 에미터용 홈(1b)의 내표면을 따르도록 에미터용 절연막(4b)이 형성되어 있고, 에미터용 홈(1b) 내를 매립하도록, 안정화 플레이트가 되는 에미터용 도전층(5b)이 형성되어 있다. 또한 복수개의 에미터 트렌치에 샌드위치되는 제1 주면에는 p형 보디 영역(2)에의 저저항 컨택트를 취하기 위한 p+불순물 확산 영역(6)이 형성되어 있고, 그 위에 실리사이드층(21a)이 형성되어 있다.
게이트 전극(5a) 상에는, 예를 들면 실리콘 산화막으로 이루어지는 절연막(22A)를 통해, 절연막(9, 22B)이 형성되어 있다. 또한 제1 주면 및 안정화 플레이트(5b) 상에는 실리사이드층(21a, 21b)이 형성되어 있다. 제1 주면 전면을 덮도록 배리어 메탈층(10)과 에미터 전극(11)이 형성되어 있다. 이에 따라, 에미터 전극(11)은 안정화 플레이트(5b), n형 에미터 영역(3) 및 p+불순물 확산 영역(6)에 전기적으로 접속되어 있다.
또, n-실리콘 기판(1)의 제2 주면측의 구조는, 예를 들면 도 2에 도시한 바와 같이 n형 버퍼 영역(7), p형 콜렉터 영역(8) 및 콜렉터 전극(12)이 형성된 구성이어도 되며, 이 이외의 구성이어도 된다. 이와 같이 복수의 구성을 적용할 수 있기 때문에, n-실리콘 기판(1)의 제2 주면측의 구조의 도시는 생략하고 있다.
본 실시예에 있어서도, 안정화 플레이트(5b)와 n-실리콘 기판(1) 사이에 형성되는 안정화 플레이트 용량 Cf는 게이트 전극(5a)과 n-실리콘 기판(1) 사이에 형성되는 드레인측 용량 Cd보다도 크도록 구성되어 있다. 이에 따라, 상술한 제1 실시예∼제10 실시예와 마찬가지로, 단락 시의 발진을 억제하는 것이 가능해진다.
도 25의 구성에 있어서는, 에미터용 홈(1b)의 측벽이고 제1 주면에 n+불순물 확산 영역(3)이 추가되어 도 26에 도시한 바와 같은 구성이 채용되어도 된다.
또한, 도 25의 구성에 있어서는, 게이트용 홈(1a)의 양측벽에 n형 에미터 영역(3)을 형성하는 경우에 대해 설명하였지만, 도 27에 도시한 바와 같이 게이트용 홈(1b)의 한쪽 측벽에만 n형 에미터 영역(3)이 형성되어도 된다. 또한, 도 27에 도시한 바와 같이, MOS 트랜지스터 구조에 샌드위치되는 영역에 1개의 안정화 플레이트(5b)만이 배치되어도 된다.
또한 도 25의 구성에 있어서는, 각 에미터용 홈(1b) 내를 매립하는 안정화 플레이트(5b)는 상호 분리된 도전층으로서 형성되어 있지만, 도 28에 도시한 바와 같이 복수의 에미터용 홈(1b) 내는, 일체화된 단일 층으로 이루어지는 안정화 플레이트(5b)에 의해서 매립되어도 된다. 이 경우에, 안정화 플레이트(5b)는 각 에미터용 홈(1b) 내의 부분을 연결하는 브리지부 상에 형성된 실리사이드층(21b)을 통해, 배리어 메탈층(10)과 에미터 전극(11)에 전기적으로 접속되어 있다. 또한 실리사이드층(21b)이 형성된 영역 이외의 안정화 플레이트(5b) 상에는, 절연층(22A, 9, 22B)이 형성되어 있다.
또한, 도 28의 구성에 있어서는, 에미터용 홈(1b)의 측벽이고 제1 주면에 n+불순물 확산 영역(3)이 추가되어 도 29에 도시한 바와 같은 구성이 채용되어도 된다.
또한, 도 27의 구성에 있어서도, 에미터용 홈(1b)의 측벽이고 제1 주면에 n+불순물 확산 영역(3)이 추가되어 도 30에 도시한 바와 같은 구성이 채용되어도 된다.
또한, 도 27의 구성에 있어서는, 안정화 플레이트(5b)의 상면은 에미터용 홈(1b) 내에 위치하고 있지만, 도 31에 도시한 바와 같이 에미터용 홈(1b)의 상방에 돌출하여도 된다. 이 경우, 안정화 플레이트(5b)에 에미터 전극(11)이 접속되는 부분에는 실리사이드층(21b)이 형성되어 있지만, 그것 이외의 부분 상에는 절연층(22A, 9, 22B)이 형성되어 있다.
또한, 도 31의 구성에 있어서는, 에미터용 홈(1b)의 측벽이고 제1 주면에 n+불순물 확산 영역(3)이 추가되어 도 32에 도시한 바와 같은 구성이 채용되어도 된다.
또한, 도 25의 구성에 있어서는, p형 보디 영역(2)이 제1 주면 전면에 균일하게 분포한 구성에 대하여 설명하였지만, 도 33에 도시한 바와 같이 게이트용 홈(1a)의 측벽부에만 위치하고 있어도 된다.
또한, 도 33의 구성에 있어서는, 에미터용 홈(1b)의 측벽이고 제1 주면에 n+불순물 확산 영역(3)이 추가되어 도 34에 도시한 바와 같은 구성이 채용되어도 된다.
또한, 도 27의 구성에 있어서도, p형 보디 영역(2)이 제1 주면 전면에 균일하게 분포한 구성에 대하여 설명하였지만, 도 35에 도시한 바와 같이 게이트용 홈(1a)의 측벽부에만 위치하고 있어도 된다.
또한, 도 28의 구성에 있어서도, p형 보디 영역(2)이 제1 주면 전면에 균일하게 분포한 구성에 대하여 설명하였지만, 도 36에 도시한 바와 같이 게이트용 홈(1a)의 측벽부에만 위치하고 있어도 된다.
또한, 도 36의 구성에 있어서는, 에미터용 홈(1b)의 측벽이고 제1 주면에 n+불순물 확산 영역(3)이 추가되어 도 37에 도시한 바와 같은 구성이 채용되어도 된다.
또한, 도 35의 구성에 있어서도, 에미터용 홈(1b)의 측벽이고 제1 주면에 n+불순물 확산 영역(3)이 추가되어 도 38에 도시한 바와 같은 구성이 채용되어도 된다.
또한, 도 31의 구성에 있어서는, p형 보디 영역(2)은 제1 주면 전면에 균일하게 분포한 구성에 대하여 설명하였지만, 도 39에 도시한 바와 같이 게이트용 홈(1a)의 측벽부에만 위치하고 있어도 된다.
또한, 도 39의 구성에 있어서는, 에미터용 홈(1b)의 측벽이고 제1 주면에 n+불순물 확산 영역(3)이 추가되어 도 40에 도시한 바와 같은 구성이 채용되어도 된다.
또한 도 25∼도 40에 도시한 구조에서는, 게이트 전극(5a)의 상면은 게이트용 홈(1a) 내에 위치하는 경우에 대해 설명하였지만, 게이트용 홈(1a) 상에 돌출하여도 된다. 게이트 전극(5a)의 상면이 게이트용 홈(1a)의 상방에 돌출한 구성을 도 41∼도 49에 도시한다.
도 41은 도 25의 구성, 도 42은 도 26의 구성, 도 43은 도 27의 구성, 도 44은 도 28의 구성, 도 45은 도 37의 구성, 도 46은 도 38의 구성, 도 47은 도 39의 구성, 도 48은 도 40의 구성에 있어서, 게이트 전극(5a)의 상면이 게이트용 홈(1a) 상에 돌출한 구성에 대응하고 있다.
또한, 도 8에 도시한 평면 게이트 구조에 있어서 n-실리콘 기판(1)의 제1 주면측의 농도가 고농도로 되어도 된다. 예를 들면 도 49에 도시한 바와 같이 n-실리콘 기판(1)의 제1 주면측에 고농도의 n형 불순물 확산 영역(14)이 형성되어 있어도 된다. 이에 따라, 안정화 플레이트 용량 Cf를 크게 할 수 있기 때문에, 단락 시의 발진을 보다 억제할 수 있다.
또한 도 49의 구성에 있어서 n형 버퍼 영역(7)이 생략되어 도 50에 도시한 바와 같은 구성으로 되어도 된다. 또한 도 8에 도시한 구성에 있어서 n형 버퍼 영역(7)이 생략되어 도 51에 도시한 바와 같은 구성으로 되어도 된다.
또한, 본 발명의 에미터 트렌치(안정화 플레이트)를 갖는 트렌치 MOS 게이트 구조에 대해서도, 지금까지 n형 버퍼 영역(7)이 존재한 경우에 대해 기술하였지만, n형 버퍼 영역(7)이 생략된 구성이라도 마찬가지의 효과가 얻어진다.
또, 상기한 제1 실시예∼제10 실시예 및 다른 실시예에 있어서는, 안정화 플레이트 용량 Cf가 드레인측 용량 Cd보다도 큰 경우에 대해 설명하였으며, 안정화 플레이트 용량 Cf가 드레인측 용량 Cd의 20%보다도 큰 경우에도 발진 억제의 효과를 얻을 수 있게 된다.
또한, 게이트 전극(5a) 및 안정화 플레이트(5b)가 도전체인 경우에 대해 설명하였지만, 게이트 전극(5a) 및 안정화 플레이트(5b)는 반도체라도 된다.
또한, 상기에서는 IGBT에 대하여 설명하였지만, 본 발명은 절연 게이트형 전계 효과 트랜지스터부를 갖는 모든 소자에 적용하는 것이 가능하다.
금회 개시된 실시예는 모든 점에서 예시이고 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구 범위에 의해서 기술되고, 특허 청구 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명은 고내압 소자, 특히 IGBT의 구조에 관한 것으로, 특히 트렌치 게이트 IGBT에서 그 효과를 최대로 발휘하는 것이다. 또한, 본 발명은, 단락 전류의 억제, 게이트 용량의 저감, 단락 시의 발진의 억제와 손실 저감을 동시에 달성하는 반도체 장치 및 그 제조 방법에 유리하게 적용될 수 있다.

Claims (27)

  1. 채널 형성 영역(2)을 샌드위치하여 상호 대향하는 소스 영역(3) 및 드레인 영역(1)과, 상기 채널 형성 영역(2)에 게이트 절연막(4, 4a)을 샌드위치하여 대향하는 게이트 전극(5a)을 갖는 절연 게이트형 전계 효과 트랜지스터부와,
    상기 드레인 영역(1)에 플레이트용 절연막(4, 4b)을 샌드위치하여 대향하고, 상기 드레인 영역(1)과의 사이에서 용량을 형성하는, 도전체 또는 반도체로 이루어지는 안정화 플레이트(5b)를 구비하고,
    상기 안정화 플레이트(5b)와 상기 드레인 영역(1) 사이에서 형성되는 안정화 플레이트 용량은, 상기 게이트 전극(5a)과 상기 드레인 영역(1) 사이에서 형성되는 게이트-드레인 용량보다도 큰 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 안정화 플레이트(5b)는 상기 소스 영역(3)에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 안정화 플레이트(5b)는 소스 전위와의 사이에서 용량을 구성하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 안정화 플레이트(5b)가 상기 드레인 영역(1)과 대향하는 부분에서의 상기 플레이트용 절연막(4b)의 막 두께는, 상기 게이트 전극(5a)이 상기 드레인 영역(1)과 대향하는 부분에서의 상기 게이트 절연막(4a)의 막 두께보다도 얇은 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 안정화 플레이트(5b)가 상기 드레인 영역(1)과 대향하는 부분에서의 상기 플레이트용 절연막(4b)의 유전률은, 상기 게이트 전극(5a)이 상기 드레인 영역(1)과 대향하는 부분에서의 상기 게이트 절연막(4a)의 유전률보다도 큰 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 안정화 플레이트(5b)가 상기 드레인 영역(1)과 대향하는 면적은, 상기 게이트 전극(5a)이 상기 드레인 영역(1)과 대향하는 면적보다도 큰 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 안정화 플레이트(5b)에 대향하는 부분에서의 상기 드레인 영역(1)의 불순물 농도는, 상기 게이트 전극(5a)에 대향하는 부분에서의 상기 드레인 영역(1)의불순물 농도보다도 높은 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 절연 게이트형 전계 효과 트랜지스터가 복수개 나란히 배치되고,
    2개의 상기 절연 게이트형 전계 효과 트랜지스터에 샌드위치되는 영역에는 2 이상의 상기 안정화 플레이트(5b)가 배치되는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 드레인 영역(1) 중 상기 2 이상의 안정화 플레이트(5b)에 샌드위치되는 영역의 불순물 농도는 상기 드레인 영역(1)의 다른 영역의 불순물 농도보다도 높은 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서,
    상기 채널 형성 영역(2)은 상기 소스 영역(3) 및 상기 드레인 영역(1)과는 역도전형의 보디 영역 내에 있고,
    상기 보디 영역(2)이 상기 안정화 플레이트(5b)에 대향하는 길이에 대한 상기 드레인 영역(1)이 상기 안정화 플레이트(5b)에 대향하는 길이의 비는, 상기 보디 영역(2)이 상기 게이트 전극(5a)에 대향하는 길이에 대한 상기 드레인 영역(1)이 상기 게이트 전극(5a)에 대향하는 길이의 비보다도 큰 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상호 대향하는 제1 주면 및 제2 주면을 갖고, 상기 제1 주면에 형성된 게이트용 홈(4a)을 갖는 반도체 기판을 더 구비하고,
    상기 게이트 전극(5a)은, 상기 게이트용 홈(4a) 내를 매립하고 있는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 게이트 전극(5a)은 상호 대향하는 양 측면을 갖고, 상기 양 측면의 각각에서 상기 채널 형성 영역(2)과 대향하는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    소스측 전극(11)과 드레인측 전극(12)은 모두 상기 반도체 기판의 제1 주면에 형성되는 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서,
    소스측 전극(11)은 상기 반도체 기판의 제1 주면에 형성되고, 드레인측 전극(12)은 상기 제2 주면측에 형성되는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서,
    상기 게이트용 홈(4a)은 상기 드레인 영역(1)에까지 달하는 것을 특징으로 하는 반도체 장치.
  16. 제1항에 있어서,
    상기 절연 게이트형 전계 효과 트랜지스터부를 포함하는 셀이 복수개 나란히 배열되고, 배열된 복수의 상기 셀의 종단부에 상기 안정화 플레이트(5b)가 배치되는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    배열된 복수의 상기 셀의 종단부에 상기 안정화 플레이트(5b)가 복수개 배치되는 것을 특징으로 하는 반도체 장치.
  18. 상호 대향하는 제1 주면 및 제2 주면을 갖는 반도체 기판과,
    채널 형성 영역(2)을 샌드위치하여 상호 대향하는 소스 영역(3) 및 드레인 영역(1)과, 상기 채널 형성 영역(2)에 게이트 절연막(4a)을 샌드위치하여 대향하는 게이트 전극(5a)을 각각 갖는 제1 및 제2 절연 게이트형 전계 효과 트랜지스터부와,
    상기 제1 절연 게이트형 전계 효과 트랜지스터부의 상기 드레인 영역(1)에 제1 플레이트용 절연막(4b)을 샌드위치하여 대향하고, 상기 제1 절연 게이트형 전계 효과 트랜지스터부의 상기 드레인 영역(1) 사이에서 용량을 형성하는, 도전체또는 반도체로 이루어지는 제1 안정화 플레이트(5b)와,
    상기 제2 절연 게이트형 전계 효과 트랜지스터부의 상기 드레인 영역(1)에 제2 플레이트용 절연막(4b)을 샌드위치하여 대향하고, 상기 제2 절연 게이트형 전계 효과 트랜지스터부의 상기 드레인 영역(1) 사이에서 용량을 형성하는, 도전체 또는 반도체로 이루어지는 제2 안정화 플레이트(5b)를 구비하고,
    상기 제1 절연 게이트형 전계 효과 트랜지스터부는 상기 제1 주면에 형성되고, 상기 제2 절연 게이트형 전계 효과 트랜지스터부는 상기 제2 주면에 형성되고, 상기 제1 및 제2 절연 게이트형 전계 효과 트랜지스터부 사이에서 전류를 흘리는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 안정화 플레이트(5b)와 상기 제1 절연 게이트형 전계 효과 트랜지스터부의 상기 드레인 영역(1) 사이에서 형성되는 제1 안정화 플레이트 용량은 상기 제1 절연 게이트형 전계 효과 트랜지스터부의 상기 게이트 전극(5a)과 상기 드레인 영역(1) 사이에서 형성되는 제1 게이트-드레인 용량보다도 크고,
    상기 제2 안정화 플레이트(5b)와 상기 제2 절연 게이트형 전계 효과 트랜지스터부의 상기 드레인 영역(1) 사이에서 형성되는 제2 안정화 플레이트 용량은 상기 제2 절연 게이트형 전계 효과 트랜지스터부의 상기 게이트 전극(5a)과 상기 드레인 영역(1) 사이에서 형성되는 제2 게이트-드레인 용량보다도 큰 것을 특징으로 하는 반도체 장치.
  20. 제18항에 있어서,
    상기 제1 절연 게이트형 전계 효과 트랜지스터가 복수개 나란히 배치되고, 2개의 상기 제1 절연 게이트형 전계 효과 트랜지스터에 샌드위치되는 영역에는, 2 이상의 상기 제1 안정화 플레이트(5b)가 배치되고,
    상기 제2 절연 게이트형 전계 효과 트랜지스터가 복수개 나란히 배치되고, 2개의 상기 제2 절연 게이트형 전계 효과 트랜지스터에 샌드위치되는 영역에 2 이상의 상기 제2 안정화 플레이트(5b)가 배치되고,
    상기 드레인 영역(1) 중 상기 2 이상의 제1 안정화 플레이트(5b)에 샌드위치되는 영역의 불순물 농도 및 상기 2 이상의 제2 안정화 플레이트(5b)에 샌드위치되는 영역의 불순물 농도는, 상기 드레인 영역(1)의 다른 영역의 불순물 농도보다도 높은 것을 특징으로 하는 반도체 장치.
  21. 제18항에 있어서,
    상기 반도체 기판은 상기 제1 주면에 형성된 제1 게이트용 홈(4a)과, 상기 제2 주면에 형성된 제2 게이트용 홈(4a)을 구비하고,
    상기 제1 절연 게이트형 전계 효과 트랜지스터부의 상기 게이트 전극(5a)은 상기 제1 게이트용 홈(4a) 내를 매립하고,
    상기 제2 절연 게이트형 전계 효과 트랜지스터부의 상기 게이트 전극(5a)은 상기 제2 게이트용 홈(4a) 내를 매립하는 것을 특징으로 하는 반도체 장치.
  22. 제21항에 있어서,
    상기 제1 절연 게이트형 전계 효과 트랜지스터부의 상기 게이트 전극(5a)은, 상호 대향하는 양 측면을 갖고, 상기 양 측면의 각각에서 상기 제1 절연 게이트형 전계 효과 트랜지스터부의 상기 채널 형성 영역(2)과 대향하고,
    상기 제2 절연 게이트형 전계 효과 트랜지스터부의 상기 게이트 전극(5a)은, 상호 대향하는 양 측면을 갖고, 상기 양 측면의 각각에서 상기 제2 절연 게이트형 전계 효과 트랜지스터부의 상기 채널 형성 영역(2)과 대향하는 것을 특징으로 하는 반도체 장치.
  23. 제18항에 있어서,
    상기 제1 및 제2 절연 게이트형 전계 효과 트랜지스터부를 포함하는 셀이 복수개 나란히 배열되고, 배열된 복수의 상기 셀의 종단부에 상기 제1 및 제2 안정화 플레이트(5b)가 배치되어 있는 것을 특징으로 하는 반도체 장치.
  24. 제18항에 있어서,
    배열된 복수의 상기 셀의 종단부에 상기 제1 및 제2 안정화 플레이트(5b)의 각각이 복수개 배치되는 것을 특징으로 하는 반도체 장치.
  25. 채널 형성 영역(2)을 샌드위치하여 상호 대향하는 소스 영역(3) 및 드레인영역(1)과, 상기 채널 형성 영역(2)에 게이트 절연막(4a)을 샌드위치하여 대향하는 게이트 전극(5a)을 갖는 절연 게이트형 전계 효과 트랜지스터부와,
    상기 드레인 영역(1)에 플레이트용 절연막(4b)을 샌드위치하여 대향하고, 상기 드레인 영역(1)과의 사이에서 용량을 형성하는, 도전체 또는 반도체로 이루어지는 안정화 플레이트(5b)를 구비하고,
    상기 절연 게이트형 전계 효과 트랜지스터부를 포함하는 셀이 복수개 나란히 배열되어 있고, 배열된 복수의 상기 셀의 종단부에 상기 안정화 플레이트(5b)가 배치되는 반도체 장치.
  26. 제25항에 있어서,
    배열된 복수의 상기 셀의 종단부에 상기 안정화 플레이트(5b)가 복수개 배치되는 것을 특징으로 하는 반도체 장치.
  27. 제1항에 있어서,
    인접하는 2개의 상기 게이트 전극(5a)에 샌드위치되는 영역 내에 상기 채널 형성 영역(2)과 상기 안정화 플레이트(5b)가 존재하는 것을 특징으로 하는 반도체 장치.
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