JP2024512696A - 直接接合方法及び構造体 - Google Patents

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シプリアン エメカ ウゾー
トーマス ワークマン
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アデイア セミコンダクター ボンディング テクノロジーズ インコーポレイテッド
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Abstract

本明細書に開示するのは、直接接合のための方法である。一部の実施形態では、直接接合方法は、第2の素子の第2の接合面への直接接合のための第1の素子の第1の接合面を準備する段階と、準備する段階の後に、第1の素子の準備された第1の接合面にわたって3ミクロン未満の厚みを有する保護層を設ける段階とを含む。【選択図】 図4

Description

〔あらゆる優先権出願に対する引用による組み込み〕
この出願は、これにより引用によって本明細書にその全体が組み込まれる2021年3月31日出願の「直接接合方法及び構造体」という名称の米国仮特許出願第63/168988号の利益を主張するものである。
本発明の分野は、直接接合方法及び構造体(Direct Bonding Methods and Structures)に関する。
半導体ウェーハ又は集積デバイスのような半導体素子は、積み重ねて接着剤なしで互いに直接接合することができる。例えば、一部のハイブリッド直接接合構造体では、素子の非導電性フィールド領域は、互いに直接接合することができ、対応する導電性コンタクト構造体も互いに直接接合することができる。一部の用途では、接合の前にコンタクトパッドを保護することが困難である可能性がある。従って、直接接合のための改善されたコンタクト構造体に対する必要性が依然として残っている。
一実施形態では、接合方法は、第2の素子の第2の接合面への直接接合のための第1の素子の第1の接合面を準備する段階と、準備する段階の後に、第1の素子の準備された第1の接合面にわたって3ミクロン未満の厚みを有する保護層を設ける段階とを含むことができる。
一部の実施形態では、第1の接合面を準備する段階は、第1の接合面を活性化する段階を含む。一部の実施形態では、第1の接合面を活性化する段階は、第1の接合面をプラズマ活性化する段階を含む。一部の実施形態では、第1の接合面をプラズマ活性化する段階は、第1の接合面を窒素含有プラズマに露出する段階を含む。一部の実施形態では、保護層の厚みは、2ミクロン未満である。一部の実施形態では、保護層の厚みは、0.25ミクロン未満である。一部の実施形態では、保護層の厚みは、0.05ミクロンから2ミクロンの範囲にある。一部の実施形態では、保護層の厚みは、0.1ミクロンから0.25ミクロンの範囲にある。一部の実施形態では、保護層は、有機層を含む。一部の実施形態では、保護層は、疎水性コーティング及び/又は親水性コーティングを含む。一部の実施形態では、保護層は、フォトレジストを含む。一部の実施形態では、保護層を設ける段階は、第1の接合面にわたって保護層をブランケット堆積させる段階を含む。一部の実施形態では、接合方法は、反応性イオンエッチング(RIE)プロセスを使用してブランケット堆積保護層を除去する段階を含む。一部の実施形態では、接合方法は、除去する段階の前に、第1の素子から粒子を洗浄する段階を含む。一部の実施形態では、接合方法は、保護層を設ける段階の前に、複数のコンタクトパッドにわたって不動態化層を選択的に設ける段階を含み、保護層を設ける段階は、不動態化層にわたって保護層を設ける段階を含む。一部の実施形態では、保護層を設ける段階は、第1の接合面の導電性コンタクトパッドにわたって保護層を選択的に設ける段階を含む。一部の実施形態では、第1の接合面は、複数のコンタクトパッドを含み、コンタクトパッドは、第1の接合面の第1の非導電性領域の上方に突出し、保護層を設ける段階は、少なくとも突出コンタクトパッドにわたって保護層を設ける段階を含む。一部の実施形態では、保護層を設ける段階は、第1の接合面にわたって保護層をブランケット堆積させる段階を含む。一部の実施形態では、接合方法は、複数のコンタクトパッドが第1の非導電性領域と面一になる又はその下方に凹むように第1の素子を平坦化する段階を含む。一部の実施形態では、第1の接合面は、第1の複数の導電性コンタクトパッドと第1の非導電性接合領域とを含み、第1の複数の導電性コンタクトパッドは、第1の非導電性接合領域の下方に凹んでいる。一部の実施形態では、第1の複数の導電性コンタクトパッドは、第1の非導電性接合領域の下方に10nm以下だけ凹んでいる。一部の実施形態では、第1の素子にわたる第1の複数のコンタクトパッドの凹み深さの変動は、25%未満である。一部の実施形態では、第1の素子にわたる第1の複数のコンタクトパッドの凹み深さの変動は、10%未満である。一部の実施形態では、第1の素子にわたる第1の複数のコンタクトパッドの凹み深さの変動は、5%未満である。一部の実施形態では、接合方法は、保護層を除去する段階を含む。一部の実施形態では、第1の素子は、ウェーハを備え、本方法は、保護層を除去する段階の前に、ウェーハを個片化(singulating)して複数の個片化素子(singulated element)を形成する段階を更に含む。一部の実施形態では、接合方法は、保護層を除去する段階の後に、接着剤を介在させずに第1の素子の第1の接合面を第2の素子の第2の接合面に直接接合する段階を含む。一部の実施形態では、第1の接合面は、第1の複数の導電性コンタクトパッドと第1の非導電性接合領域とを備え、第2の接合面は、第2の複数の導電性コンタクトパッドと第2の非導電性接合領域とを備え、直接接合する段階は、接着剤なしで第1及び第2の複数の導電性コンタクトパッドを互いに直接接合する段階と接着剤なしで第1及び第2の非導電性接合領域を互いに直接接合する段階とを含むハイブリッド直接接合する段階を含む。一部の実施形態では、第1の非導電性接合領域は、シリコン含有誘電体層を含む。一部の実施形態では、接合方法は、直接接合する段階の前に第2の接合面を活性化する段階を含む。一部の実施形態では、第1の接合面を準備する段階と保護層を設ける段階は、第1の施設で実行され、直接接合する段階は、第1の施設とは異なる場所にある第2の施設で実行される。一部の実施形態では、直接接合する段階は、第1の接合層を活性化する段階の後に24時間よりも長く経過してから実行される。
他の実施形態では、接合方法は、第2の素子の第2の接合面への直接接合のための第1の素子の第1の接合面を準備する段階と、準備する段階の後に、第1の接合面の複数のコンタクトパッドにわたって不動態化層を選択的に設ける段階と、不動態化層を設ける段階の後に、不動態化層にわたって保護層を設ける段階とを含む。
一部の実施形態では、保護層を設ける段階は、第1の接合面にわたって保護層をブランケット堆積させる段階を含む。一部の実施形態では、保護層は、3ミクロン未満の厚みを有する。一部の実施形態では、保護層の厚みは、2ミクロン未満である。一部の実施形態では、保護層の厚みは、0.25ミクロン未満である。一部の実施形態では、保護層の厚みは、0.05ミクロンから2ミクロンの範囲にある。一部の実施形態では、保護層の厚みは、0.1ミクロンから0.25ミクロンの範囲にある。一部の実施形態では、保護層は、有機層を含む。一部の実施形態では、保護層は、疎水性コーティング及び/又は親水性コーティングを含む。一部の実施形態では、本方法は、保護層を除去する段階を含むことができる。一部の実施形態では、第1の素子は、ウェーハを備え、本方法は、保護層を除去する段階の前に、ウェーハを個片化して複数の個片化素子を形成する段階を更に含む。一部の実施形態では、本方法は、保護層を除去する段階の後に、接着剤を介在させずに第1の素子の第1の接合面を第2の素子の第2の接合面に直接接合する段階を含むことができる。一部の実施形態では、第1の複数の導電性コンタクトパッドは、第1の接合面の第1の非導電性接合領域の下方に凹んでいる。一部の実施形態では、第1の複数の導電性コンタクトパッドは、第1の非導電性接合領域の下方に10nm以下だけ凹んでいる。一部の実施形態では、第1の複数のコンタクトパッドの凹み深さの変動は、25%未満である。一部の実施形態では、第1の複数のコンタクトパッドの凹み深さの変動は、10%未満、例えば、5%未満である。
他の実施形態では、接合方法は、第2の素子の第2の接合面への直接接合のための第1の素子の第1の接合面を準備する段階と、準備する段階の後に、第1の接合面の複数のコンタクトパッドにわたって不動態化層を選択的に設ける段階とを含むことができる。
一部の実施形態では、第1の接合面は、第1の非導電材料を更に含み、保護層は、第1の非導電材料の全体にわたって設けられない。一部の実施形態では、保護層は、3ミクロン未満の厚みを有する。一部の実施形態では、保護層の厚みは、2ミクロン未満である。一部の実施形態では、保護層の厚みは、0.25ミクロン未満である。一部の実施形態では、保護層の厚みは、0.05ミクロンから2ミクロンの範囲にある。一部の実施形態では、保護層の厚みは、0.1ミクロンから0.25ミクロンの範囲にある。一部の実施形態では、保護層は、有機層を含む。一部の実施形態では、保護層は、疎水性コーティング及び/又は親水性コーティングを含む。一部の実施形態では、本方法は、コンタクトパッドの面を酸化させる段階を含む不動態化層を設ける段階を含むことができる。一部の実施形態では、本方法は、保護層を除去する段階を含むことができる。一部の実施形態では、第1の素子は、ウェーハを備え、本方法は、保護層を除去する段階の前に、ウェーハを個片化して複数の個片化素子を形成する段階を更に含む。一部の実施形態では、本方法は、保護層を除去する段階の後に、接着剤を介在させずに第1の素子の第1の接合面を第2の素子の第2の接合面に直接接合する段階を含むことができる。
他の実施形態では、接合方法は、第2の素子の第2の接合面への直接接合のための第1の素子の第1の接合面を準備する段階であって、第1の接合面が第1の非導電性領域と第1の非導電性領域の上方に突出する第1の複数のコンタクトパッドとを含む上記準備する段階と、準備する段階の後に、少なくとも第1の複数のコンタクトパッドにわたって保護層を設ける段階とを含むことができる。
一部の実施形態では、保護層を設ける段階は、第1の接合面にわたって保護層をブランケット堆積させる段階を含む。一部の実施形態では、本方法は、第1の複数のコンタクトパッドが第1の非導電性領域の下方に凹むように第1の素子を平坦化する段階を含むことができる。一部の実施形態では、本方法は、保護材料を除去する段階を含むことができる。
他の実施形態では、接合方法は、第2の素子の第2の接合面への直接接合のための第1の素子の第1の接合面を準備する段階と、準備する段階の後に、第1の接合面の複数のコンタクトパッドにわたって不動態化層を選択的に設ける段階とを含むことができる。
一部の実施形態では、不動態化層を設ける段階は、コンタクトパッドの面を酸化させる段階を含む。一部の実施形態では、本方法は、複数のコンタクトパッドにわたって不動態化層を用いて第1の素子を個片化する段階を含むことができ、不動態化層は、個片化する段階中にその素子の上面で露出される。
一部の実施形態では、半導体素子は、デバイス領域と、デバイス領域にわたる接合層であって、第2の素子への直接ハイブリッド接合のために準備された接合面を有する上記接合層と、準備された第1の接合面の少なくとも一部分にわたる保護層であって、3ミクロン未満の厚みを有する上記保護層とを備える。一部の実施形態では、保護層は、フォトレジストを含む。一部の実施形態では、半導体素子は、ウェーハ形態にある。一部の実施形態では、保護層の厚みは、0.05ミクロンから2ミクロンの範囲にある。一部の実施形態では、接合層は、複数の導電性コンタクトパッドと、非導電性接合領域とを備える。一部の実施形態では、半導体素子は、複数のコンタクトパッドと保護層の間に複数の導電性コンタクトパッドにわたる不動態化層を更に備える。一部の実施形態では、保護層は、複数の導電性コンタクトパッドにわたって選択的に設けられる。一部の実施形態では、複数の導電性コンタクトパッドは、接合層の上方に突出する。一部の実施形態では、複数の導電性コンタクトパッドは、接合層の上面の下方に凹んでいる。一部の実施形態では、保護層は、接合面にわたってブランケット堆積される。
一部の実施形態では、半導体素子は、デバイス領域と、デバイス領域にわたる接合層であって、第2の素子への直接ハイブリッド接合のために準備された接合面を有し、かつ複数の導電性コンタクトパッドと非導電性接合領域とを含む上記接合層とを備え、複数の導電性コンタクトパッドの各々は、凹み深さを有し、それによって導電性コンタクトパッドは、接合面の下方に凹み、複数のコンタクトパッドの凹み深さの変動は、25%未満である。一部の実施形態では、複数の導電性コンタクトパッドの凹み深さの変動は、105%未満である。一部の実施形態では、複数の導電性コンタクトパッドの凹み深さの変動は、0.5%から10%の範囲又は0.1%から5%の範囲にある。
一部の実施形態では、半導体素子は、デバイス領域と、デバイス領域にわたる接合層であって、直接ハイブリッド接合のために準備された接合面を有する上記接合層と、準備された接合面の一部分で露出された導電層であって、デバイスの接合面内で5nm未満の凹み変動を有する上記導電層とを備える。一部の実施形態では、凹み変動は、デバイスの接合面内で3nm未満である。一部の実施形態では、凹み変動は、デバイスの接合面内で2nm未満である。一部の実施形態では、凹み変動は、デバイスの接合面内で1nm未満である。一部の実施形態では、凹み変動は、デバイスの接合面内で0.5nmと5nmの間である。一部の実施形態では、導電層は、複数の導電性コンタクトパッドを含み、複数の導電性コンタクトパッドの各々は、凹み深さを有し、それによってそれらは、接合面の下方に凹む。一部の実施形態では、接合層は、導電層が少なくとも部分的に埋め込まれた非導電層を含む。一部の実施形態では、非導電層は、研磨される。
本発明の開示のこれら及び他の特徴、態様、及び利点をある一定の実施形態の図面に関連して説明するが、これらは、本発明の開示を例示するように意図しており、限定するものではない。本明細書に組み込まれてその一部を構成する添付図面は、本明細書に開示する概念の例示を目的としており、一定の縮尺でない可能性があることは理解されるであろう。
一部の実施形態による直接接合プロセスを模式的に示す図である。 一部の実施形態による直接接合プロセスを模式的に示す図である。 熱膨張金属接点の異なる厚みに対して接合面からの最大凹み距離対温度をプロットした図である。 一部の実施形態に従ってプロセス中に半導体素子の面を保護するための例示的プロセスを示す図である。 一部の実施形態に従ってプロセス中に半導体素子の面を保護するための例示的プロセスを示す図である。 一部の実施形態に従ってプロセス中に半導体素子の面を保護するための例示的プロセスを示す図である。 一部の実施形態に従ってプロセス中に半導体素子の面を保護するための例示的プロセスを示す図である。 一部の実施形態に従ってプロセス中に半導体素子の面を保護するための例示的プロセスを示す図である。
本明細書に開示する様々な実施形態は、接着剤を介在させずに2つの素子を互いに直接接合することができる直接接合構造体に関する。図1a及び1bは、一部の実施形態に従って接着剤を介在させずに直接接合構造体を形成するプロセスを模式的に示している。図1a及び1bでは、直接接合構造体100は、接着剤を介在させずに互いに直接接合させることができる2つの素子102及び104を備える。2又は3以上の半導体素子(例えば、集積デバイスダイ、ウェーハなど)102と104を互いに積み重ねて又は接合して接合構造体100を形成することができる。第1の素子の導電性コンタクトパッド106aを第2の素子104の対応する導電性コンタクトパッドに電気接続することができる。いずれかの適切な数の素子を接合構造体100内に積み重ねることができる。例えば、第3の素子(図示せず)を第2の素子104の上に積み重ねることができ、第4の素子(図示せず)を第3の素子の上に積み重ねることができる等々である。これに加えて又はこれに代えて、1又は2以上の追加の素子(図示せず)を第1の素子102に沿って互いに横方向に隣接して積み重ねることができる。一部の実施形態では、横方向に積み重ねられる追加の素子は、第2の素子よりも小さいとすることができる。一部の実施形態では、横方向に積み重ねられる追加の素子は、第2の素子と比べて2倍小さい場合がある。
一部の実施形態では、素子102及び104は接着剤なしで互いに直接接合される。様々な実施形態では、非導電性又は誘電材料が第1の素子102の第1の接合層108aとして機能することができ、これを第2の素子104の第2の接合層108bとして機能する対応した非導電性又は誘電材料フィールド領域に接着剤なしで直接接合することができる。非導電性接合層108a及び108bは、素子2、3の半導体(例えば、シリコン)部分のようなデバイス部分110a及び110bの各々の表側114a及び114bの上に配置することができる。能動デバイス及び/又は回路は、デバイス部分110a及び110bの中に又は上にパターン形成する及び/又は別の方法で配置することができる。能動デバイス及び/又は回路は、デバイス部分110a及び110bの表側114a及び114bに、又はその付近に及び/又はデバイス部分110a及び110bの反対の裏側116a及び116bに又はその付近に配置することができる。非導電材料は、第1の素子102の非導電性接合領域又は接合層108aと呼ぶことができる。一部の実施形態では、第1の素子102の非導電性接合層108aは、誘電体-誘電体間接合技術を使用して第2の素子104の対応する非導電性接合層108bに直接接合させることができる。例えば、非導電性接合又は誘電体-誘電体間接合は、少なくとも、各々の全内容があらゆる目的に対してその全体が引用によって本明細書に組み込まれている米国特許第9,564,414号明細書、第9,391,143号明細書、及び第10,434,749号明細書に開示している直接接合技術を使用して、接着剤なしで形成することができる。様々な実施形態では、接合層108a及び/又は108bは、酸化シリコンのような誘電体又は非ドープシリコンのような非ドープ半導体材料といった非導電材料を含むことができることを認めなければならない。
様々な実施形態では、接着剤を介在させずに直接ハイブリッド接合を形成することができる。例えば、誘電体接合面を平滑度高く研磨することができる。接合面112a及び112bを洗浄し、プラズマ及び/又はエッチャントに露出して接合面112a及び112bを活性化することができる。一部の実施形態では、活性化後又は活性化中に(例えば、プラズマ及び/又はエッチングプロセス中に)、接合面112a及び112bを化学種で終端させることができる。理論に限定されることなく、一部の実施形態では、活性化プロセスを実行して接合面112a及び112bの化学接合を切断することができ、終端プロセスは、直接接合中の接合エネルギを改善する追加の化学種を接合面112a及び112bに提供することができる。一部の実施形態では、活性化と終端処理は、同じ段階で、例えば、接合面112a及び112bを活性化して終端させるプラズマで提供される。他の実施形態では、接合面112a及び112bを別々の処理で終端させ、直接接合のために追加の化学種を提供することができる。様々な実施形態では、終端化学種は窒素を含むことができる。更に、一部の実施形態では、接合面112a及び112bをフッ素に露出することができる。例えば、層及び/又は接合界面118の付近に1又は複数のフッ素ピークが存在する場合がある。従って、直接接合構造体100では、2つの非導電材料(例えば、接合層108a及び108b)間の接合界面118は、より高い窒素含有量及び/又はフッ素ピークを接合界面118に有する、非常に平滑な界面を含むことができる。活性化及び/又は終端処理の追加の例は、各々の内容全体があらゆる目的に対してその全体が引用によって本明細書に組み込まれている米国特許第9,564,414号明細書、第9,391,143号明細書、及び第10,434,749号明細書の全体を通して見出すことができる。
様々な実施形態では、第1の素子102の導電性コンタクトパッド106aは、第2の素子104の対応する導電性コンタクトパッド106bに直接接合することができる。例えば、ハイブリッド接合技術を使用して、上述のように準備された共有結合的に直接接合される不導体-不導体間(例えば、誘電体-誘電体間)面を含む接合界面118に沿って導体-導体間直接接合を提供することができる。様々な実施形態では、導体-導体間(例えば、コンタクトパッド106a-コンタクトパッド106b間)の直接接合及び誘電体-誘電体間のハイブリッド接合は、少なくとも、各々の内容全体があらゆる目的に対して引用によってその全体が本明細書に組み込まれている米国特許第9,716,033号明細書及び第9,852,988号明細書に開示している直接接合技術を使用して形成することができる。
例えば、非導電性(例えば、誘電体)の接合面112a、112bを準備し、上述のように接着剤を介在させずに互いに直接接合させることができる。導電性コンタクトパッド106a及び106b(非導電性誘電体のフィールド領域に囲まれるとすることができる)も接着剤を介在させずに互いに直接接合させることができる。一部の実施形態では、それぞれのコンタクトパッド106a及び106bは、誘電体フィールド又は非導電性接合層108a及び108bの外面(例えば、上面)112a及び112bの下方に、例えば、30nm未満、20nm未満、15nm未満、又は10nm未満だけ凹ませることができ、例えば、2nmから20nmの範囲、又は4nmから10nmの範囲で凹ませることができる。様々な実施形態では、直接接合する段階の前に、対向する素子の凹部を対向するコンタクトパッド間の総間隙が15nm未満、又は10nm未満になるようにサイズ決定することができる。非導電性接合層108a及び108bは、一部の実施形態では室温で接着剤なしで互いに直接接合させることができ、その後に、接合された構造体100をアニールすることができる。アニールした状態で、コンタクトパッド106a及び106bが膨張して互いに接触し、金属-金属間の直接接合を形成することができる。有利なことに、カリフォルニア州サンノゼのXperi社から市販されている技術である直接接合相互接続、すなわち、DBI(登録商標)を使用すると、直接接合界面118の全体を通して接続された高密度パッド(例えば、規則的な配列に関する小ピッチ又は微細ピッチ)を可能にすることができる。一部の実施形態では、一方の接合素子の接合面に埋め込まれた接合パッド106a及び106b又は導電性トレースのピッチは、40ミクロン未満、又は10ミクロン未満、更に2ミクロン未満とすることができる。一部の用途では、接合パッド106a及び106bのピッチと接合パッド寸法の1つ(例えば、直径)との比は、5未満、又は3未満であり、一部の事例では2未満であることが望ましい。別の用途では、一方の接合素子の接合面に埋め込まれた導電性トレースの幅は、0.3ミクロンから20ミクロンの範囲にすることができ、例えば、0.3ミクロンから3ミクロンの範囲である。様々な実施形態では、コンタクトパッド106a及び106b及び/又はトレースは、銅を含むことができるが、他の金属も適する可能性がある。
従って、直接接合プロセスでは、接着剤を介在させることなく第1の素子102を第2の素子104に直接接合することができる。一部の配置では、第1の素子102は、個片化された集積デバイスダイのような個片化素子を含むことができる。他の配置では、図1aから1bに示すように、第1の素子102は、個片化された場合に複数の集積デバイスダイを形成する複数の(例えば、数十の数百の又はそれを超える)デバイス領域を含む担体又は基板(例えば、ウェーハ)を備えることができる。同様に、第2の素子104は、図1aから1bに示すように、個片化された集積デバイスダイのような個片化素子を含むことができる。他の配置では、第2の素子104は、担体又は基板(例えば、ウェーハ)を備えることができる。従って、本明細書に開示する実施形態は、ウェーハ-ウェーハ間、ダイ-ダイ間、又はダイ-ウェーハ間の接合プロセスに適用することができる。
本明細書で説明するように、第1の素子102と第2の素子104は、接着剤なしで互いに直接接合させることができ、これは堆積プロセスとは異なる。一用途では、接合構造体内の第1の素子102の幅は、第2の素子104の幅と同様とすることができる。一部の他の実施形態では、接合構造体内の第1の素子102の幅は、第2の素子104の幅とは異なる。同様に、接合構造体内の大きい方の素子の幅又は面積は、小さい方の素子の幅又は面積より少なくとも10%大きい場合がある。従って、第1の素子102及び第2の素子104は、非堆積素子を含むことができる。更に、直接接合構造体100は、堆積した層とは異なり、ナノスケールの空隙(ナノ空隙)が存在する接合界面118に沿って欠陥領域を含む可能性がある。ナノ空隙は、接合面112a及び112bの活性化(例えば、プラズマへの露出)が原因で形成される場合がある。上述のように、接合界面118は、活性化及び/又は最後の化学処理プロセスに由来する物質の集中を含む可能性がある。例えば、活性化のために窒素プラズマを利用する実施形態では、接合界面118に窒素ピークが形成される可能性がある。活性化に酸素プラズマを利用する実施形態では、接合界面に酸素ピークが形成される可能性がある。一部の実施形態では、接合界面118は、酸窒化珪素、酸炭窒化珪素、又は炭窒化珪素を含むことができる。本明細書で説明するように、直接接合する段階は、ファンデルワールス接合よりも強い共有接合を含むことができる。接合層108a及び108bは、高い平滑度に平坦化された研磨面を含むことができる。
様々な実施形態では、コンタクトパッド106a及び106b間の金属-金属間接合は、銅粒子が接合界面118を横切って互いの中に成長するように接合させることができる。一部の実施形態では、銅は、接合界面118を横切る銅の拡散を改善するために(111)結晶面に沿って向けた粒子を有することができる。接合界面118は、接合されたコンタクトパッド106a及び106bの少なくとも一部分まで実質的に完全に延びることができるので、接合されたコンタクトパッド106a及び106bに又はその付近にある非導電性接合層108a及び108b間には実質的に間隙が存在しない。一部の実施形態では、コンタクトパッド106a及び106b(例えば、銅を含むことができる)の下に障壁層を設けることができる。しかし、他の実施形態では、例えば、引用によってその全体があらゆる目的に対して本明細書に組み込まれている米国特許第11,195,748号明細書に説明されているように、コンタクトパッド106a及び106bの下に障壁層がない場合がある。
有利なことに、本明細書に説明するハイブリッド接合技術を使用すると、隣接するコンタクトパッド106a及び106b間の極めて微細なピッチ及び/又は小パッドサイズが可能になる。例えば、様々な実施形態では、隣接するパッド106a(又は106b)間のピッチp(すなわち、図1aに示すように、端から端まで又は中心から中心までの距離)は、0.5ミクロンから50ミクロンの範囲、0.75ミクロンから25ミクロンの範囲、1ミクロンから25ミクロンの範囲、1ミクロンから10ミクロンの範囲、又は1ミクロンから5ミクロンの範囲にすることができる。更に、主要な横方向寸法(例えば、パッド直径)も同様に小さくすることができ、例えば、0.25ミクロンから30ミクロンの範囲、0.25ミクロンから5ミクロンの範囲、又は0.5ミクロンから5ミクロンの範囲にすることができる。
様々な実施形態では、第2の素子104は、個片化デバイスダイを含むことができ、第1の素子102は、ウェーハを含むことができる。他の実施形態では、素子102も素子104も個片化デバイスダイを含むことができる。そのような実施形態では、第2の素子104を最初はウェーハ形態又はより大きい基板で準備して個片化し、個片化された第1の素子104を形成することができる。しかし、個片化プロセス及び/又は他の処理段階は、平らな接合面を汚染する可能性があるデブリを生成する場合があり、2つの素子を接合する時に空隙及び/又は欠陥が残る可能性がある。従って、個片化の前に、デブリが接合面を汚染しないように防ぐために、活性化及び直接接合する段階の前に接合面にわたって保護層を設けることができる。保護層は、接合面にわたって堆積される(例えば、スピンコーティング、原子層堆積、気相コーティングなどによる)有機又は無機の層(例えば、フォトレジスト)を含むことができる。保護層の追加の詳細は、内容全体があらゆる目的に対して引用によってその全体が本明細書に組み込まれている米国特許第10,714,449号明細書の全体を通して見出すことができる。第1の素子を収容するウェーハは、いずれかの適切な方法を使用して個片化することができる。接合面上の保護層は、接合面をデブリから有利に保護することができる。直接接合する段階の前に、例えば、アルカリ溶液のような適切な溶媒を有する洗浄剤又は保護層の供給業者が推奨する他の適切な洗浄剤を使用して保護層を接合面から除去することができる。保護層洗浄剤は、接着層の平滑な接合面を実質的に粗くせず、コンタクトパッドの金属をかなりエッチングして又は汚染して洗浄作動後にパッド金属の凹みを増大させることのないように選択することができる。過度のパッド凹みは深すぎる凹部を形成する可能性があり、適切なアニール条件(例えば、アニールの温度及び時間)ではパッド-パッド間の接合が阻止される(又は接合強度が低下する)場合がある。洗浄剤は、液体洗浄剤のファンスプレー又は他の公知の方法で適用することができる。例えば、洗浄された接合面を(例えば、酸素プラズマを使用して)灰化し、脱イオン水(DIW)で洗浄することができる。一部の実施形態では、洗浄された素子は、直接接合する段階の前に活性化することができる。
金属接点パッドが非導電性接合領域の下方に過度に凹まないように、金属接点パッドを保護することが重要になる場合がある。過度のパッド凹みは、ハイブリッド接合デバイスの製造に関して問題になる可能性がある。例えば、パッド凹みの増大により、対向するパッド間に大きい間隙が形成される可能性があるので、アニール温度を上昇させてパッド間に電気的接触を形成するようにする。凹みが大きいほど、対向する導電性特徴部(conductive feature)が接触して電気接続を形成するのに使用される接合温度が高くなる。本明細書に開示する様々な実施形態は、約200℃よりも低い、好ましくは約180℃よりも低い、より好ましくは約150℃よりも低い温度で信頼性の高い金属-金属間直接接合界面を形成することができる。様々な実施形態では、接合前の金属凹みは10nm未満とすることができ、例えば、幅が約4μm未満の金属構造体の場合に1から5nm/μmの範囲にある。シリコン貫通ビア(TSV)の場合に、接合前の金属凹みは、15から4100nmとすることができ、例えば、TSVの深さと接合温度に応じて深さ約0.2から4nm/μmの範囲にある。通常、化学機械的研磨により、約0.5nmから約100nmの凹みを有するパッドを得ることができる。一部の実施形態では、CMP段階の後に、パッド106a又は106bが突出している場合がある。接合面112a又は112bに対する突出パッド106a又は106bの高さは、プロセス仕様に応じて約0.5nmから約20nmの範囲にすることができる。
従って、本明細書に開示する様々な実施形態は、ハイブリッド直接接合されることになる構造体の凹み深さを有利に低減することができる。更に、様々な実施形態は、凹みのウェーハ内及びウェーハ間変動を低減することができる。低減された及び/又は均一な凹みを提供することにより、ミクロンスケール及びサブミクロンの特徴部に関して比較的低いアニール温度で(例えば、275℃よりも低い、好ましくは200℃よりも低い、より好ましくは約180℃よりも低い、より好ましくは約150℃よりも低い)非常に信頼性の高い金属間直接接合の形成が可能になる。直接ハイブリッド接合デバイスの製造に関して、サーマルバジェット及び/又は製造コストも低減することができる。
図2は、異なる厚みを有するパッドに対して銅パッド凹みに対するアニール温度を示す図表を例証している。図示のように、凹み深さが増大すると、より高いアニール温度が利用され、それによって直接接合プロセスのサーマルバジェットが増加している。更に、銅パッドの劣化は、この凹みを増大させ、従って、対向する銅パッドが部分的又は完全に互いに接触して冶金的接合を形成するためのアニール温度を上昇させる。冶金的接合は、例えば、その全体があらゆる目的で引用によって本明細書に組み込まれている米国特許第11,011,494号明細書に開示している方法、構造体、及び装置に従って形成することができる。
本明細書に開示する様々な実施形態では、例えば、個片化又はダイスカットのプロセス中に接合面及び半導体素子を保護するために接合面にわたる薄い保護層を利用することができる。図3は、厚い保護コーティング又は層(例えば、厚み3ミクロンを超える)を使用する典型的なプロセスを示している。ブロック320で、ダイスカットテープ304上に固定された半導体領域314(例えば、デバイス部分)の上部に非導電性領域306及び導電性コンタクト領域308を有する半導体素子302の接合面310にわたって保護コーティング312が付加されている。半導体領域314は、その内部にパターン形成された能動回路を有するデバイス部分を含むことができる。保護コーティング312は、例えば、スピンコーティングで付加することができる。一部の実施形態では、保護コーティング312は、例えば、フォトレジストのようなポリマーを含むことができる。一部の実施形態では、保護コーティング312に使用される材料は溶媒を含むことができる。保護コーティング312内の溶媒を除去するために、典型的に半導体素子302を135℃で約180秒間焼き付けして保護コーティング312(例えば、フォトレジスト)を硬化させ、保護コーティング312とその下の半導体素子302との良好な密着性を保証する。保護コーティング312は、半導体素子302にわたって堆積させることができ、ブロック322では、半導体素子302を個片化して非導電性領域306a-306dと導電性コンタクト領域308a-308dとを有する個片化素子302a-302dを形成することができる。ブロック324では、保護コーティング312を除去することができる。
図3に描写するプロセスは、ボールグリッドアレイ、制御式圧壊チップ接続(C4)などを使用する相互接続プロセスで比較的大きいトポグラフィ特徴部を有する面を使用する場合に確実に機能する(例えば、典型的なC4プロセスでは、直径数ミクロンから数十ミクロンの半田ボールを使用する場合がある)。しかし、直接接合プロセスに使用する場合に、保護層312を除去するのに使用される洗浄液は、直接接合に使用する銅パッドの凹み309を許容することができないほど増大させる可能性がある。例えば、比較的厚いコーティングは、コーティング除去時間が長く(例えば、約300秒から約1200秒)、洗浄媒体に露出される時間が長くなる可能性があり、より程度の大きい凹み309をもたらす場合がある。基板にわたる保護コーティング312の不均一な除去も、半導体素子302にわたる凹み不均一性の増大を引き起こす可能性がある。洗浄された基板の中心から端までの変動、並びにウェーハ毎の大きい変動も存在する可能性がある。一部のプロセス、例えば、直接接合では、ダイ内の全パッドの凹みが実質的に均一であることが重要である。例えば、本明細書に開示する様々な実施形態(例えば、図4から7の実施形態)は、有利なことに、ダイのパッド間の凹み変動が25%未満、10%未満、5%未満、2%未満、又は1%未満、又は約0.5%未満になることを保証することができる。様々な実施形態では、ダイのパッド間の凹み変動は、0.1%から10%の範囲、0.1%から5%の範囲、又は0.5%から5%の範囲にすることができる。凹み変動は、5nm未満、3nm未満、2nm未満、又は1nm未満とすることができ、例えば、一部の実施形態では、0.5nmから5nmの範囲にある。一部の配置では、凹み変動は、複数の導電性コンタクト特徴部間での凹み深さ間の平均差を含むことができる。一部の配置では、凹み変動は、複数の導電性コンタクト特徴部間での凹み深さ間の平均差を含むことができる。厚い保護コーティング312は、半導体素子302a-302dから完全に除去することが困難である、比較的多量の残留物をもたらす場合があるために、残留物の管理も困難になる可能性がある。更に、焼き付け温度が高いほど、半導体素子302a-302dから保護層312を剥離することがより困難になる可能性がある。更に、高温では保護層312が金属パッド308a-308dと反応する場合があり、そのような反応は、金属接合パッド308a-308dを粗くし、金属接合パッド308a-308dの凹みを増大させる傾向を有する可能性がある。
一部の実施形態では、従来の厚いレジストと高い焼き付け温度という手法の場合に、パッド308a-308dの凹みは、例えば、厚み2マイクロメートルの金属パッドに対して約60nmから約200nm又はそれ以上の範囲にすることができる。保護層312を除去するための溶剤洗浄段階の後に、接合面310の異なる部分に配置されたパッド308a-308dの一部は、例えば、180秒後には清浄になるが、接合面310の他の部分のパッドは、強く焼き付けされた保護層312でまだ汚染されている可能性がある。例えば、180秒又はそれ以上の追加洗浄時間を使用してパッド308a-308dの面又は接合面310から保護層を剥離することができる。従って、一部の清浄なパッドは、更に長時間にわたって溶剤の作用に露出される可能性がある。保護層312を除去する間のパッド材料の溶解又は損失に応じて、所与のダイ内で及び/又は基板314の異なる部分に位置するダイ間で、例えば、中心に位置するダイと基板314の縁の近くに配置されたダイとの間で凹みに大きい変動が形成される可能性がある。いずれかの所与のダイ内にあるパッドの凹み変動(すなわち、いずれか2つのパッドに対して接合面310からの凹み深さ間の最大差)は、10nmを超える量、例えば、15nm又はそれ以上になる可能性がある。所与のダイ内の及び基板314にわたる凹み309のこの大きい変動は、問題になる可能性があり、その理由は、図2に示すように、より深い凹みを有するパッドに対して図1bの接合基板100内に適切な金属-金属間接合を形成するためには、より高い接合温度を必要とする可能性があるからである。
従って、様々な実施形態では、ブロック420で図4に示すように、これに代えて、例えば、スピンコーティング、原子層堆積、又は気相コーティングにより、より薄い保護コーティング412を半導体素子302の接合面310にわたって付加することができる。薄い保護コーティングは、3ミクロン未満、2ミクロン未満、0.25ミクロン未満、又は0.1ミクロン未満の厚みを有することができる。例えば、様々な実施形態では、保護コーティングの厚みは、0.05ミクロンから2ミクロンの範囲、又は0.1ミクロンから0.25ミクロンの範囲にすることができる。薄い保護コーティングは、例えば、一部の実施形態では有機層を含むことができる。薄い保護層は、130℃よりも低い温度で、好ましくは110℃よりも低い、更に70℃よりも低い温度で焼き付けることができる。例えば、保護層は、疎水性コーティング及び/又は親水性コーティング、又は両方の組合せを含むことができる。一部の実施形態では、保護層は、フォトレジストを含むことができる。図4の実施形態では、保護層は、コンタクトパッド308の上、及び非導電性接合領域306の上を含む半導体素子全体を通してブランケット堆積させることができる。有利なことに、より薄い保護層は、より厚い層と比べてコーティング厚みの変動が小さくなる可能性がある。
様々な実施形態では、保護層312を設ける前に、直接接合のための接合面を準備することができる。例えば、保護層312を設ける前に、接合面を平坦化することができる。一部の実施形態では、保護層312を設ける前に接合面を活性化することができる。第1の接合面を活性化する段階は、第1の接合面をプラズマ活性化する段階を含むことができる。第1の接合面をプラズマ活性化する段階は、第1の接合面を窒素含有プラズマに露出する段階を含むことができる。他の実施形態では、保護層312を付加する前に、個片化されることになる半導体素子302の接合面を酸素プラズマに短時間露出して(灰化)、パッド308の面に非常に薄い酸化物(例えば、厚み数ナノメートル)を形成することができる。
半導体素子302は、いずれかの適切な期間にわたって保護層312で覆われたままにすることができる。例えば、一部の実施形態では、半導体素子302は、直接接合のために準備され、保護層312で被覆され、その後に保管する及び/又は異なる場所又は施設に搬送することができる。一部の場合に、保護された半導体素子302は、24時間を超える期間、又は1週間又はそれ以上、又は1か月又はそれ以上の期間にわたって保護層312で保護されたままにすることができる。ブロック422に示すように、保護層312を除去する段階の前に、半導体素子を個片化して接合面310aから310d、非導電性領域306a-306d、及び導電性コンタクト領域308a-308dを有する複数の半導体素子にすることができる。ブロック424では、直接接合する段階の前に、保護層312をいずれかの適切な方法で除去することができる。例えば、保護層312は、いずれかの適切な洗浄プロセスを使用して除去することができる。一部の実施形態では、第1の洗浄プロセスは、高アルカリ溶液、例えば、希水酸化テトラメチルアンモニウム、又は保護層の供給業者が推奨する他の適切な溶媒(例えば、ポリグリコールの配合物、又は変性ケトンなど)を利用して保護コーティング412を剥離することができる。変成ケトンは、ダイスカットテープ及び/又はコンタクトパッド306a及び306bの金属との相互作用が最小限にすることができる(ダイスカットテープを容易に攻撃する可能性があるアセトンとは異なり)。一実施形態では、保護層がフォトレジスト材料である場合に、付加されたフォトレジスト保護層をUV光に露出してレジスト層を劣化させることができ、それにより、半導体素子の接合面から保護層を剥離するための洗浄時間を短縮することができる。有利なことに、保護層312は、図3に示すような厚い保護層よりも迅速に(例えば、約60秒又はそれ未満で)除去することができる。過剰剥離時間も、例えば、30秒未満、20秒未満、又は15秒未満のように大幅に短くすることができるのに対して、厚い層の過剰剥離時間は、多くの場合に、1分、2分を超える、又はそれよりも長い可能性がある。これに加えて、残存するデブリが少なくなる場合がある。
一部の実施形態では、これに加えて又はこれに代えて、第2の洗浄プロセスを使用することができる。例えば、第2の洗浄プロセスを使用して、ダイ又はダイスカットシートからのダイスカット粒子及び他のデブリを洗浄することができる。この例では、第1の洗浄段階で半導体素子の接合面から保護層312を剥離することができ、第2の洗浄段階は、複数の半導体素子及びダイスカットテープのダイスカットレーンからの不要な有機材料及び不要な微粒子を除去するように構成された洗浄液を含むことができる。この実施形態では、第1の洗浄段階は、例えば、酸素プラズマを適用して個片化された半導体素子の面から非常に薄い有機保護層を剥離する段階のような乾式プロセスを含むことができる。一部の実施形態では、第2の洗浄段階は、湿式洗浄液を含むことができる。そのような洗浄段階では、適切な界面活性剤又は微粒子除去剤を含有する適切な溶媒を使用して、半導体素子の灰化された面を洗浄することができる。通常、洗浄段階の後は、脱イオン(DI)水による濯ぎと乾燥段階が続く。
有益なことに、薄い保護コーティングは、上述のように、半導体素子に使用される材料により適する洗浄液を利用することができる。除去プロセスの所要時間と全体の洗浄時間が短いために、より厚い保護層とより長い洗浄プロセスとを使用するプロセスと比べて洗浄プロセスによる銅パッドの劣化の程度を有利に低減することができる。従って、図4の実施形態は、より浅い凹み309と、より均一な凹み深さ(すなわち、より少ない凹み変動)とを提供することができ、ハイブリッド接合構造体での直接接合の信頼性を改善することができる。一部の実施形態では、どの2つのパッドにも、5nmを超える、3nmを超える、1nmを超える、又は0.5nmを超える凹み深さの差がないとすることができる。ダイのパッド間の凹み変動は、25%未満、10%未満、5%未満、2%未満、又は1%未満、又は約0.5%未満である。様々な実施形態では、パッド間の凹み変動は、0.1%から10%の範囲、0.1%から5%の範囲、又は0.5%から5%の範囲にすることができる。凹み変動は、5nm未満、3nm未満、2nm未満、又は1nm未満とすることができ、例えば、一部の実施形態では0.5nmから5nmの範囲にある。一部の配置では、凹み変動は、複数の導電性コンタクト特徴部間での凹み深さ間の平均差を含むことができる。一部の配置では、凹み変動は、複数の導電性コンタクト特徴部間での凹み深さ間の平均差を含むことができる。
図5は、一部の実施形態に従って薄い保護層512が不動態化層514にわたって設けられる別の例示的プロセス500を示している。段階520では、不動態化層514をコンタクトパッド308にわたって選択的に設けることができる。例えば、湿式化学プロセス及び/又はプラズマプロセスを使用して、コンタクトパッド308を選択的に酸化させることができる。一部の実施形態では、ベンゾトリアゾール又は類似化合物のような金属錯化剤の少数の単層を公知の方法でコンタクトパッド308にわたって選択的に被覆することができる。
段階522では、薄い保護層512(例えば、厚みが約2μm未満、好ましくは厚みが約0.2μm未満の保護層)をパッド308と素子の非導電性接合領域306とにわたって設けることができる。図示の実施形態では、保護層512は、素子にわたってブランケット堆積される。段階524では、素子302は、個片化することができ、段階526では、上述のように保護層512を除去することができる。一部の実施形態では、保護層を約3分未満で剥離することができる。段階528では、不動態化層514を湿式エッチング、発泡ガス、又は他の適切な手段でコンタクトパッド308から選択的に除去することができる。粒子管理のために追加の洗浄を行う場合がある。
図6は、保護層612を付加する前にコンタクトパッド308が非導電性接合材料306の上方に突出している一部の実施形態による別の例示的プロセス600を示している。ブロック620に示すように、コンタクトパッド308は、非導電性接合材料306の接合面310の上方に突出することができる(例えば、非導電性接合材料306が事前にエッチングされている場合に又は化学機械研磨又はCMPプロセスの結果として)。ブロック622では、保護層612(保護層412と同じとすることができる)を突出コンタクトパッド308と非導電性接合材料306とにわたって設けることができ、素子302を個片化することができる。ブロック624では、保護層612を除去することができる。一部の実施形態では、ブロック624で保護層612を除去することでコンタクトパッド308の面にも何らかの除去が引き起こされ、非導電性接合材料306の面の上方へのコンタクトパッド308の突出が減少する。ブロック626では、接合面を平坦化して(例えば、化学機械研磨又はCMPプロセスにより)、コンタクトパッド308が非導電性接合材料306の面に対して凹むようにすることができる。パッドの凹みは、銅/酸素の相互作用を管理することによって制御することができる。他の実施形態では、保護層612を剥離した後に、希釈したパッド洗浄剤で接合面310及びパッド308を洗浄することにより、パッド308の不要な突出を除去し、パッド308に既知の又は望ましい凹みを形成することができる。この洗浄により、接合面310又は凹んだパッドの接合面を劣化させることなく、既知の凹みを形成することができる。例えば、洗浄剤は、接合面310又はパッド308の有意な粗面化をもたらさないと考えられ、かつ接着剤を使用しない対向基板間に直接影響する可能性があると考えられる接合面上の不要な粒子の形成をもたらさないと考えられる。
図7は、保護コーティングがブランケットコーティングとして堆積されるのではなく、コンタクトパッドにわたって選択的に設けられる一部の実施形態による例示的プロセス700を示している。ブロック720では、不動態化層714(不動態化層514と類似するか又は同じとすることができる)をパッド308にわたって付加することができ、保護層712を不動態化層714にわたって付加することができる。一部の実施形態では、保護層712を使用せずに不動態化層714だけを選択的に付加してパッドを保護することができ、それにより、保護層712の除去による凹みの変動及び増大を低減することができる。従って、半導体素子の面全体にわたって有機ブランケット層を設けない場合がある。結果として一部の実施形態では、不動態化層714が個片化中にパッドを保護する保護層として機能することができるので、別々の保護層712を付加しない場合がある。不動態化層714は、パッドを酸化させるために設けることができ、銅よりも洗浄のための化学物質に耐えることができる。ブロック722では、湿った面を維持しながら素子302をダイスカットすることができる。ダイスカット後に、素子302は、例えば、水と界面活性剤を使用して洗浄することができる。パッド上の不動態化層は、いずれかの適切な方法を使用して除去することができる。例えば、希釈した酸溶液又は塩基溶液を使用して及び/又は酸化剤/腐食剤により、不動態化層を除去し、銅パッドを実質的に攻撃することなく疎水性被覆領域を除去することができる。
一部の実施形態では、反応性イオンエッチング(RIE)を使用して、薄い保護コーティングを除去することができる。
一部の実施形態では、鋸を使用して素子を個片化することができる。他の実施形態では、RIEを使用して半導体素子を個片化し、複数の個片化デバイスダイにすることができる。そのような実施形態では、約1ミクロン、例えば、1ミクロンから3ミクロンの範囲の厚みまで保護層を設けることができる。RIEプロセスを使用して素子を個片化することができ、保護層は、RIE中にパッドを保護することができる。しかし、RIEプロセスは、保護層の厚みを十分に低減する場合があるので、その後の洗浄プロセスを使用して過度に大きい凹みを生じさせることなく残りの薄い保護層を除去することができる。ブロック724では、存在する場合に保護層712を除去することができ、ブロック726では、不動態化層714を除去して導電性コンタクト領域308a-308dの面を露出させることができる。
一部の実施形態では、様々な寸法を有する導電性パッド308を誘電体層306内に形成することができ、導電性パッド308は、露出した接合面を有することができる。例えば、ダイ内の異なる導電性特徴部は、2から4ミクロン、5から8ミクロン、又は10から15ミクロンの幅を有するパッドを含むことができる。導電性パッドは、定められたピッチを有する配列に配置することができる。一部の実施形態では、小パッドのピッチは、大パッドのピッチよりも小さいとすることができる。有利なことに、本明細書に説明する方法により、幅及びピッチが変化する様々なパッドにわたって形成された凹みは、同じか又は類似するという結果を得ることができる。例えば、保護層コーティング、個片化、保護層剥離、及び他の面準備段階によって引き起こされる凹みの変動は、所与のダイ全体で約3nm未満とすることができ、例えば、ダイ全体で2nm未満又は1nm未満である。一部の実施形態では、ダイ全体での凹み変動は、0.3nmから3nmの範囲、0.5nmから3nmの範囲、又は1nmから3nmの範囲にすることができる。凹みが浅くてダイ全体で凹みの変動が小さいことにより、凹みが深く及び/又は所与のダイに対して凹みの変動が大きいダイと比べて接合構造体(接合構造体100など)を比較的低い温度で形成することができる。より低温の接合作動を使用して、熱膨張の差が大きいダイを接着層なしで直接接合することができる。例えば、半導体素子104の熱膨張は、半導体素子102の熱膨張とは異なる可能性がある。単に一例として、一部の実施形態では、接合された半導体素子102と104の熱膨張の差は少なくとも10%である場合がある。
文脈上明らかに他を意味しない限り、本明細書及び特許請求の範囲を通して単語「備える」、「備えている」、「含む」、及び「含んでいる」などは、限定的又は包括的な意味に対立するものとして包括的な意味、すなわち、「含むがこれに限定されない」という意味で解釈されるものとする。本明細書で一般的に使用する単語「接合された」は、直接に接続されるか又は1又は2以上の中間要素を通して接続されるかのいずれかである2又は3以上の要素を指す。同様に、本明細書で一般的に使用する単語「接続された」は、直接に接続されるか又は1又は2以上の中間要素を通して接続されるかのいずれかである2又は3以上の要素を指す。これに加えて、単語「本明細書で」、「上記に」、「下記に」、及び類似の主旨を有する単語は、この出願に使用する場合に全体としてこの出願を指し、この出願のいずれかを特定の部分に言及しないものである。更に、本明細書に使用するように、第1の要素が第2の要素「上に」又は「それにわたって」あると説明する場合に、第1の要素は、第1及び第2の要素が直接接触するように直接的に第2の要素上に又はそれにわたってあるとすることができ、又は第1の要素は、第1の要素と第2の要素の間に1又は2以上の要素が介在するように間接的に第2の要素上に又はそれにわたってあるとすることができる。状況が許す限り、上述の詳細説明で単数又は複数を使用する単語は、それぞれ複数又は単数も包含することができる。2又は3以上の項目のリストに関連付けられた単語「又は」は、その単語に対して以下の解釈、すなわち、リスト中の項目のいずれか、リスト中の項目の全て、及びリスト中の項目のあらゆる組合せの全てを網羅する。
更に、取りわけ、「することができる」、「することができると考えられる」、「場合があると考えられる」、「場合がある」、「例えば」、「例えると」、及び「のような」などのような本明細書に使用する条件付き言語は、特に別段の記載がない限り、又は使用する関連内で別様に理解されない限り、ある一定の実施形態が特定の特徴、要素、及び/又は状態を含むのに対して、他の実施形態は含まないことを伝えるように一般的に意図している。従って、そのような条件付き用語は、一般的に、特徴、要素、及び/又は状態が1又は2以上の実施形態にいずれかの方法で必要であることと示唆するように意図していない。
ある一定の実施形態を説明したが、これらの実施形態は、一例として提示したに過ぎず、開示の範囲を限定することは意図していない。実際に、本明細書に説明した新しい装置、方法、及びシステムは、異なる他の形態に具現化することができ、更に、本発明の開示の精神から逸脱することなく本明細書に説明した方法及びシステムの形態に様々な省略、置換、及び修正を行うことができる。例えば、ブロックを所与の配置で提示したが、代替実施形態では、異なる構成要素及び/又は回路トポロジーを使用して類似の機能を実行することができ、一部のブロックは、削除、移動、追加、細分化、接合、及び/又は修正が可能である。これらブロックの各々は、様々な異なる方法で実施することができる。上述の様々な実施形態の要素及び作動に対していずれかの適切な組合せを行って更に別の実施形態を提供することができる。特許請求の範囲及びその均等物は、本発明の開示の範囲及び精神に属するような形態又は修正を網羅するように意図している。

Claims (88)

  1. 第2の素子の第2の接合面への直接接合のための第1の素子の第1の接合面を準備する段階と、
    前記準備する段階の後に、前記第1の素子の前記準備された第1の接合面の少なくとも一部分にわたって3ミクロン未満の厚みを有する保護層を設ける段階と、
    を含む、接合方法。
  2. 前記第1の接合面を準備する段階は、前記第1の接合面を活性化する段階を含む、請求項1に記載の接合方法。
  3. 前記第1の接合面を活性化する段階は、前記第1の接合面をプラズマ活性化する段階を含む、請求項2に記載の接合方法。
  4. 前記第1の接合面をプラズマ活性化する段階は、前記第1の接合面を窒素含有プラズマに露出する段階を含む、請求項3に記載の接合方法。
  5. 前記保護層の厚みが、2ミクロン未満である、請求項1から4のいずれか1項に記載の接合方法。
  6. 前記保護層の前記厚みは、0.25ミクロン未満である、請求項5に記載の接合方法。
  7. 前記保護層の前記厚みは、0.05ミクロンから2ミクロンの範囲にある、請求項5に記載の接合方法。
  8. 前記保護層の前記厚みは、0.1ミクロンから0.25ミクロンの範囲にある、請求項5に記載の接合方法。
  9. 前記保護層は、有機層を含む、請求項1から8のいずれか1項に記載の接合方法。
  10. 前記保護層は、疎水性コーティング及び/又は親水性コーティングを含む、請求項1から9のいずれか1項に記載の接合方法。
  11. 前記保護層は、フォトレジストを含む、請求項1から10のいずれか1項に記載の接合方法。
  12. 前記保護層を設ける段階は、前記第1の接合面にわたって前記保護層をブランケット堆積させる段階を含む、請求項1から10のいずれか1項に記載の接合方法。
  13. 前記ブランケット堆積された保護層を反応性イオンエッチング(RIE)プロセスを使用して除去する段階を更に含む、請求項12に記載の接合方法。
  14. 前記除去する段階の前に、前記第1の素子から粒子を洗浄する段階を更に含む、請求項13に記載の接合方法。
  15. 前記保護層を設ける段階の前に、複数のコンタクトパッドにわたって不動態化層を選択的に設ける段階を更に備え、
    前記保護層を設ける段階は、前記不動態化層にわたって前記保護層を設ける段階を含む、
    請求項1から14のいずれか1項に記載の接合方法。
  16. 前記保護層を設ける段階は、前記第1の接合面の導電性コンタクトパッドにわたって前記保護層を選択的に設ける段階を含む、請求項1から10のいずれか1項に記載の接合方法。
  17. 前記第1の接合面は、前記第1の接合面の第1の非導電性領域の上方に突出する複数のコンタクトパッドを含み、
    前記保護層を設ける段階は、少なくとも前記突出するコンタクトパッドにわたって前記保護層を設ける段階を含む、
    請求項1から16のいずれか1項に記載の接合方法。
  18. 前記保護層を設ける段階は、前記第1の接合面にわたって前記保護層をブランケット堆積させる段階を含む、請求項17に記載の接合方法。
  19. 前記複数のコンタクトパッドが前記第1の非導電性領域と面一であるか又はその下方に凹むように、前記第1の素子を平坦化する段階を更に含む、請求項17又は18に記載の接合方法。
  20. 前記第1の接合面は、第1の複数の導電性コンタクトパッド及び第1の非導電性接合領域を含み、前記第1の複数の導電性コンタクトパッドは、前記第1の非導電性接合領域の下方に凹んでいる、請求項1から19のいずれか1項に記載の接合方法。
  21. 前記第1の複数の導電性コンタクトパッドは、前記第1の非導電性接合領域の下方に10nm以下だけ凹んでいる、請求項20に記載の接合方法。
  22. 前記第1の素子にわたる前記第1の複数のコンタクトパッドの凹み深さの変動が、25%未満である、請求項20又は21に記載の接合方法。
  23. 前記第1の素子にわたる前記第1の複数のコンタクトパッドの凹み深さの前記変動は、10%未満である、請求項22に記載の接合方法。
  24. 前記保護層を除去する段階を更に含む、請求項1から19のいずれか1項に記載の接合方法。
  25. 前記第1の素子は、ウェーハを備え、
    前記方法が、前記保護層を除去する段階の前に、前記ウェーハを個片化して複数の個片化素子を形成する段階を更に含む、
    請求項24に記載の接合方法。
  26. 前記保護層を除去する段階の後に、接着剤を介在させずに前記第1の素子の前記第1の接合面を前記第2の素子の前記第2の接合面に直接接合する段階を更に含む、請求項24又は25に記載の接合方法。
  27. 前記第1の接合面は、第1の複数の導電性コンタクトパッド及び第1の非導電性接合領域を備え、
    前記第2の接合面は、第2の複数の導電性コンタクトパッド及び第2の非導電性接合領域を備え、
    直接接合する段階は、接着剤なしで前記第1及び第2の複数の導電性コンタクトパッドを互いに直接接合する段階と接着剤なしで前記第1及び第2の非導電性接合領域を互いに直接接合する段階とを含むハイブリッド直接接合する段階を含む、
    請求項26に記載の接合方法。
  28. 前記第1の非導電性接合領域は、シリコン含有誘電体層を含む、請求項27に記載の接合方法。
  29. 直接接合する段階の前に前記第2の接合面を活性化する段階を更に含む、請求項26から28のいずれか1項に記載の接合方法。
  30. 前記第1の接合面を準備する段階及び前記保護層を設ける段階は、第1の施設で実行され、
    直接接合する段階は、前記第1の施設とは異なる場所にある第2の施設で実行される、
    請求項26から29のいずれか1項に記載の接合方法。
  31. 直接接合する段階は、前記第1の接合層を活性化する段階の後に24時間よりも長く経過してから実行される、請求項26から30のいずれか1項に記載の接合方法。
  32. 第2の素子の第2の接合面への直接接合のための第1の素子の第1の接合面を準備する段階と、
    前記第1の素子の前記第1の接合面を準備した後に、前記第1の接合面の第1の複数のコンタクトパッドにわたって不動態化層を選択的に設ける段階と、
    前記不動態化層を設ける段階の後に、前記不動態化層にわたって保護層を設ける段階と、
    を含む接合方法。
  33. 前記保護層を設ける段階は、前記第1の接合面にわたって前記保護層をブランケット堆積させる段階を含む、請求項32に記載の接合方法。
  34. 前記保護層は、3ミクロン未満の厚みを有する、請求項32又は33に記載の接合方法。
  35. 前記保護層の前記厚みは、2ミクロン未満である、請求項34に記載の接合方法。
  36. 前記保護層の前記厚みは、0.25ミクロン未満である、請求項35に記載の接合方法。
  37. 前記保護層の前記厚みは、0.05ミクロンから2ミクロンの範囲にある、請求項35に記載の接合方法。
  38. 前記保護層の前記厚みは、0.1ミクロンから0.25ミクロンの範囲にある、請求項35に記載の接合方法。
  39. 前記保護層は、有機層を含む、請求項32から38のいずれか1項に記載の接合方法。
  40. 前記保護層は、疎水性コーティング及び/又は親水性コーティングを含む、請求項32から39のいずれか1項に記載の接合方法。
  41. 前記保護層を除去する段階を更に含む、請求項32から40のいずれか1項に記載の接合方法。
  42. 前記第1の素子は、ウェーハを備え、
    前記方法が、前記保護層を除去する段階の前に、前記ウェーハを個片化して複数の個片化素子を形成する段階を更に含む、
    請求項41に記載の接合方法。
  43. 前記保護層を除去する段階の後に、接着剤を介在させずに前記第1の素子の前記第1の接合面を前記第2の素子の前記第2の接合面に直接接合する段階を更に含む、請求項41又は42に記載の接合方法。
  44. 前記第1の複数のコンタクトパッドは、前記第1の接合面の第1の非導電性接合領域の下方に凹んでいる、請求項32から43のいずれか1項に記載の接合方法。
  45. 前記第1の複数のコンタクトパッドは、前記第1の非導電性接合領域の下方に10nm以下だけ凹んでいる、請求項44に記載の接合方法。
  46. 前記第1の複数のコンタクトパッドの凹み深さの変動が、25%未満である、請求項44又は45に記載の接合方法。
  47. 前記第1の複数のコンタクトパッドの凹み深さの前記変動は、10%未満である、請求項46に記載の接合方法。
  48. 第2の素子の第2の接合面への直接接合のための第1の素子の第1の接合面を準備する段階と、
    前記準備する段階の後に、前記第1の接合面の複数のコンタクトパッドにわたって保護層を選択的に設ける段階と、
    を含む接合方法。
  49. 前記第1の接合面は、第1の非導電材料を更に含み、
    前記第1の非導電材料の全体にわたって保護層が設けられない、
    請求項48に記載の接合方法。
  50. 前記保護層は、3ミクロン未満の厚みを有する、請求項48又は49に記載の接合方法。
  51. 前記保護層の前記厚みは、2ミクロン未満である、請求項50に記載の接合方法。
  52. 前記保護層の前記厚みは、0.25ミクロン未満である、請求項50に記載の接合方法。
  53. 前記保護層の前記厚みは、0.05ミクロンから2ミクロンの範囲にある、請求項50に記載の接合方法。
  54. 前記保護層の前記厚みは、0.1ミクロンから0.25ミクロンの範囲にある、請求項50に記載の接合方法。
  55. 前記保護層は、有機層を含む、請求項48から54のいずれか1項に記載の接合方法。
  56. 前記保護層は、疎水性コーティング及び/又は親水性コーティングを含む、請求項48から55のいずれか1項に記載の接合方法。
  57. 前記コンタクトパッドの面を酸化させる段階を含む不動態化層を設ける段階を更に含む、請求項48から56のいずれか1項に記載の接合方法。
  58. 前記保護層を除去する段階を更に含む、請求項48から57のいずれか1項に記載の接合方法。
  59. 前記第1の素子は、ウェーハを備え、
    前記方法が、前記保護層を除去する段階の前に、前記ウェーハを個片化して複数の個片化素子を形成する段階を更に含む、
    請求項58に記載の接合方法。
  60. 前記保護層を除去する段階の後に、接着剤を介在させずに前記第1の素子の前記第1の接合面を前記第2の素子の前記第2の接合面に直接接合する段階を更に含む、請求項58又は59に記載の接合方法。
  61. 第2の素子の第2の接合面への直接接合のための第1の素子の第1の接合面を準備する段階であって、前記第1の接合面が、第1の非導電性領域と、前記第1の非導電性領域の上方に突出する第1の複数のコンタクトパッドとを含む、前記準備する段階と、
    前記準備する段階の後に、少なくとも前記第1の複数のコンタクトパッドにわたって保護層を設ける段階と、
    を含む接合方法。
  62. 前記保護層を設ける段階は、前記第1の接合面にわたって前記保護層をブランケット堆積させる段階を含む、請求項61に記載の接合方法。
  63. 前記第1の複数のコンタクトパッドが前記第1の非導電性領域の下方に凹むように、前記第1の素子を平坦化する段階を更に含む、請求項61又は62に記載の接合方法。
  64. 前記保護層を除去する段階を更に含む、請求項61から63のいずれか1項に記載の接合方法。
  65. 第2の素子の第2の接合面への直接接合のための第1の素子の第1の接合面を準備する段階と、
    前記準備する段階の後に、前記第1の接合面の複数のコンタクトパッドにわたって不動態化層を選択的に設ける段階と、
    を含む接合方法。
  66. 前記不動態化層を設ける段階は、前記コンタクトパッドの面を酸化させる段階を含む、請求項65に記載の接合方法。
  67. 前記複数のコンタクトパッドにわたって前記不動態化層を用いて前記第1の素子を個片化する段階を更に備え、
    前記不動態化層は、前記個片化する段階中に前記素子の上面で露出される、
    請求項65に記載の接合方法。
  68. デバイス領域と、
    前記デバイス領域にわたる接合層であって、第2の素子への直接ハイブリッド接合のために準備された第1の接合面を有する前記接合層と、
    前記準備された第1の接合面の少なくとも一部分にわたる保護層であって、3ミクロン未満の厚みを有する前記保護層と、
    を備える半導体素子。
  69. 前記保護層は、フォトレジストを含む、請求項68に記載の半導体素子。
  70. 前記半導体素子はウェーハ形態である、請求項68に記載の半導体素子。
  71. 前記保護層の厚みが、0.05ミクロンから2ミクロンの範囲にある、請求項68に記載の半導体素子。
  72. 前記接合層は、複数の導電性コンタクトパッドと、非導電性接合領域とを備える、請求項68に記載の半導体素子。
  73. 前記複数のコンタクトパッドと前記保護層との間に、前記複数の導電性コンタクトパッドにわたる不動態化層を更に備える、請求項72に記載の半導体素子。
  74. 前記保護層は、前記複数の導電性コンタクトパッドにわたって選択的に設けられる、請求項72に記載の半導体素子。
  75. 前記複数の導電性コンタクトパッドは、前記接合層の上方に突出する、請求項72に記載の半導体素子。
  76. 前記複数の導電性コンタクトパッドは、前記接合層の上面の下方に凹んでいる、請求項72に記載の半導体素子。
  77. 前記保護層は、前記接合面にわたってブランケット堆積される、請求項68に記載の半導体素子。
  78. デバイス領域と、
    前記デバイス領域にわたる接合層であって、前記接合層が、第2の素子への直接ハイブリッド接合のために準備された接合面を有し、かつ複数の導電性コンタクトパッド及び非導電性接合領域を含み、前記複数の導電性コンタクトパッドの各々が、凹み深さを有し、それによって前記導電性コンタクトパッドが前記接合面の下方に凹んでいる前記接合層と、
    を備え、
    前記複数のコンタクトパッドの凹み深さの変動が、25%未満である、
    半導体素子。
  79. 前記複数の導電性コンタクトパッドの凹み深さの前記変動は、10%未満である、請求項78に記載の半導体素子。
  80. 前記複数の導電性コンタクトパッドの凹み深さの前記変動は、0.5%から10%の範囲にある、請求項78に記載の半導体素子。
  81. デバイス領域と、
    前記デバイス領域にわたる接合層であって、前記接合層が、直接ハイブリッド接合のために準備された接合面を有し、かつ前記準備された接合面の一部分で露出される導電層を含み、前記導電層が、デバイスの前記接合面内で5nm未満の凹み変動を有する、前記接合層と、
    を備える半導体素子。
  82. 前記凹み変動は、前記デバイスの前記接合面内で3nm未満である、請求項81に記載の半導体素子。
  83. 前記凹み変動は、前記デバイスの前記接合面内で2nm未満である、請求項81に記載の半導体素子。
  84. 前記凹み変動は、前記デバイスの前記接合面内で1nm未満である、請求項83に記載の半導体素子。
  85. 前記凹み変動は、前記デバイスの前記接合面内で0.5nmと5nmの間である、請求項81に記載の半導体素子。
  86. 前記導電層は、複数の導電性コンタクトパッドを含み、前記複数の導電性コンタクトパッドの各々が、前記接合面の下方に凹む凹み深さを有し、前記凹み変動は、前記複数の導電性コンタクトパッドに対する凹み深さ間の最大差を含む、請求項81に記載の半導体素子。
  87. 前記接合層は、前記導電層が少なくとも部分的に埋め込まれた非導電層を含む、請求項81に記載の半導体素子。
  88. 前記非導電層は研磨されている、請求項87に記載の半導体素子。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
US11176450B2 (en) 2017-08-03 2021-11-16 Xcelsis Corporation Three dimensional circuit implementing machine trained network
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US11626363B2 (en) 2016-12-29 2023-04-11 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10629577B2 (en) 2017-03-16 2020-04-21 Invensas Corporation Direct-bonded LED arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
KR20210009426A (ko) 2018-06-13 2021-01-26 인벤사스 본딩 테크놀로지스 인코포레이티드 패드로서의 tsv
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
US11664357B2 (en) 2018-07-03 2023-05-30 Adeia Semiconductor Bonding Technologies Inc. Techniques for joining dissimilar materials in microelectronics
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US20200075533A1 (en) 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11476213B2 (en) 2019-01-14 2022-10-18 Invensas Bonding Technologies, Inc. Bonded structures without intervening adhesive
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
US11842894B2 (en) 2019-12-23 2023-12-12 Adeia Semiconductor Bonding Technologies Inc. Electrical redundancy for bonded structures
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
US11735523B2 (en) 2020-05-19 2023-08-22 Adeia Semiconductor Bonding Technologies Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2931585B1 (fr) * 2008-05-26 2010-09-03 Commissariat Energie Atomique Traitement de surface par plasma d'azote dans un procede de collage direct
US9048283B2 (en) * 2012-06-05 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding systems and methods for semiconductor wafers
US10269756B2 (en) * 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10727219B2 (en) * 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US10964664B2 (en) * 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer

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