CN112054009A - 一种存储器以及一种存储器的制作方法 - Google Patents

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CN112054009A CN202010974994.2A CN202010974994A CN112054009A CN 112054009 A CN112054009 A CN 112054009A CN 202010974994 A CN202010974994 A CN 202010974994A CN 112054009 A CN112054009 A CN 112054009A
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memory
layer
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王曙光
李辉辉
申力杰
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Hikstor Technology Co Ltd
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Abstract

本申请公开了一种存储器以及一种存储器的制作方法，该存储器包括：衬底、电路走线层、第一绝缘层、连接元件、导电支柱、第二绝缘层和存储元件，其中，所述第一绝缘层具有第一通孔，所述连接元件位于所述第一通孔内，所述导电支柱电连接所述连接元件和所述存储元件，所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和，使得所述导电支柱朝向所述连接元件一侧端面完全覆盖所述连接元件，能够阻挡位于所述第一通孔中的所述连接元件的材料从所述第一通孔中扩散出来，降低所述存储器发生短路的概率，提高所述存储器的性能。

Description

一种存储器以及一种存储器的制作方法
技术领域
本申请涉及半导体制造领域，尤其涉及一种存储器以及一种存储器的制作方法。
背景技术
近年来，随着电子产品的普及和发展，市场对存储器的需求急剧增长，相应的，半导体存储器的集成度越来越高，尺寸越来越小。现有存储器通常包括衬底、底部电路、与所述底部电路电连接的导电通孔、存储元件以及连接所述导电通孔和所述存储元件的导电支柱。但是，现有存储器的制作工艺中，所述导电通孔中的材料容易扩散出来，影响所述存储器的性能。
发明内容
为解决上述技术问题，本申请实施例提供了一种存储器及其制作方法，以降低所述导电通孔中的材料扩散出来的概率，提高所述存储器的性能。
具体的，本申请实施例提供了一种存储器，包括：
衬底；
位于所述衬底上的电路走线层；
位于所述电路走线层背离所述衬底一侧的第一绝缘层，所述第一绝缘层中具有第一通孔；
位于所述第一通孔内的连接元件；
位于所述第一绝缘层背离所述电路走线层一侧的导电支柱和第二绝缘层；
位于所述导电支柱背离所述第一绝缘层一侧的存储元件；
其中，所述导电支柱电连接所述连接元件与所述存储元件，且所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和。
可选的,所述存储元件朝向所述导电支柱一侧端面的尺寸不小于所述导电支柱朝向所述存储元件一侧的端面的尺寸与第二迭对冗余量之和。
可选的，所述第二绝缘层背离所述第一绝缘层一侧表面与所述导电支柱背离所述第一绝缘层一侧表面平齐。
可选的，所述导电支柱包括层叠的第一导电支柱和第二导电支柱，所述第一导电支柱对所述连接元件中材料扩散的阻挡效果大于所述第二导电支柱对所述连接元件中材料扩散的阻挡效果，所述第二导电支柱的导电系数不小于所述第一导电支柱的导电系数。
可选的，所述第一导电支柱的材料为Ta、TaN或TiN，所述第二导电支柱的材料为Ta或TiN。
可选的，所述连接元件的材料为铜、钨或氮化钽。
可选的，所述存储元件为磁阻式随机存取存储器、可变电阻式存储器或铁电随机存储器。
本申请实施例还提供了一种存储器制作方法，包括：
在衬底上形成电路走线层；
在所述电路走线层背离所述衬底一侧形成第一绝缘层，所述第一绝缘层中具有第一通孔；
在所述第一通孔内形成连接元件；
在所述第一绝缘层背离所述电路走线层一侧形成导电支柱和第二绝缘层；
在所述导电支柱背离所述第一绝缘层一侧形成存储元件；
其中，所述导电支柱电连接所述连接元件与所述存储元件，且所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和。
可选的，在所述第一绝缘层背离所述电路走线层一侧形成导电支柱和第二绝缘层，所述第二绝缘层背离所述第一绝缘层一侧表面与所述导电支柱背离所述第一绝缘层一侧表面平齐包括：
在所述第一绝缘层背离所述电路走线层一侧形成第一导电层；
在第一导电层背离所述第一绝缘层一侧形成第二导电层；
对所述第一导电层和所述第二导电层进行刻蚀，形成与所述连接元件电连接，且覆盖所述连接元件的导电支柱；
在所述导电支柱背离所述第一绝缘层一侧形成覆盖所述导电支柱和所述第一绝缘层的第二绝缘层；
对所述第二绝缘层进行平坦化，直至露出所述导电支柱。
可选的，对所述第一导电层和所述第二导电层进行刻蚀，形成与所述连接元件电连接，且覆盖所述连接元件的所述导电支柱包括：
在同一步刻蚀工艺中，对所述第一导电层和所述第二导电层进行刻蚀，形成与所述连接元件电连接，且覆盖所述连接元件的所述导电支柱。
与现有技术相比，上述技术方案具有以下优点：
本申请实施例提供的技术方案，包括：位于第一绝缘层的第一通孔内的连接元件，电连接所述连接元件与存储元件的导电支柱，所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和，即所述导电支柱朝向所述连接元件一侧端面完全覆盖所述连接元件，从而可以利用所述导电支柱阻挡位于所述第一通孔中的所述连接元件的材料从所述第一通孔中扩散出来，降低所述存储器发生短路的概率，提高所述存储器的性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种现有存储器的结构的剖视图；
图2～图6为现有存储器中导电支柱制作时不同工艺步骤后形成的结构剖视图；
图7为本申请实施例提供的一种存储器的结构的剖视图；
图8为本申请实施例提供的一种存储器制作方法的流程图；
图9～图16为本申请实施例提供的一种存储器的制作方法中不同工艺步骤后形成的结构剖视图；
图17为本申请实施例一提供的一种存储器的制作方法制作存储器的结构的剖视图；
图18为本申请实施例二提供的一种存储器的制作方法制作存储器的结构的剖视图；
图19为本申请实施例三提供的一种存储器的制作方法制作存储器的结构的剖视图；
图20为本申请实施例四提供的一种存储器的制作方法制作存储器的结构的剖视图；
图21为本申请实施例五提供的一种存储器的制作方法制作存储器的结构的剖视图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术部分所述，现有存储器的制作工艺中，导电通孔中的材料容易扩散出来，影响所述存储器的性能。
图1为现有存储器的结构图，如图1所示，该存储器包括：具有底部电路的衬底11，覆盖所述衬底并具有通孔13的第三绝缘层12，所述通孔13内具有连接材料14，位于所述第三绝缘层12背离所述衬底11一侧具有叠层结构的导电支柱15，位于所述导电支柱15背离所述第三绝缘层12一侧的存储元件17。其中，所述导电支柱与所述通孔以及所述存储元件对应，使得所述通孔内的所述连接元件与所述储存元件通过所述导电支柱相连。其中，所述导电支柱朝向所述连接元件一侧的端面尺寸与所述连接元件朝向所述导电支柱的端面尺寸相同。
在现有存储器制作工艺中，具有叠层结构的所述导电支柱15包括第三导电支柱151和第四导电支柱152，形成所述导电支柱15的工艺包括：如图2所示，形成覆盖所述第三绝缘层12的第三导电支柱材料层153；在所述第三绝缘层12背离所述衬底11的一侧形成覆盖所述第三导电支柱材料层153的第四导电支柱材料层154；如图3所示，刻蚀所述第四导电支柱材料层154，形成第四导电支柱152；如图4所示，形成覆盖所述第四导电支柱152和所述第三导电支柱材料层153的第四绝缘层16；如图5所示，刻蚀所述第四绝缘层16形成覆盖所述第四导电支柱152的侧墙161；如图6所示，刻蚀所述第三导电支柱材料层153，形成第三导电支柱151，即形成具有叠层结构的导电支柱15。
由于所述第四导电支柱材料层与所述第三导电支柱材料层的刻蚀选择比小，因此，在上述制作工艺中，当所述导电支柱与所述通孔产生一定的对位偏差，且所述第四导电支柱材料层过刻蚀的时候，位于所述通孔中的所述连接元件的材料就会从所述通孔中扩散出来，导致存储器发生短路，影响存储器的性能。
除此之外，由于所述第四导电支柱材料层和所述第三导电支柱材料层的刻蚀选择比小，刻蚀所述第四导电材料层时，无法做到较大的过蚀刻，导致覆盖所述第四导电支柱的所述侧墙的倾角无法做到很小，限制了高敏度存储器的应用。
有鉴于此，本申请实施例提供了一种存储器，如图7所示，该储存器包括：
衬底21，可选的，所述衬底21为包括前段工艺的衬底；
位于所述衬底21上的电路走线层22(即底部电路)；
位于所述电路走线层22背离所述衬底21一侧的第一绝缘层23，所述第一绝缘层23中具有第一通孔24；
位于所述第一通孔24内的连接元件25；
位于所述第一绝缘层23背离所述电路走线层22一侧的导电支柱26和第二绝缘层27；
位于所述导电支柱26背离所述第一绝缘层23一侧的存储元件28；
其中，所述导电支柱电连接所述连接元件与所述存储元件，且所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和，从而使得所述导电支柱朝向所述连接元件一侧端面完全覆盖所述连接元件，进而在所述存储器的制作过程中，即便所述导电支柱与所述第一通孔产生一定的对位偏差和/或所述导电支柱形成过程中产生过刻蚀，也只会曝露出所述第一绝缘层部分表面，而不会裸露所述连接元件表面，从而使得位于所述第一通孔中的所述连接元件的材料不会从所述第一通孔中扩散出来，降低所述存储器发生短路的概率，提高所述存储器的性能。
需要说明的是，在本申请实施例中，所述第一迭对冗余量为所述第一通孔形成时的光刻工艺和所述导电支柱形成时的光刻工艺的对位偏差，从而使得即使所述第一通孔和所述导电支柱形成过程中的光刻工艺出现对位偏差，所述导电支柱形成后，所述导电支柱朝向所述连接元件一侧的端面仍然完全覆盖所述连接元件，避免所述连接元件的材料从所述第一通孔中扩散出来。
还需要说明的是，芯片的制造过程可概分为晶圆处理工序(Wafer Fabrication)、晶圆针测工序(Wafer Probe)、构装工序(Packaging)、测试工序(InitialTest andFinalTest)等几个步骤。其中，晶圆处理工序和晶圆针测工序为前段(Front End)工序，即前段工艺，而构装工序、测试工序为后段(Back End)工序，即后段工艺。
可选的，在本申请的一个实施例中，所述第一通孔的直径为20nm～1um，包括端点值，但本申请对此并不做限定，具体视情况而定。
需要说明的是，在所述存储器中，所述第一绝缘层的介电常数越大，所述第一绝缘层对所述电路走线层的屏蔽效果越好，但会影响所述存储器的存储性能，所述第一绝缘层的介电常数越小，对所述存储器的存储性能影响越小，但会存在所述电路走线层中的材料透过所述第一绝缘层进行扩散的风险，因此，在上述任一实施例的基础上，在本申请的一个实施例中，所述第一绝缘层包括第一子绝缘层和第二子绝缘层，所述第二子绝缘层的介电常数小于所述第一子绝缘层的介电常数，以利用具有较大介电常数的所述第一子绝缘层作为所述电路走线层的屏蔽层，避免所述电路走线层中的材料从所述第一通孔中扩散出来，并利用具有较小介电常数的所述第二子绝缘层，来避免所述第一绝缘层的整体介电常数过大，影响所述存储器的存储性能。
在上述实施例的基础上，在本申请的一个实施例中，所述第一子绝缘层为SiN层，所述第二子绝缘层为SiO2层，在本申请的其他实施例中，所述第一子绝缘层和所述第二子绝缘层也可以为满足上述条件的其他绝缘材料，本申请对此并不做限定，具体视情况而定。
在上述任一实施例的基础上，在本申请的一个实施例中，所述导电支柱电连接所述连接元件和所述存储元件，所述存储元件朝向所述导电支柱一侧端面的尺寸不小于所述导电支柱朝向所述存储元件一侧的端面的尺寸与第二迭对冗余量之和，以使得所述存储元件完全覆盖所述导电支柱，保证所述导电支柱的材料不会扩散出来。需要说明的是，在本申请实施例中，所述第二迭对冗余量为所述存储元件形成时的光刻工艺与所述导电支柱形成时的光刻工艺的对位偏差。
在上述任一实施例的基础上，在本申请的一个实施例中，所述第二绝缘层背离所述第一绝缘层一侧表面与所述导电柱背离所述第一绝缘层一侧表面平齐，以使得所述存储元件的形成表面较为平坦。
需要说明的是，在本申请实施例中，所述导电支柱用于电连接所述连接元件与所述存储元件，所述导电支柱需要具备较好的导电能力，即所述导电支柱的导电系数较大，但是，所述导电支柱的导电系数越大，所述导电支柱对所述连接元件中材料的阻挡效果越差。
因此，为了使得所述导电支柱既具有较好的导电能力，又能阻挡位于所述第一通孔内的所述连接元件的材料从所述第一通孔中扩散出来，影响存储器的性能，在本申请的一个实施例中，所述导电支柱包括叠层的第一导电支柱和第二导电支柱，所述第一导电支柱对所述连接元件中材料扩散的阻挡效果大于所述第二导电支柱对所述连接元件中材料扩散的阻挡效果，所述第二导电支柱的导电系数不小于所述第一导电支柱的导电系数，以利用具有较小导电系数的所述第一导电支柱作为位于所述第一通孔中的所述连接元件的阻挡层，避免所述连接元件的材料从所述第一通孔中扩散出来，并利用具有较大导电系数的所述第二导电支柱，来避免所述导电支柱的整体的导电系数过小，影响存储器的存储性能。
可选的，在上述实施例的基础上，在本申请的一个实施例中，所述第一导电支柱的厚度为2nm～50nm，包括端点值，以使得所述第一导电支柱对所述连接元件的材料的扩散具有较好的阻挡效果。
需要说明的是，在本申请实施例中，所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和，从而使得所述导电支柱朝向所述连接元件一侧端面完全覆盖所述连接元件，进而在所述导电支柱的形成过程中，即使所述导电支柱过刻蚀，也不会导致所述连接元件曝露，因此，在本申请实施例中，所述第一导电支柱和所述第二导电支柱能够在同一步刻蚀工艺中形成，以简化制作所述存储器的工艺步骤，并且减小所述导电支柱的侧壁的倾角，有利于高密度存储器的应用。
可选的，在本申请的一个实施例中，所述第一导电支柱的材料为Ta、TaN或TiN，所述第二导电支柱的材料为Ta或TiN。
由于Ta的导电系数大于TaN和TiN的导电系数，Ta对所述连接元件中材料的阻挡效果小于TaN和TiN对所述连接元件中材料的阻挡效果，因此，在本申请的一个实施例中，所述第二导电支柱的材料为Ta时，所述第一导电支柱的材料可以为TaN或TiN，以使得所述第一导电支柱对所述连接元件中材料扩散的阻挡效果大于所述第二导电支柱对所述连接元件中材料扩散的阻挡效果，所述第二导电支柱的导电系数不小于所述第一导电支柱的导电系数。但本申请对此并不做限定，在本申请的其他实施例中，所述第二导电支柱的材料和所述第一导电支柱的材料也可以为满足上述条件的其他导电材料，具体视情况而定。
可选的，在本申请的一个实施例中，所述连接元件的材料为铜、钨或氮化钽。需要说明的是，在本申请其他实施例中，所述连接元件的材料也可以为其他的导电材料，本申请对此并不做限定，具体视情况而定。
在上述任一实施例的基础上，在本申请的一个实施例中，所述存储元件为磁阻式随机存取存储器(MRAM)、可变电阻式存储器(RRAM)或铁电随机存储器(FeRAM)，但本申请对此并不做限定，在本申请的其他实施例中，所述存储元件也可以为其他的存储元件，具体视情况而定。
在上述任一实施例的基础上，在本申请的一个实施例中，本申请实施例所提供的存储器还包括：位于所述存储元件背离所述导电支柱一侧的互连线等结构，由于其已为本领域技术人员所公知，本申请实施例在此不再赘述。
具体的，在本申请的一个实施例中，所述连接元件的材料为铜，所述第一导电支柱的材料为TaN，所述第二导电支柱的材料为Ta，所述存储元件为磁阻式随机存取存储器(MRAM)。
在本申请的另一个实施例中，所述连接元件的材料为铜，所述第一导电支柱的材料为TaN，所述第二导电支柱的材料为Ta，所述存储元件为可变电阻式存储器(RRAM)。
在本申请的又一个实施例中，所述连接元件的材料为铜，所述第一导电支柱的材料为TaN，所述第二导电支柱的材料为Ta，所述存储元件为铁电随机存储器(FeRAM)。
在本申请的再一个实施例中，所述连接元件的材料为钨，所述第一导电支柱的材料为TaN，所述第二导电支柱的材料为Ta，所述存储元件为磁阻式随机存取存储器(MRAM)。
需要说明的是，在本申请实施例中，Ta的导电系数大于TaN，Ta对所述连接元件中材料的阻挡效果小于TaN对所述连接元件中材料的阻挡效果，利用具有较小导电系数TaN作为所述第一导电支柱的材料，可以阻挡所述连接元件的材料从所述第一通孔中扩散出来，利用具有较大导电系数的Ta作为所述第二导电支柱的材料，可以避免所述导电支柱的整体的导电系数过小，影响存储器的存储性能。
在本申请又一个实施例中，所述连接元件的材料为铜，所述第一导电支柱的材料为TiN，所述第二导电支柱的材料为Ta，所述存储元件为磁阻式随机存取存储器(MRAM)。
需要说明的是，在本申请实施例中，Ta的导电系数大于TiN，Ta对所述连接元件中材料的阻挡效果小于TiN对所述连接元件中材料的阻挡效果，利用具有较小导电系数TiN作为所述第一导电支柱的材料，可以阻挡所述连接元件的材料从所述第一通孔中扩散出来，利用具有较大导电系数的Ta作为所述第二导电支柱的材料，可以避免所述导电支柱的整体的导电系数过小，影响存储器的存储性能。
此外，本申请还提供了一种存储器的制作方法，图8为本申请实施例提供的一种存储器制作方法的工艺流程图，如图8所示，该方法包括：
S1：在衬底上形成电路走线层，可选的，所述衬底21为包括前段工艺的衬底。
需要说明的是，芯片的制造过程可概分为晶圆处理工序(Wafer Fabrication)、晶圆针测工序(Wafer Probe)、构装工序(Packaging)、测试工序(InitialTest andFinalTest)等几个步骤。其中，晶圆处理工序和晶圆针测工序为前段(Front End)工序，即前段工艺，而构装工序、测试工序为后段(Back End)工序，即后段工艺。
具体的，在本申请的一个实施例中，如图9所示，在衬底上形成电路走线层包括：提供一衬底31，在所述衬底31上沉积形成金属层，刻蚀所述金属层形成电路走线层32。可选的，在本申请的一个实施例中，在所述衬底上形成金属层，刻蚀所述金属层，形成电路走线层包括：在所述金属层上形成光刻胶层，对所述光刻胶层进行图案化，以图案化的光刻胶层作为掩膜，刻蚀所述金属层形成所述电路走线层。
S2：在所述电路走线层背离所述衬底一侧形成第一绝缘层，所述第一绝缘层中具有第一通孔。
具体的，在本申请的一个实施例中，在所述电路走线层背离所述衬底一侧形成第一绝缘层，所述第一绝缘层中具有第一通孔包括：
如图10所示，在所述电路走线层32背离所述衬底31一侧形成第一绝缘层33，所述第一绝缘层33覆盖所述电路走线层32；
如图11所示，刻蚀所述第一绝缘层33形成第一通孔34。可选的，在本申请的一个实施例中，刻蚀所述第一绝缘层形成第一通孔包括：在所述第一绝缘层上形成光刻胶层，图案化所述光刻胶层，以图案化的所述光刻胶层作为掩膜刻蚀所述第一绝缘层形成所述第一通孔。
需要说明的是，在本申请实施例中，所述第一绝缘层的介电常数越大，所述第一绝缘层对所述电路走线层的屏蔽效果越好，但会影响所述存储器的存储性能，所述第一绝缘层的介电常数越小，对所述存储器的存储性能影响越小，但会存在所述电路走线层中的材料透过所述第一绝缘层进行扩散的风险，因此，在上述任一实施例的基础上，在本申请的一个实施例中，所述第一绝缘层包括第一子绝缘层和第二子绝缘层，所述第二子绝缘层的介电常数小于所述第一子绝缘层的介电常数，以利用具有较大介电常数的所述第一子绝缘层作为所述电路走线层的屏蔽层，避免所述电路走线层中的材料扩散出来，并利用具有较小介电常数的所述第二子绝缘层，来避免所述第一绝缘层的整体介电常数过大，影响所述存储器的存储性能。
在上述实施例的基础上，在本申请的一个实施例中，所述第一子绝缘层为SiN层，所述第二子绝缘层为SiO2层，在本申请的其他实施例中，所述第一子绝缘层和所述第二子绝缘层也可以为满足上述条件的其他绝缘材料，本申请对此并不做限定，具体视情况而定。
可选的，在本申请的一个实施例中，所述第一通孔的直径为20nm～1um，包括端点值，但本申请对此并不做限定，具体视情况而定。
S3：在所述第一通孔内形成连接元件。
具体的，在本申请的一个实施例中，在所述第一通孔内形成连接元件包括：
如图12所示，在所述第一通孔内填充导电材料，并进行平坦化形成连接元件35
可选的，在本申请的一个实施例中，所述连接元件的材料为铜、钨或氮化钽。需要说明的是，在本申请实施例中，所述连接元件的材料也可以为其他的导电材料，本申请对此并不做限定，具体视情况而定。
S4：在所述第一绝缘层背离所述电路走线层一侧形成导电支柱和第二绝缘层。需要说明的是，在本申请的实施例中，所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和，从而使得所述导电支柱朝向所述连接元件一侧端面完全覆盖所述连接元件，进而在所述存储器的制作过程中，即便所述导电支柱与所述第一通孔产生一定的对位偏差和/或所述导电支柱形成过程中产生过刻蚀，也只会曝露出所述第一绝缘层部分表面，而不会裸露所述连接元件表面，从而使得位于所述第一通孔中的所述连接元件的材料不会从所述第一通孔中扩散出来，降低所述存储器发生短路的概率，提高所述存储器的性能。
而且，由于所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和，从而使得所述导电支柱朝向所述连接元件一侧端面完全覆盖所述连接元件，进而在所述存储器的制作过程中，即便所述导电支柱形成过程中产生过刻蚀，曝露出所述第一绝缘层部分表面，也不会使得位于所述第一通孔中的所述连接元件的材料从所述第一通孔中扩散出来，因此，在上述实施例的基础上，在本申请的一个实施例中，所述导电支柱的所述第一导电支柱和所述第二导电支柱能够在同一步刻蚀工艺中形成，简化制作所述存储器的工艺步骤，并且减小所述导电支柱的侧壁的倾角，以利于高密度存储器的应用。
还需要说明的是，在本申请实施例中，所述导电支柱用于电连接所述连接元件与所述存储元件，所述导电支柱需要具备较好的导电能力，即所述导电支柱的导电系数较大，但是，所述导电支柱的导电系数越大，所述导电支柱对所述连接元件的阻挡效果越差。
因此，为了使得所述导电支柱既具有较好的导电能力，又能阻挡位于所述第一通孔内的所述连接元件的材料从所述第一通孔中扩散出来，影响存储器的性能，在本申请的一个实施例中，所述导电支柱包括叠层的第一导电支柱和第二导电支柱，所述第一导电支柱对所述连接元件中材料扩散的阻挡效果大于所述第二导电支柱对所述连接元件中材料扩散的阻挡效果，所述第二导电支柱的导电系数不小于所述第一导电支柱的导电系数，以利用具有较小导电系数的所述第一导电支柱作为位于所述第一通孔中的所述连接元件的阻挡层，避免所述连接元件的材料从所述第一通孔中扩散出来，并利用具有较大导电系数的所述第二导电支柱，来避免所述导电支柱的整体的导电系数过小，影响存储器的存储性能。
可选的，在本申请的一个实施例中，所述第二绝缘层背离所述第一绝缘层一侧表面与所述导电支柱背离所述第一绝缘层一侧表面平齐。具体的，在本申请的一个实施例中，在所述第一绝缘层背离所述电路走线层一侧形成导电支柱和第二绝缘层包括：
如图13所示，在所述第一绝缘层33背离所示电路走线层32一侧形成第一导电层391，所述第一导电层391覆盖所述第一绝缘层33和所述连接元件35；
形成覆盖所述第一导电层391的第二导电层392；
如图14所示，刻蚀所述第二导电层392和所述第一导电层391形成第二导电支柱362和第一导电支柱361，即形成导电支柱36；
如图15所示，在所述第一绝缘层33背离所述电路走线层32一侧形成第二绝缘层37，所述第二绝缘层37覆盖所述第一绝缘层33以及所述导电支柱36，对所述第二绝缘层37进行平坦化，直至露出所述导电支柱36。
可选的，在本申请的一个实施例中，刻蚀所述第二导电层392和所述第一导电层391形成第二导电支柱362和第一导电支柱361包括：在所述第二导电层上形成光刻胶层，图案化所述光刻胶层，以图案化的光刻胶层作为掩膜，刻蚀所述第二导电层和所述第一导电层，形成所述第二导电支柱和所述第一导电支柱，即所述导电支柱。
在上述任一实施例的基础上，在本申请的一个实施例中，所述第一导电支柱的厚度为2nm～50nm，包括端点值，以使得所述第一导电支柱对所述连接元件的材料的扩散具有较好的阻挡效果。
在上述任一实施例的基础上，在本申请的一个实施例中，所述第一导电支柱的材料为Ta、TaN或TiN，所述第二导电支柱的材料为Ta或TiN。
由于Ta的导电系数大于TaN和TiN的导电系数，Ta对所述连接元件中材料的阻挡效果小于TaN和TiN对所述连接元件中材料的阻挡效果，因此，在本申请的一个实施例中，所述第二导电支柱的材料为Ta时，所述第一导电支柱的材料可以为TaN或TiN，以使得所述第一导电支柱对所述连接元件中材料扩散的阻挡效果大于所述第二导电支柱对所述连接元件中材料扩散的阻挡效果，所述第二导电支柱的导电系数不小于所述第一导电支柱的导电系数。但本申请对此并不做限定，在本申请的其他实施例中，所述第二导电支柱的材料和所述第一导电支柱的材料也可以为满足上述条件的其他导电材料，具体视情况而定。
S5：如图16所示，在所述导电支柱36背离所述第一绝缘层33一侧形成存储元件38。其中，所述导电支柱电连接所述连接元件与所述存储元件，且所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和，以使得所述存储元件完全覆盖所述导电支柱，保证所述导电支柱的材料不会扩散出来。需要说明的是，在本申请实施例中，所述第二迭对冗余量为所述存储元件形成时的光刻工艺与所述导电支柱形成时的光刻工艺的对位偏差。。
可选的，在本申请的一个实施例中，所述存储元件为磁阻式随机存取存储器(MRAM)、可变电阻式存储器(RRAM)或铁电随机存储器(FeRAM)，本申请对此并不做限定，在本申请的其他实施例中，所述存储元件也可以为其他的存储元件，具体视情况而定。
在上述任一实施例的基础上，在本申请的一个实施例中，本申请实施例所提供的方法还包括：在所述存储元件背离所述导电支柱一侧形成互连线等后续工艺，由于其已为本领域技术人员所公知，本申请实施例在此不再赘述。
下面结合具体实施例，对本申请实施例所提供的制作方法进行描述。
实施例一：
在本申请实施例中，如图17所示，该制作方法包括：
在所述衬底41上形成电路走线层42；
在所述电路走线层42背离所述衬底41一侧形成第一绝缘层43，刻蚀所述第一绝缘层43形成位于第一绝缘层43内的第一通孔44；
在所述第一通孔44内填充铜，并进行平坦化处理形成连接元件45；
在所述第一绝缘层43背离所述电路走线层42一侧沉积TaN形成第一导电层，所述第一导电层覆盖所述第一绝缘层43和所述连接元件45；
在所述第一导电层上沉积Ta形成第二导电层；
单步刻蚀所述第一导电层和所述第二导电层形成第一导电支柱461和第二导电支柱462，所述第一导电支柱461和所述第二导电支柱462组成导电支柱46；
在所述第一绝缘层43背离所述电路走线层42一侧形成第二绝缘层47，所述第二绝缘层47覆盖所述第一绝缘层43以及所述导电支柱46，并对所述第二绝缘层47进行平坦化，直至露出所述导电支柱46。其中，所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和，使得所述导电支柱朝向所述连接元件一侧端面完全覆盖所述连接元件，可以阻挡位于所述第一通孔中的所述连接元件的材料从所述第一通孔中扩散出来，降低所述存储器发生短路的概率，提高所述存储器的性能，也可以使得所述第一导电支柱和所述第二导电支柱能够在同一步刻蚀工艺中形成，简化所述存储器制作方法的工艺步骤，并且减小所述导电支柱的侧壁的倾角，有利于高密度存储器的应用。
在所述导电支柱46背离所述第一绝缘层43一侧形成磁阻式随机存取存储器(MRAM)48，在所述磁阻式随机存取存储器(MRAM)48背离所述导电支柱一侧进行后续连线等工艺，其中，所述存储元件朝向所述导电支柱一侧端面的尺寸不小于所述导电支柱朝向所述存储元件一侧的端面的尺寸与第二迭对冗余量之和，以使得所述存储元件完全覆盖所述导电支柱，保证所述导电支柱的材料不会扩散出来。
实施例二：
在本申请实施例中，如图18所示，该制作方法包括：
在所述衬底51上形成电路走线层52；
在所述电路走线层52背离所述衬底51一侧形成第一绝缘层53，刻蚀所述第一绝缘层53形成位于第一绝缘层53内的第一通孔54；
在所述第一通孔54内填充钨，并进行平坦化处理形成连接元件55；
在所述第一绝缘层53背离所述电路走线层52一侧沉积TaN形成第一导电层，所述第一导电层覆盖所述第一绝缘层53和所述连接元件55；
在所述第一导电层上沉积Ta形成第二导电层；
单步刻蚀所述第一导电层和所述第二导电层形成第一导电支柱561和第二导电支柱562，所述第一导电支柱561和所述第二导电支柱562组成导电支柱56；
在所述第一绝缘层53背离所述电路走线层52一侧形成第二绝缘层57，所述第二绝缘层57覆盖所述第一绝缘层53以及所述导电支柱56，并对所述第二绝缘层57进行平坦化，直至露出所述导电支柱56，其中，所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和，使得所述导电支柱朝向所述连接元件一侧端面完全覆盖所述连接元件，可以阻挡位于所述第一通孔中的所述连接元件的材料从所述第一通孔中扩散出来，降低所述存储器发生短路的概率，提高所述存储器的性能，也可以使得所述第一导电支柱和所述第二导电支柱能够在同一步刻蚀工艺中形成，简化所述存储器制作方法的工艺步骤，并且减小所述导电支柱的侧壁的倾角，有利于高密度存储器的应用。
在所述导电支柱56背离所述第一绝缘层53一侧形成磁阻式随机存取存储器(MRAM)58，在所述磁阻式随机存取存储器(MRAM)58背离所述导电支柱一侧进行后续连线等工艺，其中，所述存储元件朝向所述导电支柱一侧端面的尺寸不小于所述导电支柱朝向所述存储元件一侧的端面的尺寸与第二迭对冗余量之和，以使得所述存储元件完全覆盖所述导电支柱，保证所述导电支柱的材料不会扩散出来。
实施例三：
在本申请实施例中，如图19所示，该制作方法包括：
在所述衬底61上形成电路走线层62；
在所述电路走线层62背离所述衬底61一侧形成第一绝缘层63，刻蚀所述第一绝缘层63形成位于第一绝缘层63内的第一通孔64；
在所述第一通孔64内填充铜，并进行平坦化处理形成连接元件65；
在所述第一绝缘层63背离所述电路走线层62一侧沉积TiN形成第一导电层，所述第一导电层覆盖所述第一绝缘层63和所述连接元件65；
在所述第一导电层上沉积Ta形成第二导电层；
单步刻蚀所述第一导电层和所述第二导电层形成第一导电支柱661和第二导电支柱662，所述第一导电支柱661和所述第二导电支柱662组成导电支柱66；
在所述第一绝缘层63背离所述电路走线层62一侧形成第二绝缘层67，所述第二绝缘层67覆盖所述第一绝缘层63以及所述导电支柱66，并对所述第二绝缘层67进行平坦化，直至露出所述导电支柱66，其中，所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和，使得所述导电支柱朝向所述连接元件一侧端面完全覆盖所述连接元件，可以阻挡位于所述第一通孔中的所述连接元件的材料从所述第一通孔中扩散出来，降低所述存储器发生短路的概率，提高所述存储器的性能，也可以使得所述第一导电支柱和所述第二导电支柱能够在同一步刻蚀工艺中形成，简化所述存储器制作方法的工艺步骤，并且减小所述导电支柱的侧壁的倾角，有利于高密度存储器的应用。
在所述导电支柱66背离所述第一绝缘层63一侧形成磁阻式随机存取存储器(MRAM)68，在所述磁阻式随机存取存储器(MRAM)68背离所述导电支柱一侧进行后续连线等工艺，其中，所述存储元件朝向所述导电支柱一侧端面的尺寸不小于所述导电支柱朝向所述存储元件一侧的端面的尺寸与第二迭对冗余量之和，以使得所述存储元件完全覆盖所述导电支柱，保证所述导电支柱的材料不会扩散出来。
实施例四：
在本申请实施例中，如图20所示，该制作方法包括：
在所述衬底71上形成电路走线层72；
在所述电路走线层72背离所述衬底71一侧形成第一绝缘层73，刻蚀所述第一绝缘层73形成位于第一绝缘层73内的第一通孔74；
在所述第一通孔74内填充铜，并进行平坦化处理形成连接元件75；
在所述第一绝缘层73背离所述电路走线层72一侧沉积TaN形成第一导电层，所述第一导电层覆盖所述第一绝缘层73和所述连接元件75；
在所述第一导电层上沉积Ta形成第二导电层；
单步刻蚀所述第一导电层和所述第二导电层形成第一导电支柱761和第二导电支柱762，所述第一导电支柱761和所述第二导电支柱762组成导电支柱76；
在所述第一绝缘层73背离所述电路走线层72一侧形成第二绝缘层77，所述第二绝缘层77覆盖所述第一绝缘层73以及所述导电支柱76，并对所述第二绝缘层77进行平坦化，直至露出所述导电支柱76，其中，其中，所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和，使得所述导电支柱朝向所述连接元件一侧端面完全覆盖所述连接元件，可以阻挡位于所述第一通孔中的所述连接元件的材料从所述第一通孔中扩散出来，降低所述存储器发生短路的概率，提高所述存储器的性能，也可以使得所述第一导电支柱和所述第二导电支柱能够在同一步刻蚀工艺中形成，简化所述存储器制作方法的工艺步骤，并且减小所述导电支柱的侧壁的倾角，有利于高密度存储器的应用。
在所述导电支柱76背离所述第一绝缘层73一侧形成可变电阻式存储器(RRAM)78，在所述可变电阻式存储器(RRAM)78背离所述导电支柱一侧进行后续连线等工艺，其中，其中，所述存储元件朝向所述导电支柱一侧端面的尺寸不小于所述导电支柱朝向所述存储元件一侧的端面的尺寸与第二迭对冗余量之和，以使得所述存储元件完全覆盖所述导电支柱，保证所述导电支柱的材料不会扩散出来。
实施例五：
在本申请实施例中，如图21所示，该制作方法包括：
在所述衬底81上形成电路走线层82；
在所述电路走线层82背离所述衬底81一侧形成第一绝缘层83，刻蚀所述第一绝缘层83形成位于第一绝缘层83内的第一通孔84；
在所述第一通孔84内填充铜，并进行平坦化处理形成连接元件85；
在所述第一绝缘层83背离所述电路走线层82一侧沉积TaN形成第一导电层，所述第一导电层覆盖所述第一绝缘层83和所述连接元件85；
在所述第一导电层上沉积Ta形成第二导电层；
单步刻蚀所述第一导电层和所述第二导电层形成第一导电支柱861和第二导电支柱862，所述第一导电支柱861和所述第二导电支柱862组成导电支柱86；
在所述第一绝缘层83背离所述电路走线层82一侧形成第二绝缘层87，所述第二绝缘层87覆盖所述第一绝缘层83以及所述导电支柱86，并对所述第二绝缘层87进行平坦化，直至露出所述导电支柱86，其中，其中，所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和，使得所述导电支柱朝向所述连接元件一侧端面完全覆盖所述连接元件，可以阻挡位于所述第一通孔中的所述连接元件的材料从所述第一通孔中扩散出来，降低所述存储器发生短路的概率，提高所述存储器的性能，也可以使得所述第一导电支柱和所述第二导电支柱能够在同一步刻蚀工艺中形成，简化所述存储器制作方法的工艺步骤，并且减小所述导电支柱的侧壁的倾角，有利于高密度存储器的应用。
在所述导电支柱86背离所述第一绝缘层83一侧形成铁电随机存储器(FeRAM)88，在所述铁电随机存储器(FeRAM)88背离所述导电支柱一侧进行后续连线等工艺，其中，所述存储元件朝向所述导电支柱一侧端面的尺寸不小于所述导电支柱朝向所述存储元件一侧的端面的尺寸与第二迭对冗余量之和，以使得所述存储元件完全覆盖所述导电支柱，保证所述导电支柱的材料不会扩散出来。
综上，本申请实施例提供的存储器以及存储器的制作方法中，包括：衬底，位于所述衬底上的电路走线层(即底部电路)，位于所述电路走线层背离所述衬底一侧的第一绝缘层，所述第一绝缘层中具有第一通孔，位于所述第一通孔内的连接元件，位于所述第一绝缘层背离所述电路走线层一侧的导电支柱和第二绝缘层，位于所述导电支柱背离所述第一绝缘层一侧的存储元件，其中，所述导电支柱电连接所述连接元件和所述存储元件，所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和，即所述导电支柱朝向所述连接元件一侧端面完全覆盖所述连接元件，相对于图1提供的储存器来说，本申请实施例所提供的存储器，可以阻挡位于所述第一通孔内的所述连接元件材料从所述第一通孔中扩散出来，降低所述存储器发生短路的概率，提高所述存储器的性能。
此外，本申请实施例提供的存储器以及存储器的制作方法中，所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和，即所述导电支柱朝向所述连接元件一侧端面完全覆盖所述连接元件，可以使得所述第一导电支柱和所述第二导电支柱在同一步刻蚀工艺中形成，以简化制作所述存储器制作方法的工艺步骤，并且减小所述导电支柱的侧壁的倾角，有利于高敏度存储器的应用。
由此可见，本申请实施例提供的存储器以及存储器的制作方法，可以阻挡所述连接元件的材料从所述第一通孔内扩散出来，降低所述存储器发生短路的概率，提高所述存储器的性能，同时简化制作该存储器的工艺步骤，并且减小所述导电支柱的侧壁的倾角，有利于高密度存储器的应用。
本说明书中各个部分采用并列和递进相结合的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，本说明书中各实施例中记载的特征可以相互替换或组合，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种存储器，其特征在于，包括：
衬底；
位于所述衬底上的电路走线层；
位于所述电路走线层背离所述衬底一侧的第一绝缘层，所述第一绝缘层中具有第一通孔；
位于所述第一通孔内的连接元件；
位于所述第一绝缘层背离所述电路走线层一侧的导电支柱和第二绝缘层；
位于所述导电支柱背离所述第一绝缘层一侧的存储元件；
其中，所述导电支柱电连接所述连接元件与所述存储元件，且所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和。
2.根据权利要求1所述的存储器，其特征在于，所述存储元件朝向所述导电支柱一侧端面的尺寸不小于所述导电支柱朝向所述存储元件一侧的端面的尺寸与第二迭对冗余量之和。
3.根据权利要求1所述的存储器，其特征在于，所述第二绝缘层背离所述第一绝缘层一侧表面与所述导电支柱背离所述第一绝缘层一侧表面平齐。
4.根据权利要求1所述的存储器，其特征在于，所述导电支柱包括层叠的第一导电支柱和第二导电支柱，所述第一导电支柱对所述连接元件中材料扩散的阻挡效果大于所述第二导电支柱对所述连接元件中材料扩散的阻挡效果，所述第二导电支柱的导电系数不小于所述第一导电支柱的导电系数。
5.根据权利要求4所述的存储器，其特征在于，所述第一导电支柱的材料为Ta、TaN或TiN，所述第二导电支柱的材料为Ta或TiN。
6.根据权利要求1所述的存储器，其特征在于，所述连接元件的材料为铜、钨或氮化钽。
7.根据权利要求1所述的存储器，其特征在于，所述存储元件为磁阻式随机存取存储器、可变电阻式存储器或铁电随机存储器。
8.一种存储器的制作方法，其特征在于，包括：
在衬底上形成电路走线层；
在所述电路走线层背离所述衬底一侧形成第一绝缘层，所述第一绝缘层中具有第一通孔；
在所述第一通孔内形成连接元件；
在所述第一绝缘层背离所述电路走线层一侧形成导电支柱和第二绝缘层；
在所述导电支柱背离所述第一绝缘层一侧形成存储元件；
其中，所述导电支柱电连接所述连接元件与所述存储元件，且所述导电支柱朝向所述连接元件一侧端面尺寸不小于所述第一通孔朝向所述导电支柱一侧端面尺寸与第一迭对冗余量之和。
9.根据权利要求8所述的制作方法，其特征在于，在所述第一绝缘层背离所述电路走线层一侧形成导电支柱和第二绝缘层包括：
在所述第一绝缘层背离所述电路走线层一侧形成第一导电层；
在第一导电层背离所述第一绝缘层一侧形成第二导电层；
对所述第一导电层和所述第二导电层进行刻蚀，形成与所述连接元件电连接，且覆盖所述连接元件的导电支柱；
在所述导电支柱背离所述第一绝缘层一侧形成覆盖所述导电支柱和所述第一绝缘层的第二绝缘层；
对所述第二绝缘层进行平坦化，直至露出所述导电支柱。
10.根据权利要求9所述的制作方法，其特征在于，对所述第一导电层和所述第二导电层进行刻蚀，形成与所述连接元件电连接，且覆盖所述连接元件的所述导电支柱包括：
在同一步刻蚀工艺中，对所述第一导电层和所述第二导电层进行刻蚀，形成与所述连接元件电连接，且覆盖所述连接元件的所述导电支柱。
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