JPH10107160A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH10107160A
JPH10107160A JP8326518A JP32651896A JPH10107160A JP H10107160 A JPH10107160 A JP H10107160A JP 8326518 A JP8326518 A JP 8326518A JP 32651896 A JP32651896 A JP 32651896A JP H10107160 A JPH10107160 A JP H10107160A
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region
misfet
semiconductor substrate
gate electrode
type impurity
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JP8326518A
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English (en)
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Atsushi Hori
敦 堀
Hiroyuki Umimoto
博之 海本
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 リーク電流が小さくかつ電流駆動能力に優れ
たＭＴ−ＭＯＳ構造を有する半導体装置及びその製造方
法を提供する。 【解決手段】 半導体基板１の基板領域１ａの上には、
ゲート絶縁膜７，ゲート電極８，サイドウォール１３，
ソース・ドレイン領域１４，ＬＤＤ領域１１及びポケッ
ト領域９を有する第１，第２ｎＭＯＳＦＥＴが設けられ
ている。第１ｎＭＯＳＦＥＴのみ、基板領域１ａよりも
高濃度のｐ型チャネル領域４をさらに備えている。第１
ｎＭＯＳＦＥＴの反転電圧は、チャネル領域４及びポケ
ット領域９の不純物濃度によって定まる。第２ｎＭＯＳ
ＦＥＴの反転電圧は、基板領域１ａとポケット領域９の
不純物濃度によって定まるので、低濃度の基板領域１ａ
をチャネル領域として利用することで、空乏層容量が小
さくなり、サブスレッショルド特性を改善し、リーク電
流を低減できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、反転電圧の異なる
２種類のＭＩＳＦＥＴを搭載して高速化及び低消費電力
化に適しかつ製造コストの安価な半導体装置及びその製
造方法を提供するものである。
【０００２】
【従来の技術】近年、ＭＩＳＦＥＴを高密度に搭載した
半導体デバイスいわゆるＬＳＩを開発するに際しては、
高速化と低消費電力化が大きな目標であるが、この２つ
のファクターを同時に達成することは極めて困難であ
る。すなわち、ＭＯＳデバイスの動作速度と、反転電圧
と、消費電力との間には密接な関係があり、高速化のた
め反転電圧を下げると、拡散電流が増大しオフ時の消費
電力が増えるというトレードオフ関係が存在する。
【０００３】そこで、このトレードオフを解決するため
提案されている手法の１つにＭultiＴhreshold Ｖolta
ge ＣＭＯＳデバイス（以下、略して、ＭＴ−ＣＭＯＳ
デバイスという）がある。これは回路的に高速化を要求
される部分には反転電圧の低いＭＯＳＦＥＴを用い、リ
ーク電流の経路を反転電圧の高いＭＯＳＦＥＴで遮断す
るというものであり、この回路構成を実現するために
は、ｎＭＯＳデバイス，ｐＭＯＳデバイス共に、少なく
とも２種類の反転電圧を有するＭＯＳＦＥＴにより構成
されている必要がある。
【０００４】以下、図面を参照しながら、従来のＭＴ−
ＣＭＯＳデバイスの製造方法の一例について説明する。
【０００５】図３０（ａ）−（ｄ）は、２種類の反転電
圧を有するｎＭＯＳＦＥＴを搭載したｎＭＯＳデバイス
の従来の製造方法の１例を示すものである。
【０００６】図３０（ａ）に示す工程で、ｐ型不純物が
予めドープされた半導体基板１を多数のＭＯＳＦＥＴ形
成領域に区画する素子分離３を形成した後、反転電圧が
高いｎＭＯＳＦＥＴ（以下、第１ｎＭＯＳＦＥＴとす
る）を形成する領域である第１ｎＭＯＳＦＥＴ形成領域
Ｒn1の上を覆い、反転電圧が低いｎＭＯＳＦＥＴ（以
下、第２ｎＭＯＳＦＥＴとする）を形成する領域である
第２ｎＭＯＳＦＥＴ形成領域Ｒn2の上を開口したレジス
ト膜１６ａを形成し、このレジスト膜１６ａをマスクと
して第２ｎＭＯＳＦＥＴ形成領域Ｒn2の半導体基板１内
にホウ素イオン（Ｂ+ ）を注入し、第２ＭＯＳＦＥＴの
チャネル領域５を形成する。注入条件は、例えば２０−
６０ＫｅＶ，１−２×１０12ｃｍ-2である。
【０００７】次に、図３０（ｂ）に示す工程で、第１Ｍ
ＯＳＦＥＴ形成領域Ｒn1の上を開口したレジスト膜１６
ｂを形成し、第１ｎＭＯＳＦＥＴ形成領域Ｒn1に、上記
第２ｎＭＯＳＦＥＴ形成領域Ｒn2のチャネル領域５より
も高濃度のホウ素イオン（Ｂ+ ）を注入し、高反転電圧
ＭＯＳＦＥＴのチャネル領域４を形成する。注入条件
は、例えば２０−６０ＫｅＶ，４−６×１０12ｃｍ-2で
ある。
【０００８】次に、図３０（ｃ）に示す工程で、半導体
基板１の表面を酸化して厚みが８−１２ｎｍのゲート絶
縁膜７を形成し、全面に厚みが２００−３００ｎｍのポ
リシリコン膜を堆積した後、通常のフォトリソグラフィ
ー工程、エッチング工程を経てゲート電極８を形成す
る。次に、ゲート電極８をマスクとして低濃度の燐イオ
ン（Ｐ+ ）を注入し、ｎ- 型のＬＤＤ領域１１を形成す
る。
【０００９】次に、図３０（ｄ）に示す工程で、ゲート
電極８の各側面上にサイドウォール１３を形成し、ゲー
ト電極８及びサイドウォール１３をマスクとして高濃度
のヒ素イオン（Ａｓ+ ）を注入し、ｎ+ 型のソース・ド
レイン領域１４を形成する。次に、ソース・ドレイン領
域１４中のヒ素イオンを活性化し結晶欠陥を回復させる
ため９００℃，３０分の熱処理を導入する。
【００１０】以上の製造工程によって形成されるｎＭＯ
Ｓデバイスの動作について，以下に説明する。
【００１１】かかる製造工程によって形成されるｎＭＯ
Ｓデバイスの構造では、第１ＭＯＳＦＥＴ及び第２ＭＯ
ＳＦＥＴの反転電圧は、チャネル領域４，５における不
純物濃度によって決定され、それぞれ０．５−０．６
Ｖ，０．２−０．３Ｖ程度である。一般的に、第２ＭＯ
ＳＦＥＴは電流駆動力が大きく高速化に適しているがオ
フ時のリーク電流が大きい一方、第１ＭＯＳＦＥＴは電
流駆動力は小さいがオフリーク電流が小さく低消費電力
化に適している。したがって、これら２種類のＭＯＳＦ
ＥＴを回路構成で使い分けることにより、高速でかつ低
消費電力のＬＳＩを構成することができる。
【００１２】また、通常の従来の相補型ＭＯＳ（ＣＭＯ
Ｓ）デバイスは、基本的には、図３１（ａ）〜（ｃ）に
示す製造工程によって形成されている。
【００１３】まず、図３１（ａ）に示す工程で、ｎＭＯ
ＳＦＥＴ形成領域Ｒｎにはｐ型基板領域２２ａ（本従来
例では、ｐ型半導体基板２１と同じ不純物濃度の領域）
を、ｐＭＯＳＦＥＴ形成領域Ｒｐにはｎ型基板領域２２
ｂ（ｎウェル）をそれぞれ設け、ｐ型基板領域２２ａ−
ｎ型基板領域２２ｂ間を分離する素子分離２３を設け
る。次に、ｐ型半導体基板２１の上に、厚みが４〜８ｎ
ｍのゲート酸化膜２４と、厚みが１００〜２００ｎｍの
ゲート電極３５とを形成する。
【００１４】次に、図３１（ｂ）に示す工程で、ｎＭＯ
ＳＦＥＴのゲート電極３５と、ｐ型基板領域２２ａ内の
ゲート電極３５の両側方に位置する領域３８とに砒素イ
オン（Ａｓ+ ）を注入する。注入条件は、例えば加速エ
ネルギーが３０〜６０ｋｅＶ、注入量が６〜８×１０15
ｃｍ-2である。一方、ｐＭＯＳＦＥＴのゲート電極３５
と、ｎ型基板領域２２ｂ内のゲート電極３５の両側方に
位置する領域３９とにフッ化ホウ素イオン（ＢＦ2+）を
注入する。注入条件は、例えば加速エネルギーが１０〜
３０ｋｅＶ、注入量が３〜６×１０15ｃｍ-2である。
【００１５】最後に，図３１（ｃ）に示す工程で、１０
００℃，１０秒間の熱処理（ＲＴＡ）を行い不純物イオ
ンを活性化する。この熱処理により、ｎＭＯＳＦＥＴ形
成領域Ｒｎにおいては、ゲート電極３５を低抵抗化して
ｎ型ゲート電極３５ａとし、ｐ型基板領域２２ａ中にｎ
型ソース・ドレイン領域３８ａを形成する一方、ｐＭＯ
ＳＦＥＴ形成領域Ｒｐにおいては、ゲート電極３５を低
抵抗化してｐ型ゲート電極３５ｂとし、ｎ型基板領域２
２ｂ中にｐ型ソース・ドレイン領域３９ａを形成する。
【００１６】
【発明が解決しようとする課題】しかしながら、上記図
３０（ａ）〜（ｄ）に示すようなＭＴ−ＭＯＳデバイス
及びその製造方法では、以下に述べるような問題点があ
る。
【００１７】１．通常のＭＯＳデバイスに比べて工程数
が増加する。特に反転電圧を制御するために２種類のフ
ォトマスクを要し、コストが増加する。
【００１８】２．低反転電圧ＭＯＳＦＥＴのチャネル領
域として機能するチャネル領域の不純物濃度が高反転電
圧ＭＯＳＦＥＴのそれに比べて小さいため耐圧が劣化
し、短チャネル効果が大きくなる。ここで、短チャネル
効果とは、短チャネル領域で長チャネル領域に比較して
ＭＯＳＦＥＴの諸特性が劣化する現象のことであるが、
例えば短チャネル領域での反転電圧が低下し、リーク電
流が増大するという不具合がある。
【００１９】また、上記図３１（ａ）〜（ｃ）に示すＭ
ＯＳＦＥＴ及びその製造方法においては、以下のような
問題があった。
【００２０】３．ｎＭＯＳＦＥＴのドレイン領域３８ａ
において、砒素イオンの注入によって形成される結晶欠
陥のために、ジャンクションにおけるリーク電流が大き
い。
【００２１】４．ｎＭＯＳＦＥＴのドレイン領域３８ａ
において、電界が比較的大きくＧＩＤＬ(Gate Induced
Drain Leakage)電流が大きい。
【００２２】５．ｎＭＯＳＦＥＴのドレイン領域３８ａ
において、プロファイルが急峻なのでジャンクションの
寄生容量が大きくなる。
【００２３】６．ｎＭＯＳＦＥＴのドレイン領域３８ａ
付近の電界が大きく、キャリアがインパクトイオン化を
起こしやすい。そのために、ＭＯＳＦＥＴのドレイン電
流が減小したり、ＭＯＳＦＥＴのしきい値が変動するな
どの経時劣化が大きい。つまり、信頼性が低い。
【００２４】また、ＣＭＯＳデバイスおいては、さらに
下記の問題７，８が生じる。
【００２５】７．砒素の拡散係数とホウ素の拡散係数の
差によって、ｐ型ＭＯＳＦＥＴの実効チャネル長がｎＭ
ＯＳＦＥＴの実効チャネル長よりも短くなり過ぎ、性能
面で両トランジスタのバランスが悪化する。
【００２６】８．ｎＭＯＳＦＥＴのゲート電極３５ａの
空乏化とｐＭＯＳＦＥＴのゲート電極３５ｂのホウ素イ
オンの突き抜けを同時に抑制できない。つまり、ＲＴＡ
のような短時間の熱処理（例えば１０００℃，１０秒）
を行うと、ｎＭＯＳＦＥＴのゲート電極３５ａ中の砒素
イオンの活性化が不十分で空乏化を起こし、駆動力が低
下する虞れがある。その一方、長時間の熱処理（例えば
９００℃，３０分）を行うと、ｐＭＯＳＦＥＴのゲート
電極３５ｂ中のホウ素イオンがチャネル領域に拡散しデ
バイスの特性を劣化させる虞れがある。
【００２７】本発明の第１の目的は、同一の半導体基板
上に高反転電圧ＦＥＴと低反転電圧ＦＥＴという２種類
のＭＯＳＦＥＴを搭載しながら、低反転電圧ＭＯＳＦＥ
Ｔにおいても短チャネル領域における特性が良好で、か
つ工程数の増大を招くことのない構造を有する半導体装
置及びその製造方法を提供することにある。すなわち、
上記問題点１〜２を解消することにある。
【００２８】本発明の第２の目的は、不純物イオンをゲ
ート電極とソース・ドレイン領域とに同時に注入して形
成されるＭＩＳ型トランジスタにおいて、寄生容量の低
減による動作速度の向上、リーク電流の低減及び信頼性
の向上を図ることにある。すなわち、上記問題点３〜８
を解消することにある。
【００２９】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明では、請求項１〜１５に記載されてい
る第１〜第７の半導体装置に関する手段と、請求項２３
〜２６に記載されている第９〜第１０の半導体装置に関
する手段と、請求項２７〜４０に記載されている第１〜
第１０の半導体装置の製造方法に関する手段と、請求項
４９〜５１に記載されている第１２〜第１４の半導体装
置の製造方法に関する手段とを講じている。
【００３０】上記第２の目的を達成するために、本発明
では、請求項１６〜２２に記載されている第８の半導体
装置に関する手段と、請求項４１〜４８に記載されてい
る第１１の半導体装置の製造方法に関する手段とを講じ
ている。
【００３１】本発明に係る第１の半導体装置は、請求項
１に記載されているように、半導体基板上に、所定の反
転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴ
よりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭載
した半導体装置を前提とする。
【００３２】ここで、上記第１ＭＩＳＦＥＴは、上記半
導体基板の一部の上に形成されたゲート絶縁膜と、上記
ゲート絶縁膜上に形成されたゲート電極と、上記ゲート
電極の各側面上に形成された絶縁体サイドウォールと、
上記ゲート絶縁膜直下方の半導体基板内にＶＴ制御レベ
ル濃度の第１導電型不純物を導入して形成されたチャネ
ル領域と、上記半導体基板内で上記チャネル領域を挟ん
で相対向するように形成され高濃度の第２導電型不純物
を含むソース・ドレイン領域と、上記各ソース・ドレイ
ン領域と上記チャネル領域との間の上記半導体基板の表
面を少なくとも含む領域に形成され第１導電型不純物を
含むポケット領域と、上記ポケット領域と各ソース・ド
レイン領域との間に形成され低濃度の第２導電型不純物
を含むＬＤＤ領域とを備えている。
【００３３】一方、上記第２ＭＩＳＦＥＴは、上記半導
体基板の一部の上に形成されたゲート絶縁膜と、上記ゲ
ート絶縁膜上に形成されたゲート電極と、上記ゲート電
極の各側面上に形成された絶縁体サイドウォールと、上
記半導体基板の表面から奥方に亘る領域に形成され上記
第１ＭＩＳＦＥＴのチャネル領域におけるよりも低濃度
のＶＴ制御レベル濃度の第１導電型不純物を含んで上記
ゲート絶縁膜の直下方においてチャネル領域となる基板
領域と、上記半導体基板内で上記チャネル領域を挟んで
相対向するように形成され高濃度の第２導電型不純物を
含むソース・ドレイン領域と、上記各ソース・ドレイン
領域と上記チャネル領域との間の上記半導体基板の表面
を少なくとも含む領域に形成され第１導電型不純物を含
むポケット領域と、上記各ポケット領域と各ソース・ド
レイン領域との間に形成され低濃度の第２導電型不純物
を含むＬＤＤ領域とを備えている。
【００３４】これにより、各ＭＩＳＦＥＴにおいて、ポ
ケット領域によりパンチスルーや短チャネル効果を防止
できるので、反転電圧の劣化やリーク電流の発生を抑制
できる。また、パンチスルーや短チャネル効果をポケッ
ト領域により抑制できる構造となるので、チャネル領域
の中央部分の不純物濃度を低くできることから、ゲート
電極からの空乏層の延びが大きく、空乏層容量が小さく
なる。すなわち、サブスレッショルド特性が良好とな
り、リーク電流も低減できる。特に、低反転電圧を有す
る第２ＭＩＳＦＥＴにおいて、チャネル領域となる部分
が低濃度の第１導電型不純物を含む基板領域で構成され
ているので、以上の作用が顕著になる。
【００３５】請求項２に記載されているように、請求項
１において、上記第１，第２ＭＩＳＦＥＴを第１，第２
ｎＭＩＳＦＥＴとしておき、第１，第２ＭＩＳＦＥＴの
構造と導電型を逆にした構造でかつ上記ＬＤＤ領域を除
いた構造を有する第１，第２ｐＭＩＳＦＥＴをさらに設
けることができる。
【００３６】これにより、ＭＴ−ＣＭＩＳデバイスにお
いて、ｐＭＩＳＦＥＴのＬＤＤ領域が不要となる分、製
造が容易となり、かつ工程の安定性が向上することで、
製造コストが低減され信頼性も向上する。一方、ｐＭＩ
ＳＦＥＴでは、ホットキャリアの発生確率が低いので、
ＬＤＤ領域がなくても、信頼性が低下する虞れはない。
【００３７】請求項３に記載されているように、請求項
１において、上記第１，第２ＭＩＳＦＥＴを第１，第２
ｐＭＩＳＦＥＴとしておき、第１，第２ＭＩＳＦＥＴの
構造と導電型を逆にした構造でかつ上記ＬＤＤ領域を除
いた構造を有する第１，第２ｎＭＩＳＦＥＴをさらに設
けることができる。
【００３８】これにより、ＭＴ−ＣＭＩＳデバイスにお
いて、ｎＭＩＳＦＥＴのＬＤＤ領域がない分、ｎＭＩＳ
ＦＥＴの駆動力を高めることができる。一方、ｎＭＩＳ
ＦＥＴのソース・ドレイン領域に導入する不純物の種類
を選択することで、ｎＭＩＳＦＥＴにＬＤＤ領域が設け
られていなくても、ドレイン近傍の電界を弱めることが
可能なので、信頼性の低下を回避することができる。
【００３９】本発明の第２の半導体装置は、請求項４に
記載されているように、半導体基板上に、所定の反転電
圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴより
も低い反転電圧を有する第２ＭＩＳＦＥＴとを搭載した
半導体装置を前提とする。
【００４０】上記第１ＭＩＳＦＥＴは、上記半導体基板
の一部の上に形成されたゲート絶縁膜と、上記ゲート絶
縁膜上に形成されたゲート電極と、上記ゲート電極の各
側面上に形成された絶縁体サイドウォールと、上記ゲー
ト絶縁膜直下方の半導体基板内にＶＴ制御レベル濃度の
第１導電型不純物を導入して形成されたチャネル領域
と、上記半導体基板内で上記チャネル領域を挟んで相対
向するように形成され高濃度の第２導電型不純物を含む
ソース・ドレイン領域と、上記各ソース・ドレイン領域
と上記チャネル領域との間の上記半導体基板の表面を少
なくとも含む領域に形成され第１導電型不純物を含むポ
ケット領域と、上記各ポケット領域と各ソース・ドレイ
ン領域との間に形成され低濃度の第２導電型不純物を含
むＬＤＤ領域とを備えている。一方、上記第２ＭＩＳＦ
ＥＴは、上記第１ＭＩＳＦＥＴの構造からポケット領域
を除いた構造とする。
【００４１】これにより、高反転電圧を有する第１ＭＩ
ＳＦＥＴは短チャネル効果をポケット領域により抑制で
きる構造となるので、チャネル領域となる第２半導体領
域の不純物濃度を従来の構造における濃度よりも薄くで
きるので、反転電圧の劣化が小さく、リーク電流も低減
できる。一方、第２ＭＩＳＦＥＴにはポケット領域を設
けないことで、第２ＭＩＳＦＥＴのチャネル領域の不純
物濃度と第１ＭＩＳＦＥＴのチャネル領域の不純物濃度
とを同じにしても反転電圧の差を生ぜしめることができ
るので、製造工程数が低減される。特に、それほどゲー
ト長が短くないＭＩＳＦＥＴに適した構造となる。
【００４２】本発明に係る第３の半導体装置は、請求項
５に記載されているように、半導体基板上に、所定の反
転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴ
よりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭載
した半導体装置を前提とする。
【００４３】そして、上記第１ＭＩＳＦＥＴは、上記半
導体基板の一部の上に形成されたゲート絶縁膜と、上記
ゲート絶縁膜上に形成されたゲート電極と、上記ゲート
絶縁膜直下方の半導体基板内にＶＴ制御レベルの濃度の
第１導電型不純物を導入して形成されたチャネル領域
と、上記半導体基板内で上記チャネル領域を挟んで相対
向するように形成され高濃度の第２導電型不純物を含む
ソース・ドレイン領域と、上記各ソース・ドレイン領域
と上記チャネル領域との間で上記半導体基板表面から延
びて上記ソース・ドレイン領域のゲート側端部に接する
ように形成され第１導電型不純物を含むポケット領域
と、上記各ポケット領域と各ソース・ドレイン領域との
間に形成され低濃度の第２導電型不純物を含むＬＤＤ領
域と、上記ゲート電極及びソース・ドレイン領域の上に
形成されたシリサイド膜とを備えている。
【００４４】一方、上記第２ＭＩＳＦＥＴは、上記半導
体基板の一部の上に形成されたゲート絶縁膜と、上記ゲ
ート絶縁膜上に形成されたゲート電極と、上記半導体基
板の表面から奥方に亘る領域に形成され上記第１ＭＩＳ
ＦＥＴのチャネル領域におけるよりも低濃度のＶＴ制御
レベル濃度の第１導電型不純物を含んで上記ゲート絶縁
膜の直下方においてチャネル領域となる基板領域と、上
記半導体基板内で上記チャネル領域を挟んで相対向する
ように形成され高濃度の第２導電型不純物を含むソース
・ドレイン領域と、上記各ソース・ドレイン領域とチャ
ネル領域との間で上記半導体基板表面から延びて上記ソ
ース・ドレイン領域のゲート側端部に接するように形成
され第１導電型不純物を含むポケット領域と、上記各ポ
ケット領域と各ソース・ドレイン領域との間に形成され
低濃度の第２導電型不純物を含むＬＤＤ領域と、上記ゲ
ート電極及びソース・ドレイン領域の上に形成されたシ
リサイド膜とを備えている。
【００４５】また、本発明に係る第４の半導体装置は、
請求項６に記載されているように、半導体基板上に、所
定の反転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳ
ＦＥＴよりも低い反転電圧を有する第２ＭＩＳＦＥＴと
を搭載した半導体装置を前提とする。
【００４６】そして、上記第１ＭＩＳＦＥＴ及び第２Ｍ
ＩＳＦＥＴは、上記半導体基板の一部の上に形成された
ゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲー
ト電極と、上記ゲート絶縁膜直下方の半導体基板内にＶ
Ｔ制御レベル濃度の第１導電型不純物を導入して形成さ
れたチャネル領域と、上記半導体基板内で上記チャネル
領域を挟んで相対向するように形成され高濃度の第２導
電型不純物を含むソース・ドレイン領域と、上記各ソー
ス・ドレイン領域と上記チャネル領域との間で上記半導
体基板表面から延びて上記ソース・ドレイン領域のゲー
ト側端部に接するように形成され第１導電型不純物を含
むポケット領域と、上記各ポケット領域と各ソース・ド
レイン領域との間に形成され低濃度の第２導電型不純物
を含むＬＤＤ領域と、上記ゲート電極及びソース・ドレ
イン領域の上に形成されたシリサイド膜とを備えてお
り、上記第１ＭＩＳＦＥＴの上記第２の半導体領域にお
ける不純物濃度は、上記第２ＭＩＳＦＥＴの上記第２の
半導体領域における不純物濃度よりも濃い。
【００４７】上記第３及び第４の半導体装置により、シ
リサイド層によりソース・ドレイン抵抗の小さいＭＩＳ
ＦＥＴが得られるとともに、ポケット領域がソース・ド
レイン領域の下方にまで至らず狭い領域に形成されてい
るので、ソース・ドレイン領域−第１の半導体領域間に
おいて不純物の濃度の低い第１の半導体領域がｐｎジャ
ンクションの一方を構成するので、寄生容量を低減する
ことができる。したがって、動作速度が向上するととも
に、消費電力が低減する。
【００４８】請求項７に記載されているように、請求項
１，４，５又は６において、上記第１ＭＩＳＦＥＴに第
１ｎＭＩＳＦＥＴと第１ｐＭＩＳＦＥＴとを含ませ、上
記第２ＭＩＳＦＥＴに第２ｎＭＩＳＦＥＴと第２ｐＭＩ
ＳＦＥＴとを含ませることができる。
【００４９】これにより、各請求項の作用がｎＭＯＳデ
バイス及びｐＭＯＳデバイスの双方で得られる。つま
り、サブスレッショルド特性が良好で，反転電圧の劣化
の小さい，かつリーク電流の少ないＭＴ−ＳＭＯＳデバ
イスが得られる。
【００５０】請求項８に記載されているように、請求項
１，４，５又は６において、上記第１及び第２ＭＩＳＦ
ＥＴに共通のバイアスを印加するように構成することが
好ましい。
【００５１】これにより、第１ＭＩＳＦＥＴと第２ＭＩ
ＳＦＥＴとの反転電圧の差がさらに拡大されるので、高
速動作と低消費電力というＭＴ−ＭＯＳデバイスの利点
がより顕著に得られる。
【００５２】同じ理由から、請求項９に記載されている
ように、請求項２，３又は７において、上記第１ｎＭＩ
ＳＦＥＴ及び第２ｎＭＩＳＦＥＴに共通の負の基板バイ
アスを印加し、上記第１ｐＭＩＳＦＥＴ及び第２ｐＭＩ
ＳＦＥＴに共通の正の基板バイアスを印加するように構
成することが好ましい。
【００５３】本発明に係る第５の半導体装置は、請求項
１０に記載されているように、半導体基板上に、所定の
反転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥ
Ｔよりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭
載した半導体装置を前提とする。
【００５４】上記第１及び第２ＭＩＳＦＥＴは、上記半
導体基板の一部の上に形成されたゲート絶縁膜と、上記
ゲート絶縁膜上に形成されたゲート電極と、上記ゲート
電極の各側面上に形成された絶縁体サイドウォールと、
上記ゲート電極直下の部分を含む領域に第１導電型キャ
リアを生成するための第１導電型不純物を導入してなる
基板領域と、上記ゲート電極の両側方に位置する上記半
導体基板内に第２導電型キャリアを生成するための高濃
度の第２導電型不純物を導入してなる高濃度ソース・ド
レイン領域と、上記各高濃度ソース・ドレイン領域と上
記基板領域のゲート電極直下の部分との間に低濃度の上
記第２導電型不純物を導入してなる低濃度ソース・ドレ
イン領域と、上記低濃度ソース・ドレイン領域と上記基
板領域との間の上記半導体基板の表面を少なくとも含む
領域に上記第１導電型不純物を導入してなるポケット領
域とを備えていて、上記第１ＭＩＳＦＥＴのポケット領
域における第１導電型キャリアの濃度が上記第２ＭＩＳ
ＦＥＴのポケット領域における第１導電型キャリアの濃
度よりも濃い。
【００５５】これにより、第１ＭＩＳＦＥＴの反転電圧
が第２ＭＩＳＦＥＴの反転電圧よりも高くなる。しか
も、ＭＩＳＦＥＴにポケット領域が形成されていること
で、パンチスルーや短チャネル効果を防止できるので、
反転電圧の劣化やリーク電流の発生を抑制できる。ま
た、パンチスルーや短チャネル効果をポケット領域によ
り抑制できる構造となるので、チャネル領域の中央部分
の不純物濃度を低くできることから、ゲート電極からの
空乏層の延びが大きく、空乏層容量が小さくなる。すな
わち、サブスレッショルド特性が良好となり、リーク電
流も低減できる。したがって、ポケット領域における不
純物濃度の差を利用して高速でかつ消費電力の小さい半
導体装置が得られることになる。
【００５６】請求項１１に記載されているように、請求
項１０において、上記第１ＭＩＳＦＥＴに第１ｎＭＩＳ
ＦＥＴと第１ｐＭＩＳＦＥＴを含ませ、上記第２ＭＩＳ
ＦＥＴに第２ｎＭＩＳＦＥＴと第２ｐＭＩＳＦＥＴとを
含ませることができる。
【００５７】これにより、現実にＣＭＯＳデバイスとし
て構成されることが多い半導体装置において、ｎＭＩＳ
ＦＥＴについてもｐＭＩＳＦＥＴについても、請求項１
０の作用が得られることになる。
【００５８】本発明に係る第６の半導体装置は、請求項
１２に記載されているように、半導体基板上に、所定の
反転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥ
Ｔよりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭
載した半導体装置を前提とする。
【００５９】上記第１及び第２ＭＩＳＦＥＴは、上記半
導体基板の一部の上に形成されたゲート絶縁膜と、上記
ゲート絶縁膜上に形成されたゲート電極と、上記ゲート
電極の各側面上に形成された絶縁体サイドウォールと、
上記ゲート電極直下の部分を含む領域に第１導電型キャ
リアを生成するための第１導電型不純物を導入してなる
基板領域と、上記ゲート電極の両側方に位置する上記半
導体基板内に第２導電型キャリアを生成するための高濃
度の第２導電型不純物を導入してなる高濃度ソース・ド
レイン領域と、上記各高濃度ソース・ドレイン領域と上
記チャネル領域との間に低濃度の上記第２導電型不純物
を導入してなる低濃度ソース・ドレイン領域と、上記低
濃度ソース・ドレイン領域と上記基板領域との間の上記
半導体基板の表面を少なくとも含む領域に上記第１導電
型不純物を導入してなるポケット領域とを備えていて、
上記第１ＭＩＳＦＥＴのポケット領域における上記半導
体基板の表面と接する部分のゲート長方向の幅が、上記
第１ＭＩＳＦＥＴのポケット領域における上記半導体基
板の表面と接する部分のゲート長方向の幅よりも大き
い。
【００６０】これにより、上述の請求項１０と同じ作用
効果が得られる。
【００６１】請求項１３に記載されているように、請求
項１２において、上記第１ＭＩＳＦＥＴに第１ｎＭＩＳ
ＦＥＴと第１ｐＭＩＳＦＥＴとを含ませ、上記第２ＭＩ
ＳＦＥＴに第２ｎＭＩＳＦＥＴと第２ｐＭＩＳＦＥＴと
を含ませることができる。
【００６２】これにより、上述の請求項１３と同じ作用
効果が得られる。
【００６３】本発明に係る第７の半導体装置は、請求項
１４に記載されているように、半導体基板上に、所定の
反転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥ
Ｔよりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭
載した半導体装置を前提とする。
【００６４】上記第１及び第２ＭＩＳＦＥＴは、上記半
導体基板の一部の上に形成されたゲート絶縁膜と、上記
ゲート絶縁膜上に形成されたゲート電極と、上記ゲート
電極直下の部分を含む領域に第１導電型キャリアを生成
するための第１導電型不純物を導入してなる基板領域
と、上記ゲート電極の両側方に位置する上記半導体基板
内に第２導電型キャリアを生成するための高濃度の第２
導電型不純物を導入してなる高濃度ソース・ドレイン領
域と、上記各高濃度ソース・ドレイン領域と上記基板領
域のゲート電極直下の部分との間に低濃度の第２導電型
不純物を導入してなる低濃度ソース・ドレイン領域と、
上記低濃度ソース・ドレイン領域と上記基板領域との間
で上記半導体基板表面から上記高濃度ソース・ドレイン
領域のゲート電極側端部に亘る領域に第１導電型不純物
を導入してなるポケット領域と、上記ゲート電極及び高
濃度ソース・ドレイン領域の上に形成されたシリサイド
膜とを備えていて、上記第１ＭＩＳＦＥＴのポケット領
域における第１導電型キャリアの濃度が上記第２ＭＩＳ
ＦＥＴのポケット領域における第１導電型キャリアの濃
度よりも濃い。
【００６５】これにより、請求項１０と同じ作用が得ら
れる。加えて、シリサイド層によりソース・ドレイン抵
抗の小さいＭＩＳＦＥＴが得られるとともに、ポケット
領域がソース・ドレイン領域の下方にまで至らず狭い領
域に形成されているので、高濃度ソース・ドレイン領域
−基板領域間において不純物の濃度の低い基板領域がｐ
ｎジャンクションの一方を構成することになり、寄生容
量を低減することができる。したがって、動作速度がさ
らに向上するとともに、消費電力がさらに低減される。
【００６６】請求項１５に記載されているように、請求
項１４において、上記第１ＭＩＳＦＥＴに第１ｎＭＩＳ
ＦＥＴと第１ｐＭＩＳＦＥＴとを含ませ、上記第２ＭＩ
ＳＦＥＴに第２ｎＭＩＳＦＥＴと第２ｐＭＩＳＦＥＴと
を含ませることができる。
【００６７】これにより、請求項１４の作用効果がｎＭ
ＯＳデバイス及びｐＭＯＳデバイスの双方で得られる。
【００６８】本発明に係る第８の半導体装置は、請求項
１６に記載されるように、半導体基板の一部に形成され
たｎＭＩＳＦＥＴとを少なくとも有する半導体装置にお
いて、上記ｎＭＩＳＦＥＴは、上記半導体基板上に形成
されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成さ
れ、少なくともフッ素を含む不純物と燐とが導入された
ゲート電極と、上記半導体基板の上記ゲート電極の両側
方に位置する領域に形成され、少なくともフッ素を含む
不純物と燐とが導入されたｎ型ソース・ドレイン領域と
を備えている。
【００６９】これにより、ＭＩＳＦＥＴのソース・ドレ
イン領域に、砒素よりもイオン半径の小さい燐が導入さ
れているために、結晶欠陥が少なくなり、ジャンクショ
ンにおけるリーク電流が低減される。また、砒素に比べ
ると燐のソース・ドレイン領域における濃度分布はなだ
らかとなるので、ドレイン領域における電界は小さくな
り、ＧＩＤＬ電流が低減される。しかも、ソース・ドレ
イン領域にフッ素が導入されているので、燐の拡散が抑
制されショートチャネル効果の発生を抑制することがで
きる。また、電界のドレイン領域近傍への集中が緩和さ
れ、ホットキャリアの発生に起因する特性の劣化を有効
に防止できる。また、ｎＭＩＳＦＥＴのゲート電極に燐
が導入されているので、ゲート電極の空乏化を抑制する
ことができ、ゲート電極の低抵抗によりトランジスタの
駆動力が向上する。
【００７０】請求項１７に記載されるように、請求項１
６において、上記半導体基板の上記ｎＭＩＳＦＥＴとは
別の部位に形成されたｐＭＩＳＦＥＴをさらに有し、上
記ｐＭＩＳＦＥＴは、上記半導体基板の上に形成された
ゲート絶縁膜と、上記ゲート絶縁膜の上に形成され、ｐ
型不純物イオンが導入されたゲート電極と、上記半導体
基板の上記ゲート電極の両側方に位置する領域に形成さ
れ、ｐ型不純物イオンが導入されたｐ型ソース・ドレイ
ン領域とを備えている構成とすることができる。
【００７１】これにより、ＣＭＩＳデバイスにおけるｎ
ＭＩＳＦＥＴにおけるゲート電極の空乏化とｐＭＩＳＦ
ＥＴのゲート電極におけるホウ素の突き抜けとを同時に
防止することができる。また、ｎＭＩＳＦＥＴのソース
・ドレイン領域とｐＭＩＳＦＥＴのソース・ドレイン領
域とがほぼ同じ深さや実効チャネル長を有するように形
成されるので、性能面でｐＭＩＳＦＥＴとｎＭＩＳＦＥ
Ｔとのバランスがよくなる。
【００７２】請求項１８に記載されるように、請求項１
６又は１７において、上記ゲート電極の両側面上に形成
されたサイドウォールと、上記ソース・ドレイン領域の
ゲート電極側に隣接した領域に形成され、低濃度のｎ型
不純物が導入された低濃度ソース・ドレイン領域とをさ
らに備えることができる。
【００７３】これにより、いわゆるＬＤＤ構造を有する
トランジスタを搭載したＭＩＳデバイスとなるので、よ
り微細化に適したデバイスを得ることができる。
【００７４】請求項１９に記載されるように、請求項１
７において、上記ｐ型不純物は、ホウ素のみであること
が好ましい。
【００７５】請求項２０に記載されるように、請求項１
６において、上記少なくともフッ素を含む不純物を、フ
ッ化ゲルマニウムとすることができる。
【００７６】請求項２１に記載されるように、請求項２
０において、上記半導体基板の上記ｎＭＩＳＦＥＴとは
別の部位に形成されたｐＭＩＳＦＥＴをさらに有し、上
記ｐＭＩＳＦＥＴは、上記半導体基板の上に形成された
ゲート絶縁膜と、上記ゲート絶縁膜の上に形成され、ｐ
型不純物イオンが導入されたゲート電極と、上記半導体
基板の上記ゲート電極の両側方に位置する領域に形成さ
れ、ｐ型不純物イオンが導入されたｐ型ソース・ドレイ
ン領域とを備えることができる。
【００７７】請求項２２に記載されるように、請求項２
０において、上記半導体基板の上記ｎＭＩＳＦＥＴとは
別の部位に形成されたｐＭＩＳＦＥＴをさらに有し、上
記ｐＭＩＳＦＥＴは、上記半導体基板の上に形成された
ゲート絶縁膜と、上記ゲート絶縁膜の上に形成され、ｐ
型不純物イオンが導入されたゲート電極と、上記半導体
基板の上記ゲート電極の両側方に位置する領域に形成さ
れ、ｐ型不純物イオンが導入されたｐ型ソース・ドレイ
ン領域とを備え、上記ｐＭＩＳＦＥＴのｐ型ゲート電極
及びｐ型ソース・ドレイン領域にも上記フッ化ゲルマニ
ウムが導入されているものとすることができる。
【００７８】本発明に係る第９の半導体装置は、請求項
２３に記載されているように、半導体基板上に、所定の
反転電圧を有する少なくとも１つの第１ＭＩＳＦＥＴと
該第１ＭＩＳＦＥＴとよりも低い反転電圧を有する少な
くとも１つの第２ＭＩＳＦＥＴとを搭載した半導体装置
を前提とする。
【００７９】そして、上記第１ＭＩＳＦＥＴは、上記半
導体基板の一部の上に形成されたゲート絶縁膜と、上記
ゲート絶縁膜上に形成されたゲート電極と、上記ゲート
絶縁膜直下方の半導体基板内に第１導電型キャリアを生
ぜしめるための第１導電型不純物を導入して形成された
チャネル領域と、上記半導体基板内で上記チャネル領域
を挟んで相対向するように形成され高濃度の第２導電型
不純物を含むソース・ドレイン領域とを備える一方、上
記第２ＭＩＳＦＥＴは、上記半導体基板の一部の上に形
成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成さ
れたゲート電極と、上記ゲート絶縁膜直下方の半導体基
板内に上記第１ＭＩＳＦＥＴのチャネル領域と同じ濃度
の第１導電型不純物と第２導電型キャリアを生ぜしめる
ための第２導電型不純物とを導入して形成されたチャネ
ル領域と、上記半導体基板内で上記チャネル領域を挟ん
で相対向するように形成され高濃度の第２導電型不純物
を含むソース・ドレイン領域とを備えており、上記第１
ＭＩＳＦＥＴのチャネル領域における第１導電型キャリ
アの濃度は、上記第２ＭＩＳＦＥＴのチャネル領域にお
ける第１導電型キャリアの濃度よりも濃い。
【００８０】これにより、第１ＭＩＳＦＥＴの反転電圧
方が第２ＭＩＳＦＥＴの反転電圧よりも高くなり、異な
る反転電圧を有する２つのＭＩＳＦＥＴからなるＭＴ−
デバイスを得ることができる。しかも、第２ＭＩＳＦＥ
Ｔのチャネル領域における第１導電型不純物の濃度は第
１ＭＩＳＦＥＴのチャネル領域における第１導電型不純
物の濃度と同じなので、耐圧が大きく、かつ短チャネル
効果抑制機能も高いＭＴ−デバイスが得られる。
【００８１】請求項２４に記載されているように、請求
項２３において、上記第１，第２ＭＩＳＦＥＴをいずれ
もｐＭＩＳＦＥＴとし、上記第２導電型不純物をホウ素
とすることができる。
【００８２】請求項２５に記載されているように、請求
項２３において、上記第１，第２ＭＩＳＦＥＴをいずれ
もｎＭＩＳＦＥＴとし、上記第２導電型不純物を燐とす
ることができる。
【００８３】本発明に係る第１０の半導体装置は、請求
項２６に記載されているように、半導体基板上に、所定
の反転電圧を有する少なくとも１つの第１ＭＩＳＦＥＴ
と該第１ＭＩＳＦＥＴとよりも低い反転電圧を有する少
なくとも１つの第２ＭＩＳＦＥＴとを搭載した半導体装
置を前提とする。
【００８４】そして、上記第１ＭＩＳＦＥＴは、上記半
導体基板の一部の上に形成された酸化膜からなるゲート
絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極
と、上記ゲート絶縁膜直下方の半導体基板内に第１導電
型キャリアを生ぜしめるための第１導電型不純物を導入
して形成されたチャネル領域と、上記半導体基板内で上
記チャネル領域を挟んで相対向するように形成され高濃
度の第２導電型不純物を含むソース・ドレイン領域とを
備える一方、上記第２ＭＩＳＦＥＴは、上記半導体基板
の一部の上に形成され窒化酸化膜からなるゲート絶縁膜
と、上記ゲート絶縁膜上に形成されたゲート電極と、上
記ゲート絶縁膜直下方の半導体基板内に上記第１導電型
不純物を導入して形成されたチャネル領域と、上記半導
体基板内で上記チャネル領域を挟んで相対向するように
形成され高濃度の第２導電型不純物を含むソース・ドレ
イン領域とを備えている。
【００８５】これにより、第２ＭＩＳＦＥＴのゲート絶
縁膜を構成する窒化酸化膜は、第１ＭＩＳＦＥＴのゲー
ト絶縁膜を構成する酸化膜よりも誘電率が高いので、第
２ＭＩＳＦＥＴの反転電圧が小さくなる。したがって、
第１，第２ＭＩＳＦＥＴに異なる不純物濃度を有するチ
ャネル領域を設けなくても、ＭＴ−デバイスを実現でき
ることになる。また、窒化酸化膜は信頼性が高いので、
ＭＴデバイスの信頼性も向上する。
【００８６】次に、本発明に係る第１の半導体装置の製
造方法は、請求項２７に記載されているように、半導体
基板に第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成す
る半導体装置の製造方法であって、上記各ＭＩＳＦＥＴ
形成領域に第２ＭＩＳＦＥＴのＶＴ制御レベル濃度の第
１導電型不純物を含む基板領域を形成する第１の工程
と、上記基板領域のうち第１ＭＩＳＦＥＴ形成領域のみ
にさらに第１導電型不純物を導入して第１ＭＩＳＦＥＴ
のＶＴ制御レベル濃度の第１導電型不純物を含むチャネ
ル領域を形成する第２の工程と、上記各ＭＩＳＦＥＴ形
成領域内の半導体基板上にゲート絶縁膜を形成する第３
の工程と、上記ゲート絶縁膜上にゲート電極を形成する
第４の工程と、上記各ゲート電極をマスクとして低濃度
の第１導電型不純物イオンを上記半導体基板内に注入し
て、ポケット領域を形成する第５の工程と、上記各ゲー
ト電極をマスクとして低濃度の第２導電型不純物イオン
を上記半導体基板内に注入して、上記ポケット領域に囲
まれる領域にＬＤＤ領域を形成する第６の工程と、上記
ゲート電極の各側面上に絶縁体サイドウォールを形成す
る第７の工程と、上記ゲート電極と上記各絶縁体サイド
ウォールをマスクとして高濃度の第２導電型不純物のイ
オンを半導体基板内に注入して、ソース・ドレイン領域
を形成する第８の工程とを備えている。
【００８７】この方法により、上記第１の半導体装置で
あるＭＴ−デバイスが得られる。その際、従来のＭＴ−
ＭＯＳデバイスの製造方法では反転電圧の制御のために
２枚のフォトマスクを必要とするのに対し、この方法で
は同工程におけるフォトマスクが１枚で済むので、製造
工程が簡略化され製造コストも低減する。
【００８８】本発明に係る第２の半導体装置の製造方法
は、請求項２８に記載されているように、半導体基板に
第１ｎ，第２ｎＭＩＳＦＥＴと第１，第２ｐＭＩＳＦＥ
Ｔとを形成するための半導体装置の製造方法であって、
ｎＭＩＳＦＥＴ形成領域に第２ｎＭＩＳＦＥＴのＶＴ制
御レベル濃度のｐ型不純物を含むｐ型基板領域を形成
し、ｐＭＩＳＦＥＴ形成領域に第２ｐＭＩＳＦＥＴのＶ
Ｔ制御レベル濃度のｎ型不純物を含むｎ型基板領域を形
成する第１の工程と、上記ｐ型基板領域のうち第１ｎＭ
ＩＳＦＥＴ形成領域のみにｐ型不純物をさらに導入する
一方、上記ｎ型基板領域のうち第１ｐＭＩＳＦＥＴ形成
領域のみにｎ型不純物を導入して、上記第１ｎＭＩＳＦ
ＥＴ及び第１ｐＭＩＳＦＥＴのＶＴ制御レベル濃度の不
純物を含むｐ型チャネル領域及びｎ型チャネル領域をそ
れぞれ形成する第２の工程と、上記各ＭＩＳＦＥＴ形成
領域内の半導体基板上にゲート絶縁膜を形成する第３の
工程と、上記ゲート絶縁膜上にゲート電極を形成する第
４の工程と、上記ｎＭＩＳＦＥＴ形成領域において、上
記各ゲート電極をマスクとしてｐ型不純物イオンを上記
半導体基板内に注入してｐ型ポケット領域を形成する一
方、上記ｐ型ポケット領域に囲まれる領域にｎ型不純物
イオンを注入してｎ型ＬＤＤ領域を形成する第５の工程
と、上記ｐＭＩＳＦＥＴ形成領域において、上記各ゲー
ト電極をマスクとしてｎ型不純物イオンを上記半導体基
板内に注入してｎ型ポケット領域を形成する一方、上記
ｎ型ポケット領域に囲まれる領域にｐ型不純物イオンを
注入してｐ型ＬＤＤ領域を形成する第６の工程と、上記
各ゲート電極の各側面上に絶縁体サイドウォールを形成
する第７の工程と、上記ｎＭＩＳＦＥＴ形成領域におい
ては上記各ゲート電極及び上記各絶縁体サイドウォール
をマスクとして高濃度のｎ型不純物イオンを上記半導体
基板内に注入する一方、上記ｐＭＩＳＦＥＴ形成領域に
おいては上記各ゲート電極及び上記各絶縁体サイドウォ
ールをマスクとして高濃度のｐ型不純物イオンを上記半
導体基板内に注入して、各ＭＩＳＦＥＴのソース・ドレ
イン領域を形成する第８の工程とを備えている。
【００８９】この方法により、請求項７に記載されてい
る構造を有するＭＴ−ＣＭＯＳデバイスが得られる。そ
の際、従来のＭＴ−ＣＭＯＳデバイスの製造方法では反
転電圧の制御のために４枚のフォトマスクを必要とする
のに対し、この方法では同工程におけるフォトマスクが
２枚で済むので、製造工程が簡略化され、製造コストも
低減される。
【００９０】本発明に係る第３の半導体装置の製造方法
は、請求項２９に記載されているように、半導体基板に
第１ｎ，第２ｎＭＩＳＦＥＴと第１，第２ｐＭＩＳＦＥ
Ｔとを形成するための半導体装置の製造方法であって、
ｎＭＩＳＦＥＴ形成領域に第２ｎＭＩＳＦＥＴのＶＴ制
御レベル濃度のｐ型不純物を含むｐ型基板領域を形成
し、ｐＭＩＳＦＥＴ形成領域に第２ｐＭＩＳＦＥＴのＶ
Ｔ制御レベル濃度のｎ型不純物を含むｎ型基板領域を形
成する第１の工程と、上記ｐ型基板領域のうち第１ｎＭ
ＩＳＦＥＴ形成領域のみにｐ型不純物をさらに導入する
一方、上記ｎ型基板領域のうち第１ｐＭＩＳＦＥＴ形成
領域のみにｎ型不純物を導入して、上記第１ｎＭＩＳＦ
ＥＴ及び第１ｐＭＩＳＦＥＴのＶＴ制御レベル濃度の不
純物を含むｐ型チャネル領域及びｎ型チャネル領域をそ
れぞれ形成する第２の工程と、上記各ＭＩＳＦＥＴ形成
領域内の半導体基板上にゲート絶縁膜を形成する第３の
工程と、上記ゲート絶縁膜上にゲート電極を形成する第
４の工程と、上記ｎＭＩＳＦＥＴ形成領域において、上
記各ゲート電極をマスクとしてｎ型不純物を上記半導体
基板内に注入して、各ｎＭＩＳＦＥＴのポケット領域を
形成する第５の工程と、上記ｎＭＩＳＦＥＴ形成領域及
びｐＭＩＳＦＥＴ形成領域において、上記各ゲート電極
をマスクとして低濃度のｎ型不純物のイオンを半導体基
板内に注入し、ｎＭＩＳＦＥＴ形成領域にｎ型ＬＤＤ領
域を形成する一方、ｐＭＩＳＦＥＴ形成領域にｎ型ポケ
ット領域を形成する第６の工程と、上記各ゲート電極の
各側面上に絶縁体サイドウォールを形成する第７の工程
と、上記ｎＭＩＳＦＥＴ形成領域においては上記各ゲー
ト電極及び上記各絶縁体サイドウォールをマスクとして
高濃度のｎ型不純物イオンを上記半導体基板内に注入す
る一方、上記ｐＭＩＳＦＥＴ形成領域においては上記各
ゲート電極及び上記各絶縁体サイドウォールをマスクと
して高濃度のｐ型不純物イオンを上記半導体基板内に注
入して、各ＭＩＳＦＥＴのソース・ドレイン領域を形成
する第８の工程とを備えている。
【００９１】この方法により、請求項３に記載されてい
る構造を有するＭＴ−ＣＭＯＳデバイスが形成される。
その際、上記第２の半導体装置の製造方法よりもさらに
２枚分フォトマスク数を低減することができ、製造コス
トが大幅に低減される。
【００９２】本発明に係る第４の半導体装置の製造方法
は、請求項３０に記載されているように、半導体基板に
第１ｎ，第２ｎＭＩＳＦＥＴと第１，第２ｐＭＩＳＦＥ
Ｔとを形成するための半導体装置の製造方法であって、
ｎＭＩＳＦＥＴ形成領域に第２ｎＭＩＳＦＥＴのＶＴ制
御レベル濃度のｐ型不純物を含むｐ型基板領域を形成
し、ｐＭＩＳＦＥＴ形成領域に第２ｐＭＩＳＦＥＴのＶ
Ｔ制御レベル濃度のｎ型不純物を含むｎ型基板領域を形
成する第１の工程と、上記ｐ型基板領域のうち第１ｎＭ
ＩＳＦＥＴ形成領域のみにｐ型不純物をさらに導入する
一方、上記ｎ型基板領域のうち第１ｐＭＩＳＦＥＴ形成
領域のみにｎ型不純物を導入して、上記第１ｎＭＩＳＦ
ＥＴ及び第１ｐＭＩＳＦＥＴのＶＴ制御レベル濃度の不
純物を含むｐ型チャネル領域及びｎ型チャネル領域をそ
れぞれ形成する第２の工程と、上記各ＭＩＳＦＥＴ形成
領域内の半導体基板上にゲート絶縁膜を形成する第３の
工程と、上記ゲート絶縁膜上にゲート電極を形成する第
４の工程と、上記ｐＭＩＳＦＥＴ形成領域において、上
記各ゲート電極をマスクとしてｎ型不純物のイオンを半
導体基板内に注入して、ポケット領域を形成する第５の
工程と、上記ｎＭＩＳＦＥＴ形成領域及びｐＭＩＳＦＥ
Ｔ形成領域において、上記各ゲート電極をマスクとして
低濃度のｐ型不純物のイオンを半導体基板内に注入し
て、ｐＭＩＳＦＥＴ形成領域にｐ型ＬＤＤ領域を形成す
る一方、ｎＭＩＳＦＥＴ形成領域にｐ型ポケット領域を
形成する第６の工程と、上記各ゲート電極の各側面上に
絶縁体サイドウォールを形成する第７の工程と、上記ｎ
ＭＩＳＦＥＴ形成領域においては上記各ゲート電極及び
上記各絶縁体サイドウォールをマスクとして高濃度のｎ
型不純物イオンを上記半導体基板内に注入する一方、上
記ｐＭＩＳＦＥＴ形成領域においては上記各ゲート電極
及び上記各絶縁体サイドウォールをマスクとして高濃度
のｐ型不純物イオンを上記半導体基板内に注入して、各
ＭＩＳＦＥＴのソース・ドレイン領域を形成する第８の
工程とを備えている。
【００９３】この方法により、請求項３に記載されてい
る構造を有するＭＴ−ＣＭＯＳデバイスが形成される。
その際、上記第２の半導体装置の製造方法よりもさらに
２枚分フォトマスク数を低減することができ、製造コス
トが大幅に低減される。
【００９４】本発明に係る第５の半導体装置の製造方法
は、請求項３１に記載されているように、半導体基板に
第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成する半導
体装置の製造方法であって、上記各ＭＩＳＦＥＴ形成領
域に第２ＭＩＳＦＥＴのＶＴ制御レベル濃度の第１導電
型不純物を含む基板領域を形成する第１の工程と、上記
基板領域のうち第１ＭＩＳＦＥＴ形成領域のみにさらに
第１導電型不純物を導入して第１ＭＩＳＦＥＴのＶＴ制
御レベル濃度の第１導電型不純物を含むチャネル領域を
形成する第２の工程と、上記各ＭＩＳＦＥＴ形成領域内
の半導体基板上にゲート絶縁膜を形成する第３の工程
と、上記ゲート絶縁膜上にゲート電極を形成する第４の
工程と、上記ゲート電極の各側面上に絶縁体サイドウォ
ールを形成する第５の工程と、上記ゲート電極及び上記
各絶縁体サイドウォールをマスクとして高濃度の第２導
電型不純物のイオンを半導体基板内に注入して、上記各
ＭＩＳＦＥＴ形成領域にソース・ドレイン領域を形成す
る第６の工程と、上記各絶縁体サイドウォールを除去す
る第７の工程と、上記ゲート電極及びソース・ドレイン
領域の上にシリサイド膜を形成する第８の工程と、上記
各シリサイド膜をマスクとして第１導電型不純物のイオ
ンを半導体基板内に注入して、上記各ＭＩＳＦＥＴ形成
領域にポケット領域を形成する第９の工程と、上記各シ
リサイド層をマスクとして低濃度の第２導電型不純物の
イオンを半導体基板中に注入して、上記ポケット領域に
囲まれる領域にＬＤＤ領域を形成する第１０の工程とを
備えている。
【００９５】この方法により、請求項９に記載されてい
る構造を有するＭＴ−ＭＯＳデバイスが形成される。
【００９６】本発明に係る第６の半導体装置の製造方法
は、請求項３２に記載されているように、半導体基板に
第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成する半導
体装置の製造方法であって、各ＭＩＳＦＥＴ形成領域に
上記各ＭＩＳＦＥＴのＶＴ制御レベル濃度の第１導電型
不純物を含む基板領域を形成する第１の工程と、上記各
ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート絶縁膜
を形成する第２の工程と、上記ゲート絶縁膜上にゲート
電極を形成する第３の工程と、上記ゲート電極をマスク
として上記各ＭＩＳＦＥＴ形成領域の上記半導体基板内
に低濃度の第２導電型不純物イオンを注入して、各ＭＩ
ＳＦＥＴの低濃度ソース・ドレイン領域を形成する第４
の工程と、上記各ゲート電極をマスクとして上記各ＭＩ
ＳＦＥＴ形成領域の上記半導体基板内に第１導電型不純
物イオンを注入して、上記低濃度ソース・ドレイン領域
と上記基板領域との間に各ＭＩＳＦＥＴのポケット領域
を形成する第５の工程と、上記第１ＭＩＳＦＥＴ形成領
域において、上記ゲート電極をマスクとして上記ポケッ
ト領域にさらに第１導電型不純物を注入して、上記第１
ＭＩＳＦＥＴのポケット領域における第１導電型キャリ
アの濃度を上記第２ＭＩＳＦＥＴのポケット領域におけ
る第１導電型キャリアの濃度よりも濃くする第６の工程
と、上記各ＭＩＳＦＥＴ形成領域の上記ゲート電極の各
側面上に絶縁体サイドウォールを形成する第７の工程
と、上記各ＭＩＳＦＥＴ形成領域において、上記ゲート
電極及び上記各絶縁体サイドウォールをマスクとして上
記半導体基板内に高濃度の第２導電型不純物のイオンを
注入して、各ＭＩＳＦＥＴの高濃度ソース・ドレイン領
域を形成する第８の工程とを備えている。
【００９７】この方法により、第５の半導体装置の構造
を有するＭＴ−ＭＯＳデバイスが得られる。特に、従来
のＭＴ−ＭＯＳデバイスの製造方法では反転電圧の制御
のために２枚のフォトマスクを必要とするのに対し、こ
の方法では、第６の工程におけるフォトマスク１枚だけ
で２種類の反転電圧を有するＭＩＳＦＥＴを形成できる
ので、製造工程が簡略化され製造コストも低減される。
【００９８】請求項３３に記載されているように、請求
項３２において、上記第６の工程では、上記半導体基板
に垂直な方向に対して上記ゲート電極に対向する側に大
きく傾いた方向から第１導電型不純物イオンを注入する
ことができる。
【００９９】この方法により、第１ＭＩＳＦＥＴのポケ
ット領域がゲート電極の側に大きく入り込んだ形状とな
り、第２ＭＩＳＦＥＴのポケット領域よりも幅が広くな
る。したがって、簡素な工程で第６の半導体装置の構造
を有するＭＴ−ＭＯＳデバイスが得られることになる。
【０１００】本発明に係る第７の半導体装置の製造方法
は、請求項３４に記載されているように、半導体基板に
第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成する半導
体装置の製造方法であって、各ＭＩＳＦＥＴ形成領域に
上記各ＭＩＳＦＥＴのＶＴ制御レベル濃度の第１導電型
不純物を含む基板領域を形成する第１の工程と、上記各
ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート絶縁膜
を形成する第２の工程と、上記ゲート絶縁膜上にゲート
電極を形成する第３の工程と、 上記各ＭＩＳＦＥＴ形
成領域において、上記ゲート電極をマスクとして上記半
導体基板内に低濃度の第２導電型不純物イオンを注入し
て、各ＭＩＳＦＥＴの低濃度ソース・ドレイン領域を形
成する第４の工程と、上記各ＭＩＳＦＥＴ形成領域にお
いて、上記各ゲート電極をマスクとして上記半導体基板
内に第１導電型不純物イオンを注入して、上記低濃度ソ
ース・ドレイン領域と上記基板領域との間にポケット領
域を形成する第５の工程と、上記各ＭＩＳＦＥＴ形成領
域の上記ゲート電極の各側面上に絶縁体サイドウォール
を形成する第６の工程と、上記各ＭＩＳＦＥＴ形成領域
において、上記ゲート電極及び上記各絶縁体サイドウォ
ールをマスクとして上記半導体基板内に高濃度の第２導
電型不純物のイオンを注入して、高濃度ソース・ドレイ
ン領域を形成する第７の工程と、上記第１ＭＩＳＦＥＴ
形成領域において、上記ゲート電極及び上記半導体基板
内に窒素イオンを注入する第８の工程と、上記半導体基
板を熱処理することにより、少なくとも上記第２ＭＩＳ
ＦＥＴの上記ゲート電極中の第２導電型不純物を上記ゲ
ート絶縁膜を通して上記半導体基板内に拡散させて、上
記第２ＭＩＳＦＥＴのポケット領域における第１導電型
キャリアの濃度を上記第１ＭＩＳＦＥＴのポケット領域
における第１導電型キャリアの濃度よりも低くする第９
の工程とを備えている。
【０１０１】請求項３５に記載されているように、請求
項３４において、上記第７の工程では、第２導電型不純
物として、少なくともボロンを含む不純物のイオンを注
入することができる。
【０１０２】請求項３４，３５の方法により、第９の工
程において、第７の工程でゲート電極に注入された第２
導電型不純物がゲート電極下方のポケット領域に拡散し
ようとする。その際、第１ＭＩＳＦＥＴ形成領域では、
ゲート電極に注入された窒素イオンによって第２導電型
不純物の拡散が妨げられる。したがって、第２ＭＩＳＦ
ＥＴのポケット領域における第１導電型キャリアの濃度
が特に薄くなり、第５の半導体装置の構造を有するＭＴ
−ＭＯＳデバイスが得られる。そして、この方法では、
第８の工程におけるフォトマスク１枚だけで２種類の反
転電圧を有するＭＩＳＦＥＴを形成できるので、製造工
程が簡略化され製造コストも低減される。
【０１０３】本発明に係る第８の半導体装置の製造方法
は、請求項３６に記載されているように、半導体基板に
第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成する半導
体装置の製造方法であって、各ＭＩＳＦＥＴ形成領域に
上記各ＭＩＳＦＥＴのＶＴ制御レベル濃度の第１導電型
不純物を含む基板領域を形成する第１の工程と、上記各
ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート絶縁膜
を形成する第２の工程と、上記ゲート絶縁膜上にゲート
電極を形成する第３の工程と、上記各ＭＩＳＦＥＴ形成
領域において、上記ゲート電極をマスクとして上記半導
体基板内に低濃度の第２導電型不純物イオンを注入し
て、低濃度ソース・ドレイン領域を形成する第４の工程
と、上記各ＭＩＳＦＥＴ形成領域において、上記各ゲー
ト電極をマスクとして上記半導体基板内に第１導電型不
純物イオンを注入して、上記低濃度ソース・ドレイン領
域と上記基板領域との間にポケット領域を形成する第５
の工程と、上記各ＭＩＳＦＥＴ形成領域の上記ゲート電
極の各側面上に絶縁体サイドウォールを形成する第６の
工程と、上記各ＭＩＳＦＥＴ形成領域において、上記ゲ
ート電極及び上記各絶縁体サイドウォールをマスクとし
て上記半導体基板内に高濃度の第２導電型不純物のイオ
ンを注入して、高濃度ソース・ドレイン領域を形成する
第７の工程と、上記第２ＭＩＳＦＥＴ形成領域におい
て、上記ゲート電極及び上記半導体基板内に少なくとも
フッ素を含む不純物のイオンを注入する第８の工程と、
上記半導体基板を熱処理することにより、上記各ＭＩＳ
ＦＥＴにおいて上記ゲート電極中の第２導電型不純物を
上記ゲート絶縁膜を通して上記半導体基板内に拡散させ
て、上記第２ＭＩＳＦＥＴのポケット領域における第１
導電型キャリアの濃度を上記第１ＭＩＳＦＥＴのポケッ
ト領域における第１導電型キャリアの濃度よりも薄くす
る第９の工程とを備えている。
【０１０４】請求項３７に記載されているように、請求
項３６において、上記第７の工程では、第２導電型不純
物として、少なくともボロンを含む不純物のイオンを注
入することができる。
【０１０５】請求項３６，３７の方法により、第９の工
程において、第７の工程でゲート電極に注入された第２
導電型不純物がゲート電極下方のポケット領域に拡散し
ようとする。その際、第２ＭＩＳＦＥＴ形成領域では、
ゲート電極に注入されたフッ素イオンによって第２導電
型不純物の拡散が促進される。したがって、第２ＭＩＳ
ＦＥＴのポケット領域における第１導電型キャリアの濃
度が特に薄くなり、第５の半導体装置の構造を有するＭ
Ｔ−ＭＯＳデバイスが得られる。この方法でも、第８の
工程におけるフォトマスク１枚だけで２種類の反転電圧
を有するＭＩＳＦＥＴを形成できるので、製造工程が簡
略化され製造コストも低減される。
【０１０６】本発明に係る第９の半導体装置の製造方法
は、請求項３８に記載されているように、半導体基板に
第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成する半導
体装置の製造方法であって、各ＭＩＳＦＥＴ形成領域に
上記各ＭＩＳＦＥＴのＶＴ制御レベル濃度の第１導電型
不純物を含む基板領域を形成する第１の工程と、上記各
ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート絶縁膜
を形成する第２の工程と、上記ゲート絶縁膜上にゲート
電極を形成する第３の工程と、上記各ＭＩＳＦＥＴ形成
領域において、上記ゲート電極をマスクとして上記半導
体基板内に低濃度の第２導電型不純物イオンを注入し
て、低濃度ソース・ドレイン領域を形成する第４の工程
と、上記各ＭＩＳＦＥＴ形成領域において、上記ゲート
電極をマスクとして上記半導体基板内に第１導電型不純
物イオンを注入して、上記低濃度ソース・ドレイン領域
と上記基板領域との間にポケット領域を形成する第５の
工程と、上記各ＭＩＳＦＥＴ形成領域において上記各ゲ
ート電極の各側面上に絶縁体サイドウォールを形成する
第６の工程と、上記各ＭＩＳＦＥＴ形成領域において、
上記ゲート電極及び上記各絶縁体サイドウォールをマス
クとして上記半導体基板内に高濃度の第２導電型不純物
のイオンを注入して、高濃度ソース・ドレイン領域を形
成する第７の工程と、上記第２ＭＩＳＦＥＴ形成領域に
おいて、上記ゲート電極及び上記半導体基板内に第２導
電型不純物のイオンを注入する第８の工程と、上記半導
体基板を熱処理することにより、上記各ゲート電極中の
第２導電型不純物を上記ゲート絶縁膜を通して上記半導
体基板内に拡散させて、上記第２ＭＩＳＦＥＴのポケッ
ト領域における第１導電型キャリアの濃度を上記第１Ｍ
ＩＳＦＥＴのポケット領域における第１導電型キャリア
の濃度よりも薄くする第９の工程とを備えている。
【０１０７】請求項３９に記載されているように、請求
項３８において、上記第７の工程では、第２導電型不純
物として、少なくともボロンを含む不純物のイオンを注
入することができる。
【０１０８】請求項３８，３９の方法により、第９の工
程において、第１ＭＩＳＦＥＴ形成領域では第７の工程
で、第２ＭＩＳＦＥＴ形成領域では第７及び第８の工程
で、それぞれゲート電極に注入された第２導電型不純物
がゲート電極下方のポケット領域に拡散しようとする。
その際、第２ＭＩＳＦＥＴ形成領域では、ゲート電極に
注入された第２導電型不純物の濃度が濃いので、拡散量
も多くなる。その結果、第２ＭＩＳＦＥＴのポケット領
域における第１導電型キャリアの濃度が特に薄くなり、
第５の半導体装置の構造を有するＭＴ−ＭＯＳデバイス
が得られる。また、これらの方法でも、第８の工程にお
けるフォトマスク１枚だけで２種類の反転電圧を有する
ＭＩＳＦＥＴを形成できるので、製造工程が簡略化され
製造コストも低減される。
【０１０９】本発明に係る第１０の半導体装置の製造方
法は、請求項４０に記載されているように、半導体基板
に第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成する半
導体装置の製造方法であって、各ＭＩＳＦＥＴ形成領域
に上記各ＭＩＳＦＥＴのＶＴ制御レベル濃度の第１導電
型不純物を含む基板領域を形成する第１の工程と、上記
各ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート絶縁
膜を形成する第２の工程と、上記ゲート絶縁膜上にゲー
ト電極を形成する第３の工程と、上記各ゲート電極の各
側面上に絶縁体サイドウォールを形成する第４の工程
と、上記各ＭＩＳＦＥＴ形成領域において、上記ゲート
電極及び上記各絶縁体サイドウォールをマスクとして上
記半導体基板内に高濃度の第２導電型不純物のイオンを
注入して、高濃度ソース・ドレイン領域を形成する第５
の工程と、上記各絶縁体サイドウォールを除去する第６
の工程と、上記各ＭＩＳＦＥＴ形成領域において、上記
ゲート電極及び上記高濃度ソース・ドレイン領域の上に
シリサイド膜を形成する第７の工程と、上記各ＭＩＳＦ
ＥＴ形成領域において、上記各シリサイド膜をマスクと
して上記半導体基板内に低濃度の第２導電型不純物のイ
オンを注入して、上記高濃度ソース・ドレイン領域と上
記基板領域との間に低濃度ソース・ドレイン領域を形成
する第８の工程と、上記各ＭＩＳＦＥＴ形成領域におい
て、上記各シリサイド膜をマスクとして上記半導体基板
内に第１導電型不純物のイオンを注入して、上記低濃度
ソース・ドレイン領域と基板領域との間にポケット領域
を形成する第９の工程と、上記第１ＭＩＳＦＥＴ形成領
域において、上記各シリサイド層をマスクとして上記半
導体基板内に第１導電型不純物のイオンを注入して、上
記第１ＭＩＳＦＥＴのポケット領域における第１導電型
キャリアの濃度を上記第２ＭＩＳＦＥＴのポケット領域
における第１導電型キャリアの濃度よりも濃くする第１
０の工程とを備えている。
【０１１０】この方法により、第３の半導体装置の構造
を有するＭＴ−ＭＯＳデバイスが形成される。その際、
第１０の工程におけるフォトマスク１枚だけで２種類の
反転電圧を有するＭＩＳＦＥＴを形成できるので、製造
工程が簡略化され製造コストも低減される。
【０１１１】本発明に係る第１１の半導体装置の製造方
法は、請求項４１に記載されるように、半導体基板内の
ｎＭＩＳＦＥＴ形成領域の上にゲート絶縁膜を形成する
第１の工程と、上記ゲート絶縁膜の上にゲート電極を形
成する第２の工程と、上記ｎＭＩＳＦＥＴ形成領域内に
おいて、上記ゲート電極と、上記半導体基板内の上記ゲ
ート電極の両側方に位置する領域とに少なくともフッ素
を含む不純物を導入する第３の工程と、上記第３の工程
の後又は前に、上記ｎＭＩＳＦＥＴ形成領域内におい
て、上記ゲート電極と上記半導体基板内の上記ゲート電
極の両側方に位置する領域とに燐を導入する第４の工程
と、上記第３及び第４の工程の後に、熱処理により上記
燐を拡散，活性化させて、上記ゲート電極を低抵抗のｎ
型ゲート電極にするとともに上記半導体基板内の上記ゲ
ート電極の両側方に位置する領域にｎ型ソース・ドレイ
ン領域を形成する第５の工程とを備えている。
【０１１２】この方法により、ｎＭＩＳＦＥＴのソース
・ドレイン領域が、砒素よりもイオン半径の小さい燐を
導入して形成されているために、結晶欠陥が少なくな
り、ジャンクションにおけるリーク電流が低減される。
また、砒素に比べると燐のソース・ドレイン領域におけ
る濃度分布はなだらかとなるので、ドレイン領域におけ
る電界は小さくなり、ＧＩＤＬ電流が低減される。しか
も、ソース・ドレイン領域にフッ素が導入されているの
で、燐の拡散が抑制されショートチャネル効果の発生を
抑制することができる。また、電界のドレイン領域近傍
への集中が緩和され、ホットキャリアの発生に起因する
特性の劣化を有効に防止できる。すなわち、上述の問題
点３〜６が解消する。また、ｎＭＩＳＦＥＴのゲート電
極に燐が導入されているので、砒素が導入されている場
合に比べ、ゲート電極の空乏化を抑制することができ、
ゲート電極の低抵抗によりトランジスタの駆動力が向上
する。
【０１１３】請求項４２に記載されるように、請求項４
１において、上記第２の工程の後、上記第３及び第４の
工程の前に、上記ゲート電極と上記半導体基板内の上記
ゲート電極の両側方に位置する領域とに低濃度のｎ型不
純物を導入する工程と、上記低濃度のｎ型不純物を導入
した後に上記ゲート電極の両側面上に絶縁体サイドウォ
ールを形成する工程とをさらに備え、上記第４の工程
は、上記絶縁体サイドウォールをマスクとして行うこと
ができる。
【０１１４】この方法により、より微細化に適したいわ
ゆるＬＤＤ構造を有するｎＭＩＳＦＥＴが形成される。
【０１１５】請求項４３に記載されるように、請求項４
１において、上記第１及び第２の工程では、上記半導体
基板内のｐＭＩＳＦＥＴ形成領域の上にも上記ｎＭＩＳ
ＦＥＴ形成領域におけると同じゲート絶縁膜及びゲート
電極を形成し、上記第２の工程の後上記第５の工程の前
に、上記ｐＭＩＳＦＥＴ形成領域において上記ゲート電
極と上記半導体基板内の上記ゲート電極の両側方に位置
する領域とにｐ型不純物を導入する工程をさらに備え、
上記第５の工程では、上記ｐＭＩＳＦＥＴ形成領域内の
ｐ型不純物を拡散，活性化させて、上記ゲート電極を低
抵抗のｐ型ゲート電極にするとともに上記半導体基板内
の上記ゲート電極の両側方に位置する領域にｐ型ソース
・ドレイン領域を形成することができる。
【０１１６】この方法により、ＣＭＩＳデバイスが形成
されるが、ｎＭＩＳＦＥＴのゲート電極に燐が導入され
ているので、不純物の活性化のための熱処理条件を緩や
かにしてもゲート電極の空乏化を招くことはない。した
がって、ｎＭＩＳＦＥＴにおけるゲート電極の空乏化と
ｐＭＩＳＦＥＴのゲート電極におけるホウ素の突き抜け
とを同時に防止することができる。また、ｎＭＩＳＦＥ
Ｔのソース・ドレイン領域とｐＭＩＳＦＥＴのソース・
ドレイン領域とがほぼ同じ深さや実効チャネル長を有す
るように形成することが容易となる。したがって、性能
面でｐＭＩＳＦＥＴとｎＭＩＳＦＥＴとのバランスがよ
くなる。すなわち、上記問題点７及び８が解消すること
になる。
【０１１７】請求項４４に記載されるように、請求項４
３において、上記第２の工程の後、上記第３及び第４の
工程の前に、上記ｎＭＩＳＦＥＴ形成領域において、上
記ゲート電極と上記半導体基板内の上記ゲート電極の両
側方に位置する領域とに低濃度のｎ型不純物を導入する
工程と、上記ｐＭＩＳＦＥＴ形成領域において、上記ゲ
ート電極と上記半導体基板内の上記ゲート電極の両側方
に位置する領域とに低濃度のｐ型不純物を導入する工程
と、上記低濃度の不純物を導入した後に上記ゲート電極
の両側面上に絶縁体サイドウォールを形成する工程とを
さらに備え、上記第４の工程及びｐ型不純物を導入する
工程は、上記絶縁体サイドウォールをマスクとして行う
ことができる。
【０１１８】この方法により、より微細化に適したいわ
ゆるＬＤＤ構造を有するＣＭＩＳデバイスが形成され
る。
【０１１９】請求項４５に記載されるように、請求項４
３又は４４において、上記ｐ型不純物は、ホウ素のみで
あることが好ましい。
【０１２０】この方法により、ｐＭＩＳＦＥＴのゲート
電極におけるホウ素の拡散が促進されるフッ素が存在し
ないので、ゲート電極におけるホウ素の突き抜けをより
確実に防止することができる。
【０１２１】請求項４６に記載されるように、請求項４
１において、上記第３の工程では少なくともフッ素を含
む不純物の導入をフッ化ゲルマニウムイオンの注入によ
り行い、上記第４の工程を上記第３の工程の後に行い、
かつ燐の導入を燐イオンの注入により行うことができ
る。
【０１２２】この方法により、ゲルマニウムの注入に伴
うゲート電極及び半導体基板の非晶質化によって燐イオ
ンの注入時におけるチャネリングを防止することができ
る。したがって、フッ素による燐の拡散防止機能に加
え、燐の注入深さを浅くすることで、ｎ型ＭＩＳトラン
ジスタのソース・ドレイン領域の形状をより適正なもの
に調整することができる。
【０１２３】請求項４７に記載されるように、請求項４
６において、上記第１及び第２の工程では、上記半導体
基板内のｐＭＩＳＦＥＴ形成領域の上にも上記ｎＭＩＳ
ＦＥＴ形成領域におけると同じゲート絶縁膜及びゲート
電極を形成し、上記第３の工程では、上記ｎＭＩＳＦＥ
Ｔ形成領域及び上記ｐＭＩＳＦＥＴ形成領域において、
上記ゲート電極と上記半導体基板内の上記ゲート電極の
両側方に位置する領域とにフッ化ゲルマニウムを導入
し、上記第３の工程の後上記第５の工程の前に、上記ｐ
ＭＩＳＦＥＴ形成領域において、上記ゲート電極と上記
半導体基板内の上記ゲート電極の両側方に位置する領域
とにｐ型不純物イオンを注入する工程をさらに備え、上
記第５の工程では、上記ｐＭＩＳＦＥＴ形成領域内のｐ
型不純物を拡散，活性化させて、上記ゲート電極を低抵
抗のｐ型ゲート電極にするとともに上記半導体基板内の
上記ゲート電極の両側方に位置する領域にｐ型ソース・
ドレイン領域を形成することができる。
【０１２４】請求項４８に記載されるように、請求項４
６において、上記第１及び第２の工程では、上記半導体
基板内のｐＭＩＳＦＥＴ形成領域の上にも上記ｎＭＩＳ
ＦＥＴ形成領域におけると同じゲート絶縁膜及びゲート
電極を形成し、上記第３の工程では、上記ｎＭＩＳＦＥ
Ｔ形成領域及び上記ｐＭＩＳＦＥＴ形成領域において、
上記ゲート電極と上記半導体基板内の上記ゲート電極の
両側方に位置する領域とにフッ化ゲルマニウムを導入
し、上記第３の工程の後上記第５の工程の前に、上記ｐ
ＭＩＳＦＥＴ形成領域において上記ゲート電極と上記半
導体基板内の上記ゲート電極の両側方に位置する領域と
にｐ型不純物イオンを注入する工程をさらに備え、上記
第５の工程では、上記ｐＭＩＳＦＥＴ形成領域内のｐ型
不純物を拡散，活性化させて、上記ゲート電極を低抵抗
のｐ型ゲート電極にするとともに上記半導体基板内の上
記ゲート電極の両側方に位置する領域にｐ型ソース・ド
レイン領域を形成することができる。
【０１２５】請求項４７又は４８の方法により、駆動力
が高くかつ特性の良好なｎＭＩＳＦＥＴと、ゲート電極
におけるホウ素の突き抜けのないｐＭＩＳＦＥＴとを搭
載したＣＭＩＳデバイスを容易に形成することができ
る。
【０１２６】本発明に係る第１２の半導体装置の製造方
法は、請求項４９に記載されているように、半導体基板
に第１ｎ，第２ｎＭＩＳＦＥＴと第１，第２ｐＭＩＳＦ
ＥＴとを形成するための半導体装置の製造方法であっ
て、第１，第２ｎＭＩＳＦＥＴ形成領域の少なくともチ
ャネル領域となる領域にｐ型不純物を同時に導入する第
１の工程と、第１，第２ｐＭＩＳＦＥＴ形成領域の少な
くともチャネル領域となる領域にｎ型不純物を同時に導
入する第２の工程と、上記第２ｎＭＩＳＦＥＴ形成領域
及び第１ｐＭＩＳＦＥＴ形成領域を覆い、上記第１ｎＭ
ＩＳＦＥＴ形成領域及び上記第２ｐＭＩＳＦＥＴ形成領
域を開口したマスク部材を用いて、上記第１ｎＭＩＳＦ
ＥＴ形成領域及び第２ｐＭＩＳＦＥＴ形成領域の少なく
ともチャネル領域となる領域にｐ型不純物を導入する第
３の工程と、上記各ＭＩＳＦＥＴ形成領域内の半導体基
板上にゲート絶縁膜を形成する第４の工程と、上記ゲー
ト絶縁膜上にゲート電極を形成する第５の工程と、上記
各ｎＭＩＳＦＥＴ形成領域において、上記各ゲート電極
をマスクとしてｎ型不純物イオンを上記半導体基板内に
注入してｎ型ソース・ドレイン領域を形成する一方、上
記ｐＭＩＳＦＥＴ形成領域において、上記各ゲート電極
をマスクとしてｐ型不純物イオンを上記半導体基板内に
注入してｐ型ソース・ドレイン領域を形成する第６の工
程とを備えている。
【０１２７】この方法により、第１ｎＭＩＳＦＥＴのチ
ャネル領域にはｐ型不純物が追加注入されるので、第１
ｎＭＩＳＦＥＴのチャネル領域におけるｐ型キャリアの
濃度が濃くなり、その結果、第２ｎＭＩＳＦＥＴよりも
第１ｎＭＩＳＦＥＴの方が高い反転電圧を有することに
なる。一方、第２ｐＭＩＳＦＥＴのチャネル領域にはｐ
型不純物がカウンタドープされるので、第１ｐＭＩＳＦ
ＥＴのチャネル領域におけるｎ型キャリアの濃度が薄く
なり、その結果、第２ｐＭＩＳＦＥＴよりも第１ｐＭＩ
ＳＦＥＴの方が高い反転電圧を有することになる。すな
わち、互いに反転電圧の異なる２種類のｎＭＩＳＦＥＴ
及びｐＭＩＳＦＥＴからなるＭＴ−ＣＭＩＳデバイスが
形成されることになる。また、第２ｐＭＩＳＦＥＴのチ
ャネル領域におけるｎ型不純物の濃度は第１ｐＭＩＳＦ
ＥＴのチャネル領域におけるｎ型不純物の濃度と同じな
ので、耐圧が大きく、かつ短チャネル効果抑制機能も高
いＭＴ−デバイスが得られる。しかも、異なる反転電圧
を有するそれぞれ２つのｎＭＩＳＦＥＴとｐＭＩＳＦＥ
Ｔを形成するためのマスクの製造工程を低減することが
できる。
【０１２８】本発明に係る第１３の半導体装置の製造方
法は、請求項５０に記載されているように、半導体基板
に第１ｎ，第２ｎＭＩＳＦＥＴと第１，第２ｐＭＩＳＦ
ＥＴとを形成するための半導体装置の製造方法であっ
て、第１，第２ｎＭＩＳＦＥＴ形成領域の少なくともチ
ャネル領域となる領域にｐ型不純物を同時に導入する第
１の工程と、第１，第２ｐＭＩＳＦＥＴ形成領域の少な
くともチャネル領域となる領域にｎ型不純物を同時に導
入する第２の工程と、上記第１ｎＭＩＳＦＥＴ形成領域
及び第２ｐＭＩＳＦＥＴ形成領域を覆い、上記第２ｎＭ
ＩＳＦＥＴ形成領域及び上記第１ｐＭＩＳＦＥＴ形成領
域を開口したマスク部材を用いて、上記第２ｎＭＩＳＦ
ＥＴ形成領域及び第１ｐＭＩＳＦＥＴ形成領域の少なく
ともチャネル領域となる領域にｎ型不純物を導入する第
３の工程と、上記各ＭＩＳＦＥＴ形成領域内の半導体基
板上にゲート絶縁膜を形成する第４の工程と、上記ゲー
ト絶縁膜上にゲート電極を形成する第５の工程と、上記
各ｎＭＩＳＦＥＴ形成領域において、上記各ゲート電極
をマスクとしてｎ型不純物イオンを上記半導体基板内に
注入してｎ型ソース・ドレイン領域を形成する一方、上
記ｐＭＩＳＦＥＴ形成領域において、上記各ゲート電極
をマスクとしてｐ型不純物イオンを上記半導体基板内に
注入してｐ型ソース・ドレイン領域を形成する第６の工
程とを備えている。
【０１２９】この方法により、第１ｐＭＩＳＦＥＴのチ
ャネル領域にはｎ型不純物が追加注入されるので、第１
ｐＭＩＳＦＥＴのチャネル領域におけるｎ型キャリアの
濃度が濃くなり、その結果、第２ｐＭＩＳＦＥＴよりも
第１ｐＭＩＳＦＥＴの方が高い反転電圧を有することに
なる。一方、第２ｎＭＩＳＦＥＴのチャネル領域にはｐ
型不純物がカウンタドープされるので、第２ｎＭＩＳＦ
ＥＴのチャネル領域におけるｎ型キャリアの濃度が薄く
なり、その結果、第２ｎＭＩＳＦＥＴよりも第１ｎＭＩ
ＳＦＥＴの方が高い反転電圧を有することになる。すな
わち、互いに反転電圧の異なる２種類のｎＭＩＳＦＥＴ
及びｐＭＩＳＦＥＴからなるＭＴ−ＣＭＩＳデバイスが
形成されることになる。また、第２ｎＭＩＳＦＥＴのチ
ャネル領域におけるｐ型不純物の濃度は第１ｎＭＩＳＦ
ＥＴのチャネル領域におけるｐ型不純物の濃度と同じな
ので、耐圧が大きく、かつ短チャネル効果抑制機能も高
いＭＴ−デバイスが得られる。しかも、異なる反転電圧
を有するそれぞれ２つのｎＭＩＳＦＥＴとｐＭＩＳＦＥ
Ｔを形成するためのマスクの製造工程を低減することが
できる。
【０１３０】本発明に係る第１４の半導体装置の製造方
法は、請求項５１に記載されているように、半導体基板
に第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成する半
導体装置の製造方法であって、各ＭＩＳＦＥＴ形成領域
の少なくともチャネル領域となる領域に第１導電型不純
物を導入する第１の工程と、上記各ＭＩＳＦＥＴ形成領
域内の半導体基板上に酸化膜からなるゲート絶縁膜を形
成する第２の工程と、上記ゲート絶縁膜上にゲート電極
を形成する第３の工程と、上記第２ＭＩＳＦＥＴ形成領
域において、少なくともゲート電極内に窒素を導入する
第３の工程と、熱処理により、上記第２ＭＩＳＦＥＴの
ゲート電極中の窒素を拡散させて、上記ゲート絶縁膜を
窒化酸化膜にする第４の工程と、上記各ＭＩＳＦＥＴ形
成領域において、上記各ゲート電極をマスクとして不純
物イオンを上記半導体基板内に注入してソース・ドレイ
ン領域を形成する第５の工程とを備えている。
【０１３１】この方法により、第２ＭＩＳＦＥＴのゲー
ト絶縁膜が誘電率の高い窒化酸化膜で構成されるので、
第２ＭＩＳＦＥＴの反転電圧が低下し、その結果、第２
ＭＩＳＦＥＴよりも第１ＭＩＳＦＥＴの方が高い反転電
圧を有するＭＴ−デバイスが形成されることになる。
【０１３２】
【発明の実施の形態】以下の各実施形態では、ゲート絶
縁膜が酸化膜である代表的な場合、つまりＭＯＳＦＥＴ
を有する半導体装置についての実施形態を説明するが、
本発明はＭＯＳＦＥＴに限定されるものではなく、ゲー
ト絶縁膜が酸窒化膜や窒化膜などについても適用できる
ものである。
【０１３３】（第１の実施形態）以下、第１の実施形態
について、図１，図２及び図３（ａ）〜（ｄ）を参照し
ながら説明する。
【０１３４】図１は、第１の実施形態に係るＭＴ−ｎＭ
ＯＳデバイスの断面図である。図１に示すように、ｐ型
不純物がドープされたシリコン単結晶からなる半導体基
板１の表面付近の領域は、酸化膜からなる素子分離３に
より、多数の活性領域に区画されている。各活性領域に
は、高反転電圧型の第１ｎＭＯＳＦＥＴを形成するため
の第１ｎＭＯＳＦＥＴ形成領域Ｒn1と、低反転電圧型の
第２ｎＭＯＳＦＥＴを形成するための第２ｎＭＯＳＦＥ
Ｔ形成領域Ｒn2とが設けられている。第１及び第２ｎＭ
ＯＳＦＥＴ形成領域Ｒn1，Ｒn2には、シリコン酸化膜か
らなるゲート絶縁膜７と、該ゲート絶縁膜７の上に設け
られたポリシリコン膜からなるゲート電極８と、該ゲー
ト電極８の各側面上に形成されたシリコン酸化膜からな
る絶縁体サイドウォール１３とが設けられている。そし
て、第１ｎＭＯＳＦＥＴ形成領域Ｒn1においては、ゲー
ト電極８の下方に、半導体基板１内の不純物濃度よりも
高濃度のＶＴ制御用ｐ型不純物が注入されてチャネル領
域４が形成されている。また、各活性領域及び素子分離
の下方の領域が基板領域１ａとなっており、第２ｎＭＯ
ＳＦＥＴ形成領域Ｒn2においては、ゲート絶縁膜７の直
下方の基板領域１ａがチャネル領域として機能する。
【０１３５】そして、各ｎＭＯＳＦＥＴ形成領域Ｒn1，
Ｒn2において、半導体基板１内のゲート電極８の両側に
位置する領域には、各々１対の、高濃度のｎ型不純物を
注入して形成されるｎ+ 型のソース・ドレイン領域１４
と、チャネル領域−各ソース・ドレイン領域１４間に形
成され低濃度ｎ型不純物を含むｎ- 型のＬＤＤ領域１１
と、ＬＤＤ領域１１及びソース・ドレイン領域１４を囲
むように形成されパンチスルーストッパとなるｐ型のポ
ケット領域９とが形成されている。以上のように、第１
ｎＭＯＳＦＥＴ形成領域Ｒn1に形成される第１ｎＭＯＳ
ＦＥＴは、チャネル領域４における不純物濃度が高いた
めに反転電圧が高くなり、第２ｎＭＯＳＦＥＴ形成領域
Ｒn2に形成されるＭＯＳＦＥＴはチャネル領域となる半
導体基板１における不純物濃度が低いので、反転電圧が
低くなる。
【０１３６】なお、図１に示す構造において、本実施形
態では第２ｎＭＯＳＦＥＴのチャネル領域を半導体基板
１自体つまり基板領域１ａで構成したが、ｐ型ウエルに
より構成してもよい。そして、本実施形態では、第１及
び第２ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2における基板
領域１ａは共通の領域となっているが、第１及び第２ｎ
ＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2の基板領域が互いに不
純物濃度が異なる領域となるように仕切られていてもよ
い。
【０１３７】したがって、本実施形態に係るＭＴ−ｎＭ
ＯＳデバイスの構造では、第ｎ１ＭＯＳＦＥＴの反転電
圧はチャネル領域４とポケット領域９におけるｐ型不純
物の濃度により決定され、第２ｎＭＯＳＦＥＴの反転電
圧はチャネル領域となる基板領域１ａとポケット領域９
におけるｐ型不純物の濃度により決定される。その場
合、ポケット領域９を設けたｎＭＯＳＦＥＴにおいて
は、チャネル領域の不純物濃度を通常のｎＭＯＳＦＥＴ
より低くしても、ポケット領域９の存在によりパンチス
ルーや短チャネル効果を抑制できるので、不具合は生じ
ない。そして、チャネル領域の不純物濃度を低くするこ
とにより、ゲート絶縁膜７直下の空乏層の延びが大きく
なり、空乏層容量が小さくなる。したがって、サブスレ
ッショルド特性が良好となり、リーク電流を低減するこ
とができる。この効果は第２ｎＭＯＳＦＥＴにおいてよ
り顕著である。
【０１３８】図２は、図１の構造を有するＭＴ−ｎＭＯ
Ｓデバイスの基板領域１ａに基板バイアス−２Ｖを印加
した状態を示す断面図である。なお、ＭＴ−ｐＭＯＳデ
バイスの場合には、正の基板バイアス（例えば２Ｖ程
度）を印加する。一般に、負の基板バイアスをｎＭＯＳ
ＦＥＴに印加するか、あるいは正の基板バイアスをｐＭ
ＯＳＦＥＴに印加すると、反転電圧は増大する。そし
て、基板バイアスの増大に対する反転電圧の増大率を示
す比例定数は、基板効果定数と呼ばれる。この基板効果
定数はＭＯＳＦＥＴのチャネル領域の不純物濃度にほぼ
比例するので、本実施形態では、第１ｎＭＯＳＦＥＴの
方が第２ｎＭＯＳＦＥＴよりも基板効果定数が大きい。
つまり、同じ基板バイアスをかけたときは第１ｎＭＯＳ
ＦＥＴの方が反転電圧が大きく正の方向にシフトする。
これは基板バイアスをかけることにより第１ｎＭＯＳＦ
ＥＴと第２ｎＭＯＳＦＥＴとの反転電圧の差がさらに大
きくなることを意味し、ＭＴ−ＭＯＳデバイスの利点で
ある高速性、低消費電力性などの特性がさらに向上す
る。
【０１３９】加えて、基板バイアスをかけると外部から
の雑音に強くなり、メモリーなどの信頼性向上する。
【０１４０】特に、本実施形態のごとく、第２ｎＭＯＳ
ＦＥＴのチャネル領域を半導体基板１の基板領域１ａ
（又はウエル）で構成した場合、従来の図３０に示すＭ
Ｔ−ｎＭＯＳデバイスの構造に比べ、基板効果定数が極
めて小さいという著効が得られる。例えば、従来のＭＴ
−ｎＭＯＳデバイスの構造においては、基板バイアス−
２Ｖを印加したときの反転電圧の増大量は、第１ｎＭＯ
ＳＦＥＴで０．３Ｖ，第２ｎＭＯＳＦＥＴで０．２Ｖ程
度である。それに対し、本実施形態に係るＭＴ−ｎＭＯ
Ｓデバイスの構造においては、第１ｎＭＯＳＦＥＴの反
転電圧の増大量を０．２Ｖとすると、第２ｎＭＯＳＦＥ
Ｔの反転電圧の増大量は０．０３Ｖ程度である。つま
り、第２ｎＭＯＳＦＥＴの反転電圧値はほとんど増大し
ないので、基板バイアスを印加することにより、第１ｎ
ＭＯＳＦＥとの反転電圧との差の拡大率が著しく大きく
なることがわかる。
【０１４１】次に、本実施形態に係るＭＴ−ｎＭＯＳデ
バイスの製造工程について、図３（ａ）−（ｄ）を参照
しながら説明する。
【０１４２】まず、図３（ａ）に示す工程で、第２ｎＭ
ＯＳＦＥＴのしきい値制御レベル濃度のｐ型不純物がド
ープされたシリコン単結晶で構成される半導体基板１の
基板領域１ａ上に、ＬＯＣＯＳ法，トレンチ分離法等を
用いて厚みが約４００ｎｍのシリコン酸化膜からなる素
子分離３を形成し、この素子分離３により、第１ｎＭＯ
ＳＦＥＴ形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領域Ｒ
n2とを区画する。そして、第１ｎＭＯＳＦＥＴ形成領域
Ｒn1を開口したレジスト膜１６ｃを通常のフォトリソグ
ラフィー工程により形成し、このレジスト膜１６ｃをマ
スクとして、第１ｎＭＯＳＦＥＴ形成領域Ｒn1にホウ素
イオン（Ｂ+ ）を注入する。これにより、第１ｎＭＯＳ
ＦＥＴのチャネル領域４が形成される。このときのイオ
ン注入の条件は、２０−６０ＫｅＶ，２−４×１０12ｃ
ｍ-2である。
【０１４３】次に、図３（ｂ）に示す工程で、基板の全
面上に厚みが８−１２ｎｍのシリコン酸化膜を堆積し、
さらにその上に厚みが２５０−３００ｎｍのポリシリコ
ン膜を堆積し、通常のフォトリソグラフィー工程、エッ
チング工程により、ゲート電極８及びゲート絶縁膜７を
パターニングする。次に、このゲート電極８をマスクと
してホウ素イオン（Ｂ+ ）（ただし、ＢＦ2+でもよく、
以下においても同様である）を、２０−３０ＫｅＶ，５
−１０×１０12ｃｍ-2の条件で注入し、各ｎＭＯＳＦＥ
Ｔ形成領域Ｒn1，Ｒn2にｐ型ポケット領域９を形成す
る。
【０１４４】次に、図３（ｃ）に示す工程で、ゲート電
極８をマスクとして燐イオン（Ｐ+）を３０−４０Ｋｅ
Ｖ，２−８×１０13ｃｍ-2の条件で注入し、ＬＤＤ領域
１１を形成する。
【０１４５】次に、図３（ｄ）に示す工程で、ゲート電
極８の各側面上にサイドウォール１３を形成し、ゲート
電極８とそのサイドウォール１３をマスクとしてヒ素イ
オンを４０ＫｅＶで４−６Ｘ１０14ｃｍ-2の条件で注入
しソース・ドレイン領域１４を形成する。
【０１４６】以上の製造工程によって、図１に示す構造
を有するＭＴ−ｎＭＯＳデバイスが容易に形成されるこ
とがわかる。特に、図３（ａ）−（ｄ）に示す製造工程
において、ｎＭＯＳＦＥＴの反転電圧制御のための不純
物イオンの注入に際しフォトマスクが１枚で済む。した
がって、反転電圧制御のための不純物イオン注入に際し
２枚のフォトマスク１６ａ，１６ｂを必要とする従来の
方法（図３０（ａ），（ｂ）参照）と比較して、工程が
簡略化でき製造コストの低減を図ることができるという
利点がある。
【０１４７】（第２の実施形態）次に、第２の実施形態
に係るＭＴ−ｎＭＯＳデバイスについて、図４を参照し
ながら説明する。
【０１４８】図４に示すように、本実施形態において
も、上記第１の実施形態に係るＭＴ−ｎＭＯＳデバイス
と同様に、ｐ型不純物がドープされた半導体基板１の表
面付近の領域は、素子分離３により第１ｎＭＯＳＦＥＴ
形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領域Ｒn2とに区
画されている。そして、第１ｎＭＯＳＦＥＴ形成領域Ｒ
n1には第１ｎＭＯＳＦＥＴが形成され、第２ｎＭＯＳＦ
ＥＴ形成領域Ｒn2には第２ｎＭＯＳＦＥＴが形成されて
いる。ここで、本実施形態では、第１ｎＭＯＳＦＥＴの
構造は上記第１の実施形態と同じであって、ゲート絶縁
膜７，ゲート電極８，サイドウォール１３，チャネル領
域４，ソース・ドレイン領域１４，ＬＤＤ領域１１及び
ポケット領域９が設けられている。しかし、第２ｎＭＯ
ＳＦＥＴにおいて、ゲート絶縁膜７，ゲート電極８，サ
イドウォール１３，ソース・ドレイン領域１４及びＬＤ
Ｄ領域１１は設けられているものの、ポケット領域は設
けられていない。そして、第２ｎＭＯＳＦＥＴのゲート
絶縁膜７の直下方には、半導体基板１内にｐ型不純物を
注入してなるチャネル領域５が形成されている。つま
り、本実施形態では、第１，第２ｎＭＯＳＦＥＴ双方に
おいて、基板領域１ａ上にチャネル領域４、５がそれぞ
れ形成されていて、両者における不純物濃度は同じであ
る。また、ポケット領域は第１ｎＭＯＳＦＥＴにのみ設
けられている。
【０１４９】本実施形態に係るＭＴ−ｎＭＯＳデバイス
において、第１ｎＭＯＳＦＥＴの反転電圧はチャネル領
域４とポケット領域９の不純物濃度により決定され、第
２ｎＭＯＳＦＥＴの反転電圧はチャネル領域５の不純物
濃度により決定される。この場合、第１ｎＭＯＳＦＥＴ
は、ポケット領域９を備えていることから、チャネル領
域における不純物濃度を低くできるので、第１の実施形
態と同様に、ゲート空乏層容量が小さく、サブスレッシ
ョルド特性が優れているという特徴を有する。一方、第
２ｎＭＯＳＦＥＴは通常のｎＭＯＳＦＥＴとほぼ同じ構
成を有しているが、ゲート長が比較的大きい約０．５μ
ｍの領域ではこのような構造でも十分な特性が得られ
る。特に、本実施形態のような構造と長いチャネル領域
（ゲート長）とを有するｎＭＯＳＦＥＴは、製造工程に
おける特性のバラツキが少ないので、設計の容易化が図
れる利点がある。
【０１５０】なお、本実施形態に係るＭＴ−ｎＭＯＳデ
バイスの製造工程については詳細な説明及び図示を省略
するが、図３０（ａ）−（ｄ）に示す従来のＭＴ−ｎＭ
ＯＳデバイスの製造工程において、第１ｎＭＯＳＦＥＴ
と第２ｎＭＯＳＦＥＴに対してチャネル領域の形成のた
めのイオン注入をマスクを用いずに同時に行うことがで
きるので、従来の製造方法に比べて工程数を低減するこ
とができる。ただし、第１ｎＭＯＳＦＥＴ形成領域Ｒn1
におけるポケット領域９を形成するための工程は別途必
要である。
【０１５１】（第３の実施形態）次に、第３の実施形態
に係るＭＴ−ＣＭＯＳデバイスについて、図５，図６及
び図７（ａ）−（ｄ）を参照しながら説明する。
【０１５２】図５に示すように、本実施形態では、半導
体基板内に、ｐ型不純物を含むｐ型ウエル２ａと、ｎ型
不純物を含むｎ型ウエル２ｂが形成されている。そし
て、ｐ型ウエル２ａの表面付近の領域がｎＭＯＳＦＥＴ
を形成するためのｎＭＯＳＦＥＴ形成領域Ｒn であり、
ｎ型ウエル２ｂの表面付近の領域がｐＭＯＳＦＥＴを形
成するためのｐＭＯＳＦＥＴ形成領域Ｒｐである。さら
に、素子分離３により、ｎＭＯＳＦＥＴ形成領域Ｒn は
第１ｎＭＯＳＦＥＴ形成領域Ｒn1と第２ｎＭＯＳＦＥＴ
形成領域Ｒn2とに区画され、ｐＭＯＳＦＥＴ形成領域Ｒ
p は第１ｐＭＯＳＦＥＴ形成領域Ｒp1と第２ｐＭＯＳＦ
ＥＴ形成領域Ｒp2とに区画されている。上記第１，第２
ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2にそれぞれ形成され
る第１，第２ｎＭＯＳＦＥＴの構造は、上記第１の実施
形態における図１に示す構造と同じである。また、第
１，第２ｐＭＯＳＦＥＴの構造は、それぞれ第１の実施
形態における第１，第２ｎＭＯＳＦＥＴの構造におい
て、不純物の導電型を逆にしただけである。すなわち、
第１ｐＭＯＳＦＥＴは、ゲート電極８と、ゲート絶縁膜
７と、サイドウォール１３と、ｎ型のチャネル領域６
と、ｐ+ 型のソース・ドレイン領域１５と、ｐ- 型のＬ
ＤＤ領域１２と、ｎ型のポケット領域１０とを備えてい
る。一方、第２ｐＭＯＳＦＥＴにおいては、第１の実施
形態における基板領域１ａに相当するｎ型ウエル２ｂが
ゲート電極８の下方領域でチャネル領域として機能す
る。
【０１５３】本実施形態に係るＭＴ−ＣＭＯＳデバイス
のうちＭＴ−ｎＭＯＳデバイスの構造により、上記第１
の実施形態と同様の効果が得られる。また、ＭＴ−ｐＭ
ＯＳデバイスの構造においても、第１ｐＭＯＳＦＥＴの
反転電圧はチャネル領域６とポケット領域１０のｎ型不
純物の濃度により決まり、第２ｐＭＯＳＦＥＴの反転電
圧はｎ型ウエル２ｂとポケット領域１０のｎ型不純物の
濃度により決定される。したがって、上記第１の実施形
態と同様に、サブスレッショルド特性が良好でリーク電
流を低減し得ることになる。
【０１５４】また、図６は、本実施形態に係るＭＴ−ｎ
ＭＯＳデバイスのｐ型ウエル２ａに基板バイアス−２Ｖ
を、ＭＴ−ｐＭＯＳデバイスのｎ型ウエル２ｂに基板バ
イアス２Ｖをそれぞれ印加した状態を示す。このよう
に、ＭＴ−ＣＭＯＳデバイスの場合、ＭＴ−ｎＭＯＳデ
バイスのｐ型ウエル２ａには負のバイアスを、ＭＴ−ｐ
ＭＯＳデバイスのｎ型ウエル２ｂには正のバイアスを印
加することにより、いずれにおいても、各第１，第２Ｍ
ＯＳＦＥＴ相互間の反転電圧の差が大きくなり、ＭＴ−
ＣＭＯＳデバイス構造を採用したことによる効果が大き
くなる。また、外部からのノイズに強くなり、メモリー
などの信頼性が高くなる。
【０１５５】しかも、ｐ型ウエル２ａとｎ型ウエル２ｂ
とがそれぞれ第２ｎＭＯＳＦＥＴと第２ｐＭＯＳＦＥＴ
のチャネル領域としても機能するので、上記第１の実施
形態において説明したと同様に、第１，第２ＭＯＳＦＥ
Ｔ間の基板効果定数の差が顕著となり、極めて優れた特
性を有するＭＴ−ＣＭＯＳデバイスを構成することがで
きるのである。
【０１５６】次に、本実施形態に係るＭＴ−ＣＭＯＳデ
バイスの製造工程について、図７（ａ）−（ｄ）を参照
しながら説明する。
【０１５７】まず、図７（ａ）に示す工程で、単結晶シ
リコンで構成される半導体基板上に、ｐ型ウエル２ａと
ｎ型ウエル２ｂとを形成し、厚みが約４００ｎｍのシリ
コン酸化膜からなる素子分離３を形成し、第１ｎＭＯＳ
ＦＥＴ形成領域Ｒn1，第２ｎＭＯＳＦＥＴ形成領域Ｒn
2，第２ｐＭＯＳＦＥＴ形成領域Ｒp2及び第１ｐＭＯＳ
ＦＥＴ形成領域Ｒp1を区画する。そして、通常のフォト
リソグラフィー工程により、第１ｎＭＯＳＦＥＴ形成領
域Ｒn1のみを開口して他の領域Ｒn2, Ｒp2，Ｒp1を覆う
レジスト膜１６ｄを形成し，このレジスト膜１６ｄをマ
スクとして、第１ｎＭＯＳＦＥＴ形成領域Ｒn1にホウ素
イオン（Ｂ+ ）を注入し、第１ｎＭＯＳＦＥＴのチャネ
ル領域４を形成する。不純物イオンの注入条件は、２０
−６０ＫｅＶ，２−４×１０12ｃｍ-2である。
【０１５８】次に、図７（ｂ）に示す工程で、通常のフ
ォトリソグラフィー工程により、第１ｐＭＯＳＦＥＴ形
成領域Ｒp1のみを開口したレジスト膜１６ｅを形成し、
このレジスト膜１６ｅをマスクとして、第１ｐＭＯＳＦ
ＥＴ形成領域Ｒp1に燐イオン（Ｐ+ ）を注入し、第１ｐ
ＭＯＳＦＥＴのチャネル領域６を形成する。このときの
イオン注入条件は、３０−８０ＫｅＶ，２−４×１０12
ｃｍ-2である。
【０１５９】次に、図７（ｃ）に示す工程で、厚みが８
−１２ｎｍのシリコン酸化膜を形成し、さらにその上に
厚みが２５０−３００ｎｍのポリシリコン膜を堆積し、
通常のリソグラフィー工程、エッチング工程により、ゲ
ート絶縁膜７及びゲート電極８をパターニングする。次
に、ｐＭＯＳＦＥＴ形成領域Ｒp の上を覆うレジスト膜
と（図示せず）このゲート電極８とをマスクとして、ｎ
ＭＯＳＦＥＴ形成Ｒnにホウ素イオン（Ｂ+ 又はＢF2+
）を２０−３０ＫｅＶ，５−１０×１０12ｃｍ-2の条
件で注入し、ｐ型のポケット領域９を形成する。次に、
ｎＭＯＳＦＥＴ形成領域Ｒn の上を覆うレジスト膜（図
示せず）とゲート電極８とをマスクとしてｐＭＯＳＦＥ
Ｔ形成領域Ｒp に燐イオン（Ｐ+ ）を８０−１２０Ｋｅ
Ｖ，５−１０×１０12ｃｍ-2の条件で注入し、ｎ型のポ
ケット領域１０を形成する。
【０１６０】次に、図７（ｄ）に示す工程で、ｎＭＯＳ
ＦＥＴ形成領域Ｒn の上を開口したレジスト膜（図示せ
ず）及びゲート電極８をマスクとしてｎＭＯＳＦＥＴ形
成領域Ｒn に燐イオン（Ｐ+ ）を３０−４０ＫｅＶ，２
−８×１０13ｃｍ-2の条件で注入し、各ｎＭＯＳＦＥＴ
のＬＤＤ領域１１を形成する。さらに、ｐＭＯＳＦＥＴ
形成領域Ｒp の上を開口したレジスト膜（図示せず）及
びゲート電極８をマスクとしてｐＭＯＳＦＥＴ形成領域
Ｒp にホウ素イオン（Ｂ+ ）を１０−２０ＫｅＶ，２−
８×１０13ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴの
ＬＤＤ領域１２を形成する。ただし、この工程は、上記
ポケット領域９，１０の形成に用いたレジスト膜と同じ
レジスト膜を用い、不純物の導電型を変えることで、各
領域Ｒn，Ｒp において、ポケット領域９，１０の形成
と連続的に行われる。
【０１６１】次に、ゲート電極８の各側面上にサイドウ
ォール１３を形成した後、各領域Ｒn 又はＲp を開口し
たレジスト膜（図示せず），ゲート電極８及びサイドウ
ォール１３をマスクとして、ｎＭＯＳＦＥＴ形成領域Ｒ
n にはヒ素イオン（Ａｓ+ ）を４０ＫｅＶ，４−６Ｘ１
０14ｃｍ-2の条件で注入し、ｐＭＯＳＦＥＴ形成領域Ｒ
p にはホウ素イオン（Ｂ+ ）を１０−２０ＫｅＶ，４−
６Ｘ１０14ｃｍ-2の条件で注入し、各ｎＭＯＳＦＥＴ，
各ｐＭＯＳＦＥＴの各ソース・ドレイン領域１４，１５
を形成する。
【０１６２】以上の工程によって、上記図５に示すＭＴ
−ＣＭＯＳデバイスの構造が容易に得られる。特に、本
実施形態の製造方法では、図７（ａ），（ｂ）に示す工
程で、反転電圧制御のためのフォトマスクが２枚で済
む。一方、従来の図３０（ａ）−（ｄ）に示す工程をＭ
Ｔ−ＣＭＯＳデバイスにそのまま適用すると、第１ｎＭ
ＯＳＦＥＴと、第２ｎＭＯＳＦＥＴと、第１ｐＭＯＳＦ
ＥＴと、第２ｐＭＯＳＦＥＴとにおけるチャネル領域を
形成するために、各ＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2，
Ｒp1，Ｒp2のみを開口した４種類のレジスト膜を形成す
る必要があることが容易に理解される。したがって、本
実施形態に係る半導体装置の製造方法では、従来の方法
と比較して２回のフォトマスク形成工程を削減でき、工
程が簡略化できる。
【０１６３】（第４の実施形態）次に、第４の実施形態
に係るＭＴ−ＣＭＯＳデバイスの製造工程について、図
８（ａ）−（ｃ）を参照しながら説明する。
【０１６４】本実施形態においても、製造工程の途中ま
では上記第３の実施形態で説明した図７（ａ），（ｂ）
と同様の工程を行う。この工程については、図示及び説
明を省略する。
【０１６５】そして、図８（ａ）に示す工程で、ｐＭＯ
ＳＦＥＴ形成領域Ｒp を覆うレジスト膜１６ｆを形成
し、このレジスト膜１６ｆとゲート電極８とをマスクと
してｎＭＯＳＦＥＴ形成領域Ｒn にホウ素イオン（Ｂ+
）を２０−３０ＫｅＶ，５−１０×１０12ｃｍ-2の条
件で注入し、各ｎＭＯＳＦＥＴのポケット領域９を形成
する。
【０１６６】次に、図８（ｂ）に示す工程で、各ゲート
電極８をマスクとして各領域Ｒn1，Ｒn2，Ｒp2，Ｒp1に
燐イオン（Ｐ+ ）を３０−４０ＫｅＶ，０．５−２×１
０13ｃｍ-2の条件で注入し、第１，第２ｎＭＯＳＦＥＴ
形成領域Ｒn1，Ｒn2にはＬＤＤ領域１１を、第１，第２
ｐＭＯＳＦＥＴ形成領域Ｒp1，Ｒp2にはポケット領域１
０を同時に形成する。
【０１６７】次に、図８（ｃ）に示す工程で、上記第３
の実施形態における図７（ｄ）に示す工程と同じ工程を
行って、ゲート電極８の側面上のサイドウォール１３
と、第１，第２ｎＭＯＳＦＥＴのソース・ドレイン領域
１４と、第１，第２ｐＭＯＳＦＥＴのソース・ドレイン
領域１５とを形成する。ただし、ソース・ドレイン領域
の形成時の条件は、上記第３の実施形態と同様である。
【０１６８】以上の工程に形成されたＭＴ−ＣＭＯＳデ
バイスにおいて、第１ｎＭＯＳＦＥＴの反転電圧はチャ
ネル領域４とポケット領域９との不純物濃度で決定さ
れ、第２ｎＭＯＳＦＥＴの反転電圧はｐ型ウエル２ａと
ポケット領域９との不純物濃度で決定され、第１ｐＭＯ
ＳＦＥＴの反転電圧はチャネル領域６とポケット領域１
０との不純物濃度で決定され、第２ｐＭＯＳＦＥＴの反
転電圧はｎ型ウエル２ｂとポケット領域１０との不純物
濃度で決定される。すなわち、相異なる反転電圧を有す
る２つのＭＯＳＦＥＴを搭載したＭＴ−ｎＭＯＳデバイ
スとＭＴ−ｐＭＯＳデバイスとからなるＭＴ−ＣＭＯＳ
デバイスが構成される。
【０１６９】本実施形態の製造工程では、反転電圧制御
のためのフォトマスクが２枚で済む点は上記第３の実施
形態と同様である。加えて、本実施形態の製造工程で
は、ｎＭＯＳＦＥＴのＬＤＤ領域１１と、ｐＭＯＳＦＥ
Ｔのポケット領域１０とを自己整合的に同時に形成する
ので、他方の領域を覆うフォトマスク（レジスト膜）が
不要となり、上記第３実施形態における図７（ｃ）に示
す工程に比べ、さらに２枚のフォトマスクを省略でき、
工程が簡略化できる。
【０１７０】また、本実施形態におけるＭＴ−ＣＭＯＳ
デバイスでは、第１，第２ｐＭＯＳＦＥＴは、ＬＤＤ構
造とならずシングルドレイン構造になるが、通常、ｐＭ
ＯＳＦＥＴはドレイン近傍の電界強度がｎＭＯＳＦＥＴ
より低く、ホットキャリアの発生確率が低いので信頼性
が低下する虞れはない。そして、本実施形態におけるＭ
Ｔ−ＣＭＯＳデバイスにおいても、ｎＭＯＳＦＥＴ及び
ｐＭＯＳＦＥＴの双方が、相異なる反転電圧を有する第
１，第２ｎＭＯＳＦＥＴと、第１，第２ｐＭＯＳＦＥＴ
とを備えているので、上記第３の実施形態と同様の効果
を発揮することができる。
【０１７１】（第５の実施形態）次に、第５の実施形態
に係るＭＴ−ＣＭＯＳデバイスについて、図９（ａ）−
（ｃ）を参照しながら説明する。
【０１７２】本実施形態においても、製造工程の途中ま
では上記第３の実施形態で説明した図７（ａ），（ｂ）
と同様の工程を行う。この工程については、図示及び説
明を省略する。
【０１７３】そして、図９（ａ）に示す工程で、ｎＭＯ
ＳＦＥＴ形成領域Ｒn を覆うレジスト膜１６ｇを形成
し、このレジスト膜１６ｇとゲート電極８とをマスクと
してｐＭＯＳＦＥＴ形成領域Ｒp に燐イオン（Ｐ+ ）を
８０−１２０ＫｅＶ，５−１０×１０12ｃｍ-2の条件で
注入し、各ｐＭＯＳＦＥＴのポケット領域１０を形成す
る。
【０１７４】次に、図９（ｂ）に示す工程で、各ゲート
電極８をマスクとして各領域Ｒn1，Ｒn2，Ｒp2，Ｒp1に
ホウ素イオン（Ｂ+ ）を１０−２０ＫｅＶ，２−８×１
０13ｃｍ-2の条件で注入し、第１，第１ｐＭＯＳＦＥＴ
形成領域Ｒp1，Ｒp2にはＬＤＤ領域１２を、第１，第２
ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2にはポケット領域９
を同時に形成する。
【０１７５】次に、図９（ｃ）に示す工程で、上記第３
の実施形態における図７（ｄ）に示す工程と同じ処理を
行って、ゲート電極８の側面上のサイドウォール１３
と、第１，第２ｎＭＯＳＦＥＴのソース・ドレイン領域
１４と、第１，第２ｐＭＯＳＦＥＴのソース・ドレイン
領域１５とを形成する。ただし、ソース・ドレイン領域
の形成時のイオン注入等の条件は、上記第３の実施形態
と同様である。
【０１７６】以上の工程によって形成されたＭＴ−ＣＭ
ＯＳデバイスにおいて、第１ｎＭＯＳＦＥＴの反転電圧
はチャネル領域４とポケット領域９との不純物濃度で決
定され、第２ｎＭＯＳＦＥＴの反転電圧はｐ型ウエル２
ａとポケット領域９との不純物濃度で決定され、第１ｐ
ＭＯＳＦＥＴの反転電圧はチャネル領域６とポケット領
域１０との不純物濃度で決定され、第２ｐＭＯＳＦＥＴ
の反転電圧はｎ型ウエル２ｂとポケット領域１０との不
純物濃度で決定される。すなわち、相異なる反転電圧を
有する２つのＭＯＳＦＥＴを搭載したＭＴ−ｎＭＯＳデ
バイスとＭＴ−ｐＭＯＳデバイスとからなるＭＴ−ＣＭ
ＯＳデバイスが構成される。
【０１７７】本実施形態の製造工程では、反転電圧制御
のためのフォトマスクが２枚で済む点は上記第３の実施
形態と同様である。加えて、本実施形態の製造工程で
は、ｐＭＯＳＦＥＴのＬＤＤ領域１２と、ｎＭＯＳＦＥ
Ｔのポケット領域９とを自己整合的に同時に形成するの
で、他方の領域を覆うフォトマスク（レジスト膜）が不
要となり、上記第３実施形態における図７（ｃ）に示す
工程に比べ、さらに２枚のフォトマスクを省略でき、工
程が簡略化できる。
【０１７８】また、本実施形態におけるＭＴ−ＣＭＯＳ
デバイスでは、第１，第２ｎＭＯＳＦＥＴは、ＬＤＤ構
造とならずシングルドレイン構造になるが、ソース・ド
レイン領域１４を形成するための不純物イオンとして燐
イオンを用いており、砒素イオンを用いた場合と比較し
てドレイン近傍の電界強度が低くホットキャリアの発生
確率が低いので信頼性が悪化する虞れはない。そして、
本実施形態におけるＭＴ−ＣＭＯＳデバイスにおいて
も、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの双方が、相異
なる反転電圧を有する第１，第２ｎＭＯＳＦＥＴと、相
異なる反転電圧を有する第１，第２ｐＭＯＳＦＥＴとを
備えているので、上記第３の実施形態と同様の効果を発
揮することができる。
【０１７９】なお、最少ゲート長と電源電圧によっては
砒素をもちいたシングルドレイン構造を採用できる場合
も考えられる。
【０１８０】（第６の実施形態）次に、第６の実施形態
に係るＭＴ−ｎＭＯＳデバイスについて、図１０（ａ）
−（ｃ）を参照しながら説明する。
【０１８１】本実施形態においては、図１０（ａ）に示
す工程までに上記第１の実施形態で説明した図３（ａ）
と同様の工程を行う。この工程については、図示及び説
明を省略する。
【０１８２】そして、図１０（ａ）に示す工程で、半導
体基板１の全面上に厚みが８−１２ｎｍのシリコン酸化
膜を堆積し、さらにその上に厚みが２５０−３００ｎｍ
のポリシリコン膜を堆積し、通常のフォトリソグラフィ
ー工程、エッチング工程により、ゲート電極８及びゲー
ト絶縁膜７をパターニングする。次に、このゲート電極
８の側面上にサイドウォール１３を形成した後、ゲート
電極８とサイドウォール１３をマスクとして砒素イオン
（Ａｓ+ ）を４０ＫｅＶ，４−６Ｘ１０14ｃｍ-2の条件
で注入し、ｎ+ 型のソース・ドレイン領域１４を形成す
る。さらに、チタン膜を５０ｎｍ程度の厚みで堆積した
後、熱処理を行って、チタンとソース・ドレイン領域１
４及びゲート電極８を構成するシリコンとを反応させ、
ゲート電極８とソース・ドレイン領域１４との表面上に
厚みが約１００ｎｍのチタンシリサイド膜１７ａ，１７
ｂをそれぞれ形成する。その後、サイドウォール１３を
選択的エッチングにより除去する。
【０１８３】次に、図１０（ｂ）に示す工程で、各チタ
ンシリサイド膜１７ａ，１７ｂをマスクとして、ＢＦ2
イオン（ＢＦ2+）を１００−１５０ＫｅＶ，２−８×１
０12ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのサイド
ウォール１３が除去された領域の下方にｐ型のポケット
領域９を形成する。
【０１８４】次に、図１０（ｃ）に示す工程で、各チタ
ンシリサイド膜１７ａ，１７ｂをマスクとして、燐イオ
ン（Ｐ+ ）を３０−４０ＫｅＶ，２−８×１０13ｃｍ-2
の条件で注入し、ポケット領域９で囲まれるｎ- 型のＬ
ＤＤ領域１１を形成する。
【０１８５】以上の製造工程では、上記第１の実施形態
と同様に、ＭＴ−ｎＭＯＳデバイスにおける各ｎＭＯＳ
ＦＥＴの反転電圧制御のために必要なフォトマスクが１
枚で済み、従来の方法と比較して工程が簡略化できる。
【０１８６】また、本実施形態の製造工程で形成される
ＭＴ−ｎＭＯＳＦＥＴにおいて、第１ｎＭＯＳＦＥＴの
反転電圧はチャネル領域４とポケット領域９のｐ型不純
物濃度により決定され、第２ｎＭＯＳＦＥＴの反転電圧
は基板領域１ａとポケット領域９のｐ型不純物濃度によ
り決定される。したがって、上記第１の実施形態で説明
したと同様に、サブスレッショルド特性が良好でリーク
電流を低減できるという効果を発揮することができる。
この効果は第２ｎＭＯＳＦＥＴにおいてより顕著であ
る。また、ポケット領域９によりパンチスルーや短チャ
ネル効果を抑制できる。
【０１８７】さらに、本実施形態では、ポケット領域９
をゲート電極８とソース・ドレイン領域１４上のチタン
シリサイド膜１７ａ，１７ｂをマスクとして用いるイオ
ン注入により形成するので、ポケット領域９が極めて局
所的に形成される。つまり、図１０（ｃ）に示す構造で
は、第１実施形態における図１に示す構造と比較して、
ポケット領域９がソース・ドレイン領域１４の下方にま
で延びていない。そのために、ソース・ドレイン領域１
４と基板領域１ａとの間にｐｎジャンクションが形成さ
れることになり、ソース・ドレイン領域１４とポケット
領域９との間にｐｎジャンクションが形成される第１の
実施形態等に比べ、ｐｎジャンクションのｐ側領域の不
純物濃度を小さくできるため、寄生容量の低減を図るこ
とができる。通常、ＭＴ−ＭＯＳデバイスは、１．０−
２．０Ｖの低い電源電圧で動作させるため、ｐｎジャン
クションの空乏層の伸びが小さく寄生容量が大きくなる
という不利な点を有するが、本実施形態では、上述のご
とく寄生容量を低減し得るので、その効果は極めて大き
く、高速で動作しかつ消費電力が非常に少ないＬＳＩを
実現できる。
【０１８８】（第１〜第６の実施形態に関する変形形
態）上記第１，第２の実施形態で説明したＭＴ−ｎＭＯ
Ｓデバイスの構造は、ＭＴ−ｐＭＯＳデバイスについて
も、同様に適用することができ、同様の効果を発揮する
ことができる。
【０１８９】また、第２の実施形態の構造を有する第
１，第２ｎＭＯＳＦＥＴと、この第１，第２ｎＭＯＳＦ
ＥＴの不純物の導電型のみを逆にした構造を有する第
１，第２ｐＭＯＳＦＥＴとを設けて、ＭＴ−ＣＭＯＳデ
バイスを構成してもよい。
【０１９０】さらに、上記第６の実施形態では、第１の
実施形態の図１に示すような第２ｎＭＯＳＦＥＴでは基
板領域１ａがチャネル領域として機能するＭＴ−ｎＭＯ
Ｓデバイスについて説明したが、第６の実施形態におい
て、第２ｎＭＯＳＦＥＴに、第１ｎＭＯＳＦＥＴのチャ
ネル領域４における不純物濃度よりも不純物濃度の低い
チャネル領域を設けてもよい。
【０１９１】（第７の実施形態）以下、第７の実施形態
について、図１１，図１２及び図１３（ａ）〜（ｄ）を
参照しながら説明する。
【０１９２】図１１は、第７の実施形態に係るＭＴ−ｎ
ＭＯＳデバイスの断面図である。図１１に示すように、
ｐ型不純物がドープされたシリコン単結晶からなる半導
体基板１の表面付近の領域は、シリコン酸化膜からなる
素子分離３により、多数の活性領域に区画されている。
各活性領域には、高反転電圧型の第１ｎＭＯＳＦＥＴを
形成するための第１ｎＭＯＳＦＥＴ形成領域Ｒn1と、低
反転電圧型の第２ｎＭＯＳＦＥＴを形成するための第２
ｎＭＯＳＦＥＴ形成領域Ｒn2とが設けられている。第１
及び第２ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2において、
シリコン酸化膜からなるゲート絶縁膜７と、該ゲート絶
縁膜７の上に設けられたポリシリコン膜からなるゲート
電極８と、該ゲート電極８の各側面上に形成されたシリ
コン酸化膜からなるサイドウォール１３とが設けられて
いる。そして、第１ｎＭＯＳＦＥＴ形成領域Ｒn1及び第
２ｎＭＯＳＦＥＴ形成領域Ｒn2の双方において、ゲート
絶縁膜７の直下方の基板領域１ａがチャネル領域として
機能する。
【０１９３】そして、各ｎＭＯＳＦＥＴ形成領域Ｒn1，
Ｒn2において、半導体基板１内のゲート電極８の両側方
に位置する領域に形成され高濃度のｎ型不純物を含むｎ
+ 型のソース・ドレイン領域１４と、チャネル領域と各
ソース・ドレイン領域１４との間に形成され低濃度のｎ
型不純物を含むｎ- 型のＬＤＤ領域１１と、ＬＤＤ領域
１１及びソース・ドレイン領域１４を取り囲むように形
成されｐ型の不純物を含むパンチスルーストッパとなる
ｐ型のポケット領域９ａ，９ｂとが設けられている。
【０１９４】図１２（ａ），（ｂ）は、上記第１，第２
ｎＭＯＳＦＥＴにおける互いに逆導電型の２種類の不純
物で相殺される分を除いた実効的な不純物の濃度の分
布、つまりキャリアの濃度分布を示す。実線は本実施形
態では第１導電型キャリアとなるｎ型キャリアの濃度分
布を、破線は第２導電型キャリアであるｐ型キャリアの
濃度分布をそれぞれ示す。また、図１２（ａ），（ｂ）
では、各ｎＭＯＳＦＥＴのチャネル方向を横軸にとって
いる。図１２（ａ），（ｂ）からわかるように、各ｎＭ
ＯＳＦＥＴを比較すると、ＬＤＤ領域１１及びソース・
ドレイン領域１４におけるｎ型キャリアの濃度は同じで
ある。しかし、第１ｎＭＯＳＦＥＴのポケット領域９ａ
におけるｐ型キャリアの濃度ｐ1 は、第２ｎＭＯＳＦＥ
Ｔのポケット領域９ｂにおけるｐ型キャリアの濃度ｐ2
よりも高い。その結果、第１ｎＭＯＳＦＥＴの反転電圧
（しきい値電圧）は第２ｎＭＯＳＦＥＴの反転電圧より
も高くなっている。そのため、従来の２種類の反転電圧
を有するＭＯＳＦＥＴを搭載したＭＴ−ＭＯＳデバイス
と同様に、動作速度が高いかつ消費電力の小さいＭＴ−
ＭＯＳデバイスを得ることができる。
【０１９５】加えて、本実施形態では、反転電圧の異な
る２種類のｎＭＯＳＦＥＴを同じ半導体基板１上に搭載
するために、ポケット領域９ａ，９ｂにおける不純物濃
度を制御することにより、以下の利点が得られる。すな
わち、ソース・ドレイン領域（本実施形態ではＬＤＤ領
域１１）とチャネル領域との間にポケット領域を設けた
トランジスタは、パンチスルーや短チャネル効果を抑制
できる。このため、従来の半導体装置のごとく各ＭＯＳ
ＦＥＴのチャネル領域に２種類の濃度でしきい値制御用
の不純物イオンの注入を行なうものに比べ、微細化に有
利な構造となる。また、いずれのｎＭＯＳＦＥＴにおい
てもポケット領域９ａ又は９ｂが形成されているので、
チャネル領域として機能する基板領域１ａの不純物濃度
を低くしても、パンチスルーや短チャネル効果を十分抑
制できる。このように、チャネル領域における不純物濃
度を通常のＭＯＳＦＥＴより低くできるので、ゲート空
乏層容量が小さくなり、サブスレッショルド特性が良好
でリーク電流が小さいという効果が得られる。
【０１９６】特に、本実施形態においては、第１の実施
形態等とは異なり、第１，第２ｎＭＯＳＦＥＴの双方に
ついてもチャネル領域にしきい値制御用不純物の注入を
行なわずに基板領域１ａをそのままチャネル領域として
利用している結果、チャネル領域の不純物濃度が極めて
低くなることになり、上述の効果を顕著に発揮すること
ができる。
【０１９７】次に、本実施形態に係るＭＴ−ｎＭＯＳデ
バイスの製造工程について、図１３（ａ）−（ｄ）を参
照しながら説明する。
【０１９８】まず、図１３（ａ）に示す工程で、ｐ型不
純物がドープされたシリコン単結晶で構成される半導体
基板１上に、ＬＯＣＯＳ法，トレンチ分離法等を用いて
厚みが約４００ｎｍのシリコン酸化膜からなる素子分離
３を形成し、この素子分離３により、第１ｎＭＯＳＦＥ
Ｔ形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領域Ｒn2とを
区画する。そして、基板の全面上に厚みが８−１２ｎｍ
のシリコン酸化膜を堆積し、さらにその上に厚みが２５
０−３００ｎｍのポリシリコン膜を堆積し、通常のフォ
トリソグラフィー工程、エッチング工程により、ゲート
電極８及びゲート絶縁膜７を形成する。さらに、このゲ
ート電極８をマスクとして燐イオン（Ｐ+ ）を３０−４
０ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、ＬＤ
Ｄ領域１１を形成する。
【０１９９】次に、図１３（ｂ）に示す工程で、ゲート
電極８をマスクとして、各ｎＭＯＳＦＥＴ形成領域Ｒn
1，Ｒn2にホウ素イオン（Ｂ+ ）を２０−３０ＫｅＶ，
５−１０×１０12ｃｍ-2の条件で注入し、各ｎＭＯＳＦ
ＥＴ形成領域Ｒn1，Ｒn2にｐ型ポケット領域９ａ，９ｂ
を形成する。
【０２００】次に、図１３（ｃ）に示す工程で、第２ｎ
ＭＯＳＦＥＴ形成領域Ｐn2を覆い第１ｎＭＯＳＦＥＴ形
成領域Ｒn1の上を開口したレジスト膜１６ｈを形成した
後、このレジスト膜１６ｈとゲート電極８とをマスクと
して、第１ｎＭＯＳＦＥＴ形成領域Ｒn1内にホウ素イオ
ン（Ｂ+ ）を２０−３０ＫｅＶ，２−５×１０12ｃｍ-2
の条件で注入し、第１ｎＭＯＳＦＥＴのポケット領域９
ａの不純物濃度つまりキャリアの濃度のみを濃くする。
【０２０１】次に、図１３（ｄ）に示す工程で、ゲート
電極８の各側面上にサイドウォール１３を形成し、ゲー
ト電極８とそのサイドウォール１３をマスクとしてヒ素
イオンを４０ＫｅＶ，４−６Ｘ１０14ｃｍ-2の条件で注
入しソース・ドレイン領域１４を形成する。
【０２０２】以上の製造工程によって、図１１に示す構
造を有するＭＴ−ｎＭＯＳデバイスが容易に形成される
ことがわかる。特に、図１３（ａ）−（ｄ）に示す製造
工程において、フォトマスクとなる１枚のレジスト膜１
６ｈのみで、ｎＭＯＳＦＥＴの反転電圧制御のための不
純物イオンの注入を行なうことができる。したがって、
反転電圧制御のための不純物イオン注入に際し２枚のフ
ォトマスク（図３０（ａ），（ｂ）に示すレジスト膜１
６ａ，１６ｂ）を必要とする従来の方法と比較して、工
程が簡略化でき製造コストの低減を図ることができると
いう利点がある。
【０２０３】（第８の実施形態）次に、第８の実施形態
に係るＭＴ−ｎＭＯＳデバイスについて、図１４を参照
しながら説明する。
【０２０４】図１４に示すように、本実施形態において
も、上記第７の実施形態に係るＭＴ−ｎＭＯＳデバイス
と同様に、ｐ型不純物がドープされた半導体基板１の表
面付近の領域は、素子分離３により第１ｎＭＯＳＦＥＴ
形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領域Ｒn2とに区
画されている。そして、第１ｎＭＯＳＦＥＴ形成領域Ｒ
n1に形成されている第１ｎＭＯＳＦＥＴと、第２ｎＭＯ
ＳＦＥＴ形成領域Ｒn2に形成されている第２ｎＭＯＳＦ
ＥＴとの構造は、基本的に上記第７の実施形態における
各ｎＭＯＳＦＥＴの構造と同じであって、ゲート絶縁膜
７，ゲート電極８，サイドウォール１３，ソース・ドレ
イン領域１４，ＬＤＤ領域１１及びポケット領域９ａ，
９ｂが設けられている。
【０２０５】ここで、本実施形態の特徴として、第１ｎ
ＭＯＳＦＥＴのポケット領域９ａの幅Ｗp1は、第２ｎＭ
ＯＳＦＥＴのポケット領域の幅Ｗp2よりも大きい。ただ
し、各ポケット領域９ａ，９ｂにおける不純物濃度は同
じである。このような構造は、例えば上記第１の実施形
態の製造工程において、図１３（ｃ）に示す工程で、第
１ｎＭＯＳＦＥＴのポケット領域９ａに第１導電型不純
物（ボロン）を再度注入する際に、半導体基板１の主面
に垂直な方向に対してゲート電極８に対向する側に大き
く傾いた方向からイオン注入を行なうことにより実現で
きる。あるいは、各ｎＭＯＳＦＥＴのポケット領域９
ａ，９ｂを形成する際のイオン注入を傾き角を変えて行
なってもよい。
【０２０６】本実施形態では、第１ｎＭＯＳＦＥＴのポ
ケット領域９ａの幅Ｗp1が第２ｎＭＯＳＦＥＴのポケッ
ト領域９ｂの幅Ｗp2よりも広いので、第１ｎＭＯＳＦＥ
Ｔの反転電圧が第２ｎＭＯＳＦＥＴの反転電圧よりも高
くなる。このように、ポケット領域の幅を変えるだけで
２種類の反転電圧を有するｎＭＯＳＦＥＴを同じ半導体
基板上に形成できるので、簡素な工程で図１４の構成を
実現することができ、上記第７の実施形態の製造方法と
ほぼ同じ効果を発揮することができる。
【０２０７】（第９の実施形態）次に、第９の実施形態
に係るＭＴ−ＣＭＯＳデバイスについて、図１５及び図
１６（ａ）−（ｆ）を参照しながら説明する。
【０２０８】図１５に示すように、本実施形態では、半
導体基板内にｐ型不純物を含むｐ型ウエル２ａと、ｎ型
不純物を含むｎ型ウエル２ｂとが形成されている。そし
て、半導体基板内には、ｎＭＯＳＦＥＴ形成領域Ｒn と
ｐＭＯＳＦＥＴ形成領域Ｒpとが存在する。さらに、素
子分離３により、ｎＭＯＳＦＥＴ形成領域Ｒn は第１ｎ
ＭＯＳＦＥＴ形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領
域Ｒn2とに区画され、ｐＭＯＳＦＥＴ形成領域Ｒp は第
１ｐＭＯＳＦＥＴ形成領域Ｒp1と第２ｐＭＯＳＦＥＴ形
成領域Ｒp2とに区画されている。上記第１，第２ｎＭＯ
ＳＦＥＴ形成領域Ｒn1，Ｒn2にそれぞれ形成される第
１，第２ｎＭＯＳＦＥＴの構造は、上記第７の実施形態
における図１１に示す構造と同じである。また、第１，
第２ｐＭＯＳＦＥＴの構造は、それぞれ図１１に示す第
１，第２ｎＭＯＳＦＥＴの構造において不純物の導電型
を逆にしただけである。すなわち、第１，第２ｐＭＯＳ
ＦＥＴは、それぞれゲート電極８と、ゲート絶縁膜７
と、サイドウォール１３と、ｐ+ 型のソース・ドレイン
領域１５と、ｐ- 型のＬＤＤ領域１２と、ｎ型のポケッ
ト領域１０ａ，１０ｂとを備えている。
【０２０９】本実施形態に係るＭＴ−ＣＭＯＳデバイス
のうちＭＴ−ｎＭＯＳデバイスの構造により、上記第７
の実施形態と同様の効果が得られる。また、ＭＴ−ｐＭ
ＯＳデバイスの構造においても、第１ｐＭＯＳＦＥＴの
ポケット領域１０ａにおけるｎ型不純物の濃度（ｎ型キ
ャリアの濃度）を第２ｐＭＯＳＦＥＴのポケット領域１
０ｂにおけるｎ型不純物の濃度よりも濃くしておくこと
で、第１ｐＭＯＳＦＥＴの反転電圧を第２ｐＭＯＳＦＥ
Ｔの反転電圧よりも高くするようにしている。したがっ
て、上記第７の実施形態と同様に、サブスレッショルド
特性が良好となりリーク電流を低減し得ることになる。
現実に使用される半導体デバイスはほとんどＣＭＯＳデ
バイスの構造を有しているので、本実施形態に係るＭＴ
−ＣＭＯＳデバイスの実用性は極めて大きい。
【０２１０】次に、本実施形態に係るＭＴ−ＣＭＯＳデ
バイスの製造工程について、図１６（ａ）−（ｄ）を参
照しながら説明する。
【０２１１】まず、図１６（ａ）に示す工程で、単結晶
シリコンで構成される半導体基板１上に、ｐ型ウエル２
ａとｎ型ウエル２ｂとを形成した後、厚みが約４００ｎ
ｍのシリコン酸化膜からなる素子分離３を形成し、第１
ｎＭＯＳＦＥＴ形成領域Ｒn1，第２ｎＭＯＳＦＥＴ形成
領域Ｒn2，第２ｐＭＯＳＦＥＴ形成領域Ｒp2及び第１ｐ
ＭＯＳＦＥＴ形成領域Ｒp1を区画する。そして、半導体
基板１上に厚みが８−１２ｎｍのシリコン酸化膜を形成
し、さらにその上に厚みが２５０−３００ｎｍのポリシ
リコン膜を堆積し、通常のリソグラフィー工程、エッチ
ング工程により、ゲート絶縁膜７及びゲート電極８を形
成する。そして、通常のフォトリソグラフィー工程によ
り、ｎＭＯＳＦＥＴ形成領域Ｒn の上のみを開口したレ
ジスト膜１６ｉを形成し，このレジスト膜１６ｉ及びゲ
ート電極８をマスクとして第１及び第２ｎＭＯＳＦＥＴ
形成領域Ｒn1，Ｒn2に燐イオン（Ｐ+ ）を３０−４０Ｋ
ｅＶ，２−８×１０13ｃｍ-2の条件で注入し、各ｎＭＯ
ＳＦＥＴのＬＤＤ領域１１を形成する。次に、同じレジ
スト膜１６ｉ及びゲート電極８とをマスクとして、第１
及び第２ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2にホウ素イ
オン（Ｂ+ ）を２０−３０ＫｅＶ，２−５×１０12ｃｍ
-2の条件で注入し、ｐ型のポケット領域９ａ，９ｂを形
成する。
【０２１２】次に、図１６（ｂ）に示す工程で、第１ｎ
ＭＯＳＦＥＴ形成領域Ｒn1の上のみを開口したレジスト
膜１６ｊを形成し、このレジスト膜１６ｊをマスクとし
て、第１ｎＭＯＳＦＥＴ形成領域Ｒn1内にホウ素イオン
（Ｂ+ ）を２０−３０ＫｅＶ，２−５×１０12ｃｍ-2の
条件で注入し、第１ｎＭＯＳＦＥＴのポケット領域９ａ
の不純物濃度のみを濃くする。
【０２１３】次に、図１６（ｃ）に示す工程で、ｐＭＯ
ＳＦＥＴ形成領域Ｒp の上のみを開口したレジスト膜１
６ｋを形成した後、このレジスト膜１６ｋ及びゲート電
極８をマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp にホウ
素イオン（Ｂ+ ）を３０−４０ＫｅＶ，２−８×１０13
ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのＬＤＤ領域
１２を形成する。さらに、同じレジスト膜１６ｋ及びゲ
ート電極８をマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp
に燐イオン（Ｐ+ ）を８０−１２０ＫｅＶ，５−１０×
１０12ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのｎ型
のポケット領域１０ａ，１０ｂを形成する。
【０２１４】次に、図１６（ｄ）に示す工程で、第１ｐ
ＭＯＳＦＥＴ形成領域Ｒp1の上のみを開口したレジスト
膜１６ｌを形成し、このレジスト膜１６ｌ及びゲート電
極８をマスクとして、第１ｐＭＯＳＦＥＴ形成領域Ｒp1
内に燐イオン（Ｐ+ ）を８０−１２０ＫｅＶ，２−５×
１０12ｃｍ-2の条件で注入し、第１ｐＭＯＳＦＥＴのポ
ケット領域１０ａのみ不純物濃度を濃くする。
【０２１５】次に、図１６（ｅ）に示す工程で、各ＭＯ
ＳＦＥＴのゲート電極８の各側面上にサイドウォール１
３を形成した後、ｎＭＯＳＦＥＴ形成領域Ｒn の上を開
口したレジスト膜１６ｍを形成し、このレジスト膜１６
ｍ，ゲート電極８及びサイドウォール１３をマスクとし
て、ｎＭＯＳＦＥＴ形成領域Ｒn にヒ素イオン（Ａｓ+
）を４０ＫｅＶ，４−６Ｘ１０14ｃｍ-2の条件で注入
し、ｎＭＯＳＦＥＴのソース・ドレイン領域１４を形成
する。
【０２１６】次に、図１６（ｆ）に示す工程で、ｐＭＯ
ＳＦＥＴ形成領域Ｒp の上を開口したレジスト膜１６ｎ
を形成した後、このレジスト膜１６ｎ，ゲート電極８及
びサイドウォール１３をマスクとして、ｐＭＯＳＦＥＴ
形成領域Ｒp にホウ素イオン（Ｂ+ ）を１０−２０Ｋｅ
Ｖ，４−６×１０14ｃｍ-2の条件で注入し、各ｐＭＯＳ
ＦＥＴのソース・ドレイン領域１５を形成する。
【０２１７】以上の工程によって、上記図１５に示す構
造を有するＭＴ−ＣＭＯＳデバイスが容易に形成され
る。
【０２１８】本実施形態のＭＴ−ＣＭＯＳデバイスの製
造工程では、反転電圧制御のためのレジスト膜が２枚で
済む（レジスト膜１６ｊ，１６ｌ）ので、従来の方法と
比較して工程が簡略化できる。
【０２１９】（第１０の実施形態）次に、第１０の実施
形態について、図１７（ａ）−（ｄ）を参照しながら説
明する。図１７（ａ）−（ｄ）は、２種類の反転電圧を
有するＭＴ−ｐＭＯＳデバイスの製造工程を示す断面図
である。
【０２２０】まず、図１７（ａ）に示す工程で、シリコ
ン単結晶で構成される半導体基板１中のｎ型ウエル２ｂ
上に、ＬＯＣＯＳ法，トレンチ分離法等を用いて厚みが
約４００ｎｍのシリコン酸化膜からなる素子分離３を形
成し、この素子分離３により、第１ｐＭＯＳＦＥＴ形成
領域Ｒp1と第２ｐＭＯＳＦＥＴ形成領域Ｒp2とを区画す
る。そして、基板の全面上に厚みが８−１２ｎｍのシリ
コン酸化膜を堆積し、さらにその上に厚みが２５０−３
００ｎｍのポリシリコン膜を堆積し、通常のフォトリソ
グラフィー工程、エッチング工程により、ゲート電極８
及びゲート絶縁膜７を形成する。しかる後、ゲート電極
８をマスクとしてＢＦ2 イオン（ＢＦ2+）を３０−４０
ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、各ｐＭ
ＯＳＦＥＴのｐ型ＬＤＤ層１２を形成する。
【０２２１】次に、図１７（ｂ）に示す工程で、ゲート
電極８をマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp に燐
イオン（Ｐ+ ）を８０−１２０ＫｅＶ，５−１０×１０
12ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのｎ型のポ
ケット領域１０ａ，１０ｂを形成する。
【０２２２】次に、図示は省略するが、各ｐＭＯＳＦＥ
Ｔのゲート電極８の各側面上にサイドウォール１３を形
成した後、ゲート電極及びサイドウォール１３をマスク
としてボロンイオンを高濃度で注入し、各ｐＭＯＳＭＯ
ＳＦＥＴ形成領域Ｒp1，Ｒp2にｐ+ 型のソース・ドレイ
ン領域１５を形成する。その後、図１７（ｃ）に示す工
程で第１ｐＭＯＳＦＥＴ形成領域Ｒp1の上のみを開口し
たレジスト膜１６ｏを形成し、このレジスト膜１６ｏ，
ゲート電極８及びサイドウォール１３をマスクとして、
第１ｐＭＯＳＦＥＴ形成領域Ｒp1内に窒素イオン（Ｎ+
）を１０−２０ＫｅＶ，４−６×１０14ｃｍ-2の条件
で注入しする。
【０２２３】次に、図１７（ｄ）に示す工程で、半導体
基板１に８５０℃，３０分間の熱処理を施すことによ
り、ｐ+ 型のソース・ドレイン領域１５を形成する際に
第１，第２ｐＭＯＳＦＥＴのゲート電極８内に導入され
た高濃度のホウ素イオンを半導体基板１内に拡散させ
る。そのとき、第１ｐＭＯＳＦＥＴのゲート電極８内に
は窒素が導入されているので、ゲート絶縁膜７中に酸窒
化膜が形成される等の作用によって、ホウ素のポケット
領域１０ａへの拡散が阻止あるいは抑制される。一方、
第２ｐＭＯＳＦＥＴのゲート電極８には窒素が導入され
ていないので、ゲート電極８中のホウ素がポケット領域
１０ｂまで拡散し、その結果、第１ｐＭＯＳＦＥＴのポ
ケット領域１０ａよりも第２ｐＭＯＳＦＥＴのポケット
領域１０ｂの方がｎ型不純物の実効的濃度つまりｎ型キ
ャリアの濃度が低くなるので、第１ｐＭＯＳＦＥＴに比
べ第２ｐＭＯＳＦＥＴの反転電圧が小さくなる。
【０２２４】以上の工程により、２種類の反転電圧を有
するｐＭＯＳＦＥＴからなるＭＴ−ｐＭＯＳデバイスが
形成される。
【０２２５】本実施形態に係るＭＴ−ｐＭＯＳデバイス
は、上記第７〜第９の実施形態と同様に、パンチスルー
や短チャネル効果を抑制でき、微細化に有利な構造とな
る。また、ゲート空乏層容量も小さく、サブスレッショ
ルド特性が良好でリーク電流が小さい特性を有する。
【０２２６】本実施形態の製造方法では、反転電圧制御
のためのレジスト膜が１枚で済むので（レジスト膜１６
ｏ）、従来の方法と比較して工程が簡略化できるという
利点がある。
【０２２７】（第１１の実施形態）次に、第１１の実施
形態について、図１８（ａ）−（ｄ）を参照しながら説
明する。図１８（ａ）−（ｄ）は、２種類の反転電圧を
有するＭＴ−ｐＭＯＳデバイスの製造工程を示す断面図
である。
【０２２８】まず、図１８（ａ）に示す工程で、シリコ
ン単結晶で構成される半導体基板１中のｎ型ウエル２ｂ
上に、ＬＯＣＯＳ法，トレンチ分離法等を用いて厚みが
約４００ｎｍのシリコン酸化膜からなる素子分離３を形
成し、この素子分離３により、第１ｐＭＯＳＦＥＴ形成
領域Ｒp1と第２ｐＭＯＳＦＥＴ形成領域Ｒp2とを区画す
る。そして、基板の全面上に厚みが８−１２ｎｍのシリ
コン酸化膜を堆積し、さらにその上に厚みが２５０−３
００ｎｍのポリシリコン膜を堆積し、通常のフォトリソ
グラフィー工程、エッチング工程により、ゲート電極８
及びゲート絶縁膜７を形成する。しかる後、ゲート電極
８をマスクとしてホウ素イオン（Ｂ+ ）を３０−４０Ｋ
ｅＶ，２−８×１０13ｃｍ-2の条件で注入し、各ｐＭＯ
ＳＦＥＴのｐ型ＬＤＤ層１２を形成する。
【０２２９】次に、図１８（ｂ）に示す工程で、ゲート
電極８をマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp に燐
イオン（Ｐ+ ）を８０−１２０ＫｅＶ，５−１０×１０
12ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴにｎ型のポ
ケット領域１０ａ，１０ｂを形成する。
【０２３０】次に、図示は省略するが、各ｐＭＯＳＦＥ
Ｔのゲート電極８の各側面上にサイドウォール１３を形
成した後、ゲート電極８及びサイドウォール１３をマス
クとしてボロンイオンを高濃度で注入し、各ｐＭＯＳＭ
ＯＳＦＥＴ形成領域Ｒp1，Ｒp2にｐ+ 型のソース・ドレ
イン領域１５を形成する。その後、図１８（ｃ）に示す
工程で、第２ｐＭＯＳＦＥＴ形成領域Ｒp2の上を開口し
たレジスト膜１６ｐを形成し、このレジスト膜１６ｐ，
ゲート電極８及びサイドウォール１３をマスクとして、
第２ｐＭＯＳＦＥＴ形成領域Ｒp2内にフッ素イオン（Ｆ
+ ）を１０−２０ＫｅＶ，４−６×１０14ｃｍ-2の条件
で注入する。
【０２３１】次に、図１８（ｄ）に示す工程で、半導体
基板１に８５０℃，３０分間の熱処理を施すことによ
り、各ｐＭＯＳＦＥＴ中のホウ素イオンを半導体基板１
内に拡散させる。そのとき、第２ｐＭＯＳＦＥＴ形成領
域Ｒp2のゲート電極８内にはフッ素が導入されているの
で、ホウ素のポケット領域１０ｂへの拡散が促進され
る。一方、第１ｐＭＯＳＦＥＴのゲート電極８にはフッ
素が導入されていないので、ゲート電極８中のホウ素が
ポケット領域１０ａまで拡散するものの、その拡散量は
第２ｐＭＯＳＦＥＴのポケット領域１０ｂへの拡散量よ
りも少ない。その結果、第１ｐＭＯＳＦＥＴのポケット
領域１０ａよりも第２ｐＭＯＳＦＥＴのポケット領域１
０ｂの方がｎ型不純物の実効的濃度つまりｎ型キャリア
の濃度が低くなるので、第１ｐＭＯＳＦＥＴに比べ第２
ｐＭＯＳＦＥＴの反転電圧が小さくなる。
【０２３２】以上の工程により、２種類の反転電圧を有
するｐＭＯＳＦＥＴからなるＭＴ−ｐＭＯＳデバイスが
形成される。
【０２３３】本実施形態に係るＭＴ−ｐＭＯＳデバイス
は、上記各実施形態と同様に、パンチスルーや短チャネ
ル効果を抑制でき、微細化に有利な構造となる。また、
ゲート空乏層容量も小さく、サブスレッショルド特性が
良好でリーク電流が小さい特性を有する。
【０２３４】本実施形態の製造方法では、反転電圧制御
のためのレジスト膜が１枚で済むので（レジスト膜１６
ｐ）、従来の方法と比較して工程が簡略化できるという
利点がある。
【０２３５】（第１２の実施形態）次に、第１２の実施
形態について、図１９（ａ）−（ｄ）を参照しながら説
明する。図１９（ａ）−（ｄ）は、２種類の反転電圧を
有するＭＴ−ｐＭＯＳデバイスの製造工程を示す断面図
である。
【０２３６】まず、図１９（ａ）に示す工程で、シリコ
ン単結晶で構成される半導体基板１中のｎ型ウエル２ｂ
上に、ＬＯＣＯＳ法，トレンチ分離法等を用いて厚みが
約４００ｎｍのシリコン酸化膜からなる素子分離３を形
成し、この素子分離３により、第１ｐＭＯＳＦＥＴ形成
領域Ｒp1と第２ｐＭＯＳＦＥＴ形成領域Ｒp2とを区画す
る。そして、基板の全面上に厚みが８−１２ｎｍのシリ
コン酸化膜を堆積し、さらにその上に厚みが２５０−３
００ｎｍのポリシリコン膜を堆積し、通常のフォトリソ
グラフィー工程、エッチング工程により、ゲート電極８
及びゲート絶縁膜７をパターニングする。しかる後、ゲ
ート電極８をマスクとしてホウ素イオン（Ｂ+ ）を３０
−４０ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、
各ｐＭＯＳＦＥＴのｐ型ＬＤＤ層１２を形成する。
【０２３７】次に、図１９（ｂ）に示す工程で、ゲート
電極８をマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp に燐
イオン（Ｐ+ ）を８０−１２０ＫｅＶ，５−１０×１０
12ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴにｎ型のポ
ケット領域１０ａ，１０ｂを形成する。
【０２３８】次に、図示は省略するが、各ｐＭＯＳＦＥ
Ｔのゲート電極８の各側面上にサイドウォール１３を形
成した後、ゲート電極８及びサイドウォール１３をマス
クとしてボロンイオンを高濃度で注入し、各ｐＭＯＳＦ
ＥＴ形成領域Ｒp1，Ｒp2にｐ+ 型のソース・ドレイン領
域１５を形成する。その後、図１９（ｃ）に示す工程
で、第２ｐＭＯＳＦＥＴ形成領域Ｒp2の上を開口したレ
ジスト膜１６ｑを形成し、このレジスト膜１６ｑ，ゲー
ト電極８及びサイドウォール１３をマスクとして、第２
ｐＭＯＳＦＥＴ形成領域Ｒp2内にホウ素イオン（Ｂ+ ）
を１０−２０ＫｅＶ，４−６×１０14ｃｍ-2の条件で注
入する。
【０２３９】次に、図１９（ｄ）に示す工程で、半導体
基板１に８５０℃，３０分間の熱処理を施すことによ
り、各ｐＭＯＳＦＥＴ中のホウ素イオンを半導体基板１
内に拡散させる。そのとき、第２ｐＭＯＳＦＥＴ形成領
域Ｒp2のゲート電極８内には再度ホウ素が導入されてい
るので、ホウ素の濃度が濃くなっている。したがって、
第２ｐＭＯＳＦＥＴのポケット領域１０ｂへのホウ素の
拡散量は第１ｐＭＯＳＦＥＴのポケット領域１０ａへの
拡散量よりも多い。このホウ素によるカウンタドープ量
の相違によって、第１ｐＭＯＳＦＥＴのｎ型ポケット領
域１０ａよりも第２ｐＭＯＳＦＥＴのｎ型ポケット領域
１０ｂの方がｎ型不純物の実効的濃度つまりｎ型キャリ
アの濃度が低くなるので、第１ｐＭＯＳＦＥＴに比べ第
２ｐＭＯＳＦＥＴの反転電圧が小さくなる。
【０２４０】以上の工程により、２種類の反転電圧を有
するｐＭＯＳＦＥＴからなるＭＴ−ｐＭＯＳデバイスが
形成される。
【０２４１】本実施形態に係るＭＴ−ｐＭＯＳデバイス
は、上記各実施形態と同様に、パンチスルーや短チャネ
ル効果を抑制でき、微細化に有利な構造となる。また、
ゲート空乏層容量も小さく、サブスレッショルド特性が
良好でリーク電流が小さい特性を有する。
【０２４２】本実施形態の製造方法では、反転電圧制御
のためのレジスト膜が１枚で済むので（レジスト膜１６
ｑ）、従来の方法と比較して工程が簡略化できるという
利点がある。
【０２４３】（第１３の実施形態）次に、第１３の実施
形態に係るＭＴ−ｎＭＯＳデバイスについて、図２０
（ａ）−（ｄ）を参照しながら説明する。
【０２４４】本実施形態においては、図２０（ａ）に示
す工程までに上記第７の実施形態で説明した図１３
（ａ）と同様の工程を行う。この工程については、図示
及び説明を省略する。
【０２４５】そして、図２０（ａ）に示す工程で、各ｎ
ＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2内の基板の全面上に厚
みが８−１２ｎｍのシリコン酸化膜を堆積し、さらにそ
の上に厚みが２５０−３００ｎｍのポリシリコン膜を堆
積し、通常のフォトリソグラフィー工程、エッチング工
程により、ゲート電極８及びゲート絶縁膜７を形成す
る。次に、このゲート電極８の側面上にサイドウォール
１３を形成した後、ゲート電極８とサイドウォール１３
をマスクとして砒素イオン（Ａｓ+ ）を４０ＫｅＶ，４
−６Ｘ１０14ｃｍ-2の条件で注入し、ｎ+ 型のソース・
ドレイン領域１４を形成する。さらに、チタン膜を５０
ｎｍ程度の厚みで堆積した後、熱処理によりチタンとソ
ース・ドレイン領域１４及びゲート電極８を構成するシ
リコンとを反応させ、ゲート電極８とソース・ドレイン
領域１４との表面上に厚みが約１００ｎｍのチタンシリ
サイド膜１７ａ，１７ｂをそれぞれ形成する。その後、
サイドウォール１３を選択的エッチングにより除去す
る。
【０２４６】次に、図２０（ｂ）に示す工程で、各チタ
ンシリサイド膜１７ａ，１７ｂをマスクとして、燐イオ
ン（Ｐ+ ）を３０−４０ＫｅＶ，２−８×１０13ｃｍ-2
の条件で注入し、各ｎＭＯＳＦＥＴのサイドウォール１
３が除去された領域の下方にｎ- 型のＬＤＤ領域１１を
形成する。
【０２４７】次に、図２０（ｃ）に示す工程で、各チタ
ンシリサイド膜１７ａ，１７ｂをマスクとして、ＢＦ2
イオン（ＢＦ2+）を１００−１５０ＫｅＶ，１−５×１
０12ｃｍ-2の条件で注入し、各ｎＭＯＳＦＥＴのＬＤＤ
領域１１の奥方にｐ型のポケット領域９ａ，９ｂを形成
する。
【０２４８】次に、図２０（ｄ）に示す工程で、第１ｎ
ＭＯＳＦＥＴ形成領域Ｒn1の上を開口したレジスト膜１
６ｒを形成し、このレジスト膜１６ｒ及びゲート電極８
をマスクとして、ＢＦ2 イオン（ＢＦ2+）を１００−１
５０ＫｅＶ，１−５×１０12ｃｍ-2の条件で注入し、第
１ｎＭＯＳＦＥＴのポケット領域９ａの不純物濃度のみ
を濃くする。その結果、第１ｎＭＯＳＦＥＴの反転電圧
が第２ｎＭＯＳＦＥＴの反転電圧よりも高くなる。
【０２４９】本実施形態の製造工程では、上記第７の実
施形態と同様に、ＭＴ−ｎＭＯＳデバイスにおける各ｎ
ＭＯＳＦＥＴの反転電圧制御のために必要なフォトマス
クが１枚で済み、従来の方法と比較して工程が簡略化で
きる。
【０２５０】また、本実施形態の製造工程で形成される
ＭＴ−ｎＭＯＳＦＥＴにおいて、第１，第２ｎＭＯＳＦ
ＥＴの各ポケット領域９ａ，９ｂの不純物濃度が異なる
ことで、第１ｎＭＯＳＦＥＴと第２ｎＭＯＳＦＥＴの反
転電圧が異なる。したがって、第１の実施形態と同様
に、反転電圧の異なる２つのＭＯＳＦＥＴを搭載しなが
ら、各ｎＭＯＳＦＥＴのポケット領域９ａ，９ｂにより
パンチスルーや短チャネル効果を抑制できる。また、第
１の実施形態と同様に、各ｎＭＯＳＦＥＴの空乏層容量
が小さい構成となっているので、サブスレッショルド特
性が良好でリーク電流を低減できるという効果を発揮す
ることができる。
【０２５１】さらに、本実施形態の製造工程では、ポケ
ット領域９ａ，９ｂをゲート電極８とソース・ドレイン
領域１４上のチタンシリサイド膜１７ａ，１７ｂをマス
クとして用いるイオン注入により形成するので、ポケッ
ト領域９ａ，９ｂが極めて局所的に形成される。つま
り、図２０（ｄ）に示す構造では、第７の実施形態にお
ける図１１に示す構造と比較して、ポケット領域９ａ，
９ｂがソース・ドレイン領域１４の下方にまで延びてい
ない。そのために、ソース・ドレイン領域１４と基板領
域１ａとの間にｐｎジャンクションが形成されることに
なり、ソース・ドレイン領域１４とポケット領域９ａ，
９ｂとの間にｐｎジャンクションが形成される第７の実
施形態等に比べ、ｐｎジャンクションのｐ側領域の不純
物濃度を小さくできるため、寄生容量を増大させること
がない。通常、ＭＴ−ＭＯＳデバイスは、１．０−２．
０Ｖの低い電源電圧で動作させるため、ｐｎジャンクシ
ョンの空乏層の伸びが小さく寄生容量が大きくなるとい
う不利な点を有するが、本実施形態では、上述のごとく
寄生容量を低減し得るので、その効果は極めて大きく、
高速で動作しかつ消費電力が非常に少ないＬＳＩを実現
できる。
【０２５２】（第７〜第１３の実施形態に関する変形形
態）上記第１３の実施形態で説明したＭＴ−ｎＭＯＳデ
バイスの構造は、ＭＴ−ｐＭＯＳデバイスについても、
同様に適用することができ、同様の効果を発揮すること
ができる。また、それぞれ異なる２種類の反転電圧を有
するｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとを搭載したＭＴ
−ＣＭＯデバイスにも適用し得ることはいうまでもな
い。
【０２５３】また、第７〜第１３の実施形態において、
各ＭＯＳＦＥＴのゲート電極８の下方のチャネル領域内
にしきい値制御用不純物を導入して、ＶＴ制御用不純物
拡散領域を設けてもよい。ただし、その場合にも、各Ｍ
ＯＳＦＥＴで不純物濃度を変える必要はなく、ＶＴ制御
用不純物拡散領域の濃度が同じでもポケット領域におけ
る不純物濃度が異なることで、２種類の反転電圧を有す
るＭＯＳＦＥＴを形成できる。
【０２５４】上記第１３の実施形態において、図２０
（ｄ）に示す工程中のＢＦ2 イオンの注入方向を大きく
傾けて、第１ｎＭＯＳＦＥＴのポケット領域９ａの幅を
第２ｎＭＯＳＦＥＴのポケット領域９ｂの幅よりも大き
くすることにより、２種類の反転電圧を有するＭＯＳＦ
ＥＴを形成してもよい。その場合にも、上述の第１３の
実施形態と同じ効果を発揮することができる。
【０２５５】（第１４の実施形態）図２１（ａ）〜図２
１（ｄ）は、第１４の実施形態におけるｎチャネルＭＯ
ＳＦＥＴの製造工程を示す断面図である。
【０２５６】まず図２１（ａ）に示す工程で、ｐ型半導
体基板２１の上に厚みが４〜８ｎｍのシリコン酸化膜か
らなるゲート酸化膜２４と、厚みが１００〜２００ｎｍ
のポリシリコン膜からなるゲート電極２５とを形成す
る。
【０２５７】次に、図２１（ｂ）に示す工程で、ゲート
電極２５と、半導体基板２１内のゲート電極２５の両側
方に位置する領域３０とに砒素イオン（Ａｓ+ ）を注入
する。
【０２５８】次に、図２１（ｃ）に示す工程で、ＣＶＤ
法によりゲート電極２５及びｐ型半導体基板２１の上に
シリコン酸化膜（図示せず）を堆積した後、これをエッ
チバックして、ゲート電極２５の両側面上にサイドウォ
ール２７を形成する。そして、このサイドウォール２７
をマスクとして、ゲート電極２５と、ｐ型半導体基板２
１内の各サイドウォール７の側方に位置する領域Ｒｆと
にフッ素イオン（Ｆ+）を注入する。このときの注入条
件は、加速エネルギーが４０〜６０ｋｅＶで、注入量が
１〜５×１０15ｃｍ-2である。
【０２５９】次に、図２１（ｄ）に示す工程で、サイド
ウォール２７をマスクとして用いて燐イオン（Ｐ+ ）の
注入を行い、ゲート電極２５と、ｐ型半導体基板２１内
のゲート電極２５の両側方に位置する領域とに燐を導入
する。このときの注入条件は、加速エネルギーが５〜２
０ｋｅＶ、注入量が１〜４×１０15ｃｍ-2である。さら
に、図２１（ｄ）に示す状態で、９７５〜１０５０℃，
１０秒の条件、あるいは８５０℃，２０〜３０分の条件
による熱処理を行い、不純物イオン（Ｐ+ ）を活性化し
て、ゲート電極２５を低抵抗化されたｎ型ゲート電極２
５ａとするとともに、ｐ型半導体基板２１中にｎ型ＬＤ
Ｄ領域３０ａとｎ型ソース・ドレイン領域３２ａとを形
成する。
【０２６０】以下の工程は省略するが、層間絶縁膜を介
して何層かの金属配線を形成することで、ＭＯＳＦＥＴ
が形成される。
【０２６１】本実施形態の製造工程によって形成された
ｎＭＯＳＦＥＴは、以下のような特性を発揮することが
できる。
【０２６２】第１に、ソース・ドレイン領域３２ａにお
いて、燐の導入によってソース・ドレイン領域３２ａを
形成することで、砒素を導入して形成されたソース・ド
レイン領域に比べ、ソース・ドレイン領域３２ａの不純
物濃度の変化が緩やかとなる。したがって、キャリアの
インパクトイオン化作用によるｎＭＯＳＦＥＴの特性の
劣化や、寄生容量及びリーク電流の増大を抑制すること
ができる。
【０２６３】第２に，図２１（ｄ）に示す工程で、熱処
理を行う際に燐が注入された領域と同じ領域にフッ素が
導入されていると、燐の拡散が抑制される。この作用が
生じる理由はまだ解明されていないが、例えば以下のよ
うな現象が生じるためと推定することができる。一般
に、活性化のための熱処理を行うと、燐は格子間シリコ
ンとのダングリングボンドを形成しながらシリコン基板
内を拡散すると考えられている。ところが、燐と同じ部
位にフッ素が存在すると、フッ素の方が燐よりも格子間
シリコンとの親和力が強いので、格子間シリコンはフッ
素によって取り込まれ、燐と格子間シリコンとのダング
リングボンドの形成が妨げられる結果、燐の拡散が抑制
されると推測される。したがって、燐イオンのみの注入
によって形成されたソース・ドレイン領域に比べると、
ソース・ドレイン領域３２ａの拡散層深さを抑制するこ
とができ、短チャネル効果を抑制することができる。す
なわち、従来、ｎＭＯＳＦＥＴのソース・ドレイン領域
を砒素イオンの注入によって形成していたのは、単に燐
イオンの注入のみでソース・ドレイン領域を形成すると
短チャネル効果が顕著になるそれがあるためである。そ
れに対し、本実施形態では、フッ素を燐とともに導入し
ているので、燐の導入によってソース・ドレイン領域３
２ａを形成しながら短チャネル効果を抑制することがで
きるのである。
【０２６４】第３に、フッ素及び燐の導入によって形成
されたｎ型のゲート電極２５ａを有するため、高温，長
時間の熱処理を行なわなくても燐が十分活性化される。
したがって、砒素の不活性化に起因するゲート電極２５
ａの空乏化を抑制することができ、ｎＭＯＳＦＥＴの駆
動力が高くなる。
【０２６５】なお、本実施形態では、フッ素及び燐の導
入をイオン注入により行ったが、本発明は必ずしも斯か
る実施形態に限定されるものではない。例えば、フッ素
や燐をゲート電極や半導体基板に気相拡散法やプラズマ
処理法を利用して導入することもできる。あるいは、ゲ
ート電極を構成するポリシリコン膜をＣＶＤ法により堆
積する際に、フッ素や燐をポリシリコン膜内に導入する
こともできる。
【０２６６】また、上記第１４の実施形態において、上
記サイドウォール２７やＬＤＤ領域３０ａは必ずしも形
成する必要はない。ただし、サイドウォール２７を形成
し、かつＬＤＤ領域３０ａを形成しておくことで、微細
化に適したＭＯＳＦＥＴを形成することができるという
著効を発揮することができる。
【０２６７】また、本実施形態では、サイドウォール２
７を形成した後にフッ素イオンの注入行っているが、フ
ッ素の導入をサイドウォール２７の形成前に行うことが
可能である。ただし、サイドウォール用のシリコン酸化
膜を堆積する際に高温でのＣＶＤが行われると燐の拡散
を抑制するというフッ素の機能が失われる可能性がある
ので、その場合には、光ＣＶＤ法やプラズマＣＶＤ法等
の低温成膜法を利用することが好ましい。
【０２６８】さらに、本実施形態のごとくフッ素の導入
を燐の導入の前に行う必要はなく、熱処理前であれば燐
を導入してからフッ素を導入しても、本実施形態と同様
に燐の拡散を抑制する機能を発揮することができる。
【０２６９】なお、サイドウォール２７を形成する前
に、例えば図２１（ｂ）に示す状態で、チャネル長さ調
整用サイドウォールを形成しておき、このサイドウォー
ルに対してＬＤＤ領域を形成するようにしてもよい。特
に、その場合には、ＬＤＤ領域を燐イオンの注入によっ
て形成しても、適切なチャネル長さを確保することがで
きる。
【０２７０】（第１５の実施形態）図２２（ａ）〜
（ｅ）は、第１５の実施形態に係るＣＭＯＳＦＥＴの製
造工程を示す断面図である。
【０２７１】まず、図２２（ａ）に示す工程で、単結晶
シリコンで構成されるｐ型半導体基板２１の上に、ｎＭ
ＯＳＦＥＴ形成領域Ｒn にはｐ型半導体領域２２ａ（ｐ
型ウエル或いは基板領域）を、ｐＭＯＳＦＥＴ形成領域
Ｒp にはｎ型半導体領域２２ｂ（ｎ型ウエル或いは基板
領域）をそれぞれ形成し、厚みが約４００ｎｍのシリコ
ン酸化膜からなる素子分離２３を形成して、ｐ型半導体
領域２２ａとｎ型半導体領域２２ｂとを区画する。ただ
し、本実施形態では、ｐ型半導体領域２２ａはｐ型半導
体基板２１と同じ不純物濃度を有する領域である。上記
ｐ型半導体領域２２ａ及びｎ型半導体領域２２ｂの上に
厚みが４〜８ｎｍのシリコン酸化膜からなるゲート酸化
膜２４と、厚みが１００〜２００ｎｍのポリシリコン膜
からなるゲート電極２５とを形成する。
【０２７２】次に、図２２（ｂ）に示す工程で、ｎＭＯ
ＳＦＥＴ形成領域Ｒn においては、砒素イオン（Ａｓ+
）の注入を行い、ゲート電極２５と、ｐ型半導体領域
２２ａ内のゲート電極２５の両側方に位置する領域３０
とに砒素を導入する。ただし、図示しないがｐ型半導体
領域２２ａに不純物イオンの注入を行う間、ｎ型半導体
領域２２ｂはレジストマスクで覆われている。また、ｎ
型半導体領域２２ｂにおいては、ホウ素イオン（Ｂ+ ）
の注入を行い、ゲート電極２５と、ｎ型半導体領域２２
ｂ内のゲート電極２５の両側方に位置する領域３１とに
ホウ素を導入する。ただし、図示しないがｎ型半導体領
域２２ｂに不純物イオンの注入を行う間、ｐ型半導体領
域２２ａはレジストマスクで覆われている。
【０２７３】次に、図２２（ｃ）に示す工程で、ＣＶＤ
法により基板の全面上にシリコン酸化膜を堆積した後、
異方性ドライエッチングを行ってシリコン酸化膜をエッ
チバックしゲート電極２５の両側面上にサイドウォール
２７を形成する。その後、ｎ型半導体領域２２ｂの上を
覆うレジスト膜Ｒｍ１を形成し、このレジスト膜Ｒｍ１
及び各サイドウォール２７をマスクとして用いて、ｐ型
半導体領域２２ａ内においてフッ素イオン（Ｆ+ ）の注
入を行い、ゲート電極２５と、ｐ型半導体領域２２ａ内
の各サイドウォール２７の側方に位置する領域Ｒｆとに
フッ素を導入する。このときの注入条件は、加速エネル
ギーが４０〜６０ｋｅＶ程度、注入量が１〜５×１０15
ｃｍ-2である。続いて、同じレジスト膜Ｒｍ１及び各サ
イドウォール２７をマスクとして用いて、ｐ型半導体領
域２２ａ内において燐イオン（Ｐ+ ）の注入を行い、ゲ
ート電極２５と、ｐ型半導体領域２２ａ内の各サイドウ
ォール２７の側方に位置する領域３２とに燐を導入す
る。このときの注入条件は、加速エネルギーが５〜２０
ｋｅＶ、注入量が２〜４×１０15ｃｍ-2である。
【０２７４】次に、図２２（ｄ）に示す工程で、ｐ型半
導体領域２２ａの上を覆うレジスト膜Ｒｍ２を形成し、
このレジスト膜Ｒｍ２及び各サイドウォール２７をマス
クとして用いて、ｎ型半導体領域２２ｂ内においてホウ
素イオン（Ｂ+ ）の注入を行い、ゲート電極５と、ｎ型
半導体領域２２ｂ内の各サイドウォール２７の側方に位
置する領域３３とにホウ素を導入する。このときの注入
条件は、加速エネルギーが５〜２０ｋｅＶ、注入量が１
〜４×１０15ｃｍ-2である。
【０２７５】さらに、図２２（ｅ）に示す状態で、９７
５〜１０５０℃，１０秒の条件による熱処理を行い、不
純物（Ｐ，Ｂ）を活性化する。この処理によって、ｎＭ
ＯＳＦＥＴ形成領域Ｒn においては、ゲート電極２５を
低抵抗化されたｎ型ゲート電極２５ａとするとともに、
ｎ型ＬＤＤ領域３０ａと、ｎ型ソース・ドレイン領域３
２ａとを形成する。また、ｐＭＯＳＦＥＴ形成領域Ｒp
においては、ゲート電極２５を低抵抗化されたｐ型ゲー
ト電極２５ｂとするとともに、ｐ型ＬＤＤ領域３１ａ
と、ｐ型ソース・ドレイン領域３３ａとを形成する。
【０２７６】以下の工程は省略するが、層間絶縁膜を介
して何層かの金属配線を形成することで、半導体装置が
形成される。
【０２７７】本実施形態に係るＣＭＯＳ型半導体装置
は、以下の特徴を有している。
【０２７８】第１に、ＣＭＯＳＦＥＴ中のｎＭＯＳＦＥ
Ｔは、上記第１の実施形態と同様の効果を発揮すること
ができる。
【０２７９】第２に、ｎＭＯＳＦＥＴのＬＤＤ領域３０
ａ及びソース・ドレイン領域３２ａは燐を導入して形成
されているので、同じ条件下における熱処理後に、ｎＭ
ＯＳＦＥＴのＬＤＤ領域３０ａ及びソース・ドレイン領
域３２ａをｐＭＯＳＦＥＴのＬＤＤ領域３１ａ及びソー
ス・ドレイン領域３３ａとほぼ同様の形状とすることが
でき、各ＭＯＳＦＥＴの性能のバランスがよくなる。
【０２８０】第３に、ｎＭＯＳＦＥＴのｎ型ゲート電極
２５ａが燐イオンの注入により形成されているため、ｐ
ＭＯＳＦＥＴのｐ型ゲート電極２５ｂにおいてホウ素が
突き抜けを起こさない程度の短時間あるいは低温条件下
の熱処理でも、ｎ型ゲート電極２５ａが十分活性化され
る。すなわち、ｎＭＯＳＦＥＴは高い駆動力を得ること
ができる。
【０２８１】特に、ｐＭＯＳＦＥＴ形成領域Ｒp におい
て、ゲート電極２５内にＢＦ2 イオンではなくホウ素イ
オンを注入しているので、ポリシリコン膜内におけるフ
ッ素のようなホウ素の拡散促進作用が生じることがな
い。すなわち、従来、ｐＭＯＳＦＥＴに導入する不純物
としてＢＦ2 が用いられてきた理由は、フッ素の存在に
よってシリコン基板中でのホウ素の拡散を抑制し、ソー
ス・ドレイン領域の形状をｎＭＯＳＦＥＴのソース・ド
レイン領域の形状と適合させることにより、良好な特性
を得るためである。しかし、ソース・ドレイン領域はゲ
ート電極に対してセルフアライメントで形成されるの
で、必然的にｐＭＯＳＦＥＴのゲート電極にもＢＦ2 が
導入されることになる。このＢＦ2 中のフッ素は、シリ
コン単結晶内ではホウ素及び燐のいずれの拡散をも抑制
する機能を有するが、ポリシリコン膜内では、燐の拡散
は抑制するもののホウ素の拡散を促進するという悪影響
を与える。そのため、ｐＭＯＳＦＥＴのゲート電極にお
けるホウ素の突き抜けが促進される虞れがある。それに
対し、本実施形態では、ｎＭＯＳＦＥＴにおいてソース
・ドレイン領域に砒素ではなく燐を導入して活性化のた
めの熱処理条件を弱くしているので、ｐＭＯＳＦＥＴの
ソース・ドレイン領域にＢＦ2 を導入しなくても、ソー
ス・ドレイン領域の形状を適正化することは容易であ
る。よって、ｐＭＯＳＦＥＴのゲート電極及びソース・
ドレイン領域に導入する不純物をホウ素のみとすること
ができ、上述のような不具合を解消することができるの
である。
【０２８２】（第１６の実施形態）次に、第１６の実施
形態について説明する。図２３（ａ）〜（ｃ）は、第３
の実施形態に係るＣＭＯＳ型半導体装置の製造工程を示
す断面図である。
【０２８３】まず、図２３（ａ）に示す工程で、単結晶
シリコンで構成されるｐ型半導体基板２１の上に、ｎＭ
ＯＳＦＥＴ形成領域Ｒn にはｐ型半導体領域２２ａを、
ｐＭＯＳＦＥＴ形成領域Ｒp にはｎ型半導体領域２２ｂ
をそれぞれ形成し、厚みが約４００ｎｍのシリコン酸化
膜からなる素子分離２３を形成して、ｐ型半導体領域２
２ａとｎ型半導体領域２２ｂとを区画する。ただし、本
実施形態では、ｐ型半導体領域２２ａはｐ型半導体基板
２１と同じ不純物濃度を有する領域である。上記ｐ型半
導体領域２２ａ及びｎ型半導体領域２２ｂの上に厚みが
４〜８ｎｍのシリコン酸化膜からなるゲート酸化膜２４
と、厚みが１００〜２００ｎｍのポリシリコン膜からな
るゲート電極２５とを形成する。
【０２８４】次に、図２３（ｂ）に示す工程で、ｎＭＯ
ＳＦＥＴ形成領域Ｒn においては、砒素イオン（Ａｓ+
）の注入を行い、ゲート電極２５と、ｐ型半導体領域
２２ａ内のゲート電極２５の両側方に位置する領域３０
とに砒素を導入する。ただし、図示しないがｐ型半導体
領域２２ａに不純物イオンの注入を行う間、ｎ型半導体
領域２２ｂはレジストマスクで覆われている。また、ｐ
ＭＯＳＦＥＴ形成領域Ｒp においては、ホウ素イオン
（Ｂ+ ）の注入を行い、ゲート電極２５と、ｎ型半導体
領域２２ｂ内のゲート電極２５の両側方に位置する領域
３１とにホウ素を導入する。ただし、図示しないがｎ型
半導体領域２２ｂに不純物イオンの注入を行う間、ｐ型
半導体領域２２ａはレジストマスクで覆われている。
【０２８５】次に、ＣＶＤ法により基板の全面上にシリ
コン酸化膜を堆積した後、異方性ドライエッチングを行
ってシリコン酸化膜をエッチバックしゲート電極２５の
両側面上にサイドウォール２７を形成する。その後、ｐ
型半導体領域２２ａ及びｎ型半導体領域２２ｂの双方に
おいて、全面にフッ化ゲルマニュウムイオン（ＧｅＦ4
+）を注入し、ゲート電極２５と、各半導体領域２２
ａ，２２ｂ内の各サイドウォール２７の側方に位置する
領域Ｒｆｇとにフッ素及びゲルマニウムを同時に導入す
る。注入条件は、加速エネルギーが２０〜８０ｋｅＶ、
注入量が１〜４×１０14ｃｍ-2である。
【０２８６】その後、図２３（ｃ）に示す工程で、上記
第１５の実施形態における図２２（ｃ）〜（ｅ）に示す
工程と同じ工程を行って（ただし、再度フッ素イオンの
注入は行わない）、ｎＭＯＳＦＥＴ形成領域Ｒn におい
ては、ゲート電極２５を低抵抗化されたｎ型ゲート電極
２５ａとするとともに、ｎ型低濃度ソース・ドレイン領
域３０ａと、ｎ型高濃度ソース・ドレイン領域３２ａと
を形成する。また、ｐＭＯＳＦＥＴ形成領域Ｒp におい
ては、ゲート電極２５を低抵抗化されたｐ型ゲート電極
２５ｂとするとともに、ｐ型低濃度ソース・ドレイン領
域３１ａと、ｐ型高濃度ソース・ドレイン領域３３ａと
を形成する。
【０２８７】以下の工程は省略するが、層間絶縁膜を介
して何層かの金属配線を形成することで、半導体装置が
形成される。
【０２８８】本実施形態のＣＭＯＳ型半導体装置は、基
本的に、各ＭＯＳトランジスタのゲート電極とソース・
ドレイン領域とにフッ素とゲルマニウムとが導入されて
いることで以下のような特徴を有する。
【０２８９】まず、ｎＭＯＳＦＥＴにおいては、ｎ型ゲ
ート電極２５ａ及びソース・ドレイン領域３２ａに燐と
共にフッ素が導入されていることで、上記第１５の実施
形態と同じ効果を発揮することができる。加えて、ゲル
マニウムが導入されていることで、ｎ型ゲート電極２５
ａ及び半導体基板内のソース・ドレイン領域３２ａを形
成しようとする領域内が非晶質化されるので、その後に
燐イオンを注入すると燐イオンのチャネリングが抑制さ
れる。したがって、燐イオンの注入時における注入深さ
を浅くでき、ｎＭＯＳＦＥＴにおける上述の問題をより
確実に解消できる。
【０２９０】また、ｐＭＯＳＦＥＴにおいては、ｐ型ゲ
ート電極２５ｂ及びソース・ドレイン領域３３ａにフッ
化ゲルマニウムイオンがホウ素イオンの注入前に注入さ
れている。このフッ化ゲルマニウム中のフッ素は、上述
のようにゲート電極２５ｂ内におけるホウ素の拡散を促
進する。しかし、ゲルマニウムも同時に注入されている
ので、ポリシリコン膜が非晶質化され、ホウ素イオンの
注入深さが浅くなる。しかも、フッ化ゲルマニウムイオ
ンの注入量は、ソース・ドレイン領域３３ａを形成する
際のＢＦ2 イオンの注入量ほど多くする必要はないの
で、ｐＭＯＳＦＥＴのゲート電極２５ｂ内にフッ素が存
在していても全体としてはホウ素の突抜けを抑制するこ
とができる。したがって、本実施形態では、フッ素の存
在による拡散抑制機能に加えて、ゲルマニウムの存在に
よる微細なソース・ドレイン領域３３ａの形状の調整が
可能である。特に、フッ化ゲルマニウムイオンの注入を
行うことで、フッ素の導入とゲルマニウムの導入とを同
時に行うことができる利点がある。
【０２９１】ただし、本実施形態における図２３（ｂ）
に示す工程において、フッ化ゲルマニウムのイオン注入
をｐ型半導体領域２２ａ側においてのみ行うようにして
もよい。その場合には、ｐＭＯＳＦＥＴにはフッ化ゲル
マニウムは注入されないので、ｎＭＯＳＦＥＴにおいて
のみ、上述の燐イオンの注入深さの抑制効果と燐の拡散
抑制機能とを発揮することができる。
【０２９２】また、本実施形態では、ＣＭＯＳ型半導体
装置の製造工程について説明したが、ｎＭＯＳＦＥＴの
みを形成する場合についても、図２１（ｂ）に示すフッ
素イオンの代わりにフッ化ゲルマニウムのイオン注入を
行ってもよい。
【０２９３】（第１７の実施形態）図２４は本実施形態
に係るＭＴ−ＣＭＯＳデバイスの断面図、図２５（ａ）
〜（ｃ）は、本実施形態に係るＭＴ−ＣＭＯＳデバイス
の製造工程を示す断面図である。
【０２９４】図２４に示すように、本実施形態では、半
導体基板４１内に、ｐ型不純物を含むｐ型ウエル４２ａ
と、ｎ型不純物を含むｎ型ウエル４２ｂが形成されてい
る。そして、ｐ型ウエル４２ａの付近の領域がｎＭＯＳ
ＦＥＴを形成するためのｎＭＯＳＦＥＴ形成領域Ｒn で
あり、ｎ型ウエル４２ｂの付近の領域がｐＭＯＳＦＥＴ
を形成するためのｐＭＯＳＦＥＴ形成領域Ｒｐである。
さらに、素子分離４３により、ｎＭＯＳＦＥＴ形成領域
Ｒn は第１ｎＭＯＳＦＥＴ形成領域Ｒn1と第２ｎＭＯＳ
ＦＥＴ形成領域Ｒn2とに区画され、ｐＭＯＳＦＥＴ形成
領域Ｒp は第１ｐＭＯＳＦＥＴ形成領域Ｒp1と第２ｐＭ
ＯＳＦＥＴ形成領域Ｒp2とに区画されている。第１ｎＭ
ＯＳＦＥＴ形成領域Ｒn1に形成される第１ｎＭＯＳＦＥ
Ｔは高反転電圧を有するＭＯＳＦＥＴであり、第２ｎＭ
ＯＳＦＥＴ形成領域Ｒn2に形成される第２ｎＭＯＳＦＥ
Ｔは低反転電圧を有するＭＯＳＦＥＴである。第１ｐＭ
ＯＳＦＥＴ形成領域Ｒp1に形成される第１ｐＭＯＳＦＥ
Ｔは高反転電圧を有するＭＯＳＦＥＴであり、第２ｐＭ
ＯＳＦＥＴ形成領域Ｒp2に形成される第２ｐＭＯＳＦＥ
Ｔは低反転電圧を有するＭＯＳＦＥＴである。
【０２９５】第１ｎＭＯＳＦＥＴは、ゲート電極４８
と、ゲート絶縁膜４７と、比較的高濃度のｐ型のチャネ
ル領域４４ａと、ｎ+ 型のソース・ドレイン領域５４と
を備えている。また、第２ｎＭＯＳＦＥＴは、ゲート電
極４８と、ゲート絶縁膜４７と、比較的低濃度のｐ型の
チャネル領域４４ｂと、ｎ+ 型のソース・ドレイン領域
５４とを備えている。第１ｐＭＯＳＦＥＴは、ゲート電
極４８と、ゲート絶縁膜４７と、比較的高濃度のｎ型の
チャネル領域４６ａと、ｐ+ 型のソース・ドレイン領域
５５とを備えている。一方、第２ｐＭＯＳＦＥＴは、ゲ
ート電極４８と、ゲート絶縁膜４７と、比較的低濃度の
ｎ型のチャネル領域４６ｂと、ｐ+ 型のソース・ドレイ
ン領域５５とに加えて、ゲート絶縁膜４７の直下方にホ
ウ素イオンを導入してなるホウ素拡散領域Ｒboを備えて
いる。
【０２９６】本実施形態のＭＴ−ＣＭＯＳデバイスは、
それぞれ相異なる反転電圧を有する第１，第２ｎＭＯＳ
ＦＥＴと、第１，第２ｐＭＯＳＦＥＴとを有している。
そして、第１ｎＭＯＳＦＥＴのチャネル領域４４ａに
は、第２ｎＭＯＳＦＥＴのチャネル領域４４ｂよりも高
濃度のｐ型不純物（ホウ素）が導入されていて、この不
純物濃度の差によって、第２ｎＭＯＳＦＥＴに対する反
転電圧の高低差を設けている。また、第２ｐＭＯＳＦＥ
Ｔのチャネル領域４６ｂには、ホウ素拡散領域Ｒboが設
けられており、このカウンタドープされた結果生じるｎ
型キャリア濃度の差によって第１ｐＭＯＳＦＥＴに対す
る反転電圧の高低差を設けている。
【０２９７】本実施形態では、第２ｐＭＯＳＦＥＴのチ
ャネル領域４６ｂにホウ素拡散領域Ｒboが設けられてい
るので、第２ｐＭＯＳＦＥＴのチャネル領域４６ｂにお
けるｎ型不純物の濃度を第１ｐＭＯＳＦＥＴのチャネル
領域におけるｎ型不純物の濃度と同じ濃度にしても、第
２ｐＭＯＳＦＥＴの反転電圧を第１ｐＭＯＳＦＥＴの反
転電圧よりも小さくすることができる。そのため、通常
低反転電圧ＭＯＳＦＥＴにとって避けがたい短チャネル
効果を緩和することが可能になる。したがって、耐圧が
大きく、かつ低反転電圧ＭＯＳＦＥＴの短チャネル効果
を抑制しうるＭＴ−ＣＭＯＳデバイスの提供を図ること
ができる。
【０２９８】次に、本実施形態に係るＭＴ−ＣＭＯＳデ
バイスの製造工程について、図２５（ａ）−（ｄ）を参
照しながら説明する。
【０２９９】まず、図２５（ａ）に示す工程で、単結晶
シリコンで構成される半導体基板４１上に、ｐ型ウエル
４２ａとｎ型ウエル４２ｂとを形成し、厚みが約４００
ｎｍのシリコン酸化膜からなる素子分離４３を形成し、
第１ｎＭＯＳＦＥＴ形成領域Ｒn1，第２ｎＭＯＳＦＥＴ
形成領域Ｒn2，第２ｐＭＯＳＦＥＴ形成領域Ｒp2及び第
１ｐＭＯＳＦＥＴ形成領域Ｒp1を区画する。そして、通
常のフォトリソグラフィー工程により、ｎＭＯＳＦＥＴ
形成領域Ｒn のみを開口してｐＭＯＳＦＥＴ形成領域Ｒ
p を覆うレジスト膜（図示せず）を形成し，このレジス
ト膜をマスクとして、ｎＭＯＳＦＥＴ形成領域Ｒn にホ
ウ素イオン（Ｂ+ ）を注入し、第１，第２ｎＭＯＳＦＥ
Ｔのチャネル領域４４ａ，４４ｂを形成する。ホウ素イ
オンの注入条件は、１０−４０ＫｅＶ，４−８×１０12
ｃｍ-2である。また、ｐＭＯＳＦＥＴ形成領域Ｒp のみ
を開口してｎＭＯＳＦＥＴ形成領域Ｒn を覆うレジスト
膜（図示せず）を形成し，このレジスト膜をマスクとし
て、ｐＭＯＳＦＥＴ形成領域Ｒp に燐イオン（Ｐ+ ）を
注入し、第１，第２ｐＭＯＳＦＥＴのチャネル領域４６
ａ，４６ｂを形成する。燐イオンの注入条件は、１０−
４０ＫｅＶ，４−８×１０12ｃｍ-2である。
【０３００】次に、図２５（ｂ）に示す工程で、通常の
フォトリソグラフィー工程により、第１ｎＭＯＳＦＥＴ
形成領域Ｒn1及び第２ｐＭＯＳＦＥＴ形成領域Ｒp2のみ
を開口したレジスト膜５６ａを形成し、このレジスト膜
５６ａをマスクとして、第１ｎＭＯＳＦＥＴ形成領域Ｒ
n1及び第２ｐＭＯＳＦＥＴ形成領域Ｒp2にホウ素イオン
（Ｂ+ ）を注入し、第１ｎＭＯＳＦＥＴのチャネル領域
４４ａに追加注入を行う一方、第２ｐＭＯＳＦＥＴのチ
ャネル領域４６ｂにカウンタードープを行う。このとき
のイオン注入条件は、１０−４０ＫｅＶ，２−６×１０
12ｃｍ-2である。
【０３０１】次に、図２５（ｃ）に示す工程で、厚みが
８−１２ｎｍのシリコン酸化膜を形成し、さらにその上
に厚みが１５０−２５０ｎｍのポリシリコン膜を堆積
し、通常のリソグラフィー工程、エッチング工程によ
り、各ＭＯＳＦＥＴのゲート絶縁膜４７及びゲート電極
４８をパターニングする。さらに、上記各実施形態に示
される条件と同様の工程により、ｎＭＯＳＦＥＴ形成領
域Ｒn には砒素を、ｐＦＥＴ形成Ｒp にはホウ素イオン
（Ｂ+ 又はＢF2+ ）をそれぞれ注入して、各ｎＭＯＳＦ
ＥＴのソース・ドレイン領域５４と、各ｐＭＯＳＦＥＴ
のソース・ドレイン領域５５とを形成する。
【０３０２】すなわち、図２５（ａ）に示す工程におい
て導入されたｐ型不純物、ｎ型不純物の濃度をそれぞれ
ｐ25a ，ｎ25a とし、図２５（ｂ）に示す工程において
導入されたｐ型不純物の濃度をｐ25bとすると、各領域
の実効的な不純物濃度（キャリア濃度）は、それぞれ以
下のようになる。ただし、各ウエルにおける不純物濃度
は無視する。
【０３０３】 第１ｎＭＯＳＦＥＴのチャネル領域４４ａ ｐ25a ＋ｐ25b 第２ｎＭＯＳＦＥＴのチャネル領域４４ｂ ｐ25a 第１ｐＭＯＳＦＥＴのチャネル領域４６ａ ｎ25a 第２ｐＭＯＳＦＥＴのチャネル領域４６ｂ ｎ25a −ｐ25b 以上の工程によって、上記図２４に示すＭＴ−ＣＭＯＳ
デバイスの構造が容易に得られる。特に、本実施形態の
製造方法では、図２５（ａ），（ｂ）に示す工程で、反
転電圧制御のためのフォトマスクが２枚で済む。一方、
従来の図３０（ａ）−（ｄ）に示す工程をＭＴ−ＣＭＯ
Ｓデバイスにそのまま適用すると、第１ｎＭＯＳＦＥＴ
と、第２ｎＭＯＳＦＥＴと、第１ｐＭＯＳＦＥＴと、第
２ｐＭＯＳＦＥＴとにおけるチャネル領域を形成するた
めに、各ＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2，Ｒp1，Ｒp2
のみを開口した４種類のレジスト膜を形成する必要があ
ることが容易に理解される。したがって、本実施形態に
係る半導体装置の製造方法では、従来の方法と比較して
２回のフォトマスク形成工程を削減でき、工程が簡略化
できる。
【０３０４】（第１８の実施形態）図２６は本実施形態
に係るＭＴ−ＣＭＯＳデバイスの断面図、図２７（ａ）
〜（ｃ）は、本実施形態に係るＭＴ−ＣＭＯＳデバイス
の製造工程を示す断面図である。
【０３０５】図２６に示すように、本実施形態に係るＭ
Ｔ−ＣＭＯＳデバイスの構造は、上記第１７の実施形態
に係るＭＴ−ＣＭＯＳデバイスの構造と基本的に同じで
ある。すなわち、本実施形態における各ＭＯＳＦＥＴ
は、ゲート絶縁膜４７と、ゲート電極４８と、ソース・
ドレイン領域５４又は５５を備えている点は、上記第１
７の実施形態と同じである。ここで、上記第１７の実施
形態と異なる点について説明すると、第１ｎＭＯＳＦＥ
Ｔのチャネル領域４４ａは比較的高濃度のホウ素を含ん
でいるが、第２ｎＭＯＳＦＥＴのチャネル領域４４ｂに
は、燐がカウンタドープされてなる燐拡散領域Ｒphが設
けられている。そして、この燐拡散領域Ｒphの存在によ
り、第２ｎＭＯＳＦＥＴの反転電圧を低下させるように
構成されている。また、第１ｐＭＯＳＦＥＴのチャネル
領域４６ａには、第２ｐＭＯＳＦＥＴのチャネル領域４
６ｂよりも高濃度のｎ型不純物（燐）が導入されてい
て、この不純物濃度の差によって、第２ｐＭＯＳＦＥＴ
に対する反転電圧の高低差を設けている。
【０３０６】本実施形態では、第２ｎＭＯＳＦＥＴのチ
ャネル領域４４ｂに燐拡散領域Ｒphが設けられているの
で、第２ｎＭＯＳＦＥＴのチャネル領域４４ｂにおける
ｐ型不純物の濃度を第１ｎＭＯＳＦＥＴのチャネル領域
におけるｐ型不純物の濃度と同じ濃度にしても、第２ｎ
ＭＯＳＦＥＴの反転電圧を第１ｎＭＯＳＦＥＴの反転電
圧よりも小さくすることができる。そのため、通常低反
転電圧ＭＯＳＦＥＴにとって避けがたい短チャネル効果
を緩和することが可能になる。したがって、耐圧が大き
く、かつ低反転電圧ＭＯＳＦＥＴの短チャネル効果を抑
制しうるＭＴ−ＣＭＯＳデバイスの提供を図ることがで
きる。
【０３０７】次に、本実施形態に係るＭＴ−ＣＭＯＳデ
バイスの製造工程について、図２７（ａ）−（ｄ）を参
照しながら説明する。
【０３０８】まず、図２７（ａ）に示す工程で、上記図
２５（ａ）に示す工程と同じ条件で、各種の処理を行
う。各チャネル領域４４ａ，４４ｂ及び４６ａ，４６ｂ
を形成するためのイオン注入の条件も、上述の第１７の
実施形態と同じである。
【０３０９】次に、図２７（ｂ）に示す工程で、通常の
フォトリソグラフィー工程により、第２ｎＭＯＳＦＥＴ
形成領域Ｒn2及び第１ｐＭＯＳＦＥＴ形成領域Ｒp1のみ
を開口したレジスト膜５６ｂを形成し、このレジスト膜
５６ｂをマスクとして、第２ｎＭＯＳＦＥＴ形成領域Ｒ
n2及び第１ｐＭＯＳＦＥＴ形成領域Ｒp1に燐イオン（Ｐ
+ ）を注入し、第１ｐＭＯＳＦＥＴのチャネル領域４６
ａに追加注入を行う一方、第２ｎＭＯＳＦＥＴのチャネ
ル領域４４ｂにカウンタードープを行う。このときのイ
オン注入条件は、２０−６０ＫｅＶ，２−６×１０12ｃ
ｍ-2である。
【０３１０】次に、図２７（ｃ）に示す工程で、厚みが
８−１２ｎｍのシリコン酸化膜を形成し、さらにその上
に厚みが１５０−２５０ｎｍのポリシリコン膜を堆積
し、通常のリソグラフィー工程、エッチング工程によ
り、各ＭＯＳＦＥＴのゲート絶縁膜４７及びゲート電極
４８をパターニングする。さらに、上記各実施形態に示
される条件と同様の工程により、ｎＭＯＳＦＥＴ形成領
域Ｒn には砒素を、ｐＦＥＴ形成Ｒp にはホウ素イオン
（Ｂ+ 又はＢF2+ ）をそれぞれ注入して、各ｎＭＯＳＦ
ＥＴのソース・ドレイン領域５４と、各ｐＭＯＳＦＥＴ
のソース・ドレイン領域５５とを形成する。
【０３１１】すなわち、図２７（ａ）に示す工程におい
て導入されたｐ型不純物、ｎ型不純物の濃度をそれぞれ
ｐ27a ，ｎ27a とし、図２７（ｂ）に示す工程において
導入されたｐ型不純物の濃度をｐ27bとすると、各領域
の実効的な不純物濃度（キャリア濃度）は、それぞれ以
下のようになる。ただし、各ウエルにおける不純物濃度
は無視する。
【０３１２】 第１ｎＭＯＳＦＥＴのチャネル領域４４ａ ｐ27a 第２ｎＭＯＳＦＥＴのチャネル領域４４ｂ ｐ27a −ｎ27b 第１ｐＭＯＳＦＥＴのチャネル領域４６ａ ｎ27a ＋ｎ27b 第２ｐＭＯＳＦＥＴのチャネル領域４６ｂ ｎ27a 以上の工程によって、上記図２６に示すＭＴ−ＣＭＯＳ
デバイスの構造が容易に得られる。特に、本実施形態の
製造方法では、図２７（ａ），（ｂ）に示す工程で、反
転電圧制御のためのフォトマスクが２枚で済む。一方、
従来の図３０（ａ）−（ｄ）に示す工程をＭＴ−ＣＭＯ
Ｓデバイスにそのまま適用すると、第１ｎＭＯＳＦＥＴ
と、第２ｎＭＯＳＦＥＴと、第１ｐＭＯＳＦＥＴと、第
２ｐＭＯＳＦＥＴとにおけるチャネル領域を形成するた
めに、各ＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2，Ｒp1，Ｒp2
のみを開口した４種類のレジスト膜を形成する必要があ
ることが容易に理解される。したがって、本実施形態に
係る半導体装置の製造方法では、従来の方法と比較して
２回のフォトマスク形成工程を削減でき、工程が簡略化
できる。
【０３１３】（第１９の実施形態）図２８は本実施形態
に係るＭＴ−ＣＭＯＳデバイスの断面図、図２９（ａ）
〜（ｃ）は、本実施形態に係るＭＴ−ＣＭＯＳデバイス
の製造工程を示す断面図である。
【０３１４】図２８に示すように、本実施形態では、ｐ
型ウエル４２ａと、ｎ型ウエル４２ｂとが形成され、ｐ
型ウエル４２ａ（ｎＭＯＳＦＥＴ形成領域Ｒn ）には高
反転電圧型の第１ｎＭＯＳＦＥＴと低反転電圧型の第２
ｎＭＯＳＦＥＴとが設けられている。ｐ型ウエル４２ｂ
（ｐＭＯＳＦＥＴ形成領域Ｒp ）には高反転電圧型の第
１ｐＭＯＳＦＥＴと低反転電圧型の第２ｐＭＯＳＦＥＴ
とが設けられている。
【０３１５】第１ｎＭＯＳＦＥＴは、ポリシリコン膜か
らなるゲート電極４８ａと、酸化膜からなるゲート絶縁
膜４７ａと、ｐ型のチャネル領域４４と、ｎ+ 型のソー
ス・ドレイン領域５４とを備えている。また、第２ｎＭ
ＯＳＦＥＴは、窒素が導入されたポリシリコン膜からな
るゲート電極４８ｂと、窒素を含む酸化膜つまり窒化酸
化膜からなるゲート絶縁膜４７ｂと、ｐ型のチャネル領
域４４と、ｎ+ 型のソース・ドレイン領域５４とを備え
ている。第１ｐＭＯＳＦＥＴは、ポリシリコン膜からな
るゲート電極４８ａと、酸化膜からなるゲート絶縁膜４
７ａと、ｎ型のチャネル領域４６と、ｐ+ 型のソース・
ドレイン領域５５とを備えている。一方、第２ｐＭＯＳ
ＦＥＴは、窒素が導入されたポリシリコン膜からなるゲ
ート電極４８ｂと、窒素を含む酸化膜つまり窒化酸化膜
からなるゲート絶縁膜４７ｂと、ｎ型のチャネル領域４
６と、ｐ+ 型のソース・ドレイン領域５５とを備えてい
る。
【０３１６】本実施形態では、低反転電圧型の第２ｎＭ
ＯＳＦＥＴ及び第２ｐＭＯＳＦＥＴのゲート絶縁膜４７
ｂを構成するシリコン酸化膜内に窒素を導入することに
よって反転電圧を低下させ、それぞれ第１ｎＭＯＳＦＥ
Ｔ，第１ｐＭＯＳＦＥＴとの反転電圧に対する高低差を
生じるように構成されている。すなわち、シリコン酸化
膜よりもシリコン窒化膜の方が誘電率が高いので、シリ
コン窒化酸化膜をゲート絶縁膜として使用することによ
り、同じ膜厚でも反転電圧を低くできるのである。ここ
で、シリコン酸化膜の誘電率が約３．８であるのに対
し、シリコン窒化膜の誘電率は約６．７であるので、窒
素の注入量を適宜調整することにより、ＭＯＳＦＥＴの
反転電圧が所望の値になるようにシリコン窒化酸化膜の
誘電率を調整できる。また、窒化酸化膜は耐圧などの特
性が酸化膜よりも良好であるので、半導体装置の信頼性
の向上をも期待できる。
【０３１７】次に、本実施形態に係るＭＴ−ＣＭＯＳデ
バイスの製造工程について説明する。
【０３１８】まず、図２９（ａ）に示す工程で、上記図
２５（ａ）に示す工程と同じ条件で、各種の処理を行
う。ただし、第１，第２ｎＭＯＳＦＥＴのチャネル領域
４４を形成する際のホウ素イオンの注入条件は、１０−
４０ＫｅＶ，２−８×１０13ｃｍ-2である。また、第
１，第２ｐＭＯＳＦＥＴのチャネル領域４６を形成する
際の燐イオンの注入条件は、１０−４０ＫｅＶ，２−８
×１０13ｃｍ-2である。
【０３１９】次に、図２９（ｂ）に示す工程で、厚みが
８−１２ｎｍのシリコン酸化膜を形成し、さらにその上
に厚みが１５０−２５０ｎｍのポリシリコン膜を堆積
し、通常のリソグラフィー工程、エッチング工程によ
り、各ＭＯＳＦＥＴのゲート絶縁膜４７ａ，４７ｂ及び
ゲート電極４８ａ、４８ｂをパターニングする。さら
に、通常のフォトリソグラフィー工程により、第２ｎＭ
ＯＳＦＥＴ形成領域Ｒn２及び第２ｐＭＯＳＦＥＴ形成
領域Ｒp2のみを開口したレジスト膜５６ｃを形成し、こ
のレジスト膜５６ｃをマスクとして、第２ｎＭＯＳＦＥ
Ｔ形成領域Ｒn2及び第２ｐＭＯＳＦＥＴ形成領域Ｒp2に
窒素イオン（Ｎ+ ）を注入する。このときのイオン注入
条件は、２０−６０ＫｅＶ，８×１０15−２×１０16ｃ
ｍ-2２−６×１０12ｃｍ-2である。この窒素イオンの注
入によって、導入された窒素は後の熱処理工程を経ると
速やかに拡散して、第２ｎＭＯＳＦＥＴ及び第２ｐＭＯ
ＳＦＥＴのゲート絶縁膜４７ｂまで到達するので、シリ
コン酸化膜が窒化され窒化酸化膜となる。
【０３２０】次に、図２９（ｃ）に示す工程で、さら
に、上記各実施形態に示される条件と同様の工程によ
り、ｎＭＯＳＦＥＴ形成領域Ｒn には砒素を、ｐＦＥＴ
形成Ｒpにはホウ素イオン（Ｂ+ 又はＢF2+ ）をそれぞ
れ注入して、各ｎＭＯＳＦＥＴのソース・ドレイン領域
５４と、各ｐＭＯＳＦＥＴのソース・ドレイン領域５５
とを形成する。
【０３２１】以上の工程によって、上記図２８に示すＭ
Ｔ−ＣＭＯＳデバイスの構造が容易に得られる。特に、
本実施形態の製造方法では、図２９（ａ），（ｂ）に示
す工程で、反転電圧制御のためのフォトマスクが２枚で
済む。一方、従来の図３０（ａ）−（ｄ）に示す工程を
ＭＴ−ＣＭＯＳデバイスにそのまま適用すると、第１ｎ
ＭＯＳＦＥＴと、第２ｎＭＯＳＦＥＴと、第１ｐＭＯＳ
ＦＥＴと、第２ｐＭＯＳＦＥＴとにおけるチャネル領域
を形成するために、各ＭＯＳＦＥＴ形成領域Ｒn1，Ｒn
2，Ｒp1，Ｒp2のみを開口した４種類のレジスト膜を形
成する必要があることが容易に理解される。したがっ
て、本実施形態に係る半導体装置の製造方法では、従来
の方法と比較して２回のフォトマスク形成工程を削減で
き、工程が簡略化できる。
【０３２２】（第１７〜第１９の実施形態に関する変形
形態）上記第１７〜第１９の実施形態においては、各Ｍ
ＯＳＦＥＴにＬＤＤ領域やポケット領域を形成していな
いが、上述の第１〜第１６の実施形態におけると同様の
ＬＤＤ領域やポケット領域を設けて、より微細化に適し
た構造とすることができることはいうまでもない。
【０３２３】
【発明の効果】請求項１〜１０によれば、反転電圧の異
なる２種類のＭＩＳＦＥＴを備えた半導体装置におい
て、一方のチャネル領域を基板領域で構成し、或いはＬ
ＤＤ領域の有無などにより反転電圧の差を生じるように
したので、設計の容易化や、寄生容量の低減による動作
の高速化と消費電力の低減とを図りながら、高速、低消
費電力のＬＳＩに適したＭＴ−ＭＩＳデバイスの提供を
図ることができる。
【０３２４】請求項１０〜１５によれば、反転電圧の異
なる２種類のＭＩＳＦＥＴを備えた半導体装置におい
て、各ＭＩＳＦＥＴをＬＤＤ構造としかつ濃度が異なる
ポケット領域を形成することにより、反転電圧を変える
ようにしたので、簡素な工程で、高速、低消費電力のＬ
ＳＩに適したＭＴ−ＭＩＳデバイスの提供を図ることが
できる。
【０３２５】請求項１６〜２２によれば、少なくともｎ
ＭＩＳＦＥＴを搭載した半導体装置において、ｎＭＩＳ
ＦＥＴのゲート電極とソース・ドレイン領域とに、少な
くともフッ素を含む不純物と燐とを共に導入しておく構
造としたので、フッ素による燐の拡散抑制機能を利用し
て、駆動力が高くかつ微細化に適した良好な特性を有す
る半導体装置の提供を図ることができる。
【０３２６】請求項２３〜２５によれば、反転電圧の異
なる２種類のＭＩＳＦＥＴを備えた半導体装置におい
て、低反転電圧ＭＩＳＦＥＴのチャネル領域をカウンタ
ドープされた構造とすることでキャリア濃度を薄くする
ようにしたので、耐圧特性と短チャネル効果抑制機能の
向上を図りつつＭＴ−ＭＩＳデバイスの提供を図ること
ができる。
【０３２７】請求項２６によれば、反転電圧の異なる２
種類のＭＩＳＦＥＴを備えた半導体装置において、低反
転電圧ＭＩＳＦＥＴのゲート絶縁膜を窒化酸化膜で構成
することにより、反転電圧の差を生ぜしめるようにした
ので、信頼性の向上を図りつつＭＴ−ＭＩＳデバイスの
提供を図ることができる。
【０３２８】請求項２７〜３１によれば、反転電圧の異
なる２種類のＭＩＳＦＥＴを備えた半導体装置の製造方
法として、反転電圧の制御のために必要なフォトマスク
数の低減を図りながら、上記請求項１〜９の構成を有す
るＭＴ−ＭＩＳデバイスの形成の容易化を図ることがで
きる。
【０３２９】請求項３２〜４０によれば、反転電圧の異
なる２種類のＭＩＳＦＥＴを備えた半導体装置の製造方
法として、反転電圧の制御のために必要なフォトマスク
数の低減を図りながら、上記請求項１０〜１５の構成を
有するＭＴ−ＭＩＳデバイスの形成の容易化を図ること
ができる。
【０３３０】請求項４１〜４８によれば、少なくともｎ
ＭＩＳＦＥＴを搭載した半導体装置の製造方法として、
ｎＭＩＳＦＥＴ形成領域において不純物の導入を行う
際、少なくともフッ素を含む不純物と燐とをゲート電極
及びソース・ドレイン領域となる領域とに導入するよう
にしたので、フッ素による燐の拡散抑制機能を利用し
て、駆動力が高くかつ微細化に適した良好な特性を有す
る半導体装置の形成を図ることができる。
【０３３１】請求項４９〜５０によれば、反転電圧の異
なる２種類のＭＩＳＦＥＴを備えた半導体装置の製造方
法として、反転電圧の制御のために必要なフォトマスク
数の低減を図りながら、上記請求項２３〜２５の構成を
有するＭＴ−ＭＩＳＦＥＴの形成の容易化を図ることが
できる。
【０３３２】請求項５１によれば、反転電圧の異なる２
種類のＭＩＳＦＥＴを備えた半導体装置の製造方法とし
て、低反転ＭＩＳＦＥＴのゲート電極に窒素イオンの注
入を行った後、これを拡散させて窒化酸化膜を形成する
ようにしたので、請求項２６の構成を有するＭＴ−ＭＩ
Ｓデバイスの形成の容易化を図ることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係るＭＴ−ｎＭＯＳデバイス
の構造を示す断面図である。
【図２】第１の実施形態に係るＭＴ−ＭＯＳデバイスに
基板バイアスを印加した状態を示す断面図である。
【図３】第１の実施形態に係るＭＴ−ｎＭＯＳデバイス
の製造工程を示す断面図である。
【図４】第２の実施形態に係るＭＴ−ｎＭＯＳデバイス
の構造を示す断面図である。
【図５】第３の実施形態に係るＭＴ−ＣＭＯＳデバイス
の構造を示す断面図である。
【図６】第３の実施形態に係るＭＴ−ＣＭＯＳデバイス
に基板バイアスを印加した状態を示す断面図である。
【図７】第３の実施形態に係るＭＴ−ＣＭＯＳデバイス
の製造工程を示す断面図である。
【図８】第４の実施形態に係るＭＴ−ＣＭＯＳデバイス
の製造工程を示す断面図である。
【図９】第５の実施形態に係るＭＴ−ＣＭＯＳデバイス
の製造工程を示す断面図である。
【図１０】いわゆるＳＰＩ構造を有する第６の実施形態
に係るＭＴ−ｎＭＯＳデバイスの製造工程を示す断面図
である。
【図１１】第７の実施形態に係るＭＴ−ｎＭＯＳデバイ
スの構造を示す断面図である。
【図１２】第７の実施形態に係るＭＴ−ｎＭＯＳデバイ
スの半導体基板表面付近における実効的な不純物濃度つ
まりキャリア濃度を示す図である。
【図１３】第７の実施形態に係るＭＴ−ｎＭＯＳデバイ
スの製造工程を示す断面図である。
【図１４】第８の実施形態に係るＭＴ−ｎＭＯＳデバイ
スの構造を示す断面図である。
【図１５】第９の実施形態に係るＭＴ−ＣＭＯＳデバイ
スの構造を示す断面図である。
【図１６】第９の実施形態に係るＭＴ−ＣＭＯＳデバイ
スの製造工程を示す断面図である。
【図１７】第１０の実施形態に係るＭＴ−ｐＭＯＳデバ
イスの製造工程を示す断面図である。
【図１８】第１１の実施形態に係るＭＴ−ｐＭＯＳデバ
イスの製造工程を示す断面図である。
【図１９】第１２の実施形態に係るＭＴ−ｐＭＯＳデバ
イスの製造工程を示す断面図である。
【図２０】第１３の実施形態に係るＭＴ−ｎＭＯＳデバ
イスの製造工程を示す断面図である。
【図２１】第１４の実施形態に係るｎＭＯＳＦＥＴの製
造工程を示す断面図である。
【図２２】第１５の実施形態に係るＣＭＯＳデバイスの
製造工程を示す断面図である。
【図２３】第１６の実施形態に係るＭＴ−ｎＭＯＳデバ
イスの製造工程を示す断面図である。
【図２４】第１７の実施形態に係るＭＴ−ＣＭＯＳデバ
イスの構造を示す断面図である。
【図２５】第１７の実施形態に係るＭＴ−ＣＭＯＳデバ
イスの製造工程を示す断面図である。
【図２６】第１８の実施形態に係るＭＴ−ＣＭＯＳデバ
イスの構造を示す断面図である。
【図２７】第１８の実施形態に係るＭＴ−ＣＭＯＳデバ
イスの製造工程を示す断面図である。
【図２８】第１９の実施形態に係るＭＴ−ＣＭＯＳデバ
イスの構造を示す断面図である。
【図２９】第１９の実施形態に係るＭＴ−ＣＭＯＳデバ
イスの製造工程を示す断面図である。
【図３０】従来のＭＴ−ｎＭＯＳデバイスの製造工程を
示す断面図である。
【図３１】従来のＣＭＯＳデバイスの製造工程を示す断
面図である。
【符号の説明】
１ 半導体基板 １ａ 基板領域 ２ａ ｐ型ウエル（ｐ型基板領域） ２ｂ ｎ型ウエル（ｎ型基板領域） ３ 素子分離 ４，６ チャネル領域 ７ ゲート絶縁膜 ８ ゲート電極 ９，１０ ポケット領域 １１，１２ ＬＤＤ領域 １３ サイドウォール １４，１５ ソース・ドレイン領域 １６ レジスト膜 １７ チタンシリサイド膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年６月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置及びその製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、反転電圧の異なる
２種類のＭＩＳＦＥＴを搭載して高速化及び低消費電力
化に適しかつ製造コストの安価な半導体装置及びその製
造方法を提供するものである。
【０００２】
【従来の技術】近年、ＭＩＳＦＥＴを高密度に搭載した
半導体デバイスいわゆるＬＳＩを開発するに際しては、
高速化と低消費電力化が大きな目標であるが、この２つ
のファクターを同時に達成することは極めて困難であ
る。すなわち、ＭＯＳデバイスの動作速度と、反転電圧
と、消費電力との間には密接な関係があり、高速化のた
め反転電圧を下げると、拡散電流が増大しオフ時の消費
電力が増えるというトレードオフ関係が存在する。
【０００３】そこで、このトレードオフを解決するため
提案されている手法の１つにＭultiＴhreshold Ｖolta
ge ＣＭＯＳデバイス（以下、略して、ＭＴ−ＣＭＯＳ
デバイスという）がある。これは回路的に高速化を要求
される部分には反転電圧の低いＭＯＳＦＥＴを用い、リ
ーク電流の経路を反転電圧の高いＭＯＳＦＥＴで遮断す
るというものであり、この回路構成を実現するために
は、ｎＭＯＳデバイス，ｐＭＯＳデバイス共に、少なく
とも２種類の反転電圧を有するＭＯＳＦＥＴにより構成
されている必要がある。
【０００４】以下、図面を参照しながら、従来のＭＴ−
ＣＭＯＳデバイスの製造方法の一例について説明する。
【０００５】図３０（ａ）−（ｄ）は、２種類の反転電
圧を有するｎＭＯＳＦＥＴを搭載したｎＭＯＳデバイス
の従来の製造方法の１例を示すものである。
【０００６】図３０（ａ）に示す工程で、ｐ型不純物が
予めドープされた半導体基板１を多数のＭＯＳＦＥＴ形
成領域に区画する素子分離３を形成した後、反転電圧が
高いｎＭＯＳＦＥＴ（以下、第１ｎＭＯＳＦＥＴとす
る）を形成する領域である第１ｎＭＯＳＦＥＴ形成領域
Ｒn1の上を覆い、反転電圧が低いｎＭＯＳＦＥＴ（以
下、第２ｎＭＯＳＦＥＴとする）を形成する領域である
第２ｎＭＯＳＦＥＴ形成領域Ｒn2の上を開口したレジス
ト膜１６ａを形成し、このレジスト膜１６ａをマスクと
して第２ｎＭＯＳＦＥＴ形成領域Ｒn2の半導体基板１内
にホウ素イオン（Ｂ+ ）を注入し、第２ＭＯＳＦＥＴの
チャネル領域５を形成する。注入条件は、例えば２０−
６０ＫｅＶ，１−２×１０12ｃｍ-2である。
【０００７】次に、図３０（ｂ）に示す工程で、第１Ｍ
ＯＳＦＥＴ形成領域Ｒn1の上を開口したレジスト膜１６
ｂを形成し、第１ｎＭＯＳＦＥＴ形成領域Ｒn1に、上記
第２ｎＭＯＳＦＥＴ形成領域Ｒn2のチャネル領域５より
も高濃度のホウ素イオン（Ｂ+ ）を注入し、高反転電圧
ＭＯＳＦＥＴのチャネル領域４を形成する。注入条件
は、例えば２０−６０ＫｅＶ，４−６×１０12ｃｍ -2 で
ある。
【０００８】次に、図３０（ｃ）に示す工程で、半導体
基板１の表面を酸化して厚みが８−１２ｎｍのゲート絶
縁膜７を形成し、全面に厚みが２００−３００ｎｍのポ
リシリコン膜を堆積した後、通常のフォトリソグラフィ
ー工程、エッチング工程を経てゲート電極８を形成す
る。次に、ゲート電極８をマスクとして低濃度の燐イオ
ン（Ｐ+ ）を注入し、ｎ- 型のＬＤＤ領域１１を形成す
る。
【０００９】次に、図３０（ｄ）に示す工程で、ゲート
電極８の各側面上にサイドウォール１３を形成し、ゲー
ト電極８及びサイドウォール１３をマスクとして高濃度
のヒ素イオン（Ａｓ+ ）を注入し、ｎ+ 型のソース・ド
レイン領域１４を形成する。次に、ソース・ドレイン領
域１４中のヒ素イオンを活性化し結晶欠陥を回復させる
ため９００℃，３０分の熱処理を導入する。
【００１０】以上の製造工程によって形成されるｎＭＯ
Ｓデバイスの動作について，以下に説明する。
【００１１】かかる製造工程によって形成されるｎＭＯ
Ｓデバイスの構造では、第１ＭＯＳＦＥＴ及び第２ＭＯ
ＳＦＥＴの反転電圧は、チャネル領域４，５における不
純物濃度によって決定され、それぞれ０．５−０．６
Ｖ，０．２−０．３Ｖ程度である。一般的に、第２ＭＯ
ＳＦＥＴは電流駆動力が大きく高速化に適しているがオ
フ時のリーク電流が大きい一方、第１ＭＯＳＦＥＴは電
流駆動力は小さいがオフリーク電流が小さく低消費電力
化に適している。したがって、これら２種類のＭＯＳＦ
ＥＴを回路構成で使い分けることにより、高速でかつ低
消費電力のＬＳＩを構成することができる。
【００１２】また、通常の従来の相補型ＭＯＳ（ＣＭＯ
Ｓ）デバイスは、基本的には、図３１（ａ）〜（ｃ）に
示す製造工程によって形成されている。
【００１３】まず、図３１（ａ）に示す工程で、ｎＭＯ
ＳＦＥＴ形成領域Ｒｎにはｐ型基板領域２２ａ（本従来
例では、ｐ型半導体基板２１と同じ不純物濃度の領域）
を、ｐＭＯＳＦＥＴ形成領域Ｒｐにはｎ型基板領域２２
ｂ（ｎウェル）をそれぞれ設け、ｐ型基板領域２２ａ−
ｎ型基板領域２２ｂ間を分離する素子分離２３を設け
る。次に、ｐ型半導体基板２１の上に、厚みが４〜８ｎ
ｍのゲート酸化膜２４と、厚みが１００〜２００ｎｍの
ゲート電極３５とを形成する。
【００１４】次に、図３１（ｂ）に示す工程で、ｎＭＯ
ＳＦＥＴのゲート電極３５と、ｐ型基板領域２２ａ内の
ゲート電極３５の両側方に位置する領域３８とに砒素イ
オン（Ａｓ+ ）を注入する。注入条件は、例えば加速エ
ネルギーが３０〜６０ｋｅＶ、注入量が６〜８×１０15
ｃｍ-2である。一方、ｐＭＯＳＦＥＴのゲート電極３５
と、ｎ型基板領域２２ｂ内のゲート電極３５の両側方に
位置する領域３９とにフッ化ホウ素イオン（ＢＦ2+）を
注入する。注入条件は、例えば加速エネルギーが１０〜
３０ｋｅＶ、注入量が３〜６×１０15ｃｍ-2である。
【００１５】最後に，図３１（ｃ）に示す工程で、１０
００℃，１０秒間の熱処理（ＲＴＡ）を行い不純物イオ
ンを活性化する。この熱処理により、ｎＭＯＳＦＥＴ形
成領域Ｒｎにおいては、ゲート電極３５を低抵抗化して
ｎ型ゲート電極３５ａとし、ｐ型基板領域２２ａ中にｎ
型ソース・ドレイン領域３８ａを形成する一方、ｐＭＯ
ＳＦＥＴ形成領域Ｒｐにおいては、ゲート電極３５を低
抵抗化してｐ型ゲート電極３５ｂとし、ｎ型基板領域２
２ｂ中にｐ型ソース・ドレイン領域３９ａを形成する。
【００１６】
【発明が解決しようとする課題】しかしながら、上記図
３０（ａ）〜（ｄ）に示すようなＭＴ−ＭＯＳデバイス
及びその製造方法では、以下に述べるような問題点があ
る。
【００１７】１．通常のＭＯＳデバイスに比べて工程数
が増加する。特に反転電圧を制御するために２種類のフ
ォトマスクを要し、コストが増加する。
【００１８】２．低反転電圧ＭＯＳＦＥＴのチャネル領
域として機能するチャネル領域の不純物濃度が高反転電
圧ＭＯＳＦＥＴのそれに比べて小さいため耐圧が劣化
し、短チャネル効果が大きくなる。ここで、短チャネル
効果とは、短チャネル領域で長チャネル領域に比較して
ＭＯＳＦＥＴの諸特性が劣化する現象のことであるが、
例えば短チャネル領域での反転電圧が低下し、リーク電
流が増大するという不具合がある。
【００１９】また、上記図３１（ａ）〜（ｃ）に示すＭ
ＯＳＦＥＴ及びその製造方法においては、以下のような
問題があった。
【００２０】３．ｎＭＯＳＦＥＴのドレイン領域３８ａ
において、砒素イオンの注入によって形成される結晶欠
陥のために、ジャンクションにおけるリーク電流が大き
い。
【００２１】４．ｎＭＯＳＦＥＴのドレイン領域３８ａ
において、電界が比較的大きくＧＩＤＬ(Gate Induced
Drain Leakage)電流が大きい。
【００２２】５．ｎＭＯＳＦＥＴのドレイン領域３８ａ
において、プロファイルが急峻なのでジャンクションの
寄生容量が大きくなる。
【００２３】６．ｎＭＯＳＦＥＴのドレイン領域３８ａ
付近の電界が大きく、キャリアがインパクトイオン化を
起こしやすい。そのために、ＭＯＳＦＥＴのドレイン電
流が減小したり、ＭＯＳＦＥＴのしきい値が変動するな
どの経時劣化が大きい。つまり、信頼性が低い。
【００２４】また、ＣＭＯＳデバイスおいては、さらに
下記の問題７，８が生じる。
【００２５】７．砒素の拡散係数とホウ素の拡散係数の
差によって、ｐ型ＭＯＳＦＥＴの実効チャネル長がｎＭ
ＯＳＦＥＴの実効チャネル長よりも短くなり過ぎ、性能
面で両トランジスタのバランスが悪化する。
【００２６】８．ｎＭＯＳＦＥＴのゲート電極３５ａの
空乏化とｐＭＯＳＦＥＴのゲート電極３５ｂのホウ素イ
オンの突き抜けを同時に抑制できない。つまり、ＲＴＡ
のような短時間の熱処理（例えば１０００℃，１０秒）
を行うと、ｎＭＯＳＦＥＴのゲート電極３５ａ中の砒素
イオンの活性化が不十分で空乏化を起こし、駆動力が低
下する虞れがある。その一方、長時間の熱処理（例えば
９００℃，３０分）を行うと、ｐＭＯＳＦＥＴのゲート
電極３５ｂ中のホウ素イオンがチャネル領域に拡散しデ
バイスの特性を劣化させる虞れがある。
【００２７】本発明の第１の目的は、同一の半導体基板
上に高反転電圧ＦＥＴと低反転電圧ＦＥＴという２種類
のＭＯＳＦＥＴを搭載しながら、低反転電圧ＭＯＳＦＥ
Ｔにおいても短チャネル領域における特性が良好で、か
つ工程数の増大を招くことのない構造を有する半導体装
置及びその製造方法を提供することにある。すなわち、
上記問題点１〜２を解消することにある。
【００２８】本発明の第２の目的は、不純物イオンをゲ
ート電極とソース・ドレイン領域とに同時に注入して形
成されるＭＩＳ型トランジスタにおいて、寄生容量の低
減による動作速度の向上、リーク電流の低減及び信頼性
の向上を図ることにある。すなわち、上記問題点３〜８
を解消することにある。
【００２９】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明では、請求項１〜１５に記載されてい
る第１〜第７の半導体装置に関する手段と、請求項２３
〜２６に記載されている第９〜第１０の半導体装置に関
する手段と、請求項２７〜４０に記載されている第１〜
第１０の半導体装置の製造方法に関する手段と、請求項
４９〜５１に記載されている第１２〜第１４の半導体装
置の製造方法に関する手段とを講じている。
【００３０】上記第２の目的を達成するために、本発明
では、請求項１６〜２２に記載されている第８の半導体
装置に関する手段と、請求項４１〜４８に記載されてい
る第１１の半導体装置の製造方法に関する手段とを講じ
ている。
【００３１】本発明に係る第１の半導体装置は、請求項
１に記載されているように、半導体基板上に、所定の反
転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴ
よりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭載
した半導体装置を前提とする。
【００３２】ここで、上記第１ＭＩＳＦＥＴは、上記半
導体基板の一部の上に形成されたゲート絶縁膜と、上記
ゲート絶縁膜上に形成されたゲート電極と、上記ゲート
電極の各側面上に形成された絶縁体サイドウォールと、
上記ゲート絶縁膜直下方の半導体基板内にＶＴ制御レベ
ル濃度の第１導電型不純物を導入して形成されたチャネ
ル領域と、上記半導体基板内で上記チャネル領域を挟ん
で相対向するように形成され高濃度の第２導電型不純物
を含むソース・ドレイン領域と、上記各ソース・ドレイ
ン領域と上記チャネル領域との間の上記半導体基板の表
面を少なくとも含む領域に形成され第１導電型不純物を
含むポケット領域と、上記ポケット領域と各ソース・ド
レイン領域との間に形成され低濃度の第２導電型不純物
を含むＬＤＤ領域とを備えている。
【００３３】一方、上記第２ＭＩＳＦＥＴは、上記半導
体基板の一部の上に形成されたゲート絶縁膜と、上記ゲ
ート絶縁膜上に形成されたゲート電極と、上記ゲート電
極の各側面上に形成された絶縁体サイドウォールと、上
記半導体基板の表面から奥方に亘る領域に形成され上記
第１ＭＩＳＦＥＴのチャネル領域におけるよりも低濃度
のＶＴ制御レベル濃度の第１導電型不純物を含んで上記
ゲート絶縁膜の直下方においてチャネル領域となる基板
領域と、上記半導体基板内で上記チャネル領域を挟んで
相対向するように形成され高濃度の第２導電型不純物を
含むソース・ドレイン領域と、上記各ソース・ドレイン
領域と上記チャネル領域との間の上記半導体基板の表面
を少なくとも含む領域に形成され第１導電型不純物を含
むポケット領域と、上記各ポケット領域と各ソース・ド
レイン領域との間に形成され低濃度の第２導電型不純物
を含むＬＤＤ領域とを備えている。
【００３４】これにより、各ＭＩＳＦＥＴにおいて、ポ
ケット領域によりパンチスルーや短チャネル効果を防止
できるので、反転電圧の劣化やリーク電流の発生を抑制
できる。また、パンチスルーや短チャネル効果をポケッ
ト領域により抑制できる構造となるので、チャネル領域
の中央部分の不純物濃度を低くできることから、ゲート
電極からの空乏層の延びが大きく、空乏層容量が小さく
なる。すなわち、サブスレッショルド特性が良好とな
り、リーク電流も低減できる。特に、低反転電圧を有す
る第２ＭＩＳＦＥＴにおいて、チャネル領域となる部分
が低濃度の第１導電型不純物を含む基板領域で構成され
ているので、以上の作用が顕著になる。
【００３５】請求項２に記載されているように、請求項
１において、上記第１，第２ＭＩＳＦＥＴを第１，第２
ｎＭＩＳＦＥＴとしておき、第１，第２ＭＩＳＦＥＴの
構造と導電型を逆にした構造でかつ上記ＬＤＤ領域を除
いた構造を有する第１，第２ｐＭＩＳＦＥＴをさらに設
けることができる。
【００３６】これにより、ＭＴ−ＣＭＩＳデバイスにお
いて、ｐＭＩＳＦＥＴのＬＤＤ領域が不要となる分、製
造が容易となり、かつ工程の安定性が向上することで、
製造コストが低減され信頼性も向上する。一方、ｐＭＩ
ＳＦＥＴでは、ホットキャリアの発生確率が低いので、
ＬＤＤ領域がなくても、信頼性が低下する虞れはない。
【００３７】請求項３に記載されているように、請求項
１において、上記第１，第２ＭＩＳＦＥＴを第１，第２
ｐＭＩＳＦＥＴとしておき、第１，第２ＭＩＳＦＥＴの
構造と導電型を逆にした構造でかつ上記ＬＤＤ領域を除
いた構造を有する第１，第２ｎＭＩＳＦＥＴをさらに設
けることができる。
【００３８】これにより、ＭＴ−ＣＭＩＳデバイスにお
いて、ｎＭＩＳＦＥＴのＬＤＤ領域がない分、ｎＭＩＳ
ＦＥＴの駆動力を高めることができる。一方、ｎＭＩＳ
ＦＥＴのソース・ドレイン領域に導入する不純物の種類
を選択することで、ｎＭＩＳＦＥＴにＬＤＤ領域が設け
られていなくても、ドレイン近傍の電界を弱めることが
可能なので、信頼性の低下を回避することができる。
【００３９】本発明の第２の半導体装置は、請求項４に
記載されているように、半導体基板上に、所定の反転電
圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴより
も低い反転電圧を有する第２ＭＩＳＦＥＴとを搭載した
半導体装置を前提とする。
【００４０】上記第１ＭＩＳＦＥＴは、上記半導体基板
の一部の上に形成されたゲート絶縁膜と、上記ゲート絶
縁膜上に形成されたゲート電極と、上記ゲート電極の各
側面上に形成された絶縁体サイドウォールと、上記ゲー
ト絶縁膜直下方の半導体基板内にＶＴ制御レベル濃度の
第１導電型不純物を導入して形成されたチャネル領域
と、上記半導体基板内で上記チャネル領域を挟んで相対
向するように形成され高濃度の第２導電型不純物を含む
ソース・ドレイン領域と、上記各ソース・ドレイン領域
と上記チャネル領域との間の上記半導体基板の表面を少
なくとも含む領域に形成され第１導電型不純物を含むポ
ケット領域と、上記各ポケット領域と各ソース・ドレイ
ン領域との間に形成され低濃度の第２導電型不純物を含
むＬＤＤ領域とを備えている。一方、上記第２ＭＩＳＦ
ＥＴは、上記第１ＭＩＳＦＥＴの構造からポケット領域
を除いた構造とする。
【００４１】これにより、高反転電圧を有する第１ＭＩ
ＳＦＥＴは短チャネル効果をポケット領域により抑制で
きる構造となるので、チャネル領域となる第２半導体領
域の不純物濃度を従来の構造における濃度よりも薄くで
きるので、反転電圧の劣化が小さく、リーク電流も低減
できる。一方、第２ＭＩＳＦＥＴにはポケット領域を設
けないことで、第２ＭＩＳＦＥＴのチャネル領域の不純
物濃度と第１ＭＩＳＦＥＴのチャネル領域の不純物濃度
とを同じにしても反転電圧の差を生ぜしめることができ
るので、製造工程数が低減される。特に、それほどゲー
ト長が短くないＭＩＳＦＥＴに適した構造となる。
【００４２】本発明に係る第３の半導体装置は、請求項
５に記載されているように、半導体基板上に、所定の反
転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴ
よりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭載
した半導体装置を前提とする。
【００４３】そして、上記第１ＭＩＳＦＥＴは、上記半
導体基板の一部の上に形成されたゲート絶縁膜と、上記
ゲート絶縁膜上に形成されたゲート電極と、上記ゲート
絶縁膜直下方の半導体基板内にＶＴ制御レベルの濃度の
第１導電型不純物を導入して形成されたチャネル領域
と、上記半導体基板内で上記チャネル領域を挟んで相対
向するように形成され高濃度の第２導電型不純物を含む
ソース・ドレイン領域と、上記各ソース・ドレイン領域
と上記チャネル領域との間で上記半導体基板表面から延
びて上記ソース・ドレイン領域のゲート側端部に接する
ように形成され第１導電型不純物を含むポケット領域
と、上記各ポケット領域と各ソース・ドレイン領域との
間に形成され低濃度の第２導電型不純物を含むＬＤＤ領
域と、上記ゲート電極及びソース・ドレイン領域の上に
形成されたシリサイド膜とを備えている。
【００４４】一方、上記第２ＭＩＳＦＥＴは、上記半導
体基板の一部の上に形成されたゲート絶縁膜と、上記ゲ
ート絶縁膜上に形成されたゲート電極と、上記半導体基
板の表面から奥方に亘る領域に形成され上記第１ＭＩＳ
ＦＥＴのチャネル領域におけるよりも低濃度のＶＴ制御
レベル濃度の第１導電型不純物を含んで上記ゲート絶縁
膜の直下方においてチャネル領域となる基板領域と、上
記半導体基板内で上記チャネル領域を挟んで相対向する
ように形成され高濃度の第２導電型不純物を含むソース
・ドレイン領域と、上記各ソース・ドレイン領域とチャ
ネル領域との間で上記半導体基板表面から延びて上記ソ
ース・ドレイン領域のゲート側端部に接するように形成
され第１導電型不純物を含むポケット領域と、上記各ポ
ケット領域と各ソース・ドレイン領域との間に形成され
低濃度の第２導電型不純物を含むＬＤＤ領域と、上記ゲ
ート電極及びソース・ドレイン領域の上に形成されたシ
リサイド膜とを備えている。
【００４５】また、本発明に係る第４の半導体装置は、
請求項６に記載されているように、半導体基板上に、所
定の反転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳ
ＦＥＴよりも低い反転電圧を有する第２ＭＩＳＦＥＴと
を搭載した半導体装置を前提とする。
【００４６】そして、上記第１ＭＩＳＦＥＴ及び第２Ｍ
ＩＳＦＥＴは、上記半導体基板の一部の上に形成された
ゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲー
ト電極と、上記ゲート絶縁膜直下方の半導体基板内にＶ
Ｔ制御レベル濃度の第１導電型不純物を導入して形成さ
れたチャネル領域と、上記半導体基板内で上記チャネル
領域を挟んで相対向するように形成され高濃度の第２導
電型不純物を含むソース・ドレイン領域と、上記各ソー
ス・ドレイン領域と上記チャネル領域との間で上記半導
体基板表面から延びて上記ソース・ドレイン領域のゲー
ト側端部に接するように形成され第１導電型不純物を含
むポケット領域と、上記各ポケット領域と各ソース・ド
レイン領域との間に形成され低濃度の第２導電型不純物
を含むＬＤＤ領域と、上記ゲート電極及びソース・ドレ
イン領域の上に形成されたシリサイド膜とを備えてお
り、上記第１ＭＩＳＦＥＴの上記第２の半導体領域にお
ける不純物濃度は、上記第２ＭＩＳＦＥＴの上記第２の
半導体領域における不純物濃度よりも濃い。
【００４７】上記第３及び第４の半導体装置により、シ
リサイド層によりソース・ドレイン抵抗の小さいＭＩＳ
ＦＥＴが得られるとともに、ポケット領域がソース・ド
レイン領域の下方にまで至らず狭い領域に形成されてい
るので、ソース・ドレイン領域−第１の半導体領域間に
おいて不純物の濃度の低い第１の半導体領域がｐｎジャ
ンクションの一方を構成するので、寄生容量を低減する
ことができる。したがって、動作速度が向上するととも
に、消費電力が低減する。
【００４８】請求項７に記載されているように、請求項
１，４，５又は６において、上記第１ＭＩＳＦＥＴに第
１ｎＭＩＳＦＥＴと第１ｐＭＩＳＦＥＴとを含ませ、上
記第２ＭＩＳＦＥＴに第２ｎＭＩＳＦＥＴと第２ｐＭＩ
ＳＦＥＴとを含ませることができる。
【００４９】これにより、各請求項の作用がｎＭＯＳデ
バイス及びｐＭＯＳデバイスの双方で得られる。つま
り、サブスレッショルド特性が良好で，反転電圧の劣化
の小さい，かつリーク電流の少ないＭＴ−ＳＭＯＳデバ
イスが得られる。
【００５０】請求項８に記載されているように、請求項
１，４，５又は６において、上記第１及び第２ＭＩＳＦ
ＥＴに共通のバイアスを印加するように構成することが
好ましい。
【００５１】これにより、第１ＭＩＳＦＥＴと第２ＭＩ
ＳＦＥＴとの反転電圧の差がさらに拡大されるので、高
速動作と低消費電力というＭＴ−ＭＯＳデバイスの利点
がより顕著に得られる。
【００５２】同じ理由から、請求項９に記載されている
ように、請求項２，３又は７において、上記第１ｎＭＩ
ＳＦＥＴ及び第２ｎＭＩＳＦＥＴに共通の負の基板バイ
アスを印加し、上記第１ｐＭＩＳＦＥＴ及び第２ｐＭＩ
ＳＦＥＴに共通の正の基板バイアスを印加するように構
成することが好ましい。
【００５３】本発明に係る第５の半導体装置は、請求項
１０に記載されているように、半導体基板上に、所定の
反転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥ
Ｔよりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭
載した半導体装置を前提とする。
【００５４】上記第１及び第２ＭＩＳＦＥＴは、上記半
導体基板の一部の上に形成されたゲート絶縁膜と、上記
ゲート絶縁膜上に形成されたゲート電極と、上記ゲート
電極の各側面上に形成された絶縁体サイドウォールと、
上記ゲート絶縁膜直下の部分を含む領域に第１導電型キ
ャリアを生成するための第１導電型不純物を導入してな
る基板領域と、上記ゲート電極の両側方に位置する上記
半導体基板内に第２導電型キャリアを生成するための高
濃度の第２導電型不純物を導入してなる高濃度ソース・
ドレイン領域と、上記各高濃度ソース・ドレイン領域と
上記基板領域のゲート電極直下の部分との間に低濃度の
上記第２導電型不純物を導入してなる低濃度ソース・ド
レイン領域と、上記低濃度ソース・ドレイン領域と上記
基板領域との間の上記半導体基板の表面を少なくとも含
む領域に上記第１導電型不純物を導入してなるポケット
領域とを備えていて、上記第１ＭＩＳＦＥＴのポケット
領域における第１導電型キャリアの濃度が上記第２ＭＩ
ＳＦＥＴのポケット領域における第１導電型キャリアの
濃度よりも濃い。
【００５５】これにより、第１ＭＩＳＦＥＴの反転電圧
が第２ＭＩＳＦＥＴの反転電圧よりも高くなる。しか
も、ＭＩＳＦＥＴにポケット領域が形成されていること
で、パンチスルーや短チャネル効果を防止できるので、
反転電圧の劣化やリーク電流の発生を抑制できる。ま
た、パンチスルーや短チャネル効果をポケット領域によ
り抑制できる構造となるので、チャネル領域の中央部分
の不純物濃度を低くできることから、ゲート電極からの
空乏層の延びが大きく、空乏層容量が小さくなる。すな
わち、サブスレッショルド特性が良好となり、リーク電
流も低減できる。したがって、ポケット領域における不
純物濃度の差を利用して高速でかつ消費電力の小さい半
導体装置が得られることになる。
【００５６】請求項１１に記載されているように、請求
項１０において、上記第１ＭＩＳＦＥＴに第１ｎＭＩＳ
ＦＥＴと第１ｐＭＩＳＦＥＴを含ませ、上記第２ＭＩＳ
ＦＥＴに第２ｎＭＩＳＦＥＴと第２ｐＭＩＳＦＥＴとを
含ませることができる。
【００５７】これにより、現実にＣＭＯＳデバイスとし
て構成されることが多い半導体装置において、ｎＭＩＳ
ＦＥＴについてもｐＭＩＳＦＥＴについても、請求項１
０の作用が得られることになる。
【００５８】本発明に係る第６の半導体装置は、請求項
１２に記載されているように、半導体基板上に、所定の
反転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥ
Ｔよりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭
載した半導体装置を前提とする。
【００５９】上記第１及び第２ＭＩＳＦＥＴは、上記半
導体基板の一部の上に形成されたゲート絶縁膜と、上記
ゲート絶縁膜上に形成されたゲート電極と、上記ゲート
電極の各側面上に形成された絶縁体サイドウォールと、
上記ゲート絶縁膜直下の部分を含む領域に第１導電型キ
ャリアを生成するための第１導電型不純物を導入してな
る基板領域と、上記ゲート電極の両側方に位置する上記
半導体基板内に第２導電型キャリアを生成するための高
濃度の第２導電型不純物を導入してなる高濃度ソース・
ドレイン領域と、上記各高濃度ソース・ドレイン領域と
上記基板領域内のゲート絶縁膜直下の領域との間に低濃
度の上記第２導電型不純物を導入してなる低濃度ソース
・ドレイン領域と、上記低濃度ソース・ドレイン領域と
上記基板領域との間の上記半導体基板の表面を少なくと
も含む領域に上記第１導電型不純物を導入してなるポケ
ット領域とを備えていて、上記第１ＭＩＳＦＥＴのポケ
ット領域における上記半導体基板の表面と接する部分の
ゲート長方向の幅が、上記第１ＭＩＳＦＥＴのポケット
領域における上記半導体基板の表面と接する部分のゲー
ト長方向の幅よりも大きい。
【００６０】これにより、上述の請求項１０と同じ作用
効果が得られる。
【００６１】請求項１３に記載されているように、請求
項１２において、上記第１ＭＩＳＦＥＴに第１ｎＭＩＳ
ＦＥＴと第１ｐＭＩＳＦＥＴとを含ませ、上記第２ＭＩ
ＳＦＥＴに第２ｎＭＩＳＦＥＴと第２ｐＭＩＳＦＥＴと
を含ませることができる。
【００６２】これにより、上述の請求項１３と同じ作用
効果が得られる。
【００６３】本発明に係る第７の半導体装置は、請求項
１４に記載されているように、半導体基板上に、所定の
反転電圧を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥ
Ｔよりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭
載した半導体装置を前提とする。
【００６４】上記第１及び第２ＭＩＳＦＥＴは、上記半
導体基板の一部の上に形成されたゲート絶縁膜と、上記
ゲート絶縁膜上に形成されたゲート電極と、上記ゲート
絶縁膜直下の部分を含む領域に第１導電型キャリアを生
成するための第１導電型不純物を導入してなる基板領域
と、上記ゲート電極の両側方に位置する上記半導体基板
内に第２導電型キャリアを生成するための高濃度の第２
導電型不純物を導入してなる高濃度ソース・ドレイン領
域と、上記各高濃度ソース・ドレイン領域と上記基板領
域のゲート絶縁膜直下の部分との間に低濃度の第２導電
型不純物を導入してなる低濃度ソース・ドレイン領域
と、上記低濃度ソース・ドレイン領域と上記基板領域と
の間で上記半導体基板表面から上記高濃度ソース・ドレ
イン領域のゲート電極側端部に亘る領域に第１導電型不
純物を導入してなるポケット領域と、上記ゲート電極及
び高濃度ソース・ドレイン領域の上に形成されたシリサ
イド膜とを備えていて、上記第１ＭＩＳＦＥＴのポケッ
ト領域における第１導電型キャリアの濃度が上記第２Ｍ
ＩＳＦＥＴのポケット領域における第１導電型キャリア
の濃度よりも濃い。
【００６５】これにより、請求項１０と同じ作用が得ら
れる。加えて、シリサイド層によりソース・ドレイン抵
抗の小さいＭＩＳＦＥＴが得られるとともに、ポケット
領域がソース・ドレイン領域の下方にまで至らず狭い領
域に形成されているので、高濃度ソース・ドレイン領域
−基板領域間において不純物の濃度の低い基板領域がｐ
ｎジャンクションの一方を構成することになり、寄生容
量を低減することができる。したがって、動作速度がさ
らに向上するとともに、消費電力がさらに低減される。
【００６６】請求項１５に記載されているように、請求
項１４において、上記第１ＭＩＳＦＥＴに第１ｎＭＩＳ
ＦＥＴと第１ｐＭＩＳＦＥＴとを含ませ、上記第２ＭＩ
ＳＦＥＴに第２ｎＭＩＳＦＥＴと第２ｐＭＩＳＦＥＴと
を含ませることができる。
【００６７】これにより、請求項１４の作用効果がｎＭ
ＯＳデバイス及びｐＭＯＳデバイスの双方で得られる。
【００６８】本発明に係る第８の半導体装置は、請求項
１６に記載されるように、半導体基板の一部に形成され
たｎＭＩＳＦＥＴとを少なくとも有する半導体装置にお
いて、上記ｎＭＩＳＦＥＴは、上記半導体基板上に形成
されたゲート絶縁膜と、上記ゲート絶縁膜の上に形成さ
れ、少なくともフッ素を含む不純物と燐とが導入された
ゲート電極と、上記半導体基板の上記ゲート電極の両側
方に位置する領域に形成され、少なくともフッ素を含む
不純物と燐とが導入されたｎ型ソース・ドレイン領域と
を備えている。
【００６９】これにより、ＭＩＳＦＥＴのソース・ドレ
イン領域に、砒素よりもイオン半径の小さい燐が導入さ
れているために、結晶欠陥が少なくなり、ジャンクショ
ンにおけるリーク電流が低減される。また、砒素に比べ
ると燐のソース・ドレイン領域における濃度分布はなだ
らかとなるので、ドレイン領域における電界は小さくな
り、ＧＩＤＬ電流が低減される。しかも、ソース・ドレ
イン領域にフッ素が導入されているので、燐の拡散が抑
制されショートチャネル効果の発生を抑制することがで
きる。また、電界のドレイン領域近傍への集中が緩和さ
れ、ホットキャリアの発生に起因する特性の劣化を有効
に防止できる。また、ｎＭＩＳＦＥＴのゲート電極に燐
が導入されているので、ゲート電極の空乏化を抑制する
ことができ、ゲート電極の低抵抗によりトランジスタの
駆動力が向上する。
【００７０】請求項１７に記載されるように、請求項１
６において、上記半導体基板の上記ｎＭＩＳＦＥＴとは
別の部位に形成されたｐＭＩＳＦＥＴをさらに有し、上
記ｐＭＩＳＦＥＴは、上記半導体基板の上に形成された
ゲート絶縁膜と、上記ゲート絶縁膜の上に形成され、ｐ
型不純物イオンが導入されたゲート電極と、上記半導体
基板の上記ゲート電極の両側方に位置する領域に形成さ
れ、ｐ型不純物イオンが導入されたｐ型ソース・ドレイ
ン領域とを備えている構成とすることができる。
【００７１】これにより、ＣＭＩＳデバイスにおけるｎ
ＭＩＳＦＥＴにおけるゲート電極の空乏化とｐＭＩＳＦ
ＥＴのゲート電極におけるホウ素の突き抜けとを同時に
防止することができる。また、ｎＭＩＳＦＥＴのソース
・ドレイン領域とｐＭＩＳＦＥＴのソース・ドレイン領
域とがほぼ同じ深さや実効チャネル長を有するように形
成されるので、性能面でｐＭＩＳＦＥＴとｎＭＩＳＦＥ
Ｔとのバランスがよくなる。
【００７２】請求項１８に記載されるように、請求項１
６又は１７において、上記ゲート電極の両側面上に形成
されたサイドウォールと、上記ソース・ドレイン領域の
ゲート電極側に隣接した領域に形成され、低濃度のｎ型
不純物が導入された低濃度ソース・ドレイン領域とをさ
らに備えることができる。
【００７３】これにより、いわゆるＬＤＤ構造を有する
トランジスタを搭載したＭＩＳデバイスとなるので、よ
り微細化に適したデバイスを得ることができる。
【００７４】請求項１９に記載されるように、請求項１
７において、上記ｐ型不純物は、ホウ素のみであること
が好ましい。
【００７５】請求項２０に記載されるように、請求項１
６において、上記少なくともフッ素を含む不純物を、フ
ッ化ゲルマニウムとすることができる。
【００７６】請求項２１に記載されるように、請求項２
０において、上記半導体基板の上記ｎＭＩＳＦＥＴとは
別の部位に形成されたｐＭＩＳＦＥＴをさらに有し、上
記ｐＭＩＳＦＥＴは、上記半導体基板の上に形成された
ゲート絶縁膜と、上記ゲート絶縁膜の上に形成され、ｐ
型不純物イオンが導入されたゲート電極と、上記半導体
基板の上記ゲート電極の両側方に位置する領域に形成さ
れ、ｐ型不純物イオンが導入されたｐ型ソース・ドレイ
ン領域とを備えることができる。
【００７７】請求項２２に記載されるように、請求項２
０において、上記半導体基板の上記ｎＭＩＳＦＥＴとは
別の部位に形成されたｐＭＩＳＦＥＴをさらに有し、上
記ｐＭＩＳＦＥＴは、上記半導体基板の上に形成された
ゲート絶縁膜と、上記ゲート絶縁膜の上に形成され、ｐ
型不純物イオンが導入されたゲート電極と、上記半導体
基板の上記ゲート電極の両側方に位置する領域に形成さ
れ、ｐ型不純物イオンが導入されたｐ型ソース・ドレイ
ン領域とを備え、上記ｐＭＩＳＦＥＴのｐ型ゲート電極
及びｐ型ソース・ドレイン領域にも上記フッ化ゲルマニ
ウムが導入されているものとすることができる。
【００７８】本発明に係る第９の半導体装置は、請求項
２３に記載されているように、半導体基板上に、所定の
反転電圧を有する少なくとも１つの第１ＭＩＳＦＥＴと
該第１ＭＩＳＦＥＴとよりも低い反転電圧を有する少な
くとも１つの第２ＭＩＳＦＥＴとを搭載した半導体装置
を前提とする。
【００７９】そして、上記第１ＭＩＳＦＥＴは、上記半
導体基板の一部の上に形成されたゲート絶縁膜と、上記
ゲート絶縁膜上に形成されたゲート電極と、上記ゲート
絶縁膜直下方の半導体基板内に第１導電型キャリアを生
ぜしめるための第１導電型不純物を導入して形成された
チャネル領域と、上記半導体基板内で上記チャネル領域
を挟んで相対向するように形成され高濃度の第２導電型
不純物を含むソース・ドレイン領域とを備える一方、上
記第２ＭＩＳＦＥＴは、上記半導体基板の一部の上に形
成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成さ
れたゲート電極と、上記ゲート絶縁膜直下方の半導体基
板内に上記第１ＭＩＳＦＥＴのチャネル領域と同じ濃度
の第１導電型不純物と第２導電型キャリアを生ぜしめる
ための第２導電型不純物とを導入して形成されたチャネ
ル領域と、上記半導体基板内で上記チャネル領域を挟ん
で相対向するように形成され高濃度の第２導電型不純物
を含むソース・ドレイン領域とを備えており、上記第１
ＭＩＳＦＥＴのチャネル領域における第１導電型キャリ
アの濃度は、上記第２ＭＩＳＦＥＴのチャネル領域にお
ける第１導電型キャリアの濃度よりも濃い。
【００８０】これにより、第１ＭＩＳＦＥＴの反転電圧
方が第２ＭＩＳＦＥＴの反転電圧よりも高くなり、異な
る反転電圧を有する２つのＭＩＳＦＥＴからなるＭＴ−
デバイスを得ることができる。しかも、第２ＭＩＳＦＥ
Ｔのチャネル領域における第１導電型不純物の濃度は第
１ＭＩＳＦＥＴのチャネル領域における第１導電型不純
物の濃度と同じなので、耐圧が大きく、かつ短チャネル
効果抑制機能も高いＭＴ−デバイスが得られる。
【００８１】請求項２４に記載されているように、請求
項２３において、上記第１，第２ＭＩＳＦＥＴをいずれ
もｐＭＩＳＦＥＴとし、上記第２導電型不純物をホウ素
とすることができる。
【００８２】請求項２５に記載されているように、請求
項２３において、上記第１，第２ＭＩＳＦＥＴをいずれ
もｎＭＩＳＦＥＴとし、上記第２導電型不純物を燐とす
ることができる。
【００８３】本発明に係る第１０の半導体装置は、請求
項２６に記載されているように、半導体基板上に、所定
の反転電圧を有する少なくとも１つの第１ＭＩＳＦＥＴ
と該第１ＭＩＳＦＥＴとよりも低い反転電圧を有する少
なくとも１つの第２ＭＩＳＦＥＴとを搭載した半導体装
置を前提とする。
【００８４】そして、上記第１ＭＩＳＦＥＴは、上記半
導体基板の一部の上に形成された酸化膜からなるゲート
絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極
と、上記ゲート絶縁膜直下方の半導体基板内に第１導電
型キャリアを生ぜしめるための第１導電型不純物を導入
して形成されたチャネル領域と、上記半導体基板内で上
記チャネル領域を挟んで相対向するように形成され高濃
度の第２導電型不純物を含むソース・ドレイン領域とを
備える一方、上記第２ＭＩＳＦＥＴは、上記半導体基板
の一部の上に形成され窒化酸化膜からなるゲート絶縁膜
と、上記ゲート絶縁膜上に形成されたゲート電極と、上
記ゲート絶縁膜直下方の半導体基板内に上記第１導電型
不純物を導入して形成されたチャネル領域と、上記半導
体基板内で上記チャネル領域を挟んで相対向するように
形成され高濃度の第２導電型不純物を含むソース・ドレ
イン領域とを備えている。
【００８５】これにより、第２ＭＩＳＦＥＴのゲート絶
縁膜を構成する窒化酸化膜は、第１ＭＩＳＦＥＴのゲー
ト絶縁膜を構成する酸化膜よりも誘電率が高いので、第
２ＭＩＳＦＥＴの反転電圧が小さくなる。したがって、
第１，第２ＭＩＳＦＥＴに異なる不純物濃度を有するチ
ャネル領域を設けなくても、ＭＴ−デバイスを実現でき
ることになる。また、窒化酸化膜は信頼性が高いので、
ＭＴデバイスの信頼性も向上する。
【００８６】次に、本発明に係る第１の半導体装置の製
造方法は、請求項２７に記載されているように、半導体
基板に第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成す
る半導体装置の製造方法であって、上記各ＭＩＳＦＥＴ
形成領域に第２ＭＩＳＦＥＴのＶＴ制御レベル濃度の第
１導電型不純物を含む基板領域を形成する第１の工程
と、上記基板領域のうち第１ＭＩＳＦＥＴ形成領域のみ
にさらに第１導電型不純物を導入して第１ＭＩＳＦＥＴ
のＶＴ制御レベル濃度の第１導電型不純物を含むチャネ
ル領域を形成する第２の工程と、上記各ＭＩＳＦＥＴ形
成領域内の半導体基板上にゲート絶縁膜を形成する第３
の工程と、上記ゲート絶縁膜上にゲート電極を形成する
第４の工程と、上記各ゲート電極をマスクとして低濃度
の第１導電型不純物イオンを上記半導体基板内に注入し
て、ポケット領域を形成する第５の工程と、上記各ゲー
ト電極をマスクとして低濃度の第２導電型不純物イオン
を上記半導体基板内に注入して、上記ポケット領域に囲
まれる領域にＬＤＤ領域を形成する第６の工程と、上記
ゲート電極の各側面上に絶縁体サイドウォールを形成す
る第７の工程と、上記ゲート電極と上記各絶縁体サイド
ウォールをマスクとして高濃度の第２導電型不純物のイ
オンを半導体基板内に注入して、ソース・ドレイン領域
を形成する第８の工程とを備えている。
【００８７】この方法により、上記第１の半導体装置で
あるＭＴ−デバイスが得られる。その際、従来のＭＴ−
ＭＯＳデバイスの製造方法では反転電圧の制御のために
２枚のフォトマスクを必要とするのに対し、この方法で
は同工程におけるフォトマスクが１枚で済むので、製造
工程が簡略化され製造コストも低減する。
【００８８】本発明に係る第２の半導体装置の製造方法
は、請求項２８に記載されているように、半導体基板に
第１ｎ，第２ｎＭＩＳＦＥＴと第１，第２ｐＭＩＳＦＥ
Ｔとを形成するための半導体装置の製造方法であって、
ｎＭＩＳＦＥＴ形成領域に第２ｎＭＩＳＦＥＴのＶＴ制
御レベル濃度のｐ型不純物を含むｐ型基板領域を形成
し、ｐＭＩＳＦＥＴ形成領域に第２ｐＭＩＳＦＥＴのＶ
Ｔ制御レベル濃度のｎ型不純物を含むｎ型基板領域を形
成する第１の工程と、上記ｐ型基板領域のうち第１ｎＭ
ＩＳＦＥＴ形成領域のみにｐ型不純物をさらに導入する
一方、上記ｎ型基板領域のうち第１ｐＭＩＳＦＥＴ形成
領域のみにｎ型不純物を導入して、上記第１ｎＭＩＳＦ
ＥＴ及び第１ｐＭＩＳＦＥＴのＶＴ制御レベル濃度の不
純物を含むｐ型チャネル領域及びｎ型チャネル領域をそ
れぞれ形成する第２の工程と、上記各ＭＩＳＦＥＴ形成
領域内の半導体基板上にゲート絶縁膜を形成する第３の
工程と、上記ゲート絶縁膜上にゲート電極を形成する第
４の工程と、上記ｎＭＩＳＦＥＴ形成領域において、上
記各ゲート電極をマスクとしてｐ型不純物イオンを上記
半導体基板内に注入してｐ型ポケット領域を形成する一
方、上記ｐ型ポケット領域に囲まれる領域にｎ型不純物
イオンを注入してｎ型ＬＤＤ領域を形成する第５の工程
と、上記ｐＭＩＳＦＥＴ形成領域において、上記各ゲー
ト電極をマスクとしてｎ型不純物イオンを上記半導体基
板内に注入してｎ型ポケット領域を形成する一方、上記
ｎ型ポケット領域に囲まれる領域にｐ型不純物イオンを
注入してｐ型ＬＤＤ領域を形成する第６の工程と、上記
各ゲート電極の各側面上に絶縁体サイドウォールを形成
する第７の工程と、上記ｎＭＩＳＦＥＴ形成領域におい
ては上記各ゲート電極及び上記各絶縁体サイドウォール
をマスクとして高濃度のｎ型不純物イオンを上記半導体
基板内に注入する一方、上記ｐＭＩＳＦＥＴ形成領域に
おいては上記各ゲート電極及び上記各絶縁体サイドウォ
ールをマスクとして高濃度のｐ型不純物イオンを上記半
導体基板内に注入して、各ＭＩＳＦＥＴのソース・ドレ
イン領域を形成する第８の工程とを備えている。
【００８９】この方法により、請求項７に記載されてい
る構造を有するＭＴ−ＣＭＯＳデバイスが得られる。そ
の際、従来のＭＴ−ＣＭＯＳデバイスの製造方法では反
転電圧の制御のために４枚のフォトマスクを必要とする
のに対し、この方法では同工程におけるフォトマスクが
２枚で済むので、製造工程が簡略化され、製造コストも
低減される。
【００９０】本発明に係る第３の半導体装置の製造方法
は、請求項２９に記載されているように、半導体基板に
第１ｎ，第２ｎＭＩＳＦＥＴと第１，第２ｐＭＩＳＦＥ
Ｔとを形成するための半導体装置の製造方法であって、
ｎＭＩＳＦＥＴ形成領域に第２ｎＭＩＳＦＥＴのＶＴ制
御レベル濃度のｐ型不純物を含むｐ型基板領域を形成
し、ｐＭＩＳＦＥＴ形成領域に第２ｐＭＩＳＦＥＴのＶ
Ｔ制御レベル濃度のｎ型不純物を含むｎ型基板領域を形
成する第１の工程と、上記ｐ型基板領域のうち第１ｎＭ
ＩＳＦＥＴ形成領域のみにｐ型不純物をさらに導入する
一方、上記ｎ型基板領域のうち第１ｐＭＩＳＦＥＴ形成
領域のみにｎ型不純物を導入して、上記第１ｎＭＩＳＦ
ＥＴ及び第１ｐＭＩＳＦＥＴのＶＴ制御レベル濃度の不
純物を含むｐ型チャネル領域及びｎ型チャネル領域をそ
れぞれ形成する第２の工程と、上記各ＭＩＳＦＥＴ形成
領域内の半導体基板上にゲート絶縁膜を形成する第３の
工程と、上記ゲート絶縁膜上にゲート電極を形成する第
４の工程と、上記ｎＭＩＳＦＥＴ形成領域において、上
記各ゲート電極をマスクとしてｎ型不純物を上記半導体
基板内に注入して、各ｎＭＩＳＦＥＴのポケット領域を
形成する第５の工程と、上記ｎＭＩＳＦＥＴ形成領域及
びｐＭＩＳＦＥＴ形成領域において、上記各ゲート電極
をマスクとして低濃度のｎ型不純物のイオンを半導体基
板内に注入し、ｎＭＩＳＦＥＴ形成領域にｎ型ＬＤＤ領
域を形成する一方、ｐＭＩＳＦＥＴ形成領域にｎ型ポケ
ット領域を形成する第６の工程と、上記各ゲート電極の
各側面上に絶縁体サイドウォールを形成する第７の工程
と、上記ｎＭＩＳＦＥＴ形成領域においては上記各ゲー
ト電極及び上記各絶縁体サイドウォールをマスクとして
高濃度のｎ型不純物イオンを上記半導体基板内に注入す
る一方、上記ｐＭＩＳＦＥＴ形成領域においては上記各
ゲート電極及び上記各絶縁体サイドウォールをマスクと
して高濃度のｐ型不純物イオンを上記半導体基板内に注
入して、各ＭＩＳＦＥＴのソース・ドレイン領域を形成
する第８の工程とを備えている。
【００９１】この方法により、請求項３に記載されてい
る構造を有するＭＴ−ＣＭＯＳデバイスが形成される。
その際、上記第２の半導体装置の製造方法よりもさらに
２枚分フォトマスク数を低減することができ、製造コス
トが大幅に低減される。
【００９２】本発明に係る第４の半導体装置の製造方法
は、請求項３０に記載されているように、半導体基板に
第１ｎ，第２ｎＭＩＳＦＥＴと第１，第２ｐＭＩＳＦＥ
Ｔとを形成するための半導体装置の製造方法であって、
ｎＭＩＳＦＥＴ形成領域に第２ｎＭＩＳＦＥＴのＶＴ制
御レベル濃度のｐ型不純物を含むｐ型基板領域を形成
し、ｐＭＩＳＦＥＴ形成領域に第２ｐＭＩＳＦＥＴのＶ
Ｔ制御レベル濃度のｎ型不純物を含むｎ型基板領域を形
成する第１の工程と、上記ｐ型基板領域のうち第１ｎＭ
ＩＳＦＥＴ形成領域のみにｐ型不純物をさらに導入する
一方、上記ｎ型基板領域のうち第１ｐＭＩＳＦＥＴ形成
領域のみにｎ型不純物を導入して、上記第１ｎＭＩＳＦ
ＥＴ及び第１ｐＭＩＳＦＥＴのＶＴ制御レベル濃度の不
純物を含むｐ型チャネル領域及びｎ型チャネル領域をそ
れぞれ形成する第２の工程と、上記各ＭＩＳＦＥＴ形成
領域内の半導体基板上にゲート絶縁膜を形成する第３の
工程と、上記ゲート絶縁膜上にゲート電極を形成する第
４の工程と、上記ｐＭＩＳＦＥＴ形成領域において、上
記各ゲート電極をマスクとしてｎ型不純物のイオンを半
導体基板内に注入して、ポケット領域を形成する第５の
工程と、上記ｎＭＩＳＦＥＴ形成領域及びｐＭＩＳＦＥ
Ｔ形成領域において、上記各ゲート電極をマスクとして
低濃度のｐ型不純物のイオンを半導体基板内に注入し
て、ｐＭＩＳＦＥＴ形成領域にｐ型ＬＤＤ領域を形成す
る一方、ｎＭＩＳＦＥＴ形成領域にｐ型ポケット領域を
形成する第６の工程と、上記各ゲート電極の各側面上に
絶縁体サイドウォールを形成する第７の工程と、上記ｎ
ＭＩＳＦＥＴ形成領域においては上記各ゲート電極及び
上記各絶縁体サイドウォールをマスクとして高濃度のｎ
型不純物イオンを上記半導体基板内に注入する一方、上
記ｐＭＩＳＦＥＴ形成領域においては上記各ゲート電極
及び上記各絶縁体サイドウォールをマスクとして高濃度
のｐ型不純物イオンを上記半導体基板内に注入して、各
ＭＩＳＦＥＴのソース・ドレイン領域を形成する第８の
工程とを備えている。
【００９３】この方法により、請求項３に記載されてい
る構造を有するＭＴ−ＣＭＯＳデバイスが形成される。
その際、上記第２の半導体装置の製造方法よりもさらに
２枚分フォトマスク数を低減することができ、製造コス
トが大幅に低減される。
【００９４】本発明に係る第５の半導体装置の製造方法
は、請求項３１に記載されているように、半導体基板に
第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成する半導
体装置の製造方法であって、上記各ＭＩＳＦＥＴ形成領
域に第２ＭＩＳＦＥＴのＶＴ制御レベル濃度の第１導電
型不純物を含む基板領域を形成する第１の工程と、上記
基板領域のうち第１ＭＩＳＦＥＴ形成領域のみにさらに
第１導電型不純物を導入して第１ＭＩＳＦＥＴのＶＴ制
御レベル濃度の第１導電型不純物を含むチャネル領域を
形成する第２の工程と、上記各ＭＩＳＦＥＴ形成領域内
の半導体基板上にゲート絶縁膜を形成する第３の工程
と、上記ゲート絶縁膜上にゲート電極を形成する第４の
工程と、上記ゲート電極の各側面上に絶縁体サイドウォ
ールを形成する第５の工程と、上記ゲート電極及び上記
各絶縁体サイドウォールをマスクとして高濃度の第２導
電型不純物のイオンを半導体基板内に注入して、上記各
ＭＩＳＦＥＴ形成領域にソース・ドレイン領域を形成す
る第６の工程と、上記各絶縁体サイドウォールを除去す
る第７の工程と、上記ゲート電極及びソース・ドレイン
領域の上にシリサイド膜を形成する第８の工程と、上記
各シリサイド膜をマスクとして第１導電型不純物のイオ
ンを半導体基板内に注入して、上記各ＭＩＳＦＥＴ形成
領域にポケット領域を形成する第９の工程と、上記各シ
リサイド層をマスクとして低濃度の第２導電型不純物の
イオンを半導体基板中に注入して、上記ポケット領域に
囲まれる領域にＬＤＤ領域を形成する第１０の工程とを
備えている。
【００９５】この方法により、請求項９に記載されてい
る構造を有するＭＴ−ＭＯＳデバイスが形成される。
【００９６】本発明に係る第６の半導体装置の製造方法
は、請求項３２に記載されているように、半導体基板に
第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成する半導
体装置の製造方法であって、各ＭＩＳＦＥＴ形成領域に
上記各ＭＩＳＦＥＴのＶＴ制御レベル濃度の第１導電型
不純物を含む基板領域を形成する第１の工程と、上記各
ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート絶縁膜
を形成する第２の工程と、上記ゲート絶縁膜上にゲート
電極を形成する第３の工程と、上記ゲート電極をマスク
として上記各ＭＩＳＦＥＴ形成領域の上記半導体基板内
に低濃度の第２導電型不純物イオンを注入して、各ＭＩ
ＳＦＥＴの低濃度ソース・ドレイン領域を形成する第４
の工程と、上記各ゲート電極をマスクとして上記各ＭＩ
ＳＦＥＴ形成領域の上記半導体基板内に第１導電型不純
物イオンを注入して、上記低濃度ソース・ドレイン領域
と上記基板領域との間に各ＭＩＳＦＥＴのポケット領域
を形成する第５の工程と、上記第１ＭＩＳＦＥＴ形成領
域において、上記ゲート電極をマスクとして上記ポケッ
ト領域にさらに第１導電型不純物を注入して、上記第１
ＭＩＳＦＥＴのポケット領域における第１導電型キャリ
アの濃度を上記第２ＭＩＳＦＥＴのポケット領域におけ
る第１導電型キャリアの濃度よりも濃くする第６の工程
と、上記各ＭＩＳＦＥＴ形成領域の上記ゲート電極の各
側面上に絶縁体サイドウォールを形成する第７の工程
と、上記各ＭＩＳＦＥＴ形成領域において、上記ゲート
電極及び上記各絶縁体サイドウォールをマスクとして上
記半導体基板内に高濃度の第２導電型不純物のイオンを
注入して、各ＭＩＳＦＥＴの高濃度ソース・ドレイン領
域を形成する第８の工程とを備えている。
【００９７】この方法により、第５の半導体装置の構造
を有するＭＴ−ＭＯＳデバイスが得られる。特に、従来
のＭＴ−ＭＯＳデバイスの製造方法では反転電圧の制御
のために２枚のフォトマスクを必要とするのに対し、こ
の方法では、第６の工程におけるフォトマスク１枚だけ
で２種類の反転電圧を有するＭＩＳＦＥＴを形成できる
ので、製造工程が簡略化され製造コストも低減される。
【００９８】請求項３３に記載されているように、請求
項３２において、上記第６の工程では、上記半導体基板
に垂直な方向に対して上記ゲート電極に対向する側に大
きく傾いた方向から第１導電型不純物イオンを注入する
ことができる。
【００９９】この方法により、第１ＭＩＳＦＥＴのポケ
ット領域がゲート電極の側に大きく入り込んだ形状とな
り、第２ＭＩＳＦＥＴのポケット領域よりも幅が広くな
る。したがって、簡素な工程で第６の半導体装置の構造
を有するＭＴ−ＭＯＳデバイスが得られることになる。
【０１００】本発明に係る第７の半導体装置の製造方法
は、請求項３４に記載されているように、半導体基板に
第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成する半導
体装置の製造方法であって、各ＭＩＳＦＥＴ形成領域に
上記各ＭＩＳＦＥＴのＶＴ制御レベル濃度の第１導電型
不純物を含む基板領域を形成する第１の工程と、上記各
ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート絶縁膜
を形成する第２の工程と、上記ゲート絶縁膜上にゲート
電極を形成する第３の工程と、 上記各ＭＩＳＦＥＴ形
成領域において、上記ゲート電極をマスクとして上記半
導体基板内に低濃度の第２導電型不純物イオンを注入し
て、各ＭＩＳＦＥＴの低濃度ソース・ドレイン領域を形
成する第４の工程と、上記各ＭＩＳＦＥＴ形成領域にお
いて、上記各ゲート電極をマスクとして上記半導体基板
内に第１導電型不純物イオンを注入して、上記低濃度ソ
ース・ドレイン領域と上記基板領域との間にポケット領
域を形成する第５の工程と、上記各ＭＩＳＦＥＴ形成領
域の上記ゲート電極の各側面上に絶縁体サイドウォール
を形成する第６の工程と、上記各ＭＩＳＦＥＴ形成領域
において、上記ゲート電極及び上記各絶縁体サイドウォ
ールをマスクとして上記半導体基板内に高濃度の第２導
電型不純物のイオンを注入して、高濃度ソース・ドレイ
ン領域を形成する第７の工程と、上記第１ＭＩＳＦＥＴ
形成領域において、上記ゲート電極及び上記半導体基板
内に窒素イオンを注入する第８の工程と、上記半導体基
板を熱処理することにより、少なくとも上記第２ＭＩＳ
ＦＥＴの上記ゲート電極中の第２導電型不純物を上記ゲ
ート絶縁膜を通して上記半導体基板内に拡散させて、上
記第２ＭＩＳＦＥＴのポケット領域における第１導電型
キャリアの濃度を上記第１ＭＩＳＦＥＴのポケット領域
における第１導電型キャリアの濃度よりも低くする第９
の工程とを備えている。
【０１０１】請求項３５に記載されているように、請求
項３４において、上記第７の工程では、第２導電型不純
物として、少なくともボロンを含む不純物のイオンを注
入することができる。
【０１０２】請求項３４，３５の方法により、第９の工
程において、第７の工程でゲート電極に注入された第２
導電型不純物がゲート電極下方のポケット領域に拡散し
ようとする。その際、第１ＭＩＳＦＥＴ形成領域では、
ゲート電極に注入された窒素イオンによって第２導電型
不純物の拡散が妨げられる。したがって、第２ＭＩＳＦ
ＥＴのポケット領域における第１導電型キャリアの濃度
が特に薄くなり、第５の半導体装置の構造を有するＭＴ
−ＭＯＳデバイスが得られる。そして、この方法では、
第８の工程におけるフォトマスク１枚だけで２種類の反
転電圧を有するＭＩＳＦＥＴを形成できるので、製造工
程が簡略化され製造コストも低減される。
【０１０３】本発明に係る第８の半導体装置の製造方法
は、請求項３６に記載されているように、半導体基板に
第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成する半導
体装置の製造方法であって、各ＭＩＳＦＥＴ形成領域に
上記各ＭＩＳＦＥＴのＶＴ制御レベル濃度の第１導電型
不純物を含む基板領域を形成する第１の工程と、上記各
ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート絶縁膜
を形成する第２の工程と、上記ゲート絶縁膜上にゲート
電極を形成する第３の工程と、上記各ＭＩＳＦＥＴ形成
領域において、上記ゲート電極をマスクとして上記半導
体基板内に低濃度の第２導電型不純物イオンを注入し
て、低濃度ソース・ドレイン領域を形成する第４の工程
と、上記各ＭＩＳＦＥＴ形成領域において、上記各ゲー
ト電極をマスクとして上記半導体基板内に第１導電型不
純物イオンを注入して、上記低濃度ソース・ドレイン領
域と上記基板領域との間にポケット領域を形成する第５
の工程と、上記各ＭＩＳＦＥＴ形成領域の上記ゲート電
極の各側面上に絶縁体サイドウォールを形成する第６の
工程と、上記各ＭＩＳＦＥＴ形成領域において、上記ゲ
ート電極及び上記各絶縁体サイドウォールをマスクとし
て上記半導体基板内に高濃度の第２導電型不純物のイオ
ンを注入して、高濃度ソース・ドレイン領域を形成する
第７の工程と、上記第２ＭＩＳＦＥＴ形成領域におい
て、上記ゲート電極及び上記半導体基板内に少なくとも
フッ素を含む不純物のイオンを注入する第８の工程と、
上記半導体基板を熱処理することにより、上記各ＭＩＳ
ＦＥＴにおいて上記ゲート電極中の第２導電型不純物を
上記ゲート絶縁膜を通して上記半導体基板内に拡散させ
て、上記第２ＭＩＳＦＥＴのポケット領域における第１
導電型キャリアの濃度を上記第１ＭＩＳＦＥＴのポケッ
ト領域における第１導電型キャリアの濃度よりも薄くす
る第９の工程とを備えている。
【０１０４】請求項３７に記載されているように、請求
項３６において、上記第７の工程では、第２導電型不純
物として、少なくともボロンを含む不純物のイオンを注
入することができる。
【０１０５】請求項３６，３７の方法により、第９の工
程において、第７の工程でゲート電極に注入された第２
導電型不純物がゲート電極下方のポケット領域に拡散し
ようとする。その際、第２ＭＩＳＦＥＴ形成領域では、
ゲート電極に注入されたフッ素イオンによって第２導電
型不純物の拡散が促進される。したがって、第２ＭＩＳ
ＦＥＴのポケット領域における第１導電型キャリアの濃
度が特に薄くなり、第５の半導体装置の構造を有するＭ
Ｔ−ＭＯＳデバイスが得られる。この方法でも、第８の
工程におけるフォトマスク１枚だけで２種類の反転電圧
を有するＭＩＳＦＥＴを形成できるので、製造工程が簡
略化され製造コストも低減される。
【０１０６】本発明に係る第９の半導体装置の製造方法
は、請求項３８に記載されているように、半導体基板に
第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成する半導
体装置の製造方法であって、各ＭＩＳＦＥＴ形成領域に
上記各ＭＩＳＦＥＴのＶＴ制御レベル濃度の第１導電型
不純物を含む基板領域を形成する第１の工程と、上記各
ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート絶縁膜
を形成する第２の工程と、上記ゲート絶縁膜上にゲート
電極を形成する第３の工程と、上記各ＭＩＳＦＥＴ形成
領域において、上記ゲート電極をマスクとして上記半導
体基板内に低濃度の第２導電型不純物イオンを注入し
て、低濃度ソース・ドレイン領域を形成する第４の工程
と、上記各ＭＩＳＦＥＴ形成領域において、上記ゲート
電極をマスクとして上記半導体基板内に第１導電型不純
物イオンを注入して、上記低濃度ソース・ドレイン領域
と上記基板領域との間にポケット領域を形成する第５の
工程と、上記各ＭＩＳＦＥＴ形成領域において上記各ゲ
ート電極の各側面上に絶縁体サイドウォールを形成する
第６の工程と、上記各ＭＩＳＦＥＴ形成領域において、
上記ゲート電極及び上記各絶縁体サイドウォールをマス
クとして上記半導体基板内に高濃度の第２導電型不純物
のイオンを注入して、高濃度ソース・ドレイン領域を形
成する第７の工程と、上記第２ＭＩＳＦＥＴ形成領域に
おいて、上記ゲート電極及び上記半導体基板内に第２導
電型不純物のイオンを注入する第８の工程と、上記半導
体基板を熱処理することにより、上記各ゲート電極中の
第２導電型不純物を上記ゲート絶縁膜を通して上記半導
体基板内に拡散させて、上記第２ＭＩＳＦＥＴのポケッ
ト領域における第１導電型キャリアの濃度を上記第１Ｍ
ＩＳＦＥＴのポケット領域における第１導電型キャリア
の濃度よりも薄くする第９の工程とを備えている。
【０１０７】請求項３９に記載されているように、請求
項３８において、上記第７の工程では、第２導電型不純
物として、少なくともボロンを含む不純物のイオンを注
入することができる。
【０１０８】請求項３８，３９の方法により、第９の工
程において、第１ＭＩＳＦＥＴ形成領域では第７の工程
で、第２ＭＩＳＦＥＴ形成領域では第７及び第８の工程
で、それぞれゲート電極に注入された第２導電型不純物
がゲート電極下方のポケット領域に拡散しようとする。
その際、第２ＭＩＳＦＥＴ形成領域では、ゲート電極に
注入された第２導電型不純物の濃度が濃いので、拡散量
も多くなる。その結果、第２ＭＩＳＦＥＴのポケット領
域における第１導電型キャリアの濃度が特に薄くなり、
第５の半導体装置の構造を有するＭＴ−ＭＯＳデバイス
が得られる。また、これらの方法でも、第８の工程にお
けるフォトマスク１枚だけで２種類の反転電圧を有する
ＭＩＳＦＥＴを形成できるので、製造工程が簡略化され
製造コストも低減される。
【０１０９】本発明に係る第１０の半導体装置の製造方
法は、請求項４０に記載されているように、半導体基板
に第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成する半
導体装置の製造方法であって、各ＭＩＳＦＥＴ形成領域
に上記各ＭＩＳＦＥＴのＶＴ制御レベル濃度の第１導電
型不純物を含む基板領域を形成する第１の工程と、上記
各ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート絶縁
膜を形成する第２の工程と、上記ゲート絶縁膜上にゲー
ト電極を形成する第３の工程と、上記各ゲート電極の各
側面上に絶縁体サイドウォールを形成する第４の工程
と、上記各ＭＩＳＦＥＴ形成領域において、上記ゲート
電極及び上記各絶縁体サイドウォールをマスクとして上
記半導体基板内に高濃度の第２導電型不純物のイオンを
注入して、高濃度ソース・ドレイン領域を形成する第５
の工程と、上記各絶縁体サイドウォールを除去する第６
の工程と、上記各ＭＩＳＦＥＴ形成領域において、上記
ゲート電極及び上記高濃度ソース・ドレイン領域の上に
シリサイド膜を形成する第７の工程と、上記各ＭＩＳＦ
ＥＴ形成領域において、上記各シリサイド膜をマスクと
して上記半導体基板内に低濃度の第２導電型不純物のイ
オンを注入して、上記高濃度ソース・ドレイン領域と上
記基板領域との間に低濃度ソース・ドレイン領域を形成
する第８の工程と、上記各ＭＩＳＦＥＴ形成領域におい
て、上記各シリサイド膜をマスクとして上記半導体基板
内に第１導電型不純物のイオンを注入して、上記低濃度
ソース・ドレイン領域と基板領域との間にポケット領域
を形成する第９の工程と、上記第１ＭＩＳＦＥＴ形成領
域において、上記各シリサイド層をマスクとして上記半
導体基板内に第１導電型不純物のイオンを注入して、上
記第１ＭＩＳＦＥＴのポケット領域における第１導電型
キャリアの濃度を上記第２ＭＩＳＦＥＴのポケット領域
における第１導電型キャリアの濃度よりも濃くする第１
０の工程とを備えている。
【０１１０】この方法により、第３の半導体装置の構造
を有するＭＴ−ＭＯＳデバイスが形成される。その際、
第１０の工程におけるフォトマスク１枚だけで２種類の
反転電圧を有するＭＩＳＦＥＴを形成できるので、製造
工程が簡略化され製造コストも低減される。
【０１１１】本発明に係る第１１の半導体装置の製造方
法は、請求項４１に記載されるように、半導体基板内の
ｎＭＩＳＦＥＴ形成領域の上にゲート絶縁膜を形成する
第１の工程と、上記ゲート絶縁膜の上にゲート電極を形
成する第２の工程と、上記ｎＭＩＳＦＥＴ形成領域内に
おいて、上記ゲート電極と、上記半導体基板内の上記ゲ
ート電極の両側方に位置する領域とに少なくともフッ素
を含む不純物を導入する第３の工程と、上記第３の工程
の後又は前に、上記ｎＭＩＳＦＥＴ形成領域内におい
て、上記ゲート電極と上記半導体基板内の上記ゲート電
極の両側方に位置する領域とに燐を導入する第４の工程
と、上記第３及び第４の工程の後に、熱処理により上記
燐を拡散，活性化させて、上記ゲート電極を低抵抗のｎ
型ゲート電極にするとともに上記半導体基板内の上記ゲ
ート電極の両側方に位置する領域にｎ型ソース・ドレイ
ン領域を形成する第５の工程とを備えている。
【０１１２】この方法により、ｎＭＩＳＦＥＴのソース
・ドレイン領域が、砒素よりもイオン半径の小さい燐を
導入して形成されているために、結晶欠陥が少なくな
り、ジャンクションにおけるリーク電流が低減される。
また、砒素に比べると燐のソース・ドレイン領域におけ
る濃度分布はなだらかとなるので、ドレイン領域におけ
る電界は小さくなり、ＧＩＤＬ電流が低減される。しか
も、ソース・ドレイン領域にフッ素が導入されているの
で、燐の拡散が抑制されショートチャネル効果の発生を
抑制することができる。また、電界のドレイン領域近傍
への集中が緩和され、ホットキャリアの発生に起因する
特性の劣化を有効に防止できる。すなわち、上述の問題
点３〜６が解消する。また、ｎＭＩＳＦＥＴのゲート電
極に燐が導入されているので、砒素が導入されている場
合に比べ、ゲート電極の空乏化を抑制することができ、
ゲート電極の低抵抗によりトランジスタの駆動力が向上
する。
【０１１３】請求項４２に記載されるように、請求項４
１において、上記第２の工程の後、上記第３及び第４の
工程の前に、上記ゲート電極と上記半導体基板内の上記
ゲート電極の両側方に位置する領域とに低濃度のｎ型不
純物を導入する工程と、上記低濃度のｎ型不純物を導入
した後に上記ゲート電極の両側面上に絶縁体サイドウォ
ールを形成する工程とをさらに備え、上記第４の工程
は、上記絶縁体サイドウォールをマスクとして行うこと
ができる。
【０１１４】この方法により、より微細化に適したいわ
ゆるＬＤＤ構造を有するｎＭＩＳＦＥＴが形成される。
【０１１５】請求項４３に記載されるように、請求項４
１において、上記第１及び第２の工程では、上記半導体
基板内のｐＭＩＳＦＥＴ形成領域の上にも上記ｎＭＩＳ
ＦＥＴ形成領域におけると同じゲート絶縁膜及びゲート
電極を形成し、上記第２の工程の後上記第５の工程の前
に、上記ｐＭＩＳＦＥＴ形成領域において上記ゲート電
極と上記半導体基板内の上記ゲート電極の両側方に位置
する領域とにｐ型不純物を導入する工程をさらに備え、
上記第５の工程では、上記ｐＭＩＳＦＥＴ形成領域内の
ｐ型不純物を拡散，活性化させて、上記ゲート電極を低
抵抗のｐ型ゲート電極にするとともに上記半導体基板内
の上記ゲート電極の両側方に位置する領域にｐ型ソース
・ドレイン領域を形成することができる。
【０１１６】この方法により、ＣＭＩＳデバイスが形成
されるが、ｎＭＩＳＦＥＴのゲート電極に燐が導入され
ているので、不純物の活性化のための熱処理条件を緩や
かにしてもゲート電極の空乏化を招くことはない。した
がって、ｎＭＩＳＦＥＴにおけるゲート電極の空乏化と
ｐＭＩＳＦＥＴのゲート電極におけるホウ素の突き抜け
とを同時に防止することができる。また、ｎＭＩＳＦＥ
Ｔのソース・ドレイン領域とｐＭＩＳＦＥＴのソース・
ドレイン領域とがほぼ同じ深さや実効チャネル長を有す
るように形成することが容易となる。したがって、性能
面でｐＭＩＳＦＥＴとｎＭＩＳＦＥＴとのバランスがよ
くなる。すなわち、上記問題点７及び８が解消すること
になる。
【０１１７】請求項４４に記載されるように、請求項４
３において、上記第２の工程の後、上記第３及び第４の
工程の前に、上記ｎＭＩＳＦＥＴ形成領域において、上
記ゲート電極と上記半導体基板内の上記ゲート電極の両
側方に位置する領域とに低濃度のｎ型不純物を導入する
工程と、上記ｐＭＩＳＦＥＴ形成領域において、上記ゲ
ート電極と上記半導体基板内の上記ゲート電極の両側方
に位置する領域とに低濃度のｐ型不純物を導入する工程
と、上記低濃度の不純物を導入した後に上記ゲート電極
の両側面上に絶縁体サイドウォールを形成する工程とを
さらに備え、上記第４の工程及びｐ型不純物を導入する
工程は、上記絶縁体サイドウォールをマスクとして行う
ことができる。
【０１１８】この方法により、より微細化に適したいわ
ゆるＬＤＤ構造を有するＣＭＩＳデバイスが形成され
る。
【０１１９】請求項４５に記載されるように、請求項４
３又は４４において、上記ｐ型不純物は、ホウ素のみで
あることが好ましい。
【０１２０】この方法により、ｐＭＩＳＦＥＴのゲート
電極におけるホウ素の拡散が促進されるフッ素が存在し
ないので、ゲート電極におけるホウ素の突き抜けをより
確実に防止することができる。
【０１２１】請求項４６に記載されるように、請求項４
１において、上記第３の工程では少なくともフッ素を含
む不純物の導入をフッ化ゲルマニウムイオンの注入によ
り行い、上記第４の工程を上記第３の工程の後に行い、
かつ燐の導入を燐イオンの注入により行うことができ
る。
【０１２２】この方法により、ゲルマニウムの注入に伴
うゲート電極及び半導体基板の非晶質化によって燐イオ
ンの注入時におけるチャネリングを防止することができ
る。したがって、フッ素による燐の拡散防止機能に加
え、燐の注入深さを浅くすることで、ｎ型ＭＩＳトラン
ジスタのソース・ドレイン領域の形状をより適正なもの
に調整することができる。
【０１２３】請求項４７に記載されるように、請求項４
６において、上記第１及び第２の工程では、上記半導体
基板内のｐＭＩＳＦＥＴ形成領域の上にも上記ｎＭＩＳ
ＦＥＴ形成領域におけると同じゲート絶縁膜及びゲート
電極を形成し、上記第３の工程では、上記ｎＭＩＳＦＥ
Ｔ形成領域及び上記ｐＭＩＳＦＥＴ形成領域において、
上記ゲート電極と上記半導体基板内の上記ゲート電極の
両側方に位置する領域とにフッ化ゲルマニウムを導入
し、上記第３の工程の後上記第５の工程の前に、上記ｐ
ＭＩＳＦＥＴ形成領域において、上記ゲート電極と上記
半導体基板内の上記ゲート電極の両側方に位置する領域
とにｐ型不純物イオンを注入する工程をさらに備え、上
記第５の工程では、上記ｐＭＩＳＦＥＴ形成領域内のｐ
型不純物を拡散，活性化させて、上記ゲート電極を低抵
抗のｐ型ゲート電極にするとともに上記半導体基板内の
上記ゲート電極の両側方に位置する領域にｐ型ソース・
ドレイン領域を形成することができる。
【０１２４】請求項４８に記載されるように、請求項４
６において、上記第１及び第２の工程では、上記半導体
基板内のｐＭＩＳＦＥＴ形成領域の上にも上記ｎＭＩＳ
ＦＥＴ形成領域におけると同じゲート絶縁膜及びゲート
電極を形成し、上記第３の工程では、上記ｎＭＩＳＦＥ
Ｔ形成領域及び上記ｐＭＩＳＦＥＴ形成領域において、
上記ゲート電極と上記半導体基板内の上記ゲート電極の
両側方に位置する領域とにフッ化ゲルマニウムを導入
し、上記第３の工程の後上記第５の工程の前に、上記ｐ
ＭＩＳＦＥＴ形成領域において上記ゲート電極と上記半
導体基板内の上記ゲート電極の両側方に位置する領域と
にｐ型不純物イオンを注入する工程をさらに備え、上記
第５の工程では、上記ｐＭＩＳＦＥＴ形成領域内のｐ型
不純物を拡散，活性化させて、上記ゲート電極を低抵抗
のｐ型ゲート電極にするとともに上記半導体基板内の上
記ゲート電極の両側方に位置する領域にｐ型ソース・ド
レイン領域を形成することができる。
【０１２５】請求項４７又は４８の方法により、駆動力
が高くかつ特性の良好なｎＭＩＳＦＥＴと、ゲート電極
におけるホウ素の突き抜けのないｐＭＩＳＦＥＴとを搭
載したＣＭＩＳデバイスを容易に形成することができ
る。
【０１２６】本発明に係る第１２の半導体装置の製造方
法は、請求項４９に記載されているように、半導体基板
に第１ｎ，第２ｎＭＩＳＦＥＴと第１，第２ｐＭＩＳＦ
ＥＴとを形成するための半導体装置の製造方法であっ
て、第１，第２ｎＭＩＳＦＥＴ形成領域の少なくともチ
ャネル領域となる領域にｐ型不純物を同時に導入する第
１の工程と、第１，第２ｐＭＩＳＦＥＴ形成領域の少な
くともチャネル領域となる領域にｎ型不純物を同時に導
入する第２の工程と、上記第２ｎＭＩＳＦＥＴ形成領域
及び第１ｐＭＩＳＦＥＴ形成領域を覆い、上記第１ｎＭ
ＩＳＦＥＴ形成領域及び上記第２ｐＭＩＳＦＥＴ形成領
域を開口したマスク部材を用いて、上記第１ｎＭＩＳＦ
ＥＴ形成領域及び第２ｐＭＩＳＦＥＴ形成領域の少なく
ともチャネル領域となる領域にｐ型不純物を導入する第
３の工程と、上記各ＭＩＳＦＥＴ形成領域内の半導体基
板上にゲート絶縁膜を形成する第４の工程と、上記ゲー
ト絶縁膜上にゲート電極を形成する第５の工程と、上記
各ｎＭＩＳＦＥＴ形成領域において、上記各ゲート電極
をマスクとしてｎ型不純物イオンを上記半導体基板内に
注入してｎ型ソース・ドレイン領域を形成する一方、上
記ｐＭＩＳＦＥＴ形成領域において、上記各ゲート電極
をマスクとしてｐ型不純物イオンを上記半導体基板内に
注入してｐ型ソース・ドレイン領域を形成する第６の工
程とを備えている。
【０１２７】この方法により、第１ｎＭＩＳＦＥＴのチ
ャネル領域にはｐ型不純物が追加注入されるので、第１
ｎＭＩＳＦＥＴのチャネル領域におけるｐ型キャリアの
濃度が濃くなり、その結果、第２ｎＭＩＳＦＥＴよりも
第１ｎＭＩＳＦＥＴの方が高い反転電圧を有することに
なる。一方、第２ｐＭＩＳＦＥＴのチャネル領域にはｐ
型不純物がカウンタドープされるので、第１ｐＭＩＳＦ
ＥＴのチャネル領域におけるｎ型キャリアの濃度が薄く
なり、その結果、第２ｐＭＩＳＦＥＴよりも第１ｐＭＩ
ＳＦＥＴの方が高い反転電圧を有することになる。すな
わち、互いに反転電圧の異なる２種類のｎＭＩＳＦＥＴ
及びｐＭＩＳＦＥＴからなるＭＴ−ＣＭＩＳデバイスが
形成されることになる。また、第２ｐＭＩＳＦＥＴのチ
ャネル領域におけるｎ型不純物の濃度は第１ｐＭＩＳＦ
ＥＴのチャネル領域におけるｎ型不純物の濃度と同じな
ので、耐圧が大きく、かつ短チャネル効果抑制機能も高
いＭＴ−デバイスが得られる。しかも、異なる反転電圧
を有するそれぞれ２つのｎＭＩＳＦＥＴとｐＭＩＳＦＥ
Ｔを形成するためのマスクの製造工程を低減することが
できる。
【０１２８】本発明に係る第１３の半導体装置の製造方
法は、請求項５０に記載されているように、半導体基板
に第１ｎ，第２ｎＭＩＳＦＥＴと第１，第２ｐＭＩＳＦ
ＥＴとを形成するための半導体装置の製造方法であっ
て、第１，第２ｎＭＩＳＦＥＴ形成領域の少なくともチ
ャネル領域となる領域にｐ型不純物を同時に導入する第
１の工程と、第１，第２ｐＭＩＳＦＥＴ形成領域の少な
くともチャネル領域となる領域にｎ型不純物を同時に導
入する第２の工程と、上記第１ｎＭＩＳＦＥＴ形成領域
及び第２ｐＭＩＳＦＥＴ形成領域を覆い、上記第２ｎＭ
ＩＳＦＥＴ形成領域及び上記第１ｐＭＩＳＦＥＴ形成領
域を開口したマスク部材を用いて、上記第２ｎＭＩＳＦ
ＥＴ形成領域及び第１ｐＭＩＳＦＥＴ形成領域の少なく
ともチャネル領域となる領域にｎ型不純物を導入する第
３の工程と、上記各ＭＩＳＦＥＴ形成領域内の半導体基
板上にゲート絶縁膜を形成する第４の工程と、上記ゲー
ト絶縁膜上にゲート電極を形成する第５の工程と、上記
各ｎＭＩＳＦＥＴ形成領域において、上記各ゲート電極
をマスクとしてｎ型不純物イオンを上記半導体基板内に
注入してｎ型ソース・ドレイン領域を形成する一方、上
記ｐＭＩＳＦＥＴ形成領域において、上記各ゲート電極
をマスクとしてｐ型不純物イオンを上記半導体基板内に
注入してｐ型ソース・ドレイン領域を形成する第６の工
程とを備えている。
【０１２９】この方法により、第１ｐＭＩＳＦＥＴのチ
ャネル領域にはｎ型不純物が追加注入されるので、第１
ｐＭＩＳＦＥＴのチャネル領域におけるｎ型キャリアの
濃度が濃くなり、その結果、第２ｐＭＩＳＦＥＴよりも
第１ｐＭＩＳＦＥＴの方が高い反転電圧を有することに
なる。一方、第２ｎＭＩＳＦＥＴのチャネル領域にはｐ
型不純物がカウンタドープされるので、第２ｎＭＩＳＦ
ＥＴのチャネル領域におけるｎ型キャリアの濃度が薄く
なり、その結果、第２ｎＭＩＳＦＥＴよりも第１ｎＭＩ
ＳＦＥＴの方が高い反転電圧を有することになる。すな
わち、互いに反転電圧の異なる２種類のｎＭＩＳＦＥＴ
及びｐＭＩＳＦＥＴからなるＭＴ−ＣＭＩＳデバイスが
形成されることになる。また、第２ｎＭＩＳＦＥＴのチ
ャネル領域におけるｐ型不純物の濃度は第１ｎＭＩＳＦ
ＥＴのチャネル領域におけるｐ型不純物の濃度と同じな
ので、耐圧が大きく、かつ短チャネル効果抑制機能も高
いＭＴ−デバイスが得られる。しかも、異なる反転電圧
を有するそれぞれ２つのｎＭＩＳＦＥＴとｐＭＩＳＦＥ
Ｔを形成するためのマスクの製造工程を低減することが
できる。
【０１３０】本発明に係る第１４の半導体装置の製造方
法は、請求項５１に記載されているように、半導体基板
に第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを形成する半
導体装置の製造方法であって、各ＭＩＳＦＥＴ形成領域
の少なくともチャネル領域となる領域に第１導電型不純
物を導入する第１の工程と、上記各ＭＩＳＦＥＴ形成領
域内の半導体基板上に酸化膜からなるゲート絶縁膜を形
成する第２の工程と、上記ゲート絶縁膜上にゲート電極
を形成する第３の工程と、上記第２ＭＩＳＦＥＴ形成領
域において、少なくともゲート電極内に窒素を導入する
第３の工程と、熱処理により、上記第２ＭＩＳＦＥＴの
ゲート電極中の窒素を拡散させて、上記ゲート絶縁膜を
窒化酸化膜にする第４の工程と、上記各ＭＩＳＦＥＴ形
成領域において、上記各ゲート電極をマスクとして不純
物イオンを上記半導体基板内に注入してソース・ドレイ
ン領域を形成する第５の工程とを備えている。
【０１３１】この方法により、第２ＭＩＳＦＥＴのゲー
ト絶縁膜が誘電率の高い窒化酸化膜で構成されるので、
第２ＭＩＳＦＥＴの反転電圧が低下し、その結果、第２
ＭＩＳＦＥＴよりも第１ＭＩＳＦＥＴの方が高い反転電
圧を有するＭＴ−デバイスが形成されることになる。
【０１３２】
【発明の実施の形態】以下の各実施形態では、ゲート絶
縁膜が酸化膜である代表的な場合、つまりＭＯＳＦＥＴ
を有する半導体装置についての実施形態を説明するが、
本発明はＭＯＳＦＥＴに限定されるものではなく、ゲー
ト絶縁膜が酸窒化膜や窒化膜などについても適用できる
ものである。
【０１３３】（第１の実施形態）以下、第１の実施形態
について、図１，図２及び図３（ａ）〜（ｄ）を参照し
ながら説明する。
【０１３４】図１は、第１の実施形態に係るＭＴ−ｎＭ
ＯＳデバイスの断面図である。図１に示すように、ｐ型
不純物がドープされたシリコン単結晶からなる半導体基
板１の表面付近の領域は、酸化膜からなる素子分離３に
より、多数の活性領域に区画されている。各活性領域に
は、高反転電圧型の第１ｎＭＯＳＦＥＴを形成するため
の第１ｎＭＯＳＦＥＴ形成領域Ｒn1と、低反転電圧型の
第２ｎＭＯＳＦＥＴを形成するための第２ｎＭＯＳＦＥ
Ｔ形成領域Ｒn2とが設けられている。第１及び第２ｎＭ
ＯＳＦＥＴ形成領域Ｒn1，Ｒn2には、シリコン酸化膜か
らなるゲート絶縁膜７と、該ゲート絶縁膜７の上に設け
られたポリシリコン膜からなるゲート電極８と、該ゲー
ト電極８の各側面上に形成されたシリコン酸化膜からな
る絶縁体サイドウォール１３とが設けられている。そし
て、第１ｎＭＯＳＦＥＴ形成領域Ｒn1においては、ゲー
ト電極８の下方に、半導体基板１内の不純物濃度よりも
高濃度のＶＴ制御用ｐ型不純物が注入されてチャネル領
域４が形成されている。また、各活性領域及び素子分離
の下方の領域が基板領域１ａとなっており、第２ｎＭＯ
ＳＦＥＴ形成領域Ｒn2においては、ゲート絶縁膜７の直
下方の基板領域１ａがチャネル領域として機能する。
【０１３５】そして、各ｎＭＯＳＦＥＴ形成領域Ｒn1，
Ｒn2において、半導体基板１内のゲート電極８の両側に
位置する領域には、各々１対の、高濃度のｎ型不純物を
注入して形成されるｎ+ 型のソース・ドレイン領域１４
と、チャネル領域−各ソース・ドレイン領域１４間に形
成され低濃度ｎ型不純物を含むｎ- 型のＬＤＤ領域１１
と、ＬＤＤ領域１１及びソース・ドレイン領域１４を囲
むように形成されパンチスルーストッパとなるｐ型のポ
ケット領域９とが形成されている。以上のように、第１
ｎＭＯＳＦＥＴ形成領域Ｒn1に形成される第１ｎＭＯＳ
ＦＥＴは、チャネル領域４における不純物濃度が高いた
めに反転電圧が高くなり、第２ｎＭＯＳＦＥＴ形成領域
Ｒn2に形成されるＭＯＳＦＥＴはチャネル領域となる半
導体基板１における不純物濃度が低いので、反転電圧が
低くなる。
【０１３６】なお、図１に示す構造において、本実施形
態では第２ｎＭＯＳＦＥＴのチャネル領域を半導体基板
１自体つまり基板領域１ａで構成したが、ｐ型ウエルに
より構成してもよい。そして、本実施形態では、第１及
び第２ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2における基板
領域１ａは共通の領域となっているが、第１及び第２ｎ
ＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2の基板領域が互いに不
純物濃度が異なる領域となるように仕切られていてもよ
い。
【０１３７】したがって、本実施形態に係るＭＴ−ｎＭ
ＯＳデバイスの構造では、第ｎ１ＭＯＳＦＥＴの反転電
圧はチャネル領域４とポケット領域９におけるｐ型不純
物の濃度により決定され、第２ｎＭＯＳＦＥＴの反転電
圧はチャネル領域となる基板領域１ａとポケット領域９
におけるｐ型不純物の濃度により決定される。その場
合、ポケット領域９を設けたｎＭＯＳＦＥＴにおいて
は、チャネル領域の不純物濃度を通常のｎＭＯＳＦＥＴ
より低くしても、ポケット領域９の存在によりパンチス
ルーや短チャネル効果を抑制できるので、不具合は生じ
ない。そして、チャネル領域の不純物濃度を低くするこ
とにより、ゲート絶縁膜７直下の空乏層の延びが大きく
なり、空乏層容量が小さくなる。したがって、サブスレ
ッショルド特性が良好となり、リーク電流を低減するこ
とができる。この効果は第２ｎＭＯＳＦＥＴにおいてよ
り顕著である。
【０１３８】図２は、図１の構造を有するＭＴ−ｎＭＯ
Ｓデバイスの基板領域１ａに基板バイアス−２Ｖを印加
した状態を示す断面図である。なお、ＭＴ−ｐＭＯＳデ
バイスの場合には、正の基板バイアス（例えば２Ｖ程
度）を印加する。一般に、負の基板バイアスをｎＭＯＳ
ＦＥＴに印加するか、あるいは正の基板バイアスをｐＭ
ＯＳＦＥＴに印加すると、反転電圧は増大する。そし
て、基板バイアスの増大に対する反転電圧の増大率を示
す比例定数は、基板効果定数と呼ばれる。この基板効果
定数はＭＯＳＦＥＴのチャネル領域の不純物濃度にほぼ
比例するので、本実施形態では、第１ｎＭＯＳＦＥＴの
方が第２ｎＭＯＳＦＥＴよりも基板効果定数が大きい。
つまり、同じ基板バイアスをかけたときは第１ｎＭＯＳ
ＦＥＴの方が反転電圧が大きく正の方向にシフトする。
これは基板バイアスをかけることにより第１ｎＭＯＳＦ
ＥＴと第２ｎＭＯＳＦＥＴとの反転電圧の差がさらに大
きくなることを意味し、ＭＴ−ＭＯＳデバイスの利点で
ある高速性、低消費電力性などの特性がさらに向上す
る。
【０１３９】加えて、基板バイアスをかけると外部から
の雑音に強くなり、メモリーなどの信頼性向上する。
【０１４０】特に、本実施形態のごとく、第２ｎＭＯＳ
ＦＥＴのチャネル領域を半導体基板１の基板領域１ａ
（又はウエル）で構成した場合、従来の図３０に示すＭ
Ｔ−ｎＭＯＳデバイスの構造に比べ、基板効果定数が極
めて小さいという著効が得られる。例えば、従来のＭＴ
−ｎＭＯＳデバイスの構造においては、基板バイアス−
２Ｖを印加したときの反転電圧の増大量は、第１ｎＭＯ
ＳＦＥＴで０．３Ｖ，第２ｎＭＯＳＦＥＴで０．２Ｖ程
度である。それに対し、本実施形態に係るＭＴ−ｎＭＯ
Ｓデバイスの構造においては、第１ｎＭＯＳＦＥＴの反
転電圧の増大量を０．２Ｖとすると、第２ｎＭＯＳＦＥ
Ｔの反転電圧の増大量は０．０３Ｖ程度である。つま
り、第２ｎＭＯＳＦＥＴの反転電圧値はほとんど増大し
ないので、基板バイアスを印加することにより、第１ｎ
ＭＯＳＦＥとの反転電圧との差の拡大率が著しく大きく
なることがわかる。
【０１４１】次に、本実施形態に係るＭＴ−ｎＭＯＳデ
バイスの製造工程について、図３（ａ）−（ｄ）を参照
しながら説明する。
【０１４２】まず、図３（ａ）に示す工程で、第２ｎＭ
ＯＳＦＥＴのしきい値制御レベル濃度のｐ型不純物がド
ープされたシリコン単結晶で構成される半導体基板１の
基板領域１ａ上に、ＬＯＣＯＳ法，トレンチ分離法等を
用いて厚みが約４００ｎｍのシリコン酸化膜からなる素
子分離３を形成し、この素子分離３により、第１ｎＭＯ
ＳＦＥＴ形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領域Ｒ
n2とを区画する。そして、第１ｎＭＯＳＦＥＴ形成領域
Ｒn1を開口したレジスト膜１６ｃを通常のフォトリソグ
ラフィー工程により形成し、このレジスト膜１６ｃをマ
スクとして、第１ｎＭＯＳＦＥＴ形成領域Ｒn1にホウ素
イオン（Ｂ+ ）を注入する。これにより、第１ｎＭＯＳ
ＦＥＴのチャネル領域４が形成される。このときのイオ
ン注入の条件は、２０−６０ＫｅＶ，２−４×１０12ｃ
ｍ-2である。
【０１４３】次に、図３（ｂ）に示す工程で、基板の全
面上に厚みが８−１２ｎｍのシリコン酸化膜を堆積し、
さらにその上に厚みが２５０−３００ｎｍのポリシリコ
ン膜を堆積し、通常のフォトリソグラフィー工程、エッ
チング工程により、ゲート電極８及びゲート絶縁膜７を
パターニングする。次に、このゲート電極８をマスクと
してホウ素イオン（Ｂ+ ）（ただし、ＢＦ2+でもよく、
以下においても同様である）を、２０−３０ＫｅＶ，５
−１０×１０12ｃｍ-2の条件で注入し、各ｎＭＯＳＦＥ
Ｔ形成領域Ｒn1，Ｒn2にｐ型ポケット領域９を形成す
る。
【０１４４】次に、図３（ｃ）に示す工程で、ゲート電
極８をマスクとして燐イオン（Ｐ+）を３０−４０Ｋｅ
Ｖ，２−８×１０13ｃｍ-2の条件で注入し、ＬＤＤ領域
１１を形成する。
【０１４５】次に、図３（ｄ）に示す工程で、ゲート電
極８の各側面上にサイドウォール１３を形成し、ゲート
電極８とそのサイドウォール１３をマスクとしてヒ素イ
オンを４０ＫｅＶで４−６Ｘ１０14ｃｍ-2の条件で注入
しソース・ドレイン領域１４を形成する。
【０１４６】以上の製造工程によって、図１に示す構造
を有するＭＴ−ｎＭＯＳデバイスが容易に形成されるこ
とがわかる。特に、図３（ａ）−（ｄ）に示す製造工程
において、ｎＭＯＳＦＥＴの反転電圧制御のための不純
物イオンの注入に際しフォトマスクが１枚で済む。した
がって、反転電圧制御のための不純物イオン注入に際し
２枚のフォトマスク１６ａ，１６ｂを必要とする従来の
方法（図３０（ａ），（ｂ）参照）と比較して、工程が
簡略化でき製造コストの低減を図ることができるという
利点がある。
【０１４７】（第２の実施形態）次に、第２の実施形態
に係るＭＴ−ｎＭＯＳデバイスについて、図４を参照し
ながら説明する。
【０１４８】図４に示すように、本実施形態において
も、上記第１の実施形態に係るＭＴ−ｎＭＯＳデバイス
と同様に、ｐ型不純物がドープされた半導体基板１の表
面付近の領域は、素子分離３により第１ｎＭＯＳＦＥＴ
形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領域Ｒn2とに区
画されている。そして、第１ｎＭＯＳＦＥＴ形成領域Ｒ
n1には第１ｎＭＯＳＦＥＴが形成され、第２ｎＭＯＳＦ
ＥＴ形成領域Ｒn2には第２ｎＭＯＳＦＥＴが形成されて
いる。ここで、本実施形態では、第１ｎＭＯＳＦＥＴの
構造は上記第１の実施形態と同じであって、ゲート絶縁
膜７，ゲート電極８，サイドウォール１３，チャネル領
域４，ソース・ドレイン領域１４，ＬＤＤ領域１１及び
ポケット領域９が設けられている。しかし、第２ｎＭＯ
ＳＦＥＴにおいて、ゲート絶縁膜７，ゲート電極８，サ
イドウォール１３，ソース・ドレイン領域１４及びＬＤ
Ｄ領域１１は設けられているものの、ポケット領域は設
けられていない。そして、第２ｎＭＯＳＦＥＴのゲート
絶縁膜７の直下方には、半導体基板１内にｐ型不純物を
注入してなるチャネル領域５が形成されている。つま
り、本実施形態では、第１，第２ｎＭＯＳＦＥＴ双方に
おいて、基板領域１ａ上にチャネル領域４、５がそれぞ
れ形成されていて、両者における不純物濃度は同じであ
る。また、ポケット領域は第１ｎＭＯＳＦＥＴにのみ設
けられている。
【０１４９】本実施形態に係るＭＴ−ｎＭＯＳデバイス
において、第１ｎＭＯＳＦＥＴの反転電圧はチャネル領
域４とポケット領域９の不純物濃度により決定され、第
２ｎＭＯＳＦＥＴの反転電圧はチャネル領域５の不純物
濃度により決定される。この場合、第１ｎＭＯＳＦＥＴ
は、ポケット領域９を備えていることから、チャネル領
域における不純物濃度を低くできるので、第１の実施形
態と同様に、ゲート空乏層容量が小さく、サブスレッシ
ョルド特性が優れているという特徴を有する。一方、第
２ｎＭＯＳＦＥＴは通常のｎＭＯＳＦＥＴとほぼ同じ構
成を有しているが、ゲート長が比較的大きい約０．５μ
ｍの領域ではこのような構造でも十分な特性が得られ
る。特に、本実施形態のような構造と長いチャネル領域
（ゲート長）とを有するｎＭＯＳＦＥＴは、製造工程に
おける特性のバラツキが少ないので、設計の容易化が図
れる利点がある。
【０１５０】なお、本実施形態に係るＭＴ−ｎＭＯＳデ
バイスの製造工程については詳細な説明及び図示を省略
するが、図３０（ａ）−（ｄ）に示す従来のＭＴ−ｎＭ
ＯＳデバイスの製造工程において、第１ｎＭＯＳＦＥＴ
と第２ｎＭＯＳＦＥＴに対してチャネル領域の形成のた
めのイオン注入をマスクを用いずに同時に行うことがで
きるので、従来の製造方法に比べて工程数を低減するこ
とができる。ただし、第１ｎＭＯＳＦＥＴ形成領域Ｒn1
におけるポケット領域９を形成するための工程は別途必
要である。
【０１５１】（第３の実施形態）次に、第３の実施形態
に係るＭＴ−ＣＭＯＳデバイスについて、図５，図６及
び図７（ａ）−（ｄ）を参照しながら説明する。
【０１５２】図５に示すように、本実施形態では、半導
体基板内に、ｐ型不純物を含むｐ型ウエル２ａと、ｎ型
不純物を含むｎ型ウエル２ｂが形成されている。そし
て、ｐ型ウエル２ａの表面付近の領域がｎＭＯＳＦＥＴ
を形成するためのｎＭＯＳＦＥＴ形成領域Ｒn であり、
ｎ型ウエル２ｂの表面付近の領域がｐＭＯＳＦＥＴを形
成するためのｐＭＯＳＦＥＴ形成領域Ｒｐである。さら
に、素子分離３により、ｎＭＯＳＦＥＴ形成領域Ｒn は
第１ｎＭＯＳＦＥＴ形成領域Ｒn1と第２ｎＭＯＳＦＥＴ
形成領域Ｒn2とに区画され、ｐＭＯＳＦＥＴ形成領域Ｒ
p は第１ｐＭＯＳＦＥＴ形成領域Ｒp1と第２ｐＭＯＳＦ
ＥＴ形成領域Ｒp2とに区画されている。上記第１，第２
ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2にそれぞれ形成され
る第１，第２ｎＭＯＳＦＥＴの構造は、上記第１の実施
形態における図１に示す構造と同じである。また、第
１，第２ｐＭＯＳＦＥＴの構造は、それぞれ第１の実施
形態における第１，第２ｎＭＯＳＦＥＴの構造におい
て、不純物の導電型を逆にしただけである。すなわち、
第１ｐＭＯＳＦＥＴは、ゲート電極８と、ゲート絶縁膜
７と、サイドウォール１３と、ｎ型のチャネル領域６
と、ｐ+ 型のソース・ドレイン領域１５と、ｐ- 型のＬ
ＤＤ領域１２と、ｎ型のポケット領域１０とを備えてい
る。一方、第２ｐＭＯＳＦＥＴにおいては、第１の実施
形態における基板領域１ａに相当するｎ型ウエル２ｂが
ゲート電極８の下方領域でチャネル領域として機能す
る。
【０１５３】本実施形態に係るＭＴ−ＣＭＯＳデバイス
のうちＭＴ−ｎＭＯＳデバイスの構造により、上記第１
の実施形態と同様の効果が得られる。また、ＭＴ−ｐＭ
ＯＳデバイスの構造においても、第１ｐＭＯＳＦＥＴの
反転電圧はチャネル領域６とポケット領域１０のｎ型不
純物の濃度により決まり、第２ｐＭＯＳＦＥＴの反転電
圧はｎ型ウエル２ｂとポケット領域１０のｎ型不純物の
濃度により決定される。したがって、上記第１の実施形
態と同様に、サブスレッショルド特性が良好でリーク電
流を低減し得ることになる。
【０１５４】また、図６は、本実施形態に係るＭＴ−ｎ
ＭＯＳデバイスのｐ型ウエル２ａに基板バイアス−２Ｖ
を、ＭＴ−ｐＭＯＳデバイスのｎ型ウエル２ｂに基板バ
イアス２Ｖをそれぞれ印加した状態を示す。このよう
に、ＭＴ−ＣＭＯＳデバイスの場合、ＭＴ−ｎＭＯＳデ
バイスのｐ型ウエル２ａには負のバイアスを、ＭＴ−ｐ
ＭＯＳデバイスのｎ型ウエル２ｂには正のバイアスを印
加することにより、いずれにおいても、各第１，第２Ｍ
ＯＳＦＥＴ相互間の反転電圧の差が大きくなり、ＭＴ−
ＣＭＯＳデバイス構造を採用したことによる効果が大き
くなる。また、外部からのノイズに強くなり、メモリー
などの信頼性が高くなる。
【０１５５】しかも、ｐ型ウエル２ａとｎ型ウエル２ｂ
とがそれぞれ第２ｎＭＯＳＦＥＴと第２ｐＭＯＳＦＥＴ
のチャネル領域としても機能するので、上記第１の実施
形態において説明したと同様に、第１，第２ＭＯＳＦＥ
Ｔ間の基板効果定数の差が顕著となり、極めて優れた特
性を有するＭＴ−ＣＭＯＳデバイスを構成することがで
きるのである。
【０１５６】次に、本実施形態に係るＭＴ−ＣＭＯＳデ
バイスの製造工程について、図７（ａ）−（ｄ）を参照
しながら説明する。
【０１５７】まず、図７（ａ）に示す工程で、単結晶シ
リコンで構成される半導体基板上に、ｐ型ウエル２ａと
ｎ型ウエル２ｂとを形成し、厚みが約４００ｎｍのシリ
コン酸化膜からなる素子分離３を形成し、第１ｎＭＯＳ
ＦＥＴ形成領域Ｒn1，第２ｎＭＯＳＦＥＴ形成領域Ｒn
2，第２ｐＭＯＳＦＥＴ形成領域Ｒp2及び第１ｐＭＯＳ
ＦＥＴ形成領域Ｒp1を区画する。そして、通常のフォト
リソグラフィー工程により、第１ｎＭＯＳＦＥＴ形成領
域Ｒn1のみを開口して他の領域Ｒn2, Ｒp2，Ｒp1を覆う
レジスト膜１６ｄを形成し，このレジスト膜１６ｄをマ
スクとして、第１ｎＭＯＳＦＥＴ形成領域Ｒn1にホウ素
イオン（Ｂ+ ）を注入し、第１ｎＭＯＳＦＥＴのチャネ
ル領域４を形成する。不純物イオンの注入条件は、２０
−６０ＫｅＶ，２−４×１０12ｃｍ-2である。
【０１５８】次に、図７（ｂ）に示す工程で、通常のフ
ォトリソグラフィー工程により、第１ｐＭＯＳＦＥＴ形
成領域Ｒp1のみを開口したレジスト膜１６ｅを形成し、
このレジスト膜１６ｅをマスクとして、第１ｐＭＯＳＦ
ＥＴ形成領域Ｒp1に燐イオン（Ｐ+ ）を注入し、第１ｐ
ＭＯＳＦＥＴのチャネル領域６を形成する。このときの
イオン注入条件は、３０−８０ＫｅＶ，２−４×１０12
ｃｍ-2である。
【０１５９】次に、図７（ｃ）に示す工程で、厚みが８
−１２ｎｍのシリコン酸化膜を形成し、さらにその上に
厚みが２５０−３００ｎｍのポリシリコン膜を堆積し、
通常のリソグラフィー工程、エッチング工程により、ゲ
ート絶縁膜７及びゲート電極８をパターニングする。次
に、ｐＭＯＳＦＥＴ形成領域Ｒp の上を覆うレジスト膜
と（図示せず）このゲート電極８とをマスクとして、ｎ
ＭＯＳＦＥＴ形成Ｒnにホウ素イオン（Ｂ+ 又はＢF2+
）を２０−３０ＫｅＶ，５−１０×１０12ｃｍ-2の条
件で注入し、ｐ型のポケット領域９を形成する。次に、
ｎＭＯＳＦＥＴ形成領域Ｒn の上を覆うレジスト膜（図
示せず）とゲート電極８とをマスクとしてｐＭＯＳＦＥ
Ｔ形成領域Ｒp に燐イオン（Ｐ+ ）を８０−１２０Ｋｅ
Ｖ，５−１０×１０12ｃｍ-2の条件で注入し、ｎ型のポ
ケット領域１０を形成する。
【０１６０】次に、図７（ｄ）に示す工程で、ｎＭＯＳ
ＦＥＴ形成領域Ｒn の上を開口したレジスト膜（図示せ
ず）及びゲート電極８をマスクとしてｎＭＯＳＦＥＴ形
成領域Ｒn に燐イオン（Ｐ+ ）を３０−４０ＫｅＶ，２
−８×１０13ｃｍ-2の条件で注入し、各ｎＭＯＳＦＥＴ
のＬＤＤ領域１１を形成する。さらに、ｐＭＯＳＦＥＴ
形成領域Ｒp の上を開口したレジスト膜（図示せず）及
びゲート電極８をマスクとしてｐＭＯＳＦＥＴ形成領域
Ｒp にホウ素イオン（Ｂ+ ）を１０−２０ＫｅＶ，２−
８×１０13ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴの
ＬＤＤ領域１２を形成する。ただし、この工程は、上記
ポケット領域９，１０の形成に用いたレジスト膜と同じ
レジスト膜を用い、不純物の導電型を変えることで、各
領域Ｒn，Ｒp において、ポケット領域９，１０の形成
と連続的に行われる。
【０１６１】次に、ゲート電極８の各側面上にサイドウ
ォール１３を形成した後、各領域Ｒn 又はＲp を開口し
たレジスト膜（図示せず），ゲート電極８及びサイドウ
ォール１３をマスクとして、ｎＭＯＳＦＥＴ形成領域Ｒ
n にはヒ素イオン（Ａｓ+ ）を４０ＫｅＶ，４−６Ｘ１
０14ｃｍ-2の条件で注入し、ｐＭＯＳＦＥＴ形成領域Ｒ
p にはホウ素イオン（Ｂ+ ）を１０−２０ＫｅＶ，４−
６Ｘ１０14ｃｍ-2の条件で注入し、各ｎＭＯＳＦＥＴ，
各ｐＭＯＳＦＥＴの各ソース・ドレイン領域１４，１５
を形成する。
【０１６２】以上の工程によって、上記図５に示すＭＴ
−ＣＭＯＳデバイスの構造が容易に得られる。特に、本
実施形態の製造方法では、図７（ａ），（ｂ）に示す工
程で、反転電圧制御のためのフォトマスクが２枚で済
む。一方、従来の図３０（ａ）−（ｄ）に示す工程をＭ
Ｔ−ＣＭＯＳデバイスにそのまま適用すると、第１ｎＭ
ＯＳＦＥＴと、第２ｎＭＯＳＦＥＴと、第１ｐＭＯＳＦ
ＥＴと、第２ｐＭＯＳＦＥＴとにおけるチャネル領域を
形成するために、各ＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2，
Ｒp1，Ｒp2のみを開口した４種類のレジスト膜を形成す
る必要があることが容易に理解される。したがって、本
実施形態に係る半導体装置の製造方法では、従来の方法
と比較して２回のフォトマスク形成工程を削減でき、工
程が簡略化できる。
【０１６３】（第４の実施形態）次に、第４の実施形態
に係るＭＴ−ＣＭＯＳデバイスの製造工程について、図
８（ａ）−（ｃ）を参照しながら説明する。
【０１６４】本実施形態においても、製造工程の途中ま
では上記第３の実施形態で説明した図７（ａ），（ｂ）
と同様の工程を行う。この工程については、図示及び説
明を省略する。
【０１６５】そして、図８（ａ）に示す工程で、ｐＭＯ
ＳＦＥＴ形成領域Ｒp を覆うレジスト膜１６ｆを形成
し、このレジスト膜１６ｆとゲート電極８とをマスクと
してｎＭＯＳＦＥＴ形成領域Ｒn にホウ素イオン（Ｂ+
）を２０−３０ＫｅＶ，５−１０×１０12ｃｍ-2の条
件で注入し、各ｎＭＯＳＦＥＴのポケット領域９を形成
する。
【０１６６】次に、図８（ｂ）に示す工程で、各ゲート
電極８をマスクとして各領域Ｒn1，Ｒn2，Ｒp2，Ｒp1に
燐イオン（Ｐ+ ）を３０−４０ＫｅＶ，０．５−２×１
０13ｃｍ-2の条件で注入し、第１，第２ｎＭＯＳＦＥＴ
形成領域Ｒn1，Ｒn2にはＬＤＤ領域１１を、第１，第２
ｐＭＯＳＦＥＴ形成領域Ｒp1，Ｒp2にはポケット領域１
０を同時に形成する。
【０１６７】次に、図８（ｃ）に示す工程で、上記第３
の実施形態における図７（ｄ）に示す工程と同じ工程を
行って、ゲート電極８の側面上のサイドウォール１３
と、第１，第２ｎＭＯＳＦＥＴのソース・ドレイン領域
１４と、第１，第２ｐＭＯＳＦＥＴのソース・ドレイン
領域１５とを形成する。ただし、ソース・ドレイン領域
の形成時の条件は、上記第３の実施形態と同様である。
【０１６８】以上の工程に形成されたＭＴ−ＣＭＯＳデ
バイスにおいて、第１ｎＭＯＳＦＥＴの反転電圧はチャ
ネル領域４とポケット領域９との不純物濃度で決定さ
れ、第２ｎＭＯＳＦＥＴの反転電圧はｐ型ウエル２ａと
ポケット領域９との不純物濃度で決定され、第１ｐＭＯ
ＳＦＥＴの反転電圧はチャネル領域６とポケット領域１
０との不純物濃度で決定され、第２ｐＭＯＳＦＥＴの反
転電圧はｎ型ウエル２ｂとポケット領域１０との不純物
濃度で決定される。すなわち、相異なる反転電圧を有す
る２つのＭＯＳＦＥＴを搭載したＭＴ−ｎＭＯＳデバイ
スとＭＴ−ｐＭＯＳデバイスとからなるＭＴ−ＣＭＯＳ
デバイスが構成される。
【０１６９】本実施形態の製造工程では、反転電圧制御
のためのフォトマスクが２枚で済む点は上記第３の実施
形態と同様である。加えて、本実施形態の製造工程で
は、ｎＭＯＳＦＥＴのＬＤＤ領域１１と、ｐＭＯＳＦＥ
Ｔのポケット領域１０とを自己整合的に同時に形成する
ので、他方の領域を覆うフォトマスク（レジスト膜）が
不要となり、上記第３実施形態における図７（ｃ）に示
す工程に比べ、さらに２枚のフォトマスクを省略でき、
工程が簡略化できる。
【０１７０】また、本実施形態におけるＭＴ−ＣＭＯＳ
デバイスでは、第１，第２ｐＭＯＳＦＥＴは、ＬＤＤ構
造とならずシングルドレイン構造になるが、通常、ｐＭ
ＯＳＦＥＴはドレイン近傍の電界強度がｎＭＯＳＦＥＴ
より低く、ホットキャリアの発生確率が低いので信頼性
が低下する虞れはない。そして、本実施形態におけるＭ
Ｔ−ＣＭＯＳデバイスにおいても、ｎＭＯＳＦＥＴ及び
ｐＭＯＳＦＥＴの双方が、相異なる反転電圧を有する第
１，第２ｎＭＯＳＦＥＴと、第１，第２ｐＭＯＳＦＥＴ
とを備えているので、上記第３の実施形態と同様の効果
を発揮することができる。
【０１７１】（第５の実施形態）次に、第５の実施形態
に係るＭＴ−ＣＭＯＳデバイスについて、図９（ａ）−
（ｃ）を参照しながら説明する。
【０１７２】本実施形態においても、製造工程の途中ま
では上記第３の実施形態で説明した図７（ａ），（ｂ）
と同様の工程を行う。この工程については、図示及び説
明を省略する。
【０１７３】そして、図９（ａ）に示す工程で、ｎＭＯ
ＳＦＥＴ形成領域Ｒn を覆うレジスト膜１６ｇを形成
し、このレジスト膜１６ｇとゲート電極８とをマスクと
してｐＭＯＳＦＥＴ形成領域Ｒp に燐イオン（Ｐ+ ）を
８０−１２０ＫｅＶ，５−１０×１０12ｃｍ-2の条件で
注入し、各ｐＭＯＳＦＥＴのポケット領域１０を形成す
る。
【０１７４】次に、図９（ｂ）に示す工程で、各ゲート
電極８をマスクとして各領域Ｒn1，Ｒn2，Ｒp2，Ｒp1に
ホウ素イオン（Ｂ+ ）を１０−２０ＫｅＶ，２−８×１
０13ｃｍ-2の条件で注入し、第１，第１ｐＭＯＳＦＥＴ
形成領域Ｒp1，Ｒp2にはＬＤＤ領域１２を、第１，第２
ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2にはポケット領域９
を同時に形成する。
【０１７５】次に、図９（ｃ）に示す工程で、上記第３
の実施形態における図７（ｄ）に示す工程と同じ処理を
行って、ゲート電極８の側面上のサイドウォール１３
と、第１，第２ｎＭＯＳＦＥＴのソース・ドレイン領域
１４と、第１，第２ｐＭＯＳＦＥＴのソース・ドレイン
領域１５とを形成する。ただし、ソース・ドレイン領域
の形成時のイオン注入等の条件は、上記第３の実施形態
と同様である。
【０１７６】以上の工程によって形成されたＭＴ−ＣＭ
ＯＳデバイスにおいて、第１ｎＭＯＳＦＥＴの反転電圧
はチャネル領域４とポケット領域９との不純物濃度で決
定され、第２ｎＭＯＳＦＥＴの反転電圧はｐ型ウエル２
ａとポケット領域９との不純物濃度で決定され、第１ｐ
ＭＯＳＦＥＴの反転電圧はチャネル領域６とポケット領
域１０との不純物濃度で決定され、第２ｐＭＯＳＦＥＴ
の反転電圧はｎ型ウエル２ｂとポケット領域１０との不
純物濃度で決定される。すなわち、相異なる反転電圧を
有する２つのＭＯＳＦＥＴを搭載したＭＴ−ｎＭＯＳデ
バイスとＭＴ−ｐＭＯＳデバイスとからなるＭＴ−ＣＭ
ＯＳデバイスが構成される。
【０１７７】本実施形態の製造工程では、反転電圧制御
のためのフォトマスクが２枚で済む点は上記第３の実施
形態と同様である。加えて、本実施形態の製造工程で
は、ｐＭＯＳＦＥＴのＬＤＤ領域１２と、ｎＭＯＳＦＥ
Ｔのポケット領域９とを自己整合的に同時に形成するの
で、他方の領域を覆うフォトマスク（レジスト膜）が不
要となり、上記第３実施形態における図７（ｃ）に示す
工程に比べ、さらに２枚のフォトマスクを省略でき、工
程が簡略化できる。
【０１７８】また、本実施形態におけるＭＴ−ＣＭＯＳ
デバイスでは、第１，第２ｎＭＯＳＦＥＴは、ＬＤＤ構
造とならずシングルドレイン構造になるが、ソース・ド
レイン領域１４を形成するための不純物イオンとして燐
イオンを用いており、砒素イオンを用いた場合と比較し
てドレイン近傍の電界強度が低くホットキャリアの発生
確率が低いので信頼性が悪化する虞れはない。そして、
本実施形態におけるＭＴ−ＣＭＯＳデバイスにおいて
も、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴの双方が、相異
なる反転電圧を有する第１，第２ｎＭＯＳＦＥＴと、相
異なる反転電圧を有する第１，第２ｐＭＯＳＦＥＴとを
備えているので、上記第３の実施形態と同様の効果を発
揮することができる。
【０１７９】なお、最少ゲート長と電源電圧によっては
砒素をもちいたシングルドレイン構造を採用できる場合
も考えられる。
【０１８０】（第６の実施形態）次に、第６の実施形態
に係るＭＴ−ｎＭＯＳデバイスについて、図１０（ａ）
−（ｃ）を参照しながら説明する。
【０１８１】本実施形態においては、図１０（ａ）に示
す工程までに上記第１の実施形態で説明した図３（ａ）
と同様の工程を行う。この工程については、図示及び説
明を省略する。
【０１８２】そして、図１０（ａ）に示す工程で、半導
体基板１の全面上に厚みが８−１２ｎｍのシリコン酸化
膜を堆積し、さらにその上に厚みが２５０−３００ｎｍ
のポリシリコン膜を堆積し、通常のフォトリソグラフィ
ー工程、エッチング工程により、ゲート電極８及びゲー
ト絶縁膜７をパターニングする。次に、このゲート電極
８の側面上にサイドウォール１３を形成した後、ゲート
電極８とサイドウォール１３をマスクとして砒素イオン
（Ａｓ+ ）を４０ＫｅＶ，４−６Ｘ１０14ｃｍ-2の条件
で注入し、ｎ+ 型のソース・ドレイン領域１４を形成す
る。さらに、チタン膜を５０ｎｍ程度の厚みで堆積した
後、熱処理を行って、チタンとソース・ドレイン領域１
４及びゲート電極８を構成するシリコンとを反応させ、
ゲート電極８とソース・ドレイン領域１４との表面上に
厚みが約１００ｎｍのチタンシリサイド膜１７ａ，１７
ｂをそれぞれ形成する。その後、サイドウォール１３を
選択的エッチングにより除去する。
【０１８３】次に、図１０（ｂ）に示す工程で、各チタ
ンシリサイド膜１７ａ，１７ｂをマスクとして、ＢＦ2
イオン（ＢＦ2+）を１００−１５０ＫｅＶ，２−８×１
０12ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのサイド
ウォール１３が除去された領域の下方にｐ型のポケット
領域９を形成する。
【０１８４】次に、図１０（ｃ）に示す工程で、各チタ
ンシリサイド膜１７ａ，１７ｂをマスクとして、燐イオ
ン（Ｐ+ ）を３０−４０ＫｅＶ，２−８×１０13ｃｍ-2
の条件で注入し、ポケット領域９で囲まれるｎ- 型のＬ
ＤＤ領域１１を形成する。
【０１８５】以上の製造工程では、上記第１の実施形態
と同様に、ＭＴ−ｎＭＯＳデバイスにおける各ｎＭＯＳ
ＦＥＴの反転電圧制御のために必要なフォトマスクが１
枚で済み、従来の方法と比較して工程が簡略化できる。
【０１８６】また、本実施形態の製造工程で形成される
ＭＴ−ｎＭＯＳＦＥＴにおいて、第１ｎＭＯＳＦＥＴの
反転電圧はチャネル領域４とポケット領域９のｐ型不純
物濃度により決定され、第２ｎＭＯＳＦＥＴの反転電圧
は基板領域１ａとポケット領域９のｐ型不純物濃度によ
り決定される。したがって、上記第１の実施形態で説明
したと同様に、サブスレッショルド特性が良好でリーク
電流を低減できるという効果を発揮することができる。
この効果は第２ｎＭＯＳＦＥＴにおいてより顕著であ
る。また、ポケット領域９によりパンチスルーや短チャ
ネル効果を抑制できる。
【０１８７】さらに、本実施形態では、ポケット領域９
をゲート電極８とソース・ドレイン領域１４上のチタン
シリサイド膜１７ａ，１７ｂをマスクとして用いるイオ
ン注入により形成するので、ポケット領域９が極めて局
所的に形成される。つまり、図１０（ｃ）に示す構造で
は、第１実施形態における図１に示す構造と比較して、
ポケット領域９がソース・ドレイン領域１４の下方にま
で延びていない。そのために、ソース・ドレイン領域１
４と基板領域１ａとの間にｐｎジャンクションが形成さ
れることになり、ソース・ドレイン領域１４とポケット
領域９との間にｐｎジャンクションが形成される第１の
実施形態等に比べ、ｐｎジャンクションのｐ側領域の不
純物濃度を小さくできるため、寄生容量の低減を図るこ
とができる。通常、ＭＴ−ＭＯＳデバイスは、１．０−
２．０Ｖの低い電源電圧で動作させるため、ｐｎジャン
クションの空乏層の伸びが小さく寄生容量が大きくなる
という不利な点を有するが、本実施形態では、上述のご
とく寄生容量を低減し得るので、その効果は極めて大き
く、高速で動作しかつ消費電力が非常に少ないＬＳＩを
実現できる。
【０１８８】（第１〜第６の実施形態に関する変形形
態）上記第１，第２の実施形態で説明したＭＴ−ｎＭＯ
Ｓデバイスの構造は、ＭＴ−ｐＭＯＳデバイスについて
も、同様に適用することができ、同様の効果を発揮する
ことができる。
【０１８９】また、第２の実施形態の構造を有する第
１，第２ｎＭＯＳＦＥＴと、この第１，第２ｎＭＯＳＦ
ＥＴの不純物の導電型のみを逆にした構造を有する第
１，第２ｐＭＯＳＦＥＴとを設けて、ＭＴ−ＣＭＯＳデ
バイスを構成してもよい。
【０１９０】さらに、上記第６の実施形態では、第１の
実施形態の図１に示すような第２ｎＭＯＳＦＥＴでは基
板領域１ａがチャネル領域として機能するＭＴ−ｎＭＯ
Ｓデバイスについて説明したが、第６の実施形態におい
て、第２ｎＭＯＳＦＥＴに、第１ｎＭＯＳＦＥＴのチャ
ネル領域４における不純物濃度よりも不純物濃度の低い
チャネル領域を設けてもよい。
【０１９１】（第７の実施形態）以下、第７の実施形態
について、図１１，図１２及び図１３（ａ）〜（ｄ）を
参照しながら説明する。
【０１９２】図１１は、第７の実施形態に係るＭＴ−ｎ
ＭＯＳデバイスの断面図である。図１１に示すように、
ｐ型不純物がドープされたシリコン単結晶からなる半導
体基板１の表面付近の領域は、シリコン酸化膜からなる
素子分離３により、多数の活性領域に区画されている。
各活性領域には、高反転電圧型の第１ｎＭＯＳＦＥＴを
形成するための第１ｎＭＯＳＦＥＴ形成領域Ｒn1と、低
反転電圧型の第２ｎＭＯＳＦＥＴを形成するための第２
ｎＭＯＳＦＥＴ形成領域Ｒn2とが設けられている。第１
及び第２ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2において、
シリコン酸化膜からなるゲート絶縁膜７と、該ゲート絶
縁膜７の上に設けられたポリシリコン膜からなるゲート
電極８と、該ゲート電極８の各側面上に形成されたシリ
コン酸化膜からなるサイドウォール１３とが設けられて
いる。そして、第１ｎＭＯＳＦＥＴ形成領域Ｒn1及び第
２ｎＭＯＳＦＥＴ形成領域Ｒn2の双方において、ゲート
絶縁膜７の直下方の基板領域１ａがチャネル領域として
機能する。
【０１９３】そして、各ｎＭＯＳＦＥＴ形成領域Ｒn1，
Ｒn2において、半導体基板１内のゲート電極８の両側方
に位置する領域に形成され高濃度のｎ型不純物を含むｎ
+ 型のソース・ドレイン領域１４と、チャネル領域と各
ソース・ドレイン領域１４との間に形成され低濃度のｎ
型不純物を含むｎ- 型のＬＤＤ領域１１と、ＬＤＤ領域
１１及びソース・ドレイン領域１４を取り囲むように形
成されｐ型の不純物を含むパンチスルーストッパとなる
ｐ型のポケット領域９ａ，９ｂとが設けられている。
【０１９４】図１２（ａ），（ｂ）は、上記第１，第２
ｎＭＯＳＦＥＴにおける互いに逆導電型の２種類の不純
物で相殺される分を除いた実効的な不純物の濃度の分
布、つまりキャリアの濃度分布を示す。実線は本実施形
態では第１導電型キャリアとなるｎ型キャリアの濃度分
布を、破線は第２導電型キャリアであるｐ型キャリアの
濃度分布をそれぞれ示す。また、図１２（ａ），（ｂ）
では、各ｎＭＯＳＦＥＴのチャネル方向を横軸にとって
いる。図１２（ａ），（ｂ）からわかるように、各ｎＭ
ＯＳＦＥＴを比較すると、ＬＤＤ領域１１及びソース・
ドレイン領域１４におけるｎ型キャリアの濃度は同じで
ある。しかし、第１ｎＭＯＳＦＥＴのポケット領域９ａ
におけるｐ型キャリアの濃度ｐ1 は、第２ｎＭＯＳＦＥ
Ｔのポケット領域９ｂにおけるｐ型キャリアの濃度ｐ2
よりも高い。その結果、第１ｎＭＯＳＦＥＴの反転電圧
（しきい値電圧）は第２ｎＭＯＳＦＥＴの反転電圧より
も高くなっている。そのため、従来の２種類の反転電圧
を有するＭＯＳＦＥＴを搭載したＭＴ−ＭＯＳデバイス
と同様に、動作速度が高いかつ消費電力の小さいＭＴ−
ＭＯＳデバイスを得ることができる。
【０１９５】加えて、本実施形態では、反転電圧の異な
る２種類のｎＭＯＳＦＥＴを同じ半導体基板１上に搭載
するために、ポケット領域９ａ，９ｂにおける不純物濃
度を制御することにより、以下の利点が得られる。すな
わち、ソース・ドレイン領域（本実施形態ではＬＤＤ領
域１１）とチャネル領域との間にポケット領域を設けた
トランジスタは、パンチスルーや短チャネル効果を抑制
できる。このため、従来の半導体装置のごとく各ＭＯＳ
ＦＥＴのチャネル領域に２種類の濃度でしきい値制御用
の不純物イオンの注入を行なうものに比べ、微細化に有
利な構造となる。また、いずれのｎＭＯＳＦＥＴにおい
てもポケット領域９ａ又は９ｂが形成されているので、
チャネル領域として機能する基板領域１ａの不純物濃度
を低くしても、パンチスルーや短チャネル効果を十分抑
制できる。このように、チャネル領域における不純物濃
度を通常のＭＯＳＦＥＴより低くできるので、ゲート空
乏層容量が小さくなり、サブスレッショルド特性が良好
でリーク電流が小さいという効果が得られる。
【０１９６】特に、本実施形態においては、第１の実施
形態等とは異なり、第１，第２ｎＭＯＳＦＥＴの双方に
ついてもチャネル領域にしきい値制御用不純物の注入を
行なわずに基板領域１ａをそのままチャネル領域として
利用している結果、チャネル領域の不純物濃度が極めて
低くなることになり、上述の効果を顕著に発揮すること
ができる。
【０１９７】次に、本実施形態に係るＭＴ−ｎＭＯＳデ
バイスの製造工程について、図１３（ａ）−（ｄ）を参
照しながら説明する。
【０１９８】まず、図１３（ａ）に示す工程で、ｐ型不
純物がドープされたシリコン単結晶で構成される半導体
基板１上に、ＬＯＣＯＳ法，トレンチ分離法等を用いて
厚みが約４００ｎｍのシリコン酸化膜からなる素子分離
３を形成し、この素子分離３により、第１ｎＭＯＳＦＥ
Ｔ形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領域Ｒn2とを
区画する。そして、基板の全面上に厚みが８−１２ｎｍ
のシリコン酸化膜を堆積し、さらにその上に厚みが２５
０−３００ｎｍのポリシリコン膜を堆積し、通常のフォ
トリソグラフィー工程、エッチング工程により、ゲート
電極８及びゲート絶縁膜７を形成する。さらに、このゲ
ート電極８をマスクとして燐イオン（Ｐ+ ）を３０−４
０ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、ＬＤ
Ｄ領域１１を形成する。
【０１９９】次に、図１３（ｂ）に示す工程で、ゲート
電極８をマスクとして、各ｎＭＯＳＦＥＴ形成領域Ｒn
1，Ｒn2にホウ素イオン（Ｂ+ ）を２０−３０ＫｅＶ，
５−１０×１０12ｃｍ-2の条件で注入し、各ｎＭＯＳＦ
ＥＴ形成領域Ｒn1，Ｒn2にｐ型ポケット領域９ａ，９ｂ
を形成する。
【０２００】次に、図１３（ｃ）に示す工程で、第２ｎ
ＭＯＳＦＥＴ形成領域Ｐn2を覆い第１ｎＭＯＳＦＥＴ形
成領域Ｒn1の上を開口したレジスト膜１６ｈを形成した
後、このレジスト膜１６ｈとゲート電極８とをマスクと
して、第１ｎＭＯＳＦＥＴ形成領域Ｒn1内にホウ素イオ
ン（Ｂ+ ）を２０−３０ＫｅＶ，２−５×１０12ｃｍ-2
の条件で注入し、第１ｎＭＯＳＦＥＴのポケット領域９
ａの不純物濃度つまりキャリアの濃度のみを濃くする。
【０２０１】次に、図１３（ｄ）に示す工程で、ゲート
電極８の各側面上にサイドウォール１３を形成し、ゲー
ト電極８とそのサイドウォール１３をマスクとしてヒ素
イオンを４０ＫｅＶ，４−６Ｘ１０14ｃｍ-2の条件で注
入しソース・ドレイン領域１４を形成する。
【０２０２】以上の製造工程によって、図１１に示す構
造を有するＭＴ−ｎＭＯＳデバイスが容易に形成される
ことがわかる。特に、図１３（ａ）−（ｄ）に示す製造
工程において、フォトマスクとなる１枚のレジスト膜１
６ｈのみで、ｎＭＯＳＦＥＴの反転電圧制御のための不
純物イオンの注入を行なうことができる。したがって、
反転電圧制御のための不純物イオン注入に際し２枚のフ
ォトマスク（図３０（ａ），（ｂ）に示すレジスト膜１
６ａ，１６ｂ）を必要とする従来の方法と比較して、工
程が簡略化でき製造コストの低減を図ることができると
いう利点がある。
【０２０３】（第８の実施形態）次に、第８の実施形態
に係るＭＴ−ｎＭＯＳデバイスについて、図１４を参照
しながら説明する。
【０２０４】図１４に示すように、本実施形態において
も、上記第７の実施形態に係るＭＴ−ｎＭＯＳデバイス
と同様に、ｐ型不純物がドープされた半導体基板１の表
面付近の領域は、素子分離３により第１ｎＭＯＳＦＥＴ
形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領域Ｒn2とに区
画されている。そして、第１ｎＭＯＳＦＥＴ形成領域Ｒ
n1に形成されている第１ｎＭＯＳＦＥＴと、第２ｎＭＯ
ＳＦＥＴ形成領域Ｒn2に形成されている第２ｎＭＯＳＦ
ＥＴとの構造は、基本的に上記第７の実施形態における
各ｎＭＯＳＦＥＴの構造と同じであって、ゲート絶縁膜
７，ゲート電極８，サイドウォール１３，ソース・ドレ
イン領域１４，ＬＤＤ領域１１及びポケット領域９ａ，
９ｂが設けられている。
【０２０５】ここで、本実施形態の特徴として、第１ｎ
ＭＯＳＦＥＴのポケット領域９ａの幅Ｗp1は、第２ｎＭ
ＯＳＦＥＴのポケット領域の幅Ｗp2よりも大きい。ただ
し、各ポケット領域９ａ，９ｂにおける不純物濃度は同
じである。このような構造は、例えば上記第１の実施形
態の製造工程において、図１３（ｃ）に示す工程で、第
１ｎＭＯＳＦＥＴのポケット領域９ａに第１導電型不純
物（ボロン）を再度注入する際に、半導体基板１の主面
に垂直な方向に対してゲート電極８に対向する側に大き
く傾いた方向からイオン注入を行なうことにより実現で
きる。あるいは、各ｎＭＯＳＦＥＴのポケット領域９
ａ，９ｂを形成する際のイオン注入を傾き角を変えて行
なってもよい。
【０２０６】本実施形態では、第１ｎＭＯＳＦＥＴのポ
ケット領域９ａの幅Ｗp1が第２ｎＭＯＳＦＥＴのポケッ
ト領域９ｂの幅Ｗp2よりも広いので、第１ｎＭＯＳＦＥ
Ｔの反転電圧が第２ｎＭＯＳＦＥＴの反転電圧よりも高
くなる。このように、ポケット領域の幅を変えるだけで
２種類の反転電圧を有するｎＭＯＳＦＥＴを同じ半導体
基板上に形成できるので、簡素な工程で図１４の構成を
実現することができ、上記第７の実施形態の製造方法と
ほぼ同じ効果を発揮することができる。
【０２０７】（第９の実施形態）次に、第９の実施形態
に係るＭＴ−ＣＭＯＳデバイスについて、図１５及び図
１６（ａ）−（ｆ）を参照しながら説明する。
【０２０８】図１５に示すように、本実施形態では、半
導体基板内にｐ型不純物を含むｐ型ウエル２ａと、ｎ型
不純物を含むｎ型ウエル２ｂとが形成されている。そし
て、半導体基板内には、ｎＭＯＳＦＥＴ形成領域Ｒn と
ｐＭＯＳＦＥＴ形成領域Ｒpとが存在する。さらに、素
子分離３により、ｎＭＯＳＦＥＴ形成領域Ｒn は第１ｎ
ＭＯＳＦＥＴ形成領域Ｒn1と第２ｎＭＯＳＦＥＴ形成領
域Ｒn2とに区画され、ｐＭＯＳＦＥＴ形成領域Ｒp は第
１ｐＭＯＳＦＥＴ形成領域Ｒp1と第２ｐＭＯＳＦＥＴ形
成領域Ｒp2とに区画されている。上記第１，第２ｎＭＯ
ＳＦＥＴ形成領域Ｒn1，Ｒn2にそれぞれ形成される第
１，第２ｎＭＯＳＦＥＴの構造は、上記第７の実施形態
における図１１に示す構造と同じである。また、第１，
第２ｐＭＯＳＦＥＴの構造は、それぞれ図１１に示す第
１，第２ｎＭＯＳＦＥＴの構造において不純物の導電型
を逆にしただけである。すなわち、第１，第２ｐＭＯＳ
ＦＥＴは、それぞれゲート電極８と、ゲート絶縁膜７
と、サイドウォール１３と、ｐ+ 型のソース・ドレイン
領域１５と、ｐ- 型のＬＤＤ領域１２と、ｎ型のポケッ
ト領域１０ａ，１０ｂとを備えている。
【０２０９】本実施形態に係るＭＴ−ＣＭＯＳデバイス
のうちＭＴ−ｎＭＯＳデバイスの構造により、上記第７
の実施形態と同様の効果が得られる。また、ＭＴ−ｐＭ
ＯＳデバイスの構造においても、第１ｐＭＯＳＦＥＴの
ポケット領域１０ａにおけるｎ型不純物の濃度（ｎ型キ
ャリアの濃度）を第２ｐＭＯＳＦＥＴのポケット領域１
０ｂにおけるｎ型不純物の濃度よりも濃くしておくこと
で、第１ｐＭＯＳＦＥＴの反転電圧を第２ｐＭＯＳＦＥ
Ｔの反転電圧よりも高くするようにしている。したがっ
て、上記第７の実施形態と同様に、サブスレッショルド
特性が良好となりリーク電流を低減し得ることになる。
現実に使用される半導体デバイスはほとんどＣＭＯＳデ
バイスの構造を有しているので、本実施形態に係るＭＴ
−ＣＭＯＳデバイスの実用性は極めて大きい。
【０２１０】次に、本実施形態に係るＭＴ−ＣＭＯＳデ
バイスの製造工程について、図１６（ａ）−（ｆ）を参
照しながら説明する。
【０２１１】まず、図１６（ａ）に示す工程で、単結晶
シリコンで構成される半導体基板１上に、ｐ型ウエル２
ａとｎ型ウエル２ｂとを形成した後、厚みが約４００ｎ
ｍのシリコン酸化膜からなる素子分離３を形成し、第１
ｎＭＯＳＦＥＴ形成領域Ｒn1，第２ｎＭＯＳＦＥＴ形成
領域Ｒn2，第２ｐＭＯＳＦＥＴ形成領域Ｒp2及び第１ｐ
ＭＯＳＦＥＴ形成領域Ｒp1を区画する。そして、半導体
基板１上に厚みが８−１２ｎｍのシリコン酸化膜を形成
し、さらにその上に厚みが２５０−３００ｎｍのポリシ
リコン膜を堆積し、通常のリソグラフィー工程、エッチ
ング工程により、ゲート絶縁膜７及びゲート電極８を形
成する。そして、通常のフォトリソグラフィー工程によ
り、ｎＭＯＳＦＥＴ形成領域Ｒn の上のみを開口したレ
ジスト膜１６ｉを形成し，このレジスト膜１６ｉ及びゲ
ート電極８をマスクとして第１及び第２ｎＭＯＳＦＥＴ
形成領域Ｒn1，Ｒn2に燐イオン（Ｐ+ ）を３０−４０Ｋ
ｅＶ，２−８×１０13ｃｍ-2の条件で注入し、各ｎＭＯ
ＳＦＥＴのＬＤＤ領域１１を形成する。次に、同じレジ
スト膜１６ｉ及びゲート電極８とをマスクとして、第１
及び第２ｎＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2にホウ素イ
オン（Ｂ+ ）を２０−３０ＫｅＶ，２−５×１０12ｃｍ
-2の条件で注入し、ｐ型のポケット領域９ａ，９ｂを形
成する。
【０２１２】次に、図１６（ｂ）に示す工程で、第１ｎ
ＭＯＳＦＥＴ形成領域Ｒn1の上のみを開口したレジスト
膜１６ｊを形成し、このレジスト膜１６ｊをマスクとし
て、第１ｎＭＯＳＦＥＴ形成領域Ｒn1内にホウ素イオン
（Ｂ+ ）を２０−３０ＫｅＶ，２−５×１０12ｃｍ-2の
条件で注入し、第１ｎＭＯＳＦＥＴのポケット領域９ａ
の不純物濃度のみを濃くする。
【０２１３】次に、図１６（ｃ）に示す工程で、ｐＭＯ
ＳＦＥＴ形成領域Ｒp の上のみを開口したレジスト膜１
６ｋを形成した後、このレジスト膜１６ｋ及びゲート電
極８をマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp にホウ
素イオン（Ｂ+ ）を３０−４０ＫｅＶ，２−８×１０13
ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのＬＤＤ領域
１２を形成する。さらに、同じレジスト膜１６ｋ及びゲ
ート電極８をマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp
に燐イオン（Ｐ+ ）を８０−１２０ＫｅＶ，５−１０×
１０12ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのｎ型
のポケット領域１０ａ，１０ｂを形成する。
【０２１４】次に、図１６（ｄ）に示す工程で、第１ｐ
ＭＯＳＦＥＴ形成領域Ｒp1の上のみを開口したレジスト
膜１６ｌを形成し、このレジスト膜１６ｌ及びゲート電
極８をマスクとして、第１ｐＭＯＳＦＥＴ形成領域Ｒp1
内に燐イオン（Ｐ+ ）を８０−１２０ＫｅＶ，２−５×
１０12ｃｍ-2の条件で注入し、第１ｐＭＯＳＦＥＴのポ
ケット領域１０ａのみ不純物濃度を濃くする。
【０２１５】次に、図１６（ｅ）に示す工程で、各ＭＯ
ＳＦＥＴのゲート電極８の各側面上にサイドウォール１
３を形成した後、ｎＭＯＳＦＥＴ形成領域Ｒn の上を開
口したレジスト膜１６ｍを形成し、このレジスト膜１６
ｍ，ゲート電極８及びサイドウォール１３をマスクとし
て、ｎＭＯＳＦＥＴ形成領域Ｒn にヒ素イオン（Ａｓ+
）を４０ＫｅＶ，４−６Ｘ１０14ｃｍ-2の条件で注入
し、ｎＭＯＳＦＥＴのソース・ドレイン領域１４を形成
する。
【０２１６】次に、図１６（ｆ）に示す工程で、ｐＭＯ
ＳＦＥＴ形成領域Ｒp の上を開口したレジスト膜１６ｎ
を形成した後、このレジスト膜１６ｎ，ゲート電極８及
びサイドウォール１３をマスクとして、ｐＭＯＳＦＥＴ
形成領域Ｒp にホウ素イオン（Ｂ+ ）を１０−２０Ｋｅ
Ｖ，４−６×１０14ｃｍ-2の条件で注入し、各ｐＭＯＳ
ＦＥＴのソース・ドレイン領域１５を形成する。
【０２１７】以上の工程によって、上記図１５に示す構
造を有するＭＴ−ＣＭＯＳデバイスが容易に形成され
る。
【０２１８】本実施形態のＭＴ−ＣＭＯＳデバイスの製
造工程では、反転電圧制御のためのレジスト膜が２枚で
済む（レジスト膜１６ｊ，１６ｌ）ので、従来の方法と
比較して工程が簡略化できる。
【０２１９】（第１０の実施形態）次に、第１０の実施
形態について、図１７（ａ）−（ｄ）を参照しながら説
明する。図１７（ａ）−（ｄ）は、２種類の反転電圧を
有するＭＴ−ｐＭＯＳデバイスの製造工程を示す断面図
である。
【０２２０】まず、図１７（ａ）に示す工程で、シリコ
ン単結晶で構成される半導体基板１中のｎ型ウエル２ｂ
上に、ＬＯＣＯＳ法，トレンチ分離法等を用いて厚みが
約４００ｎｍのシリコン酸化膜からなる素子分離３を形
成し、この素子分離３により、第１ｐＭＯＳＦＥＴ形成
領域Ｒp1と第２ｐＭＯＳＦＥＴ形成領域Ｒp2とを区画す
る。そして、基板の全面上に厚みが８−１２ｎｍのシリ
コン酸化膜を堆積し、さらにその上に厚みが２５０−３
００ｎｍのポリシリコン膜を堆積し、通常のフォトリソ
グラフィー工程、エッチング工程により、ゲート電極８
及びゲート絶縁膜７を形成する。しかる後、ゲート電極
８をマスクとしてＢＦ2 イオン（ＢＦ2+）を３０−４０
ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、各ｐＭ
ＯＳＦＥＴのｐ型ＬＤＤ層１２を形成する。
【０２２１】次に、図１７（ｂ）に示す工程で、ゲート
電極８をマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp に燐
イオン（Ｐ+ ）を８０−１２０ＫｅＶ，５−１０×１０
12ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴのｎ型のポ
ケット領域１０ａ，１０ｂを形成する。
【０２２２】次に、図示は省略するが、各ｐＭＯＳＦＥ
Ｔのゲート電極８の各側面上にサイドウォール１３を形
成した後、ゲート電極及びサイドウォール１３をマスク
としてボロンイオンを高濃度で注入し、各ｐＭＯＳＭＯ
ＳＦＥＴ形成領域Ｒp1，Ｒp2にｐ+ 型のソース・ドレイ
ン領域１５を形成する。その後、図１７（ｃ）に示す工
程で第１ｐＭＯＳＦＥＴ形成領域Ｒp1の上のみを開口し
たレジスト膜１６ｏを形成し、このレジスト膜１６ｏ，
ゲート電極８及びサイドウォール１３をマスクとして、
第１ｐＭＯＳＦＥＴ形成領域Ｒp1内に窒素イオン（Ｎ+
）を１０−２０ＫｅＶ，４−６×１０14ｃｍ-2の条件
で注入しする。
【０２２３】次に、図１７（ｄ）に示す工程で、半導体
基板１に８５０℃，３０分間の熱処理を施すことによ
り、ｐ+ 型のソース・ドレイン領域１５を形成する際に
第１，第２ｐＭＯＳＦＥＴのゲート電極８内に導入され
た高濃度のホウ素イオンを半導体基板１内に拡散させ
る。そのとき、第１ｐＭＯＳＦＥＴのゲート電極８内に
は窒素が導入されているので、ゲート絶縁膜７中に酸窒
化膜が形成される等の作用によって、ホウ素のポケット
領域１０ａへの拡散が阻止あるいは抑制される。一方、
第２ｐＭＯＳＦＥＴのゲート電極８には窒素が導入され
ていないので、ゲート電極８中のホウ素がポケット領域
１０ｂまで拡散し、その結果、第１ｐＭＯＳＦＥＴのポ
ケット領域１０ａよりも第２ｐＭＯＳＦＥＴのポケット
領域１０ｂの方がｎ型不純物の実効的濃度つまりｎ型キ
ャリアの濃度が低くなるので、第１ｐＭＯＳＦＥＴに比
べ第２ｐＭＯＳＦＥＴの反転電圧が小さくなる。
【０２２４】以上の工程により、２種類の反転電圧を有
するｐＭＯＳＦＥＴからなるＭＴ−ｐＭＯＳデバイスが
形成される。
【０２２５】本実施形態に係るＭＴ−ｐＭＯＳデバイス
は、上記第７〜第９の実施形態と同様に、パンチスルー
や短チャネル効果を抑制でき、微細化に有利な構造とな
る。また、ゲート空乏層容量も小さく、サブスレッショ
ルド特性が良好でリーク電流が小さい特性を有する。
【０２２６】本実施形態の製造方法では、反転電圧制御
のためのレジスト膜が１枚で済むので（レジスト膜１６
ｏ）、従来の方法と比較して工程が簡略化できるという
利点がある。
【０２２７】（第１１の実施形態）次に、第１１の実施
形態について、図１８（ａ）−（ｄ）を参照しながら説
明する。図１８（ａ）−（ｄ）は、２種類の反転電圧を
有するＭＴ−ｐＭＯＳデバイスの製造工程を示す断面図
である。
【０２２８】まず、図１８（ａ）に示す工程で、シリコ
ン単結晶で構成される半導体基板１中のｎ型ウエル２ｂ
上に、ＬＯＣＯＳ法，トレンチ分離法等を用いて厚みが
約４００ｎｍのシリコン酸化膜からなる素子分離３を形
成し、この素子分離３により、第１ｐＭＯＳＦＥＴ形成
領域Ｒp1と第２ｐＭＯＳＦＥＴ形成領域Ｒp2とを区画す
る。そして、基板の全面上に厚みが８−１２ｎｍのシリ
コン酸化膜を堆積し、さらにその上に厚みが２５０−３
００ｎｍのポリシリコン膜を堆積し、通常のフォトリソ
グラフィー工程、エッチング工程により、ゲート電極８
及びゲート絶縁膜７を形成する。しかる後、ゲート電極
８をマスクとしてホウ素イオン（Ｂ+ ）を３０−４０Ｋ
ｅＶ，２−８×１０13ｃｍ-2の条件で注入し、各ｐＭＯ
ＳＦＥＴのｐ型ＬＤＤ層１２を形成する。
【０２２９】次に、図１８（ｂ）に示す工程で、ゲート
電極８をマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp に燐
イオン（Ｐ+ ）を８０−１２０ＫｅＶ，５−１０×１０
12ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴにｎ型のポ
ケット領域１０ａ，１０ｂを形成する。
【０２３０】次に、図示は省略するが、各ｐＭＯＳＦＥ
Ｔのゲート電極８の各側面上にサイドウォール１３を形
成した後、ゲート電極８及びサイドウォール１３をマス
クとしてボロンイオンを高濃度で注入し、各ｐＭＯＳＭ
ＯＳＦＥＴ形成領域Ｒp1，Ｒp2にｐ+ 型のソース・ドレ
イン領域１５を形成する。その後、図１８（ｃ）に示す
工程で、第２ｐＭＯＳＦＥＴ形成領域Ｒp2の上を開口し
たレジスト膜１６ｐを形成し、このレジスト膜１６ｐ，
ゲート電極８及びサイドウォール１３をマスクとして、
第２ｐＭＯＳＦＥＴ形成領域Ｒp2内にフッ素イオン（Ｆ
+ ）を１０−２０ＫｅＶ，４−６×１０14ｃｍ-2の条件
で注入する。
【０２３１】次に、図１８（ｄ）に示す工程で、半導体
基板１に８５０℃，３０分間の熱処理を施すことによ
り、各ｐＭＯＳＦＥＴ中のホウ素イオンを半導体基板１
内に拡散させる。そのとき、第２ｐＭＯＳＦＥＴ形成領
域Ｒp2のゲート電極８内にはフッ素が導入されているの
で、ホウ素のポケット領域１０ｂへの拡散が促進され
る。一方、第１ｐＭＯＳＦＥＴのゲート電極８にはフッ
素が導入されていないので、ゲート電極８中のホウ素が
ポケット領域１０ａまで拡散するものの、その拡散量は
第２ｐＭＯＳＦＥＴのポケット領域１０ｂへの拡散量よ
りも少ない。その結果、第１ｐＭＯＳＦＥＴのポケット
領域１０ａよりも第２ｐＭＯＳＦＥＴのポケット領域１
０ｂの方がｎ型不純物の実効的濃度つまりｎ型キャリア
の濃度が低くなるので、第１ｐＭＯＳＦＥＴに比べ第２
ｐＭＯＳＦＥＴの反転電圧が小さくなる。
【０２３２】以上の工程により、２種類の反転電圧を有
するｐＭＯＳＦＥＴからなるＭＴ−ｐＭＯＳデバイスが
形成される。
【０２３３】本実施形態に係るＭＴ−ｐＭＯＳデバイス
は、上記各実施形態と同様に、パンチスルーや短チャネ
ル効果を抑制でき、微細化に有利な構造となる。また、
ゲート空乏層容量も小さく、サブスレッショルド特性が
良好でリーク電流が小さい特性を有する。
【０２３４】本実施形態の製造方法では、反転電圧制御
のためのレジスト膜が１枚で済むので（レジスト膜１６
ｐ）、従来の方法と比較して工程が簡略化できるという
利点がある。
【０２３５】（第１２の実施形態）次に、第１２の実施
形態について、図１９（ａ）−（ｄ）を参照しながら説
明する。図１９（ａ）−（ｄ）は、２種類の反転電圧を
有するＭＴ−ｐＭＯＳデバイスの製造工程を示す断面図
である。
【０２３６】まず、図１９（ａ）に示す工程で、シリコ
ン単結晶で構成される半導体基板１中のｎ型ウエル２ｂ
上に、ＬＯＣＯＳ法，トレンチ分離法等を用いて厚みが
約４００ｎｍのシリコン酸化膜からなる素子分離３を形
成し、この素子分離３により、第１ｐＭＯＳＦＥＴ形成
領域Ｒp1と第２ｐＭＯＳＦＥＴ形成領域Ｒp2とを区画す
る。そして、基板の全面上に厚みが８−１２ｎｍのシリ
コン酸化膜を堆積し、さらにその上に厚みが２５０−３
００ｎｍのポリシリコン膜を堆積し、通常のフォトリソ
グラフィー工程、エッチング工程により、ゲート電極８
及びゲート絶縁膜７をパターニングする。しかる後、ゲ
ート電極８をマスクとしてホウ素イオン（Ｂ+ ）を３０
−４０ＫｅＶ，２−８×１０13ｃｍ-2の条件で注入し、
各ｐＭＯＳＦＥＴのｐ型ＬＤＤ層１２を形成する。
【０２３７】次に、図１９（ｂ）に示す工程で、ゲート
電極８をマスクとしてｐＭＯＳＦＥＴ形成領域Ｒp に燐
イオン（Ｐ+ ）を８０−１２０ＫｅＶ，５−１０×１０
12ｃｍ-2の条件で注入し、各ｐＭＯＳＦＥＴにｎ型のポ
ケット領域１０ａ，１０ｂを形成する。
【０２３８】次に、図示は省略するが、各ｐＭＯＳＦＥ
Ｔのゲート電極８の各側面上にサイドウォール１３を形
成した後、ゲート電極８及びサイドウォール１３をマス
クとしてボロンイオンを高濃度で注入し、各ｐＭＯＳＦ
ＥＴ形成領域Ｒp1，Ｒp2にｐ+ 型のソース・ドレイン領
域１５を形成する。その後、図１９（ｃ）に示す工程
で、第２ｐＭＯＳＦＥＴ形成領域Ｒp2の上を開口したレ
ジスト膜１６ｑを形成し、このレジスト膜１６ｑ，ゲー
ト電極８及びサイドウォール１３をマスクとして、第２
ｐＭＯＳＦＥＴ形成領域Ｒp2内にホウ素イオン（Ｂ+ ）
を１０−２０ＫｅＶ，４−６×１０14ｃｍ-2の条件で注
入する。
【０２３９】次に、図１９（ｄ）に示す工程で、半導体
基板１に８５０℃，３０分間の熱処理を施すことによ
り、各ｐＭＯＳＦＥＴ中のホウ素イオンを半導体基板１
内に拡散させる。そのとき、第２ｐＭＯＳＦＥＴ形成領
域Ｒp2のゲート電極８内には再度ホウ素が導入されてい
るので、ホウ素の濃度が濃くなっている。したがって、
第２ｐＭＯＳＦＥＴのポケット領域１０ｂへのホウ素の
拡散量は第１ｐＭＯＳＦＥＴのポケット領域１０ａへの
拡散量よりも多い。このホウ素によるカウンタドープ量
の相違によって、第１ｐＭＯＳＦＥＴのｎ型ポケット領
域１０ａよりも第２ｐＭＯＳＦＥＴのｎ型ポケット領域
１０ｂの方がｎ型不純物の実効的濃度つまりｎ型キャリ
アの濃度が低くなるので、第１ｐＭＯＳＦＥＴに比べ第
２ｐＭＯＳＦＥＴの反転電圧が小さくなる。
【０２４０】以上の工程により、２種類の反転電圧を有
するｐＭＯＳＦＥＴからなるＭＴ−ｐＭＯＳデバイスが
形成される。
【０２４１】本実施形態に係るＭＴ−ｐＭＯＳデバイス
は、上記各実施形態と同様に、パンチスルーや短チャネ
ル効果を抑制でき、微細化に有利な構造となる。また、
ゲート空乏層容量も小さく、サブスレッショルド特性が
良好でリーク電流が小さい特性を有する。
【０２４２】本実施形態の製造方法では、反転電圧制御
のためのレジスト膜が１枚で済むので（レジスト膜１６
ｑ）、従来の方法と比較して工程が簡略化できるという
利点がある。
【０２４３】（第１３の実施形態）次に、第１３の実施
形態に係るＭＴ−ｎＭＯＳデバイスについて、図２０
（ａ）−（ｄ）を参照しながら説明する。
【０２４４】本実施形態においては、図２０（ａ）に示
す工程までに上記第７の実施形態で説明した図１３
（ａ）と同様の工程を行う。この工程については、図示
及び説明を省略する。
【０２４５】そして、図２０（ａ）に示す工程で、各ｎ
ＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2内の基板の全面上に厚
みが８−１２ｎｍのシリコン酸化膜を堆積し、さらにそ
の上に厚みが２５０−３００ｎｍのポリシリコン膜を堆
積し、通常のフォトリソグラフィー工程、エッチング工
程により、ゲート電極８及びゲート絶縁膜７を形成す
る。次に、このゲート電極８の側面上にサイドウォール
１３を形成した後、ゲート電極８とサイドウォール１３
をマスクとして砒素イオン（Ａｓ+ ）を４０ＫｅＶ，４
−６Ｘ１０14ｃｍ-2の条件で注入し、ｎ+ 型のソース・
ドレイン領域１４を形成する。さらに、チタン膜を５０
ｎｍ程度の厚みで堆積した後、熱処理によりチタンとソ
ース・ドレイン領域１４及びゲート電極８を構成するシ
リコンとを反応させ、ゲート電極８とソース・ドレイン
領域１４との表面上に厚みが約１００ｎｍのチタンシリ
サイド膜１７ａ，１７ｂをそれぞれ形成する。その後、
サイドウォール１３を選択的エッチングにより除去す
る。
【０２４６】次に、図２０（ｂ）に示す工程で、各チタ
ンシリサイド膜１７ａ，１７ｂをマスクとして、燐イオ
ン（Ｐ+ ）を３０−４０ＫｅＶ，２−８×１０13ｃｍ-2
の条件で注入し、各ｎＭＯＳＦＥＴのサイドウォール１
３が除去された領域の下方にｎ- 型のＬＤＤ領域１１を
形成する。
【０２４７】次に、図２０（ｃ）に示す工程で、各チタ
ンシリサイド膜１７ａ，１７ｂをマスクとして、ＢＦ2
イオン（ＢＦ2+）を１００−１５０ＫｅＶ，１−５×１
０12ｃｍ-2の条件で注入し、各ｎＭＯＳＦＥＴのＬＤＤ
領域１１の奥方にｐ型のポケット領域９ａ，９ｂを形成
する。
【０２４８】次に、図２０（ｄ）に示す工程で、第１ｎ
ＭＯＳＦＥＴ形成領域Ｒn1の上を開口したレジスト膜１
６ｒを形成し、このレジスト膜１６ｒ及びゲート電極８
をマスクとして、ＢＦ2 イオン（ＢＦ2+）を１００−１
５０ＫｅＶ，１−５×１０12ｃｍ-2の条件で注入し、第
１ｎＭＯＳＦＥＴのポケット領域９ａの不純物濃度のみ
を濃くする。その結果、第１ｎＭＯＳＦＥＴの反転電圧
が第２ｎＭＯＳＦＥＴの反転電圧よりも高くなる。
【０２４９】本実施形態の製造工程では、上記第７の実
施形態と同様に、ＭＴ−ｎＭＯＳデバイスにおける各ｎ
ＭＯＳＦＥＴの反転電圧制御のために必要なフォトマス
クが１枚で済み、従来の方法と比較して工程が簡略化で
きる。
【０２５０】また、本実施形態の製造工程で形成される
ＭＴ−ｎＭＯＳＦＥＴにおいて、第１，第２ｎＭＯＳＦ
ＥＴの各ポケット領域９ａ，９ｂの不純物濃度が異なる
ことで、第１ｎＭＯＳＦＥＴと第２ｎＭＯＳＦＥＴの反
転電圧が異なる。したがって、第１の実施形態と同様
に、反転電圧の異なる２つのＭＯＳＦＥＴを搭載しなが
ら、各ｎＭＯＳＦＥＴのポケット領域９ａ，９ｂにより
パンチスルーや短チャネル効果を抑制できる。また、第
１の実施形態と同様に、各ｎＭＯＳＦＥＴの空乏層容量
が小さい構成となっているので、サブスレッショルド特
性が良好でリーク電流を低減できるという効果を発揮す
ることができる。
【０２５１】さらに、本実施形態の製造工程では、ポケ
ット領域９ａ，９ｂをゲート電極８とソース・ドレイン
領域１４上のチタンシリサイド膜１７ａ，１７ｂをマス
クとして用いるイオン注入により形成するので、ポケッ
ト領域９ａ，９ｂが極めて局所的に形成される。つま
り、図２０（ｄ）に示す構造では、第７の実施形態にお
ける図１１に示す構造と比較して、ポケット領域９ａ，
９ｂがソース・ドレイン領域１４の下方にまで延びてい
ない。そのために、ソース・ドレイン領域１４と基板領
域１ａとの間にｐｎジャンクションが形成されることに
なり、ソース・ドレイン領域１４とポケット領域９ａ，
９ｂとの間にｐｎジャンクションが形成される第７の実
施形態等に比べ、ｐｎジャンクションのｐ側領域の不純
物濃度を小さくできるため、寄生容量を増大させること
がない。通常、ＭＴ−ＭＯＳデバイスは、１．０−２．
０Ｖの低い電源電圧で動作させるため、ｐｎジャンクシ
ョンの空乏層の伸びが小さく寄生容量が大きくなるとい
う不利な点を有するが、本実施形態では、上述のごとく
寄生容量を低減し得るので、その効果は極めて大きく、
高速で動作しかつ消費電力が非常に少ないＬＳＩを実現
できる。
【０２５２】（第７〜第１３の実施形態に関する変形形
態）上記第１３の実施形態で説明したＭＴ−ｎＭＯＳデ
バイスの構造は、ＭＴ−ｐＭＯＳデバイスについても、
同様に適用することができ、同様の効果を発揮すること
ができる。また、それぞれ異なる２種類の反転電圧を有
するｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとを搭載したＭＴ
−ＣＭＯデバイスにも適用し得ることはいうまでもな
い。
【０２５３】また、第７〜第１３の実施形態において、
各ＭＯＳＦＥＴのゲート電極８の下方のチャネル領域内
にしきい値制御用不純物を導入して、ＶＴ制御用不純物
拡散領域を設けてもよい。ただし、その場合にも、各Ｍ
ＯＳＦＥＴで不純物濃度を変える必要はなく、ＶＴ制御
用不純物拡散領域の濃度が同じでもポケット領域におけ
る不純物濃度が異なることで、２種類の反転電圧を有す
るＭＯＳＦＥＴを形成できる。
【０２５４】上記第１３の実施形態において、図２０
（ｄ）に示す工程中のＢＦ2 イオンの注入方向を大きく
傾けて、第１ｎＭＯＳＦＥＴのポケット領域９ａの幅を
第２ｎＭＯＳＦＥＴのポケット領域９ｂの幅よりも大き
くすることにより、２種類の反転電圧を有するＭＯＳＦ
ＥＴを形成してもよい。その場合にも、上述の第１３の
実施形態と同じ効果を発揮することができる。
【０２５５】（第１４の実施形態）図２１（ａ）〜図２
１（ｄ）は、第１４の実施形態におけるｎチャネルＭＯ
ＳＦＥＴの製造工程を示す断面図である。
【０２５６】まず図２１（ａ）に示す工程で、ｐ型半導
体基板２１の上に厚みが４〜８ｎｍのシリコン酸化膜か
らなるゲート酸化膜２４と、厚みが１００〜２００ｎｍ
のポリシリコン膜からなるゲート電極２５とを形成す
る。
【０２５７】次に、図２１（ｂ）に示す工程で、ゲート
電極２５と、半導体基板２１内のゲート電極２５の両側
方に位置する領域３０とに砒素イオン（Ａｓ+ ）を注入
する。
【０２５８】次に、図２１（ｃ）に示す工程で、ＣＶＤ
法によりゲート電極２５及びｐ型半導体基板２１の上に
シリコン酸化膜（図示せず）を堆積した後、これをエッ
チバックして、ゲート電極２５の両側面上にサイドウォ
ール２７を形成する。そして、このサイドウォール２７
をマスクとして、ゲート電極２５と、ｐ型半導体基板２
１内の各サイドウォール７の側方に位置する領域Ｒｆと
にフッ素イオン（Ｆ+）を注入する。このときの注入条
件は、加速エネルギーが４０〜６０ｋｅＶで、注入量が
１〜５×１０15ｃｍ-2である。
【０２５９】次に、図２１（ｄ）に示す工程で、サイド
ウォール２７をマスクとして用いて燐イオン（Ｐ+ ）の
注入を行い、ゲート電極２５と、ｐ型半導体基板２１内
のゲート電極２５の両側方に位置する領域とに燐を導入
する。このときの注入条件は、加速エネルギーが５〜２
０ｋｅＶ、注入量が１〜４×１０15ｃｍ-2である。さら
に、図２１（ｄ）に示す状態で、９７５〜１０５０℃，
１０秒の条件、あるいは８５０℃，２０〜３０分の条件
による熱処理を行い、不純物イオン（Ｐ+ ）を活性化し
て、ゲート電極２５を低抵抗化されたｎ型ゲート電極２
５ａとするとともに、ｐ型半導体基板２１中にｎ型ＬＤ
Ｄ領域３０ａとｎ型ソース・ドレイン領域３２ａとを形
成する。
【０２６０】以下の工程は省略するが、層間絶縁膜を介
して何層かの金属配線を形成することで、ＭＯＳＦＥＴ
が形成される。
【０２６１】本実施形態の製造工程によって形成された
ｎＭＯＳＦＥＴは、以下のような特性を発揮することが
できる。
【０２６２】第１に、ソース・ドレイン領域３２ａにお
いて、燐の導入によってソース・ドレイン領域３２ａを
形成することで、砒素を導入して形成されたソース・ド
レイン領域に比べ、ソース・ドレイン領域３２ａの不純
物濃度の変化が緩やかとなる。したがって、キャリアの
インパクトイオン化作用によるｎＭＯＳＦＥＴの特性の
劣化や、寄生容量及びリーク電流の増大を抑制すること
ができる。
【０２６３】第２に，図２１（ｄ）に示す工程で、熱処
理を行う際に燐が注入された領域と同じ領域にフッ素が
導入されていると、燐の拡散が抑制される。この作用が
生じる理由はまだ解明されていないが、例えば以下のよ
うな現象が生じるためと推定することができる。一般
に、活性化のための熱処理を行うと、燐は格子間シリコ
ンとのダングリングボンドを形成しながらシリコン基板
内を拡散すると考えられている。ところが、燐と同じ部
位にフッ素が存在すると、フッ素の方が燐よりも格子間
シリコンとの親和力が強いので、格子間シリコンはフッ
素によって取り込まれ、燐と格子間シリコンとのダング
リングボンドの形成が妨げられる結果、燐の拡散が抑制
されると推測される。したがって、燐イオンのみの注入
によって形成されたソース・ドレイン領域に比べると、
ソース・ドレイン領域３２ａの拡散層深さを抑制するこ
とができ、短チャネル効果を抑制することができる。す
なわち、従来、ｎＭＯＳＦＥＴのソース・ドレイン領域
を砒素イオンの注入によって形成していたのは、単に燐
イオンの注入のみでソース・ドレイン領域を形成すると
短チャネル効果が顕著になるそれがあるためである。そ
れに対し、本実施形態では、フッ素を燐とともに導入し
ているので、燐の導入によってソース・ドレイン領域３
２ａを形成しながら短チャネル効果を抑制することがで
きるのである。
【０２６４】第３に、フッ素及び燐の導入によって形成
されたｎ型のゲート電極２５ａを有するため、高温，長
時間の熱処理を行なわなくても燐が十分活性化される。
したがって、砒素の不活性化に起因するゲート電極２５
ａの空乏化を抑制することができ、ｎＭＯＳＦＥＴの駆
動力が高くなる。
【０２６５】なお、本実施形態では、フッ素及び燐の導
入をイオン注入により行ったが、本発明は必ずしも斯か
る実施形態に限定されるものではない。例えば、フッ素
や燐をゲート電極や半導体基板に気相拡散法やプラズマ
処理法を利用して導入することもできる。あるいは、ゲ
ート電極を構成するポリシリコン膜をＣＶＤ法により堆
積する際に、フッ素や燐をポリシリコン膜内に導入する
こともできる。
【０２６６】また、上記第１４の実施形態において、上
記サイドウォール２７やＬＤＤ領域３０ａは必ずしも形
成する必要はない。ただし、サイドウォール２７を形成
し、かつＬＤＤ領域３０ａを形成しておくことで、微細
化に適したＭＯＳＦＥＴを形成することができるという
著効を発揮することができる。
【０２６７】また、本実施形態では、サイドウォール２
７を形成した後にフッ素イオンの注入行っているが、フ
ッ素の導入をサイドウォール２７の形成前に行うことが
可能である。ただし、サイドウォール用のシリコン酸化
膜を堆積する際に高温でのＣＶＤが行われると燐の拡散
を抑制するというフッ素の機能が失われる可能性がある
ので、その場合には、光ＣＶＤ法やプラズマＣＶＤ法等
の低温成膜法を利用することが好ましい。
【０２６８】さらに、本実施形態のごとくフッ素の導入
を燐の導入の前に行う必要はなく、熱処理前であれば燐
を導入してからフッ素を導入しても、本実施形態と同様
に燐の拡散を抑制する機能を発揮することができる。
【０２６９】なお、サイドウォール２７を形成する前
に、例えば図２１（ｂ）に示す状態で、チャネル長さ調
整用サイドウォールを形成しておき、このサイドウォー
ルに対してＬＤＤ領域を形成するようにしてもよい。特
に、その場合には、ＬＤＤ領域を燐イオンの注入によっ
て形成しても、適切なチャネル長さを確保することがで
きる。
【０２７０】（第１５の実施形態）図２２（ａ）〜
（ｅ）は、第１５の実施形態に係るＣＭＯＳＦＥＴの製
造工程を示す断面図である。
【０２７１】まず、図２２（ａ）に示す工程で、単結晶
シリコンで構成されるｐ型半導体基板２１の上に、ｎＭ
ＯＳＦＥＴ形成領域Ｒn にはｐ型半導体領域２２ａ（ｐ
型ウエル或いは基板領域）を、ｐＭＯＳＦＥＴ形成領域
Ｒp にはｎ型半導体領域２２ｂ（ｎ型ウエル或いは基板
領域）をそれぞれ形成し、厚みが約４００ｎｍのシリコ
ン酸化膜からなる素子分離２３を形成して、ｐ型半導体
領域２２ａとｎ型半導体領域２２ｂとを区画する。ただ
し、本実施形態では、ｐ型半導体領域２２ａはｐ型半導
体基板２１と同じ不純物濃度を有する領域である。上記
ｐ型半導体領域２２ａ及びｎ型半導体領域２２ｂの上に
厚みが４〜８ｎｍのシリコン酸化膜からなるゲート酸化
膜２４と、厚みが１００〜２００ｎｍのポリシリコン膜
からなるゲート電極２５とを形成する。
【０２７２】次に、図２２（ｂ）に示す工程で、ｎＭＯ
ＳＦＥＴ形成領域Ｒn においては、砒素イオン（Ａｓ+
）の注入を行い、ゲート電極２５と、ｐ型半導体領域
２２ａ内のゲート電極２５の両側方に位置する領域３０
とに砒素を導入する。ただし、図示しないがｐ型半導体
領域２２ａに不純物イオンの注入を行う間、ｎ型半導体
領域２２ｂはレジストマスクで覆われている。また、ｎ
型半導体領域２２ｂにおいては、ホウ素イオン（Ｂ+ ）
の注入を行い、ゲート電極２５と、ｎ型半導体領域２２
ｂ内のゲート電極２５の両側方に位置する領域３１とに
ホウ素を導入する。ただし、図示しないがｎ型半導体領
域２２ｂに不純物イオンの注入を行う間、ｐ型半導体領
域２２ａはレジストマスクで覆われている。
【０２７３】次に、図２２（ｃ）に示す工程で、ＣＶＤ
法により基板の全面上にシリコン酸化膜を堆積した後、
異方性ドライエッチングを行ってシリコン酸化膜をエッ
チバックしゲート電極２５の両側面上にサイドウォール
２７を形成する。その後、ｎ型半導体領域２２ｂの上を
覆うレジスト膜Ｒｍ１を形成し、このレジスト膜Ｒｍ１
及び各サイドウォール２７をマスクとして用いて、ｐ型
半導体領域２２ａ内においてフッ素イオン（Ｆ+ ）の注
入を行い、ゲート電極２５と、ｐ型半導体領域２２ａ内
の各サイドウォール２７の側方に位置する領域Ｒｆとに
フッ素を導入する。このときの注入条件は、加速エネル
ギーが４０〜６０ｋｅＶ程度、注入量が１〜５×１０15
ｃｍ-2である。続いて、同じレジスト膜Ｒｍ１及び各サ
イドウォール２７をマスクとして用いて、ｐ型半導体領
域２２ａ内において燐イオン（Ｐ+ ）の注入を行い、ゲ
ート電極２５と、ｐ型半導体領域２２ａ内の各サイドウ
ォール２７の側方に位置する領域３２とに燐を導入す
る。このときの注入条件は、加速エネルギーが５〜２０
ｋｅＶ、注入量が２〜４×１０15ｃｍ-2である。
【０２７４】次に、図２２（ｄ）に示す工程で、ｐ型半
導体領域２２ａの上を覆うレジスト膜Ｒｍ２を形成し、
このレジスト膜Ｒｍ２及び各サイドウォール２７をマス
クとして用いて、ｎ型半導体領域２２ｂ内においてホウ
素イオン（Ｂ+ ）の注入を行い、ゲート電極５と、ｎ型
半導体領域２２ｂ内の各サイドウォール２７の側方に位
置する領域３３とにホウ素を導入する。このときの注入
条件は、加速エネルギーが５〜２０ｋｅＶ、注入量が１
〜４×１０15ｃｍ-2である。
【０２７５】さらに、図２２（ｅ）に示す状態で、９７
５〜１０５０℃，１０秒の条件による熱処理を行い、不
純物（Ｐ，Ｂ）を活性化する。この処理によって、ｎＭ
ＯＳＦＥＴ形成領域Ｒn においては、ゲート電極２５を
低抵抗化されたｎ型ゲート電極２５ａとするとともに、
ｎ型ＬＤＤ領域３０ａと、ｎ型ソース・ドレイン領域３
２ａとを形成する。また、ｐＭＯＳＦＥＴ形成領域Ｒp
においては、ゲート電極２５を低抵抗化されたｐ型ゲー
ト電極２５ｂとするとともに、ｐ型ＬＤＤ領域３１ａ
と、ｐ型ソース・ドレイン領域３３ａとを形成する。
【０２７６】以下の工程は省略するが、層間絶縁膜を介
して何層かの金属配線を形成することで、半導体装置が
形成される。
【０２７７】本実施形態に係るＣＭＯＳ型半導体装置
は、以下の特徴を有している。
【０２７８】第１に、ＣＭＯＳＦＥＴ中のｎＭＯＳＦＥ
Ｔは、上記第１の実施形態と同様の効果を発揮すること
ができる。
【０２７９】第２に、ｎＭＯＳＦＥＴのＬＤＤ領域３０
ａ及びソース・ドレイン領域３２ａは燐を導入して形成
されているので、同じ条件下における熱処理後に、ｎＭ
ＯＳＦＥＴのＬＤＤ領域３０ａ及びソース・ドレイン領
域３２ａをｐＭＯＳＦＥＴのＬＤＤ領域３１ａ及びソー
ス・ドレイン領域３３ａとほぼ同様の形状とすることが
でき、各ＭＯＳＦＥＴの性能のバランスがよくなる。
【０２８０】第３に、ｎＭＯＳＦＥＴのｎ型ゲート電極
２５ａが燐イオンの注入により形成されているため、ｐ
ＭＯＳＦＥＴのｐ型ゲート電極２５ｂにおいてホウ素が
突き抜けを起こさない程度の短時間あるいは低温条件下
の熱処理でも、ｎ型ゲート電極２５ａが十分活性化され
る。すなわち、ｎＭＯＳＦＥＴは高い駆動力を得ること
ができる。
【０２８１】特に、ｐＭＯＳＦＥＴ形成領域Ｒp におい
て、ゲート電極２５内にＢＦ2 イオンではなくホウ素イ
オンを注入しているので、ポリシリコン膜内におけるフ
ッ素のようなホウ素の拡散促進作用が生じることがな
い。すなわち、従来、ｐＭＯＳＦＥＴに導入する不純物
としてＢＦ2 が用いられてきた理由は、フッ素の存在に
よってシリコン基板中でのホウ素の拡散を抑制し、ソー
ス・ドレイン領域の形状をｎＭＯＳＦＥＴのソース・ド
レイン領域の形状と適合させることにより、良好な特性
を得るためである。しかし、ソース・ドレイン領域はゲ
ート電極に対してセルフアライメントで形成されるの
で、必然的にｐＭＯＳＦＥＴのゲート電極にもＢＦ2 が
導入されることになる。このＢＦ2 中のフッ素は、シリ
コン単結晶内ではホウ素及び燐のいずれの拡散をも抑制
する機能を有するが、ポリシリコン膜内では、燐の拡散
は抑制するもののホウ素の拡散を促進するという悪影響
を与える。そのため、ｐＭＯＳＦＥＴのゲート電極にお
けるホウ素の突き抜けが促進される虞れがある。それに
対し、本実施形態では、ｎＭＯＳＦＥＴにおいてソース
・ドレイン領域に砒素ではなく燐を導入して活性化のた
めの熱処理条件を弱くしているので、ｐＭＯＳＦＥＴの
ソース・ドレイン領域にＢＦ2 を導入しなくても、ソー
ス・ドレイン領域の形状を適正化することは容易であ
る。よって、ｐＭＯＳＦＥＴのゲート電極及びソース・
ドレイン領域に導入する不純物をホウ素のみとすること
ができ、上述のような不具合を解消することができるの
である。
【０２８２】（第１６の実施形態）次に、第１６の実施
形態について説明する。図２３（ａ）〜（ｃ）は、第３
の実施形態に係るＣＭＯＳ型半導体装置の製造工程を示
す断面図である。
【０２８３】まず、図２３（ａ）に示す工程で、単結晶
シリコンで構成されるｐ型半導体基板２１の上に、ｎＭ
ＯＳＦＥＴ形成領域Ｒn にはｐ型半導体領域２２ａを、
ｐＭＯＳＦＥＴ形成領域Ｒp にはｎ型半導体領域２２ｂ
をそれぞれ形成し、厚みが約４００ｎｍのシリコン酸化
膜からなる素子分離２３を形成して、ｐ型半導体領域２
２ａとｎ型半導体領域２２ｂとを区画する。ただし、本
実施形態では、ｐ型半導体領域２２ａはｐ型半導体基板
２１と同じ不純物濃度を有する領域である。上記ｐ型半
導体領域２２ａ及びｎ型半導体領域２２ｂの上に厚みが
４〜８ｎｍのシリコン酸化膜からなるゲート酸化膜２４
と、厚みが１００〜２００ｎｍのポリシリコン膜からな
るゲート電極２５とを形成する。
【０２８４】次に、図２３（ｂ）に示す工程で、ｎＭＯ
ＳＦＥＴ形成領域Ｒn においては、砒素イオン（Ａｓ+
）の注入を行い、ゲート電極２５と、ｐ型半導体領域
２２ａ内のゲート電極２５の両側方に位置する領域３０
とに砒素を導入する。ただし、図示しないがｐ型半導体
領域２２ａに不純物イオンの注入を行う間、ｎ型半導体
領域２２ｂはレジストマスクで覆われている。また、ｐ
ＭＯＳＦＥＴ形成領域Ｒp においては、ホウ素イオン
（Ｂ+ ）の注入を行い、ゲート電極２５と、ｎ型半導体
領域２２ｂ内のゲート電極２５の両側方に位置する領域
３１とにホウ素を導入する。ただし、図示しないがｎ型
半導体領域２２ｂに不純物イオンの注入を行う間、ｐ型
半導体領域２２ａはレジストマスクで覆われている。
【０２８５】次に、ＣＶＤ法により基板の全面上にシリ
コン酸化膜を堆積した後、異方性ドライエッチングを行
ってシリコン酸化膜をエッチバックしゲート電極２５の
両側面上にサイドウォール２７を形成する。その後、ｐ
型半導体領域２２ａ及びｎ型半導体領域２２ｂの双方に
おいて、全面にフッ化ゲルマニュウムイオン（ＧｅＦ4
+）を注入し、ゲート電極２５と、各半導体領域２２
ａ，２２ｂ内の各サイドウォール２７の側方に位置する
領域Ｒｆｇとにフッ素及びゲルマニウムを同時に導入す
る。注入条件は、加速エネルギーが２０〜８０ｋｅＶ、
注入量が１〜４×１０14ｃｍ-2である。
【０２８６】その後、図２３（ｃ）に示す工程で、上記
第１５の実施形態における図２２（ｃ）〜（ｅ）に示す
工程と同じ工程を行って（ただし、再度フッ素イオンの
注入は行わない）、ｎＭＯＳＦＥＴ形成領域Ｒn におい
ては、ゲート電極２５を低抵抗化されたｎ型ゲート電極
２５ａとするとともに、ｎ型低濃度ソース・ドレイン領
域３０ａと、ｎ型高濃度ソース・ドレイン領域３２ａと
を形成する。また、ｐＭＯＳＦＥＴ形成領域Ｒp におい
ては、ゲート電極２５を低抵抗化されたｐ型ゲート電極
２５ｂとするとともに、ｐ型低濃度ソース・ドレイン領
域３１ａと、ｐ型高濃度ソース・ドレイン領域３３ａと
を形成する。
【０２８７】以下の工程は省略するが、層間絶縁膜を介
して何層かの金属配線を形成することで、半導体装置が
形成される。
【０２８８】本実施形態のＣＭＯＳ型半導体装置は、基
本的に、各ＭＯＳトランジスタのゲート電極とソース・
ドレイン領域とにフッ素とゲルマニウムとが導入されて
いることで以下のような特徴を有する。
【０２８９】まず、ｎＭＯＳＦＥＴにおいては、ｎ型ゲ
ート電極２５ａ及びソース・ドレイン領域３２ａに燐と
共にフッ素が導入されていることで、上記第１５の実施
形態と同じ効果を発揮することができる。加えて、ゲル
マニウムが導入されていることで、ｎ型ゲート電極２５
ａ及び半導体基板内のソース・ドレイン領域３２ａを形
成しようとする領域内が非晶質化されるので、その後に
燐イオンを注入すると燐イオンのチャネリングが抑制さ
れる。したがって、燐イオンの注入時における注入深さ
を浅くでき、ｎＭＯＳＦＥＴにおける上述の問題をより
確実に解消できる。
【０２９０】また、ｐＭＯＳＦＥＴにおいては、ｐ型ゲ
ート電極２５ｂ及びソース・ドレイン領域３３ａにフッ
化ゲルマニウムイオンがホウ素イオンの注入前に注入さ
れている。このフッ化ゲルマニウム中のフッ素は、上述
のようにゲート電極２５ｂ内におけるホウ素の拡散を促
進する。しかし、ゲルマニウムも同時に注入されている
ので、ポリシリコン膜が非晶質化され、ホウ素イオンの
注入深さが浅くなる。しかも、フッ化ゲルマニウムイオ
ンの注入量は、ソース・ドレイン領域３３ａを形成する
際のＢＦ2 イオンの注入量ほど多くする必要はないの
で、ｐＭＯＳＦＥＴのゲート電極２５ｂ内にフッ素が存
在していても全体としてはホウ素の突抜けを抑制するこ
とができる。したがって、本実施形態では、フッ素の存
在による拡散抑制機能に加えて、ゲルマニウムの存在に
よる微細なソース・ドレイン領域３３ａの形状の調整が
可能である。特に、フッ化ゲルマニウムイオンの注入を
行うことで、フッ素の導入とゲルマニウムの導入とを同
時に行うことができる利点がある。
【０２９１】ただし、本実施形態における図２３（ｂ）
に示す工程において、フッ化ゲルマニウムのイオン注入
をｐ型半導体領域２２ａ側においてのみ行うようにして
もよい。その場合には、ｐＭＯＳＦＥＴにはフッ化ゲル
マニウムは注入されないので、ｎＭＯＳＦＥＴにおいて
のみ、上述の燐イオンの注入深さの抑制効果と燐の拡散
抑制機能とを発揮することができる。
【０２９２】また、本実施形態では、ＣＭＯＳ型半導体
装置の製造工程について説明したが、ｎＭＯＳＦＥＴの
みを形成する場合についても、図２１（ｂ）に示すフッ
素イオンの代わりにフッ化ゲルマニウムのイオン注入を
行ってもよい。
【０２９３】（第１７の実施形態）図２４は本実施形態
に係るＭＴ−ＣＭＯＳデバイスの断面図、図２５（ａ）
〜（ｃ）は、本実施形態に係るＭＴ−ＣＭＯＳデバイス
の製造工程を示す断面図である。
【０２９４】図２４に示すように、本実施形態では、半
導体基板４１内に、ｐ型不純物を含むｐ型ウエル４２ａ
と、ｎ型不純物を含むｎ型ウエル４２ｂが形成されてい
る。そして、ｐ型ウエル４２ａの付近の領域がｎＭＯＳ
ＦＥＴを形成するためのｎＭＯＳＦＥＴ形成領域Ｒn で
あり、ｎ型ウエル４２ｂの付近の領域がｐＭＯＳＦＥＴ
を形成するためのｐＭＯＳＦＥＴ形成領域Ｒｐである。
さらに、素子分離４３により、ｎＭＯＳＦＥＴ形成領域
Ｒn は第１ｎＭＯＳＦＥＴ形成領域Ｒn1と第２ｎＭＯＳ
ＦＥＴ形成領域Ｒn2とに区画され、ｐＭＯＳＦＥＴ形成
領域Ｒp は第１ｐＭＯＳＦＥＴ形成領域Ｒp1と第２ｐＭ
ＯＳＦＥＴ形成領域Ｒp2とに区画されている。第１ｎＭ
ＯＳＦＥＴ形成領域Ｒn1に形成される第１ｎＭＯＳＦＥ
Ｔは高反転電圧を有するＭＯＳＦＥＴであり、第２ｎＭ
ＯＳＦＥＴ形成領域Ｒn2に形成される第２ｎＭＯＳＦＥ
Ｔは低反転電圧を有するＭＯＳＦＥＴである。第１ｐＭ
ＯＳＦＥＴ形成領域Ｒp1に形成される第１ｐＭＯＳＦＥ
Ｔは高反転電圧を有するＭＯＳＦＥＴであり、第２ｐＭ
ＯＳＦＥＴ形成領域Ｒp2に形成される第２ｐＭＯＳＦＥ
Ｔは低反転電圧を有するＭＯＳＦＥＴである。
【０２９５】第１ｎＭＯＳＦＥＴは、ゲート電極４８
と、ゲート絶縁膜４７と、比較的高濃度のｐ型のチャネ
ル領域４４ａと、ｎ+ 型のソース・ドレイン領域５４と
を備えている。また、第２ｎＭＯＳＦＥＴは、ゲート電
極４８と、ゲート絶縁膜４７と、比較的低濃度のｐ型の
チャネル領域４４ｂと、ｎ+ 型のソース・ドレイン領域
５４とを備えている。第１ｐＭＯＳＦＥＴは、ゲート電
極４８と、ゲート絶縁膜４７と、比較的高濃度のｎ型の
チャネル領域４６ａと、ｐ+ 型のソース・ドレイン領域
５５とを備えている。一方、第２ｐＭＯＳＦＥＴは、ゲ
ート電極４８と、ゲート絶縁膜４７と、比較的低濃度の
ｎ型のチャネル領域４６ｂと、ｐ+ 型のソース・ドレイ
ン領域５５とに加えて、ゲート絶縁膜４７の直下方にホ
ウ素イオンを導入してなるホウ素拡散領域Ｒboを備えて
いる。
【０２９６】本実施形態のＭＴ−ＣＭＯＳデバイスは、
それぞれ相異なる反転電圧を有する第１，第２ｎＭＯＳ
ＦＥＴと、第１，第２ｐＭＯＳＦＥＴとを有している。
そして、第１ｎＭＯＳＦＥＴのチャネル領域４４ａに
は、第２ｎＭＯＳＦＥＴのチャネル領域４４ｂよりも高
濃度のｐ型不純物（ホウ素）が導入されていて、この不
純物濃度の差によって、第２ｎＭＯＳＦＥＴに対する反
転電圧の高低差を設けている。また、第２ｐＭＯＳＦＥ
Ｔのチャネル領域４６ｂには、ホウ素拡散領域Ｒboが設
けられており、このカウンタドープされた結果生じるｎ
型キャリア濃度の差によって第１ｐＭＯＳＦＥＴに対す
る反転電圧の高低差を設けている。
【０２９７】本実施形態では、第２ｐＭＯＳＦＥＴのチ
ャネル領域４６ｂにホウ素拡散領域Ｒboが設けられてい
るので、第２ｐＭＯＳＦＥＴのチャネル領域４６ｂにお
けるｎ型不純物の濃度を第１ｐＭＯＳＦＥＴのチャネル
領域におけるｎ型不純物の濃度と同じ濃度にしても、第
２ｐＭＯＳＦＥＴの反転電圧を第１ｐＭＯＳＦＥＴの反
転電圧よりも小さくすることができる。そのため、通常
低反転電圧ＭＯＳＦＥＴにとって避けがたい短チャネル
効果を緩和することが可能になる。したがって、耐圧が
大きく、かつ低反転電圧ＭＯＳＦＥＴの短チャネル効果
を抑制しうるＭＴ−ＣＭＯＳデバイスの提供を図ること
ができる。
【０２９８】次に、本実施形態に係るＭＴ−ＣＭＯＳデ
バイスの製造工程について、図２５（ａ）−（ｃ）を参
照しながら説明する。
【０２９９】まず、図２５（ａ）に示す工程で、単結晶
シリコンで構成される半導体基板４１上に、ｐ型ウエル
４２ａとｎ型ウエル４２ｂとを形成し、厚みが約４００
ｎｍのシリコン酸化膜からなる素子分離４３を形成し、
第１ｎＭＯＳＦＥＴ形成領域Ｒn1，第２ｎＭＯＳＦＥＴ
形成領域Ｒn2，第２ｐＭＯＳＦＥＴ形成領域Ｒp2及び第
１ｐＭＯＳＦＥＴ形成領域Ｒp1を区画する。そして、通
常のフォトリソグラフィー工程により、ｎＭＯＳＦＥＴ
形成領域Ｒn のみを開口してｐＭＯＳＦＥＴ形成領域Ｒ
p を覆うレジスト膜（図示せず）を形成し，このレジス
ト膜をマスクとして、ｎＭＯＳＦＥＴ形成領域Ｒn にホ
ウ素イオン（Ｂ+ ）を注入し、第１，第２ｎＭＯＳＦＥ
Ｔのチャネル領域４４ａ，４４ｂを形成する。ホウ素イ
オンの注入条件は、１０−４０ＫｅＶ，４−８×１０12
ｃｍ-2である。また、ｐＭＯＳＦＥＴ形成領域Ｒp のみ
を開口してｎＭＯＳＦＥＴ形成領域Ｒn を覆うレジスト
膜（図示せず）を形成し，このレジスト膜をマスクとし
て、ｐＭＯＳＦＥＴ形成領域Ｒp に燐イオン（Ｐ+ ）を
注入し、第１，第２ｐＭＯＳＦＥＴのチャネル領域４６
ａ，４６ｂを形成する。燐イオンの注入条件は、１０−
４０ＫｅＶ，４−８×１０12ｃｍ-2である。
【０３００】次に、図２５（ｂ）に示す工程で、通常の
フォトリソグラフィー工程により、第１ｎＭＯＳＦＥＴ
形成領域Ｒn1及び第２ｐＭＯＳＦＥＴ形成領域Ｒp2のみ
を開口したレジスト膜５６ａを形成し、このレジスト膜
５６ａをマスクとして、第１ｎＭＯＳＦＥＴ形成領域Ｒ
n1及び第２ｐＭＯＳＦＥＴ形成領域Ｒp2にホウ素イオン
（Ｂ+ ）を注入し、第１ｎＭＯＳＦＥＴのチャネル領域
４４ａに追加注入を行う一方、第２ｐＭＯＳＦＥＴのチ
ャネル領域４６ｂにカウンタードープを行う。このとき
のイオン注入条件は、１０−４０ＫｅＶ，２−６×１０
12ｃｍ-2である。
【０３０１】次に、図２５（ｃ）に示す工程で、厚みが
８−１２ｎｍのシリコン酸化膜を形成し、さらにその上
に厚みが１５０−２５０ｎｍのポリシリコン膜を堆積
し、通常のリソグラフィー工程、エッチング工程によ
り、各ＭＯＳＦＥＴのゲート絶縁膜４７及びゲート電極
４８をパターニングする。さらに、上記各実施形態に示
される条件と同様の工程により、ｎＭＯＳＦＥＴ形成領
域Ｒn には砒素を、ｐＦＥＴ形成Ｒp にはホウ素イオン
（Ｂ+ 又はＢF2+ ）をそれぞれ注入して、各ｎＭＯＳＦ
ＥＴのソース・ドレイン領域５４と、各ｐＭＯＳＦＥＴ
のソース・ドレイン領域５５とを形成する。
【０３０２】すなわち、図２５（ａ）に示す工程におい
て導入されたｐ型不純物、ｎ型不純物の濃度をそれぞれ
ｐ25a ，ｎ25a とし、図２５（ｂ）に示す工程において
導入されたｐ型不純物の濃度をｐ25bとすると、各領域
の実効的な不純物濃度（キャリア濃度）は、それぞれ以
下のようになる。ただし、各ウエルにおける不純物濃度
は無視する。
【０３０３】 第１ｎＭＯＳＦＥＴのチャネル領域４４ａ ｐ25a ＋ｐ25b 第２ｎＭＯＳＦＥＴのチャネル領域４４ｂ ｐ25a 第１ｐＭＯＳＦＥＴのチャネル領域４６ａ ｎ25a 第２ｐＭＯＳＦＥＴのチャネル領域４６ｂ ｎ25a −ｐ25b 以上の工程によって、上記図２４に示すＭＴ−ＣＭＯＳ
デバイスの構造が容易に得られる。特に、本実施形態の
製造方法では、図２５（ａ），（ｂ）に示す工程で、反
転電圧制御のためのフォトマスクが２枚で済む。一方、
従来の図３０（ａ）−（ｄ）に示す工程をＭＴ−ＣＭＯ
Ｓデバイスにそのまま適用すると、第１ｎＭＯＳＦＥＴ
と、第２ｎＭＯＳＦＥＴと、第１ｐＭＯＳＦＥＴと、第
２ｐＭＯＳＦＥＴとにおけるチャネル領域を形成するた
めに、各ＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2，Ｒp1，Ｒp2
のみを開口した４種類のレジスト膜を形成する必要があ
ることが容易に理解される。したがって、本実施形態に
係る半導体装置の製造方法では、従来の方法と比較して
２回のフォトマスク形成工程を削減でき、工程が簡略化
できる。
【０３０４】（第１８の実施形態）図２６は本実施形態
に係るＭＴ−ＣＭＯＳデバイスの断面図、図２７（ａ）
〜（ｃ）は、本実施形態に係るＭＴ−ＣＭＯＳデバイス
の製造工程を示す断面図である。
【０３０５】図２６に示すように、本実施形態に係るＭ
Ｔ−ＣＭＯＳデバイスの構造は、上記第１７の実施形態
に係るＭＴ−ＣＭＯＳデバイスの構造と基本的に同じで
ある。すなわち、本実施形態における各ＭＯＳＦＥＴ
は、ゲート絶縁膜４７と、ゲート電極４８と、ソース・
ドレイン領域５４又は５５を備えている点は、上記第１
７の実施形態と同じである。ここで、上記第１７の実施
形態と異なる点について説明すると、第１ｎＭＯＳＦＥ
Ｔのチャネル領域４４ａは比較的高濃度のホウ素を含ん
でいるが、第２ｎＭＯＳＦＥＴのチャネル領域４４ｂに
は、燐がカウンタドープされてなる燐拡散領域Ｒphが設
けられている。そして、この燐拡散領域Ｒphの存在によ
り、第２ｎＭＯＳＦＥＴの反転電圧を低下させるように
構成されている。また、第１ｐＭＯＳＦＥＴのチャネル
領域４６ａには、第２ｐＭＯＳＦＥＴのチャネル領域４
６ｂよりも高濃度のｎ型不純物（燐）が導入されてい
て、この不純物濃度の差によって、第２ｐＭＯＳＦＥＴ
に対する反転電圧の高低差を設けている。
【０３０６】本実施形態では、第２ｎＭＯＳＦＥＴのチ
ャネル領域４４ｂに燐拡散領域Ｒphが設けられているの
で、第２ｎＭＯＳＦＥＴのチャネル領域４４ｂにおける
ｐ型不純物の濃度を第１ｎＭＯＳＦＥＴのチャネル領域
におけるｐ型不純物の濃度と同じ濃度にしても、第２ｎ
ＭＯＳＦＥＴの反転電圧を第１ｎＭＯＳＦＥＴの反転電
圧よりも小さくすることができる。そのため、通常低反
転電圧ＭＯＳＦＥＴにとって避けがたい短チャネル効果
を緩和することが可能になる。したがって、耐圧が大き
く、かつ低反転電圧ＭＯＳＦＥＴの短チャネル効果を抑
制しうるＭＴ−ＣＭＯＳデバイスの提供を図ることがで
きる。
【０３０７】次に、本実施形態に係るＭＴ−ＣＭＯＳデ
バイスの製造工程について、図２７（ａ）−（ｃ）を参
照しながら説明する。
【０３０８】まず、図２７（ａ）に示す工程で、上記図
２５（ａ）に示す工程と同じ条件で、各種の処理を行
う。各チャネル領域４４ａ，４４ｂ及び４６ａ，４６ｂ
を形成するためのイオン注入の条件も、上述の第１７の
実施形態と同じである。
【０３０９】次に、図２７（ｂ）に示す工程で、通常の
フォトリソグラフィー工程により、第２ｎＭＯＳＦＥＴ
形成領域Ｒn2及び第１ｐＭＯＳＦＥＴ形成領域Ｒp1のみ
を開口したレジスト膜５６ｂを形成し、このレジスト膜
５６ｂをマスクとして、第２ｎＭＯＳＦＥＴ形成領域Ｒ
n2及び第１ｐＭＯＳＦＥＴ形成領域Ｒp1に燐イオン（Ｐ
+ ）を注入し、第１ｐＭＯＳＦＥＴのチャネル領域４６
ａに追加注入を行う一方、第２ｎＭＯＳＦＥＴのチャネ
ル領域４４ｂにカウンタードープを行う。このときのイ
オン注入条件は、２０−６０ＫｅＶ，２−６×１０12ｃ
ｍ-2である。
【０３１０】次に、図２７（ｃ）に示す工程で、厚みが
８−１２ｎｍのシリコン酸化膜を形成し、さらにその上
に厚みが１５０−２５０ｎｍのポリシリコン膜を堆積
し、通常のリソグラフィー工程、エッチング工程によ
り、各ＭＯＳＦＥＴのゲート絶縁膜４７及びゲート電極
４８をパターニングする。さらに、上記各実施形態に示
される条件と同様の工程により、ｎＭＯＳＦＥＴ形成領
域Ｒn には砒素を、ｐＦＥＴ形成Ｒp にはホウ素イオン
（Ｂ+ 又はＢF2+ ）をそれぞれ注入して、各ｎＭＯＳＦ
ＥＴのソース・ドレイン領域５４と、各ｐＭＯＳＦＥＴ
のソース・ドレイン領域５５とを形成する。
【０３１１】すなわち、図２７（ａ）に示す工程におい
て導入されたｐ型不純物、ｎ型不純物の濃度をそれぞれ
ｐ27a ，ｎ27a とし、図２７（ｂ）に示す工程において
導入されたｐ型不純物の濃度をｐ27bとすると、各領域
の実効的な不純物濃度（キャリア濃度）は、それぞれ以
下のようになる。ただし、各ウエルにおける不純物濃度
は無視する。
【０３１２】 第１ｎＭＯＳＦＥＴのチャネル領域４４ａ ｐ27a 第２ｎＭＯＳＦＥＴのチャネル領域４４ｂ ｐ27a −ｎ27b 第１ｐＭＯＳＦＥＴのチャネル領域４６ａ ｎ27a ＋ｎ27b 第２ｐＭＯＳＦＥＴのチャネル領域４６ｂ ｎ27a 以上の工程によって、上記図２６に示すＭＴ−ＣＭＯＳ
デバイスの構造が容易に得られる。特に、本実施形態の
製造方法では、図２７（ａ），（ｂ）に示す工程で、反
転電圧制御のためのフォトマスクが２枚で済む。一方、
従来の図３０（ａ）−（ｄ）に示す工程をＭＴ−ＣＭＯ
Ｓデバイスにそのまま適用すると、第１ｎＭＯＳＦＥＴ
と、第２ｎＭＯＳＦＥＴと、第１ｐＭＯＳＦＥＴと、第
２ｐＭＯＳＦＥＴとにおけるチャネル領域を形成するた
めに、各ＭＯＳＦＥＴ形成領域Ｒn1，Ｒn2，Ｒp1，Ｒp2
のみを開口した４種類のレジスト膜を形成する必要があ
ることが容易に理解される。したがって、本実施形態に
係る半導体装置の製造方法では、従来の方法と比較して
２回のフォトマスク形成工程を削減でき、工程が簡略化
できる。
【０３１３】（第１９の実施形態）図２８は本実施形態
に係るＭＴ−ＣＭＯＳデバイスの断面図、図２９（ａ）
〜（ｃ）は、本実施形態に係るＭＴ−ＣＭＯＳデバイス
の製造工程を示す断面図である。
【０３１４】図２８に示すように、本実施形態では、ｐ
型ウエル４２ａと、ｎ型ウエル４２ｂとが形成され、ｐ
型ウエル４２ａ（ｎＭＯＳＦＥＴ形成領域Ｒn ）には高
反転電圧型の第１ｎＭＯＳＦＥＴと低反転電圧型の第２
ｎＭＯＳＦＥＴとが設けられている。ｐ型ウエル４２ｂ
（ｐＭＯＳＦＥＴ形成領域Ｒp ）には高反転電圧型の第
１ｐＭＯＳＦＥＴと低反転電圧型の第２ｐＭＯＳＦＥＴ
とが設けられている。
【０３１５】第１ｎＭＯＳＦＥＴは、ポリシリコン膜か
らなるゲート電極４８ａと、酸化膜からなるゲート絶縁
膜４７ａと、ｐ型のチャネル領域４４と、ｎ+ 型のソー
ス・ドレイン領域５４とを備えている。また、第２ｎＭ
ＯＳＦＥＴは、窒素が導入されたポリシリコン膜からな
るゲート電極４８ｂと、窒素を含む酸化膜つまり窒化酸
化膜からなるゲート絶縁膜４７ｂと、ｐ型のチャネル領
域４４と、ｎ+ 型のソース・ドレイン領域５４とを備え
ている。第１ｐＭＯＳＦＥＴは、ポリシリコン膜からな
るゲート電極４８ａと、酸化膜からなるゲート絶縁膜４
７ａと、ｎ型のチャネル領域４６と、ｐ+ 型のソース・
ドレイン領域５５とを備えている。一方、第２ｐＭＯＳ
ＦＥＴは、窒素が導入されたポリシリコン膜からなるゲ
ート電極４８ｂと、窒素を含む酸化膜つまり窒化酸化膜
からなるゲート絶縁膜４７ｂと、ｎ型のチャネル領域４
６と、ｐ+ 型のソース・ドレイン領域５５とを備えてい
る。
【０３１６】本実施形態では、低反転電圧型の第２ｎＭ
ＯＳＦＥＴ及び第２ｐＭＯＳＦＥＴのゲート絶縁膜４７
ｂを構成するシリコン酸化膜内に窒素を導入することに
よって反転電圧を低下させ、それぞれ第１ｎＭＯＳＦＥ
Ｔ，第１ｐＭＯＳＦＥＴとの反転電圧に対する高低差を
生じるように構成されている。すなわち、シリコン酸化
膜よりもシリコン窒化膜の方が誘電率が高いので、シリ
コン窒化酸化膜をゲート絶縁膜として使用することによ
り、同じ膜厚でも反転電圧を低くできるのである。ここ
で、シリコン酸化膜の誘電率が約３．８であるのに対
し、シリコン窒化膜の誘電率は約６．７であるので、窒
素の注入量を適宜調整することにより、ＭＯＳＦＥＴの
反転電圧が所望の値になるようにシリコン窒化酸化膜の
誘電率を調整できる。また、窒化酸化膜は耐圧などの特
性が酸化膜よりも良好であるので、半導体装置の信頼性
の向上をも期待できる。
【０３１７】次に、本実施形態に係るＭＴ−ＣＭＯＳデ
バイスの製造工程について説明する。
【０３１８】まず、図２９（ａ）に示す工程で、上記図
２５（ａ）に示す工程と同じ条件で、各種の処理を行
う。ただし、第１，第２ｎＭＯＳＦＥＴのチャネル領域
４４を形成する際のホウ素イオンの注入条件は、１０−
４０ＫｅＶ，２−８×１０13ｃｍ-2である。また、第
１，第２ｐＭＯＳＦＥＴのチャネル領域４６を形成する
際の燐イオンの注入条件は、１０−４０ＫｅＶ，２−８
×１０13ｃｍ-2である。
【０３１９】次に、図２９（ｂ）に示す工程で、厚みが
８−１２ｎｍのシリコン酸化膜を形成し、さらにその上
に厚みが１５０−２５０ｎｍのポリシリコン膜を堆積
し、通常のリソグラフィー工程、エッチング工程によ
り、各ＭＯＳＦＥＴのゲート絶縁膜４７ａ，４７ｂ及び
ゲート電極４８ａ、４８ｂをパターニングする。さら
に、通常のフォトリソグラフィー工程により、第２ｎＭ
ＯＳＦＥＴ形成領域Ｒn２及び第２ｐＭＯＳＦＥＴ形成
領域Ｒp2のみを開口したレジスト膜５６ｃを形成し、こ
のレジスト膜５６ｃをマスクとして、第２ｎＭＯＳＦＥ
Ｔ形成領域Ｒn2及び第２ｐＭＯＳＦＥＴ形成領域Ｒp2に
窒素イオン（Ｎ+ ）を注入する。このときのイオン注入
条件は、２０−６０ＫｅＶ，８×１０15−２×１０16ｃ
ｍ-2２−６×１０12ｃｍ-2である。この窒素イオンの注
入によって、導入された窒素は後の熱処理工程を経ると
速やかに拡散して、第２ｎＭＯＳＦＥＴ及び第２ｐＭＯ
ＳＦＥＴのゲート絶縁膜４７ｂまで到達するので、シリ
コン酸化膜が窒化され窒化酸化膜となる。
【０３２０】次に、図２９（ｃ）に示す工程で、さら
に、上記各実施形態に示される条件と同様の工程によ
り、ｎＭＯＳＦＥＴ形成領域Ｒn には砒素を、ｐＦＥＴ
形成Ｒpにはホウ素イオン（Ｂ+ 又はＢF2+ ）をそれぞ
れ注入して、各ｎＭＯＳＦＥＴのソース・ドレイン領域
５４と、各ｐＭＯＳＦＥＴのソース・ドレイン領域５５
とを形成する。
【０３２１】以上の工程によって、上記図２８に示すＭ
Ｔ−ＣＭＯＳデバイスの構造が容易に得られる。特に、
本実施形態の製造方法では、図２９（ａ），（ｂ）に示
す工程で、反転電圧制御のためのフォトマスクが２枚で
済む。一方、従来の図３０（ａ）−（ｄ）に示す工程を
ＭＴ−ＣＭＯＳデバイスにそのまま適用すると、第１ｎ
ＭＯＳＦＥＴと、第２ｎＭＯＳＦＥＴと、第１ｐＭＯＳ
ＦＥＴと、第２ｐＭＯＳＦＥＴとにおけるチャネル領域
を形成するために、各ＭＯＳＦＥＴ形成領域Ｒn1，Ｒn
2，Ｒp1，Ｒp2のみを開口した４種類のレジスト膜を形
成する必要があることが容易に理解される。したがっ
て、本実施形態に係る半導体装置の製造方法では、従来
の方法と比較して２回のフォトマスク形成工程を削減で
き、工程が簡略化できる。
【０３２２】（第１７〜第１９の実施形態に関する変形
形態）上記第１７〜第１９の実施形態においては、各Ｍ
ＯＳＦＥＴにＬＤＤ領域やポケット領域を形成していな
いが、上述の第１〜第１６の実施形態におけると同様の
ＬＤＤ領域やポケット領域を設けて、より微細化に適し
た構造とすることができることはいうまでもない。
【０３２３】
【発明の効果】請求項１〜１０によれば、反転電圧の異
なる２種類のＭＩＳＦＥＴを備えた半導体装置におい
て、一方のチャネル領域を基板領域で構成し、或いはＬ
ＤＤ領域の有無などにより反転電圧の差を生じるように
したので、設計の容易化や、寄生容量の低減による動作
の高速化と消費電力の低減とを図りながら、高速、低消
費電力のＬＳＩに適したＭＴ−ＭＩＳデバイスの提供を
図ることができる。
【０３２４】請求項１０〜１５によれば、反転電圧の異
なる２種類のＭＩＳＦＥＴを備えた半導体装置におい
て、各ＭＩＳＦＥＴをＬＤＤ構造としかつ濃度が異なる
ポケット領域を形成することにより、反転電圧を変える
ようにしたので、簡素な工程で、高速、低消費電力のＬ
ＳＩに適したＭＴ−ＭＩＳデバイスの提供を図ることが
できる。
【０３２５】請求項１６〜２２によれば、少なくともｎ
ＭＩＳＦＥＴを搭載した半導体装置において、ｎＭＩＳ
ＦＥＴのゲート電極とソース・ドレイン領域とに、少な
くともフッ素を含む不純物と燐とを共に導入しておく構
造としたので、フッ素による燐の拡散抑制機能を利用し
て、駆動力が高くかつ微細化に適した良好な特性を有す
る半導体装置の提供を図ることができる。
【０３２６】請求項２３〜２５によれば、反転電圧の異
なる２種類のＭＩＳＦＥＴを備えた半導体装置におい
て、低反転電圧ＭＩＳＦＥＴのチャネル領域をカウンタ
ドープされた構造とすることでキャリア濃度を薄くする
ようにしたので、耐圧特性と短チャネル効果抑制機能の
向上を図りつつＭＴ−ＭＩＳデバイスの提供を図ること
ができる。
【０３２７】請求項２６によれば、反転電圧の異なる２
種類のＭＩＳＦＥＴを備えた半導体装置において、低反
転電圧ＭＩＳＦＥＴのゲート絶縁膜を窒化酸化膜で構成
することにより、反転電圧の差を生ぜしめるようにした
ので、信頼性の向上を図りつつＭＴ−ＭＩＳデバイスの
提供を図ることができる。
【０３２８】請求項２７〜３１によれば、反転電圧の異
なる２種類のＭＩＳＦＥＴを備えた半導体装置の製造方
法として、反転電圧の制御のために必要なフォトマスク
数の低減を図りながら、上記請求項１〜９の構成を有す
るＭＴ−ＭＩＳデバイスの形成の容易化を図ることがで
きる。
【０３２９】請求項３２〜４０によれば、反転電圧の異
なる２種類のＭＩＳＦＥＴを備えた半導体装置の製造方
法として、反転電圧の制御のために必要なフォトマスク
数の低減を図りながら、上記請求項１０〜１５の構成を
有するＭＴ−ＭＩＳデバイスの形成の容易化を図ること
ができる。
【０３３０】請求項４１〜４８によれば、少なくともｎ
ＭＩＳＦＥＴを搭載した半導体装置の製造方法として、
ｎＭＩＳＦＥＴ形成領域において不純物の導入を行う
際、少なくともフッ素を含む不純物と燐とをゲート電極
及びソース・ドレイン領域となる領域とに導入するよう
にしたので、フッ素による燐の拡散抑制機能を利用し
て、駆動力が高くかつ微細化に適した良好な特性を有す
る半導体装置の形成を図ることができる。
【０３３１】請求項４９〜５０によれば、反転電圧の異
なる２種類のＭＩＳＦＥＴを備えた半導体装置の製造方
法として、反転電圧の制御のために必要なフォトマスク
数の低減を図りながら、上記請求項２３〜２５の構成を
有するＭＴ−ＭＩＳＦＥＴの形成の容易化を図ることが
できる。
【０３３２】請求項５１によれば、反転電圧の異なる２
種類のＭＩＳＦＥＴを備えた半導体装置の製造方法とし
て、低反転ＭＩＳＦＥＴのゲート電極に窒素イオンの注
入を行った後、これを拡散させて窒化酸化膜を形成する
ようにしたので、請求項２６の構成を有するＭＴ−ＭＩ
Ｓデバイスの形成の容易化を図ることができる。
【図面の簡単な説明】
【図１】第１の実施形態に係るＭＴ−ｎＭＯＳデバイス
の構造を示す断面図である。
【図２】第１の実施形態に係るＭＴ−ＭＯＳデバイスに
基板バイアスを印加した状態を示す断面図である。
【図３】第１の実施形態に係るＭＴ−ｎＭＯＳデバイス
の製造工程を示す断面図である。
【図４】第２の実施形態に係るＭＴ−ｎＭＯＳデバイス
の構造を示す断面図である。
【図５】第３の実施形態に係るＭＴ−ＣＭＯＳデバイス
の構造を示す断面図である。
【図６】第３の実施形態に係るＭＴ−ＣＭＯＳデバイス
に基板バイアスを印加した状態を示す断面図である。
【図７】第３の実施形態に係るＭＴ−ＣＭＯＳデバイス
の製造工程を示す断面図である。
【図８】第４の実施形態に係るＭＴ−ＣＭＯＳデバイス
の製造工程を示す断面図である。
【図９】第５の実施形態に係るＭＴ−ＣＭＯＳデバイス
の製造工程を示す断面図である。
【図１０】いわゆるＳＰＩ構造を有する第６の実施形態
に係るＭＴ−ｎＭＯＳデバイスの製造工程を示す断面図
である。
【図１１】第７の実施形態に係るＭＴ−ｎＭＯＳデバイ
スの構造を示す断面図である。
【図１２】第７の実施形態に係るＭＴ−ｎＭＯＳデバイ
スの半導体基板表面付近における実効的な不純物濃度つ
まりキャリア濃度を示す図である。
【図１３】第７の実施形態に係るＭＴ−ｎＭＯＳデバイ
スの製造工程を示す断面図である。
【図１４】第８の実施形態に係るＭＴ−ｎＭＯＳデバイ
スの構造を示す断面図である。
【図１５】第９の実施形態に係るＭＴ−ＣＭＯＳデバイ
スの構造を示す断面図である。
【図１６】第９の実施形態に係るＭＴ−ＣＭＯＳデバイ
スの製造工程を示す断面図である。
【図１７】第１０の実施形態に係るＭＴ−ｐＭＯＳデバ
イスの製造工程を示す断面図である。
【図１８】第１１の実施形態に係るＭＴ−ｐＭＯＳデバ
イスの製造工程を示す断面図である。
【図１９】第１２の実施形態に係るＭＴ−ｐＭＯＳデバ
イスの製造工程を示す断面図である。
【図２０】第１３の実施形態に係るＭＴ−ｎＭＯＳデバ
イスの製造工程を示す断面図である。
【図２１】第１４の実施形態に係るｎＭＯＳＦＥＴの製
造工程を示す断面図である。
【図２２】第１５の実施形態に係るＣＭＯＳデバイスの
製造工程を示す断面図である。
【図２３】第１６の実施形態に係るＭＴ−ｎＭＯＳデバ
イスの製造工程を示す断面図である。
【図２４】第１７の実施形態に係るＭＴ−ＣＭＯＳデバ
イスの構造を示す断面図である。
【図２５】第１７の実施形態に係るＭＴ−ＣＭＯＳデバ
イスの製造工程を示す断面図である。
【図２６】第１８の実施形態に係るＭＴ−ＣＭＯＳデバ
イスの構造を示す断面図である。
【図２７】第１８の実施形態に係るＭＴ−ＣＭＯＳデバ
イスの製造工程を示す断面図である。
【図２８】第１９の実施形態に係るＭＴ−ＣＭＯＳデバ
イスの構造を示す断面図である。
【図２９】第１９の実施形態に係るＭＴ−ＣＭＯＳデバ
イスの製造工程を示す断面図である。
【図３０】従来のＭＴ−ｎＭＯＳデバイスの製造工程を
示す断面図である。
【図３１】従来のＣＭＯＳデバイスの製造工程を示す断
面図である。
【符号の説明】 １ 半導体基板 １ａ 基板領域 ２ａ ｐ型ウエル（ｐ型基板領域） ２ｂ ｎ型ウエル（ｎ型基板領域） ３ 素子分離 ４，６ チャネル領域 ７ ゲート絶縁膜 ８ ゲート電極 ９，１０ ポケット領域 １１，１２ ＬＤＤ領域 １３ サイドウォール １４，１５ ソース・ドレイン領域 １６ レジスト膜 １７ チタンシリサイド膜

Claims (51)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に、所定の反転電圧（Ｖ
    Ｔ）を有する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴと
    よりも低い反転電圧を有する第２ＭＩＳＦＥＴとを搭載
    した半導体装置であって、 上記第１ＭＩＳＦＥＴは、 上記半導体基板の一部の上に形成されたゲート絶縁膜
    と、上記ゲート絶縁膜上に形成されたゲート電極と、上
    記ゲート電極の各側面上に形成された絶縁体サイドウォ
    ールと、上記ゲート絶縁膜直下方の半導体基板内にＶＴ
    制御レベル濃度の第１導電型不純物を導入して形成され
    たチャネル領域と、上記半導体基板内で上記チャネル領
    域を挟んで相対向するように形成され高濃度の第２導電
    型不純物を含むソース・ドレイン領域と、上記各ソース
    ・ドレイン領域と上記チャネル領域との間の上記半導体
    基板の表面を少なくとも含む領域に形成され第１導電型
    不純物を含むポケット領域と、上記ポケット領域と各ソ
    ース・ドレイン領域との間に形成され低濃度の第２導電
    型不純物を含むＬＤＤ領域とを備える一方、 上記第２ＭＩＳＦＥＴは、 上記半導体基板の一部の上に形成されたゲート絶縁膜
    と、上記ゲート絶縁膜上に形成されたゲート電極と、上
    記ゲート電極の各側面上に形成された絶縁体サイドウォ
    ールと、上記半導体基板の表面から奥方に亘る領域に形
    成され上記第１ＭＩＳＦＥＴのチャネル領域におけるよ
    りも低濃度のＶＴ制御レベル濃度の第１導電型不純物を
    含んで上記ゲート絶縁膜の直下方においてチャネル領域
    となる基板領域と、上記半導体基板内で上記チャネル領
    域を挟んで相対向するように形成され高濃度の第２導電
    型不純物を含むソース・ドレイン領域と、上記各ソース
    ・ドレイン領域と上記チャネル領域との間の上記半導体
    基板の表面を少なくとも含む領域に形成され第１導電型
    不純物を含むポケット領域と、上記各ポケット領域と各
    ソース・ドレイン領域との間に形成され低濃度の第２導
    電型不純物を含むＬＤＤ領域とを備えていることを特徴
    とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 上記第１ＭＩＳＦＥＴは第１ｎＭＩＳＦＥＴであり、 上記第２ＭＩＳＦＥＴは第２ｎＭＩＳＦＥＴであり、 上記第１導電型不純物はｐ型不純物で、上記第２導電型
    不純物はｎ型不純物であり、 上記半導体基板の一部の上に形成されたゲート絶縁膜
    と、上記ゲート絶縁膜上に形成されたゲート電極と、上
    記ゲート電極の各側面上に形成された絶縁体サイドウォ
    ールと、上記ゲート絶縁膜直下方の半導体基板内にＶＴ
    制御レベル濃度のｎ型不純物を導入して形成されたチャ
    ネル領域と、上記半導体基板内で上記チャネル領域を挟
    んで相対向するように形成され高濃度のｐ型不純物を含
    むソース・ドレイン領域と、上記各ソース・ドレイン領
    域と上記チャネル領域との間の上記半導体基板の表面を
    少なくとも含む領域に形成されｎ型不純物を含むポケッ
    ト領域とからなる第１ｐＭＩＳＦＥＴと、 上記半導体基板の一部の上に形成されたゲート絶縁膜
    と、上記ゲート絶縁膜上に形成されたゲート電極と、上
    記ゲート電極の各側面上に形成された絶縁体サイドウォ
    ールと、上記半導体基板の表面から奥方に亘る領域に形
    成され上記第１ｐＭＩＳＦＥＴのチャネル領域における
    よりも低濃度のＶＴ制御レベル濃度のｎ型不純物を含ん
    で上記ゲート絶縁膜の直下方においてチャネル領域とな
    る基板領域と、上記半導体基板内で上記チャネル領域を
    挟んで相対向するように形成され高濃度のｐ型不純物を
    含むソース・ドレイン領域と、上記各ソース・ドレイン
    領域と上記チャネル領域との間の上記半導体基板の表面
    を少なくとも含む領域に形成されｎ型不純物を含むポケ
    ット領域とからなる第２ｐＭＩＳＦＥＴとをさらに備え
    ていることを特徴とする半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置において、 上記第１ＭＩＳＦＥＴは第１ｐＭＩＳＦＥＴであり、 上記第２ＭＩＳＦＥＴは第２ｐＭＩＳＦＥＴであり、 上記第１導電型不純物はｎ型不純物で、上記第２導電型
    不純物はｐ型不純物であり、 上記半導体基板の一部の上に形成されたゲート絶縁膜
    と、上記ゲート絶縁膜上に形成されたゲート電極と、上
    記ゲート電極の各側面上に形成された絶縁体サイドウォ
    ールと、上記ゲート絶縁膜直下方の半導体基板内にＶＴ
    制御レベル濃度のｐ型不純物を導入して形成されたチャ
    ネル領域と、上記半導体基板内で上記チャネル領域を挟
    んで相対向するように形成され高濃度のｎ型不純物を含
    むソース・ドレイン領域と、上記各ソース・ドレイン領
    域と上記チャネル領域との間の上記半導体基板の表面を
    少なくとも含む領域に形成されｐ型不純物を含むポケッ
    ト領域とからなる第１ｎＭＩＳＦＥＴと、 上記半導体基板の一部の上に形成されたゲート絶縁膜
    と、上記ゲート絶縁膜上に形成されたゲート電極と、上
    記ゲート電極の各側面上に形成された絶縁体サイドウォ
    ールと、上記ゲート絶縁膜直下方の半導体基板内にＶＴ
    制御レベル濃度の第１導電型不純物を導入して形成され
    たチャネル領域と、上記半導体基板内で上記チャネル領
    域を挟んで相対向するように形成され高濃度のｎ型不純
    物を含むソース・ドレイン領域と、上記各ソース・ドレ
    イン領域と上記チャネル領域との間の上記半導体基板の
    表面を少なくとも含む領域に形成されｐ型不純物を含む
    ポケット領域とからなる第２ｎＭＩＳＦＥＴとをさらに
    備えていることを特徴とする半導体装置。
  4. 【請求項４】 半導体基板上に、所定の反転電圧を有す
    る第１ＭＩＳＦＥＴと、該第１ＭＩＳＦＥＴよりも低い
    反転電圧を有する第２ＭＩＳＦＥＴとを搭載した半導体
    装置であって、 上記第１ＭＩＳＦＥＴは、 上記半導体基板の一部の上に形成されたゲート絶縁膜
    と、上記ゲート絶縁膜上に形成されたゲート電極と、上
    記ゲート電極の各側面上に形成された絶縁体サイドウォ
    ールと、上記ゲート絶縁膜直下方の半導体基板内にＶＴ
    制御レベル濃度の第１導電型不純物を導入して形成され
    たチャネル領域と、上記半導体基板内で上記チャネル領
    域を挟んで相対向するように形成され高濃度の第２導電
    型不純物を含むソース・ドレイン領域と、上記各ソース
    ・ドレイン領域と上記チャネル領域との間の上記半導体
    基板の表面を少なくとも含む領域に形成され第１導電型
    不純物を含むポケット領域と、上記各ポケット領域と各
    ソース・ドレイン領域との間に形成され低濃度の第２導
    電型不純物を含むＬＤＤ領域とを備え、 上記第２ＭＩＳＦＥＴは、 上記半導体基板の一部の上に形成されたゲート絶縁膜
    と、上記ゲート絶縁膜上に形成されたゲート電極と、上
    記ゲート電極の各側面上に形成された絶縁体サイドウォ
    ールと、上記ゲート絶縁膜直下方の半導体基板内にＶＴ
    制御レベル濃度の第１導電型不純物を導入して形成され
    たチャネル領域と、上記半導体基板内で上記チャネル領
    域を挟んで相対向するように形成され高濃度の第２導電
    型不純物を含むソース・ドレイン領域と、上記チャネル
    領域と各ソース・ドレイン領域との間に形成され低濃度
    の第２導電型不純物を含むＬＤＤ領域とを備えているこ
    とを特徴とする半導体装置。
  5. 【請求項５】 半導体基板上に、所定の反転電圧を有す
    る第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴよりも低い反
    転電圧を有する第２ＭＩＳＦＥＴとを搭載した半導体装
    置であって、 上記第１ＭＩＳＦＥＴは、 上記半導体基板の一部の上に形成されたゲート絶縁膜
    と、上記ゲート絶縁膜上に形成されたゲート電極と、上
    記ゲート絶縁膜直下方の半導体基板内にＶＴ制御レベル
    の濃度の第１導電型不純物を導入して形成されたチャネ
    ル領域と、上記半導体基板内で上記チャネル領域を挟ん
    で相対向するように形成され高濃度の第２導電型不純物
    を含むソース・ドレイン領域と、上記各ソース・ドレイ
    ン領域と上記チャネル領域との間で上記半導体基板表面
    から延びて上記ソース・ドレイン領域のゲート側端部に
    接するように形成され第１導電型不純物を含むポケット
    領域と、上記各ポケット領域と各ソース・ドレイン領域
    との間に形成され低濃度の第２導電型不純物を含むＬＤ
    Ｄ領域と、上記ゲート電極及びソース・ドレイン領域の
    上に形成されたシリサイド膜とを備えている一方、 上記第２ＭＩＳＦＥＴは、 上記半導体基板の一部の上に形成されたゲート絶縁膜
    と、上記ゲート絶縁膜上に形成されたゲート電極と、上
    記半導体基板の表面から奥方に亘る領域に形成され上記
    第１ＭＩＳＦＥＴのチャネル領域におけるよりも低濃度
    のＶＴ制御レベル濃度の第１導電型不純物を含んで上記
    ゲート絶縁膜の直下方においてチャネル領域となる基板
    領域と、上記半導体基板内で上記チャネル領域を挟んで
    相対向するように形成され高濃度の第２導電型不純物を
    含むソース・ドレイン領域と、上記各ソース・ドレイン
    領域とチャネル領域との間で上記半導体基板表面から延
    びて上記ソース・ドレイン領域のゲート側端部に接する
    ように形成され第１導電型不純物を含むポケット領域
    と、上記各ポケット領域と各ソース・ドレイン領域との
    間に形成され低濃度の第２導電型不純物を含むＬＤＤ領
    域と、上記ゲート電極及びソース・ドレイン領域の上に
    形成されたシリサイド膜とを備えていることを特徴とす
    る半導体装置。
  6. 【請求項６】 半導体基板上に、所定の反転電圧を有す
    る第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴよりも低い反
    転電圧を有する第２ＭＩＳＦＥＴとを搭載した半導体装
    置であって、 上記第１ＭＩＳＦＥＴ及び第２ＭＩＳＦＥＴは、 上記半導体基板の一部の上に形成されたゲート絶縁膜
    と、上記ゲート絶縁膜上に形成されたゲート電極と、上
    記ゲート絶縁膜直下方の半導体基板内にＶＴ制御レベル
    濃度の第１導電型不純物を導入して形成されたチャネル
    領域と、上記半導体基板内で上記チャネル領域を挟んで
    相対向するように形成され高濃度の第２導電型不純物を
    含むソース・ドレイン領域と、上記各ソース・ドレイン
    領域と上記チャネル領域との間で上記半導体基板表面か
    ら延びて上記ソース・ドレイン領域のゲート側端部に接
    するように形成され第１導電型不純物を含むポケット領
    域と、上記各ポケット領域と各ソース・ドレイン領域と
    の間に形成され低濃度の第２導電型不純物を含むＬＤＤ
    領域と、上記ゲート電極及びソース・ドレイン領域の上
    に形成されたシリサイド膜とを備えており、 上記第１ＭＩＳＦＥＴの上記第２の半導体領域における
    不純物濃度は、上記第２ＭＩＳＦＥＴの上記第２の半導
    体領域における不純物濃度よりも濃いことを特徴とする
    半導体装置。
  7. 【請求項７】 請求項１，４，５又は６記載の半導体装
    置において、 上記第１ＭＩＳＦＥＴには、第１ｎＭＩＳＦＥＴと第１
    ｐＭＩＳＦＥＴとが含まれ、 上記第２ＭＩＳＦＥＴには、第２ｎＭＩＳＦＥＴと第２
    ｐＭＩＳＦＥＴとが含まれることを特徴とする半導体装
    置。
  8. 【請求項８】 請求項１，４，５又は６記載の半導体装
    置において、 上記第１及び第２ＭＩＳＦＥＴには、共通の基板バイア
    スが印加されるように構成されていることを特徴とする
    半導体装置。
  9. 【請求項９】 請求項２，３又は７記載の半導体装置に
    おいて、 上記第１ｎＭＩＳＦＥＴ及び第２ｎＭＩＳＦＥＴには、
    共通の負の基板バイアスが印加され、 上記第１ｐＭＩＳＦＥＴ及び第２ｐＭＩＳＦＥＴには、
    共通の正の基板バイアスが印加されるように構成されて
    いることを特徴とする半導体装置。
  10. 【請求項１０】 半導体基板上に、所定の反転電圧を有
    する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴよりも低い
    反転電圧を有する第２ＭＩＳＦＥＴとを搭載した半導体
    装置であって、 上記第１及び第２ＭＩＳＦＥＴは、 上記半導体基板の一部の上に形成されたゲート絶縁膜
    と、上記ゲート絶縁膜上に形成されたゲート電極と、上
    記ゲート電極の各側面上に形成された絶縁体サイドウォ
    ールと、上記ゲート電極直下の部分を含む領域に第１導
    電型キャリアを生成するための第１導電型不純物を導入
    してなる基板領域と、上記ゲート電極の両側方に位置す
    る上記半導体基板内に第２導電型キャリアを生成するた
    めの高濃度の第２導電型不純物を導入してなる高濃度ソ
    ース・ドレイン領域と、上記各高濃度ソース・ドレイン
    領域と上記基板領域のゲート電極直下の部分との間に低
    濃度の上記第２導電型不純物を導入してなる低濃度ソー
    ス・ドレイン領域と、上記低濃度ソース・ドレイン領域
    と上記基板領域との間の上記半導体基板の表面を少なく
    とも含む領域に上記第１導電型不純物を導入してなるポ
    ケット領域とを備えていて、 上記第１ＭＩＳＦＥＴの上記ポケット領域の第１導電型
    キャリアの濃度が、上記第２ＭＩＳＦＥＴの第１導電型
    キャリアの濃度よりも濃いことを特徴とする半導体装
    置。
  11. 【請求項１１】 請求項１０記載の半導体装置におい
    て、 上記第１ＭＩＳＦＥＴには、第１ｎＭＩＳＦＥＴと第１
    ｐＭＩＳＦＥＴが含まれており、 上記第２ＭＩＳＦＥＴには、第２ｎＭＩＳＦＥＴと第２
    ｐＭＩＳＦＥＴとが含まれていることを特徴とする半導
    体装置。
  12. 【請求項１２】 半導体基板上に、所定の反転電圧を有
    する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴよりも低い
    反転電圧を有する第２ＭＩＳＦＥＴとを搭載した半導体
    装置であって、 上記第１及び第２ＭＩＳＦＥＴは、 上記半導体基板の一部の上に形成されたゲート絶縁膜
    と、上記ゲート絶縁膜上に形成されたゲート電極と、上
    記ゲート電極の各側面上に形成された絶縁体サイドウォ
    ールと、上記ゲート電極直下の部分を含む領域に第１導
    電型キャリアを生成するための第１導電型不純物を導入
    してなる基板領域と、上記ゲート電極の両側方に位置す
    る上記半導体基板内に第２導電型キャリアを生成するた
    めの高濃度の第２導電型不純物を導入してなる高濃度ソ
    ース・ドレイン領域と、上記各高濃度ソース・ドレイン
    領域と上記チャネル領域との間に低濃度の上記第２導電
    型不純物を導入してなる低濃度ソース・ドレイン領域
    と、上記低濃度ソース・ドレイン領域と上記基板領域と
    の間の上記半導体基板の表面を少なくとも含む領域に上
    記第１導電型不純物を導入してなるポケット領域とを備
    えていて、 上記第１ＭＩＳＦＥＴのポケット領域における上記半導
    体基板の表面と接する部分のゲート長方向の幅が、上記
    第１ＭＩＳＦＥＴのポケット領域における上記半導体基
    板の表面と接する部分のゲート長方向の幅よりも大きい
    ことを特徴とする半導体装置。
  13. 【請求項１３】 請求項１２記載の半導体装置におい
    て、 上記第１ＭＩＳＦＥＴには、第１ｎＭＩＳＦＥＴと第１
    ｐＭＩＳＦＥＴが含まれており、 上記第２ＭＩＳＦＥＴには、第２ｎＭＩＳＦＥＴと第２
    ｐＭＩＳＦＥＴとが含まれていることを特徴とする半導
    体装置。
  14. 【請求項１４】 半導体基板上に、所定の反転電圧を有
    する第１ＭＩＳＦＥＴと該第１ＭＩＳＦＥＴよりも低い
    反転電圧を有する第２ＭＩＳＦＥＴとを搭載した半導体
    装置であって、 上記第１及び第２ＭＩＳＦＥＴは、 上記半導体基板の一部の上に形成されたゲート絶縁膜
    と、上記ゲート絶縁膜上に形成されたゲート電極と、上
    記ゲート電極直下の部分を含む領域に第１導電型キャリ
    アを生成するための第１導電型不純物を導入してなる基
    板領域と、上記ゲート電極の両側方に位置する上記半導
    体基板内に第２導電型キャリアを生成するための高濃度
    の第２導電型不純物を導入してなる高濃度ソース・ドレ
    イン領域と、上記各高濃度ソース・ドレイン領域と上記
    基板領域のゲート電極直下の部分との間に低濃度の第２
    導電型不純物を導入してなる低濃度ソース・ドレイン領
    域と、上記低濃度ソース・ドレイン領域と上記基板領域
    との間で上記半導体基板表面から上記高濃度ソース・ド
    レイン領域のゲート電極側端部に亘る領域に第１導電型
    不純物を導入してなるポケット領域と、上記ゲート電極
    及び高濃度ソース・ドレイン領域の上に形成されたシリ
    サイド膜とを備えていて、 上記第１ＭＩＳＦＥＴの上記ポケット領域の第１導電型
    キャリアの濃度が、上記第２ＭＩＳＦＥＴの第１導電型
    キャリアの濃度よりも濃いことを特徴とする半導体装
    置。
  15. 【請求項１５】 請求項１４記載の半導体装置におい
    て、 上記第１ＭＩＳＦＥＴには、第１ｎＭＩＳＦＥＴと第１
    ｐＭＩＳＦＥＴが含まれており、 上記第２ＭＩＳＦＥＴには、第２ｎＭＩＳＦＥＴと第２
    ｐＭＩＳＦＥＴとが含まれていることを特徴とする半導
    体装置。
  16. 【請求項１６】 半導体基板の一部に形成されたｎＭＩ
    ＳＦＥＴとを少なくとも有する半導体装置において、 上記ｎＭＩＳＦＥＴは、 上記半導体基板上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜の上に形成され、少なくともフッ素を
    含む不純物と燐とが導入されたゲート電極と、 上記半導体基板の上記ゲート電極の両側方に位置する領
    域に形成され、少なくともフッ素を含む不純物と燐とが
    導入されたｎ型ソース・ドレイン領域とを備えているこ
    とを特徴とする半導体装置。
  17. 【請求項１７】 請求項１６記載の半導体装置におい
    て、 上記半導体基板の上記ｎＭＩＳＦＥＴとは別の部位に形
    成されたｐＭＩＳＦＥＴをさらに有し、 上記ｐＭＩＳＦＥＴは、 上記半導体基板の上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜の上に形成され、ｐ型不純物イオンが
    導入されたゲート電極と、 上記半導体基板の上記ゲート電極の両側方に位置する領
    域に形成され、ｐ型不純物イオンが導入されたｐ型ソー
    ス・ドレイン領域とを備えていることを特徴とする半導
    体装置。
  18. 【請求項１８】 請求項１６又は１７記載の半導体装置
    において、 上記ゲート電極の両側面上に形成されたサイドウォール
    と、 上記ソース・ドレイン領域のゲート電極側に隣接した領
    域に形成され、低濃度のｎ型不純物が導入された低濃度
    ソース・ドレイン領域とをさらに備えていることを特徴
    とする半導体装置。
  19. 【請求項１９】 請求項１７記載の半導体装置におい
    て、 上記ｐ型不純物は、ホウ素のみであることを特徴とする
    半導体装置。
  20. 【請求項２０】 請求項１６記載の半導体装置におい
    て、 上記少なくともフッ素を含む不純物は、フッ化ゲルマニ
    ウムであることを特徴とする半導体装置。
  21. 【請求項２１】 請求項２０記載の半導体装置におい
    て、 上記半導体基板の上記ｎＭＩＳＦＥＴとは別の部位に形
    成されたｐＭＩＳＦＥＴをさらに有し、 上記ｐＭＩＳＦＥＴは、 上記半導体基板の上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜の上に形成され、ｐ型不純物イオンが
    導入されたゲート電極と、 上記半導体基板の上記ゲート電極の両側方に位置する領
    域に形成され、ｐ型不純物イオンが導入されたｐ型ソー
    ス・ドレイン領域とを備えていることを特徴とする半導
    体装置。
  22. 【請求項２２】 請求項２０記載の半導体装置におい
    て、 上記半導体基板の上記ｎＭＩＳＦＥＴとは別の部位に形
    成されたｐＭＩＳＦＥＴをさらに有し、 上記ｐＭＩＳＦＥＴは、 上記半導体基板の上に形成されたゲート絶縁膜と、 上記ゲート絶縁膜の上に形成され、ｐ型不純物イオンが
    導入されたゲート電極と、 上記半導体基板の上記ゲート電極の両側方に位置する領
    域に形成され、ｐ型不純物イオンが導入されたｐ型ソー
    ス・ドレイン領域とを備え、 上記ｐＭＩＳＦＥＴのｐ型ゲート電極及びｐ型ソース・
    ドレイン領域にも上記フッ化ゲルマニウムが導入されて
    いることを特徴とする半導体装置。
  23. 【請求項２３】 半導体基板上に、所定の反転電圧を有
    する少なくとも１つの第１ＭＩＳＦＥＴと該第１ＭＩＳ
    ＦＥＴとよりも低い反転電圧を有する少なくとも１つの
    第２ＭＩＳＦＥＴとを搭載した半導体装置であって、 上記第１ＭＩＳＦＥＴは、 上記半導体基板の一部の上に形成されたゲート絶縁膜
    と、上記ゲート絶縁膜上に形成されたゲート電極と、上
    記ゲート絶縁膜直下方の半導体基板内に第１導電型キャ
    リアを生ぜしめるための第１導電型不純物を導入して形
    成されたチャネル領域と、上記半導体基板内で上記チャ
    ネル領域を挟んで相対向するように形成され高濃度の第
    ２導電型不純物を含むソース・ドレイン領域とを備える
    一方、 上記第２ＭＩＳＦＥＴは、 上記半導体基板の一部の上に形成されたゲート絶縁膜
    と、上記ゲート絶縁膜上に形成されたゲート電極と、上
    記ゲート絶縁膜直下方の半導体基板内に上記第１ＭＩＳ
    ＦＥＴのチャネル領域と同じ濃度の第１導電型不純物と
    第２導電型キャリアを生ぜしめるための第２導電型不純
    物とを導入して形成されたチャネル領域と、上記半導体
    基板内で上記チャネル領域を挟んで相対向するように形
    成され高濃度の第２導電型不純物を含むソース・ドレイ
    ン領域とを備え、 上記第１ＭＩＳＦＥＴのチャネル領域における第１導電
    型キャリアの濃度は、上記第２ＭＩＳＦＥＴのチャネル
    領域における第１導電型キャリアの濃度よりも濃いこと
    を特徴とする半導体装置。
  24. 【請求項２４】 請求項２３記載の半導体装置におい
    て、 上記第１，第２ＭＩＳＦＥＴは、いずれもｐＭＩＳＦＥ
    Ｔであり、 上記第２導電型不純物はホウ素であることを特徴とする
    半導体装置。
  25. 【請求項２５】 請求項２３記載の半導体装置におい
    て、 上記第１，第２ＭＩＳＦＥＴは、いずれもｎＭＩＳＦＥ
    Ｔであり、 上記第２導電型不純物は燐であることを特徴とする半導
    体装置。
  26. 【請求項２６】 半導体基板上に、所定の反転電圧を有
    する少なくとも１つの第１ＭＩＳＦＥＴと該第１ＭＩＳ
    ＦＥＴとよりも低い反転電圧を有する少なくとも１つの
    第２ＭＩＳＦＥＴとを搭載した半導体装置であって、 上記第１ＭＩＳＦＥＴは、 上記半導体基板の一部の上に形成された酸化膜からなる
    ゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲー
    ト電極と、上記ゲート絶縁膜直下方の半導体基板内に第
    １導電型キャリアを生ぜしめるための第１導電型不純物
    を導入して形成されたチャネル領域と、上記半導体基板
    内で上記チャネル領域を挟んで相対向するように形成さ
    れ高濃度の第２導電型不純物を含むソース・ドレイン領
    域とを備える一方、 上記第２ＭＩＳＦＥＴは、 上記半導体基板の一部の上に形成され窒化酸化膜からな
    るゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲ
    ート電極と、上記ゲート絶縁膜直下方の半導体基板内に
    上記第１導電型不純物を導入して形成されたチャネル領
    域と、上記半導体基板内で上記チャネル領域を挟んで相
    対向するように形成され高濃度の第２導電型不純物を含
    むソース・ドレイン領域とを備えていることを特徴とす
    る半導体装置。
  27. 【請求項２７】 半導体基板に第１ＭＩＳＦＥＴと第２
    ＭＩＳＦＥＴとを形成する半導体装置の製造方法であっ
    て、 各ＭＩＳＦＥＴ形成領域に第２ＭＩＳＦＥＴのＶＴ制御
    レベル濃度の第１導電型不純物を含む基板領域を形成す
    る第１の工程と、 上記基板領域のうち第１ＭＩＳＦＥＴ形成領域のみにさ
    らに第１導電型不純物を導入して第１ＭＩＳＦＥＴのＶ
    Ｔ制御レベル濃度の第１導電型不純物を含むチャネル領
    域を形成する第２の工程と、 上記各ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート
    絶縁膜を形成する第３の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第４の工程
    と、 上記各ゲート電極をマスクとして低濃度の第１導電型不
    純物イオンを上記半導体基板内に注入して、ポケット領
    域を形成する第５の工程と、 上記各ゲート電極をマスクとして低濃度の第２導電型不
    純物イオンを上記半導体基板内に注入して、上記ポケッ
    ト領域に囲まれる領域にＬＤＤ領域を形成する第６の工
    程と、 上記ゲート電極の各側面上に絶縁体サイドウォールを形
    成する第７の工程と、 上記ゲート電極と上記各絶縁体サイドウォールをマスク
    として高濃度の第２導電型不純物のイオンを半導体基板
    内に注入して、ソース・ドレイン領域を形成する第８の
    工程とを備えていることを特徴とする半導体装置の製造
    方法。
  28. 【請求項２８】 半導体基板に第１ｎ，第２ｎＭＩＳＦ
    ＥＴと第１，第２ｐＭＩＳＦＥＴとを形成するための半
    導体装置の製造方法であって、 ｎＭＩＳＦＥＴ形成領域に第２ｎＭＩＳＦＥＴのＶＴ制
    御レベル濃度のｐ型不純物を含むｐ型基板領域を形成
    し、ｐＭＩＳＦＥＴ形成領域に第２ｐＭＩＳＦＥＴのＶ
    Ｔ制御レベル濃度のｎ型不純物を含むｎ型基板領域を形
    成する第１の工程と、 上記ｐ型基板領域のうち第１ｎＭＩＳＦＥＴ形成領域の
    みにｐ型不純物をさらに導入する一方、上記ｎ型基板領
    域のうち第１ｐＭＩＳＦＥＴ形成領域のみにｎ型不純物
    を導入して、上記第１ｎＭＩＳＦＥＴ及び第１ｐＭＩＳ
    ＦＥＴのＶＴ制御レベル濃度の不純物を含むｐ型チャネ
    ル領域及びｎ型チャネル領域をそれぞれ形成する第２の
    工程と、 上記各ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート
    絶縁膜を形成する第３の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第４の工程
    と、 上記ｎＭＩＳＦＥＴ形成領域において、上記各ゲート電
    極をマスクとしてｐ型不純物イオンを上記半導体基板内
    に注入してｐ型ポケット領域を形成する一方、上記ｐ型
    ポケット領域に囲まれる領域にｎ型不純物イオンを注入
    してｎ型ＬＤＤ領域を形成する第５の工程と、 上記ｐＭＩＳＦＥＴ形成領域において、上記各ゲート電
    極をマスクとしてｎ型不純物イオンを上記半導体基板内
    に注入してｎ型ポケット領域を形成する一方、上記ｎ型
    ポケット領域に囲まれる領域にｐ型不純物イオンを注入
    してｐ型ＬＤＤ領域を形成する第６の工程と、 上記各ゲート電極の各側面上に絶縁体サイドウォールを
    形成する第７の工程と、 上記ｎＭＩＳＦＥＴ形成領域においては上記各ゲート電
    極及び上記各絶縁体サイドウォールをマスクとして高濃
    度のｎ型不純物イオンを上記半導体基板内に注入する一
    方、上記ｐＭＩＳＦＥＴ形成領域においては上記各ゲー
    ト電極及び上記各絶縁体サイドウォールをマスクとして
    高濃度のｐ型不純物イオンを上記半導体基板内に注入し
    て、各ＭＩＳＦＥＴのソース・ドレイン領域を形成する
    第８の工程とを備えていることを特徴とする半導体装置
    の製造方法。
  29. 【請求項２９】 半導体基板に第１ｎ，第２ｎＭＩＳＦ
    ＥＴと第１，第２ｐＭＩＳＦＥＴとを形成するための半
    導体装置の製造方法であって、 ｎＭＩＳＦＥＴ形成領域に第２ｎＭＩＳＦＥＴのＶＴ制
    御レベル濃度のｐ型不純物を含むｐ型基板領域を形成
    し、ｐＭＩＳＦＥＴ形成領域に第２ｐＭＩＳＦＥＴのＶ
    Ｔ制御レベル濃度のｎ型不純物を含むｎ型基板領域を形
    成する第１の工程と、 上記ｐ型基板領域のうち第１ｎＭＩＳＦＥＴ形成領域の
    みにｐ型不純物をさらに導入する一方、上記ｎ型基板領
    域のうち第１ｐＭＩＳＦＥＴ形成領域のみにｎ型不純物
    を導入して、上記第１ｎＭＩＳＦＥＴ及び第１ｐＭＩＳ
    ＦＥＴのＶＴ制御レベル濃度の不純物を含むｐ型チャネ
    ル領域及びｎ型チャネル領域をそれぞれ形成する第２の
    工程と、 上記各ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート
    絶縁膜を形成する第３の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第４の工程
    と、 上記ｎＭＩＳＦＥＴ形成領域において、上記各ゲート電
    極をマスクとしてｎ型不純物を上記半導体基板内に注入
    して、各ｎＭＩＳＦＥＴのポケット領域を形成する第５
    の工程と、 上記ｎＭＩＳＦＥＴ形成領域及びｐＭＩＳＦＥＴ形成領
    域において、上記各ゲート電極をマスクとして低濃度の
    ｎ型不純物のイオンを半導体基板内に注入し、ｎＭＩＳ
    ＦＥＴ形成領域にｎ型ＬＤＤ領域を形成する一方、ｐＭ
    ＩＳＦＥＴ形成領域にｎ型ポケット領域を形成する第６
    の工程と、 上記各ゲート電極の各側面上に絶縁体サイドウォールを
    形成する第７の工程と、 上記ｎＭＩＳＦＥＴ形成領域においては上記各ゲート電
    極及び上記各絶縁体サイドウォールをマスクとして高濃
    度のｎ型不純物イオンを上記半導体基板内に注入する一
    方、上記ｐＭＩＳＦＥＴ形成領域においては上記各ゲー
    ト電極及び上記各絶縁体サイドウォールをマスクとして
    高濃度のｐ型不純物イオンを上記半導体基板内に注入し
    て、各ＭＩＳＦＥＴのソース・ドレイン領域を形成する
    第８の工程とを備えていることを特徴とする半導体装置
    の製造方法。
  30. 【請求項３０】 半導体基板に第１ｎ，第２ｎＭＩＳＦ
    ＥＴと第１，第２ｐＭＩＳＦＥＴとを形成するための半
    導体装置の製造方法であって、 ｎＭＩＳＦＥＴ形成領域に第２ｎＭＩＳＦＥＴのＶＴ制
    御レベル濃度のｐ型不純物を含むｐ型基板領域を形成
    し、ｐＭＩＳＦＥＴ形成領域に第２ｐＭＩＳＦＥＴのＶ
    Ｔ制御レベル濃度のｎ型不純物を含むｎ型基板領域を形
    成する第１の工程と、 上記ｐ型基板領域のうち第１ｎＭＩＳＦＥＴ形成領域の
    みにｐ型不純物をさらに導入する一方、上記ｎ型基板領
    域のうち第１ｐＭＩＳＦＥＴ形成領域のみにｎ型不純物
    を導入して、上記第１ｎＭＩＳＦＥＴ及び第１ｐＭＩＳ
    ＦＥＴのＶＴ制御レベル濃度の不純物を含むｐ型チャネ
    ル領域及びｎ型チャネル領域をそれぞれ形成する第２の
    工程と、 上記各ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート
    絶縁膜を形成する第３の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第４の工程
    と、 上記ｐＭＩＳＦＥＴ形成領域において、上記各ゲート電
    極をマスクとしてｎ型不純物のイオンを半導体基板内に
    注入して、ポケット領域を形成する第５の工程と、 上記ｎＭＩＳＦＥＴ形成領域及びｐＭＩＳＦＥＴ形成領
    域において、上記各ゲート電極をマスクとして低濃度の
    ｐ型不純物のイオンを半導体基板内に注入して、ｐＭＩ
    ＳＦＥＴ形成領域にｐ型ＬＤＤ領域を形成する一方、ｎ
    ＭＩＳＦＥＴ形成領域にｐ型ポケット領域を形成する第
    ６の工程と、 上記各ゲート電極の各側面上に絶縁体サイドウォールを
    形成する第７の工程と、 上記ｎＭＩＳＦＥＴ形成領域においては上記各ゲート電
    極及び上記各絶縁体サイドウォールをマスクとして高濃
    度のｎ型不純物イオンを上記半導体基板内に注入する一
    方、上記ｐＭＩＳＦＥＴ形成領域においては上記各ゲー
    ト電極及び上記各絶縁体サイドウォールをマスクとして
    高濃度のｐ型不純物イオンを上記半導体基板内に注入し
    て、各ＭＩＳＦＥＴのソース・ドレイン領域を形成する
    第８の工程とを備えていることを特徴とする半導体装置
    の製造方法。
  31. 【請求項３１】 半導体基板に第１ＭＩＳＦＥＴと第２
    ＭＩＳＦＥＴとを形成する半導体装置の製造方法であっ
    て、 上記各ＭＩＳＦＥＴ形成領域に第２ＭＩＳＦＥＴのＶＴ
    制御レベル濃度の第１導電型不純物を含む基板領域を形
    成する第１の工程と、 上記基板領域のうち第１ＭＩＳＦＥＴ形成領域のみにさ
    らに第１導電型不純物を導入して第１ＭＩＳＦＥＴのＶ
    Ｔ制御レベル濃度の第１導電型不純物を含むチャネル領
    域を形成する第２の工程と、 上記各ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート
    絶縁膜を形成する第３の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第４の工程
    と、 上記ゲート電極の各側面上に絶縁体サイドウォールを形
    成する第５の工程と、 上記ゲート電極及び上記各絶縁体サイドウォールをマス
    クとして高濃度の第２導電型不純物のイオンを半導体基
    板内に注入して、上記各ＭＩＳＦＥＴ形成領域にソース
    ・ドレイン領域を形成する第６の工程と、 上記各絶縁体サイドウォールを除去する第７の工程と、 上記ゲート電極及びソース・ドレイン領域の上にシリサ
    イド膜を形成する第８の工程と、 上記各シリサイド膜をマスクとして第１導電型不純物の
    イオンを半導体基板内に注入して、上記各ＭＩＳＦＥＴ
    形成領域にポケット領域を形成する第９の工程と、 上記各シリサイド層をマスクとして低濃度の第２導電型
    不純物のイオンを半導体基板中に注入して、上記ポケッ
    ト領域に囲まれる領域にＬＤＤ領域を形成する第１０の
    工程とを備えていることを特徴とする半導体装置の製造
    方法。
  32. 【請求項３２】 半導体基板に第１ＭＩＳＦＥＴと第２
    ＭＩＳＦＥＴとを形成する半導体装置の製造方法であっ
    て、 各ＭＩＳＦＥＴ形成領域に上記各ＭＩＳＦＥＴのＶＴ制
    御レベル濃度の第１導電型不純物を含む基板領域を形成
    する第１の工程と、 上記各ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート
    絶縁膜を形成する第２の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第３の工程
    と、 上記ゲート電極をマスクとして上記各ＭＩＳＦＥＴ形成
    領域の上記半導体基板内に低濃度の第２導電型不純物イ
    オンを注入して、各ＭＩＳＦＥＴの低濃度ソース・ドレ
    イン領域を形成する第４の工程と、 上記各ゲート電極をマスクとして上記各ＭＩＳＦＥＴ形
    成領域の上記半導体基板内に第１導電型不純物イオンを
    注入して、上記低濃度ソース・ドレイン領域と上記基板
    領域との間に各ＭＩＳＦＥＴのポケット領域を形成する
    第５の工程と、 上記第１ＭＩＳＦＥＴ形成領域において、上記ゲート電
    極をマスクとして上記ポケット領域にさらに第１導電型
    不純物を注入して、上記第１ＭＩＳＦＥＴのポケット領
    域における第１導電型キャリアの濃度を上記第２ＭＩＳ
    ＦＥＴのポケット領域における第１導電型キャリアの濃
    度よりも濃くする第６の工程と、 上記各ＭＩＳＦＥＴ形成領域の上記ゲート電極の各側面
    上に絶縁体サイドウォールを形成する第７の工程と、 上記各ＭＩＳＦＥＴ形成領域において、上記ゲート電極
    及び上記各絶縁体サイドウォールをマスクとして上記半
    導体基板内に高濃度の第２導電型不純物のイオンを注入
    して、各ＭＩＳＦＥＴの高濃度ソース・ドレイン領域を
    形成する第８の工程とを備えていることを特徴とする半
    導体装置の製造方法。
  33. 【請求項３３】 請求項３２記載の半導体装置の製造方
    法において、 上記第６の工程では、上記半導体基板に垂直な方向に対
    して上記ゲート電極に対向する側に大きく傾いた方向か
    ら第１導電型不純物イオンを注入することを特徴とする
    半導体装置の製造方法。
  34. 【請求項３４】 半導体基板に第１ＭＩＳＦＥＴと第２
    ＭＩＳＦＥＴとを形成する半導体装置の製造方法であっ
    て、 各ＭＩＳＦＥＴ形成領域に上記各ＭＩＳＦＥＴのＶＴ制
    御レベル濃度の第１導電型不純物を含む基板領域を形成
    する第１の工程と、 上記各ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート
    絶縁膜を形成する第２の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第３の工程
    と、 上記各ＭＩＳＦＥＴ形成領域において、上記ゲート電極
    をマスクとして上記半導体基板内に低濃度の第２導電型
    不純物イオンを注入して、各ＭＩＳＦＥＴの低濃度ソー
    ス・ドレイン領域を形成する第４の工程と、 上記各ＭＩＳＦＥＴ形成領域において、上記各ゲート電
    極をマスクとして上記半導体基板内に第１導電型不純物
    イオンを注入して、上記低濃度ソース・ドレイン領域と
    上記基板領域との間にポケット領域を形成する第５の工
    程と、 上記各ＭＩＳＦＥＴ形成領域の上記ゲート電極の各側面
    上に絶縁体サイドウォールを形成する第６の工程と、 上記各ＭＩＳＦＥＴ形成領域において、上記ゲート電極
    及び上記各絶縁体サイドウォールをマスクとして上記半
    導体基板内に高濃度の第２導電型不純物のイオンを注入
    して、高濃度ソース・ドレイン領域を形成する第７の工
    程と、 上記第１ＭＩＳＦＥＴ形成領域において、上記ゲート電
    極及び上記半導体基板内に窒素イオンを注入する第８の
    工程と、 上記半導体基板を熱処理することにより、少なくとも上
    記第２ＭＩＳＦＥＴの上記ゲート電極中の第２導電型不
    純物を上記ゲート絶縁膜を通して上記半導体基板内に拡
    散させて、上記第２ＭＩＳＦＥＴのポケット領域におけ
    る第１導電型キャリアの濃度を上記第１ＭＩＳＦＥＴの
    ポケット領域における第１導電型キャリアの濃度よりも
    低くする第９の工程とを備えていることを特徴とする半
    導体装置の製造方法。
  35. 【請求項３５】 請求項３４記載の半導体装置の製造方
    法において、 上記第７の工程では、第２導電型不純物として、少なく
    ともボロンを含む不純物のイオンを注入することを特徴
    とする半導体装置の製造方法。
  36. 【請求項３６】 半導体基板に第１ＭＩＳＦＥＴと第２
    ＭＩＳＦＥＴとを形成する半導体装置の製造方法であっ
    て、 各ＭＩＳＦＥＴ形成領域に上記各ＭＩＳＦＥＴのＶＴ制
    御レベル濃度の第１導電型不純物を含む基板領域を形成
    する第１の工程と、 上記各ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート
    絶縁膜を形成する第２の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第３の工程
    と、 上記各ＭＩＳＦＥＴ形成領域において、上記ゲート電極
    をマスクとして上記半導体基板内に低濃度の第２導電型
    不純物イオンを注入して、低濃度ソース・ドレイン領域
    を形成する第４の工程と、 上記各ＭＩＳＦＥＴ形成領域において、上記各ゲート電
    極をマスクとして上記半導体基板内に第１導電型不純物
    イオンを注入して、上記低濃度ソース・ドレイン領域と
    上記基板領域との間にポケット領域を形成する第５の工
    程と、 上記各ＭＩＳＦＥＴ形成領域の上記ゲート電極の各側面
    上に絶縁体サイドウォールを形成する第６の工程と、 上記各ＭＩＳＦＥＴ形成領域において、上記ゲート電極
    及び上記各絶縁体サイドウォールをマスクとして上記半
    導体基板内に高濃度の第２導電型不純物のイオンを注入
    して、高濃度ソース・ドレイン領域を形成する第７の工
    程と、 上記第２ＭＩＳＦＥＴ形成領域において、上記ゲート電
    極及び上記半導体基板内に少なくともフッ素を含む不純
    物のイオンを注入する第８の工程と、 上記半導体基板を熱処理することにより、上記各ＭＩＳ
    ＦＥＴにおいて上記ゲート電極中の第２導電型不純物を
    上記ゲート絶縁膜を通して上記半導体基板内に拡散させ
    て、上記第２ＭＩＳＦＥＴのポケット領域における第１
    導電型キャリアの濃度を上記第１ＭＩＳＦＥＴのポケッ
    ト領域における第１導電型キャリアの濃度よりも薄くす
    る第９の工程とを備えていることを特徴とする半導体装
    置の製造方法。
  37. 【請求項３７】 請求項３６記載の半導体装置の製造方
    法において、 上記第７の工程では、第２導電型不純物として、少なく
    ともボロンを含む不純物のイオンを注入することを特徴
    とする半導体装置の製造方法。
  38. 【請求項３８】 半導体基板に第１ＭＩＳＦＥＴと第２
    ＭＩＳＦＥＴとを形成する半導体装置の製造方法であっ
    て、 各ＭＩＳＦＥＴ形成領域に上記各ＭＩＳＦＥＴのＶＴ制
    御レベル濃度の第１導電型不純物を含む基板領域を形成
    する第１の工程と、 上記各ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート
    絶縁膜を形成する第２の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第３の工程
    と、 上記各ＭＩＳＦＥＴ形成領域において、上記ゲート電極
    をマスクとして上記半導体基板内に低濃度の第２導電型
    不純物イオンを注入して、低濃度ソース・ドレイン領域
    を形成する第４の工程と、 上記各ＭＩＳＦＥＴ形成領域において、上記ゲート電極
    をマスクとして上記半導体基板内に第１導電型不純物イ
    オンを注入して、上記低濃度ソース・ドレイン領域と上
    記基板領域との間にポケット領域を形成する第５の工程
    と、 上記各ＭＩＳＦＥＴ形成領域において上記各ゲート電極
    の各側面上に絶縁体サイドウォールを形成する第６の工
    程と、 上記各ＭＩＳＦＥＴ形成領域において、上記ゲート電極
    及び上記各絶縁体サイドウォールをマスクとして上記半
    導体基板内に高濃度の第２導電型不純物のイオンを注入
    して、高濃度ソース・ドレイン領域を形成する第７の工
    程と、 上記第２ＭＩＳＦＥＴ形成領域において、上記ゲート電
    極及び上記半導体基板内に第２導電型不純物のイオンを
    注入する第８の工程と、 上記半導体基板を熱処理することにより、上記各ゲート
    電極中の第２導電型不純物を上記ゲート絶縁膜を通して
    上記半導体基板内に拡散させて、上記第２ＭＩＳＦＥＴ
    のポケット領域における第１導電型キャリアの濃度を上
    記第１ＭＩＳＦＥＴのポケット領域における第１導電型
    キャリアの濃度よりも薄くする第９の工程とを備えてい
    ることを特徴とする半導体装置の製造方法。
  39. 【請求項３９】 請求項３８記載の半導体装置の製造方
    法において、 上記第７の工程では、第２導電型不純物として、少なく
    ともボロンを含む不純物のイオンを注入することを特徴
    とする半導体装置の製造方法。
  40. 【請求項４０】 半導体基板に第１ＭＩＳＦＥＴと第２
    ＭＩＳＦＥＴとを形成する半導体装置の製造方法であっ
    て、 各ＭＩＳＦＥＴ形成領域に上記各ＭＩＳＦＥＴのＶＴ制
    御レベル濃度の第１導電型不純物を含む基板領域を形成
    する第１の工程と、 上記各ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート
    絶縁膜を形成する第２の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第３の工程
    と、 上記各ゲート電極の各側面上に絶縁体サイドウォールを
    形成する第４の工程と、 上記各ＭＩＳＦＥＴ形成領域において、上記ゲート電極
    及び上記各絶縁体サイドウォールをマスクとして上記半
    導体基板内に高濃度の第２導電型不純物のイオンを注入
    して、高濃度ソース・ドレイン領域を形成する第５の工
    程と、 上記各絶縁体サイドウォールを除去する第６の工程と、 上記各ＭＩＳＦＥＴ形成領域において、上記ゲート電極
    及び上記高濃度ソース・ドレイン領域の上にシリサイド
    膜を形成する第７の工程と、 上記各ＭＩＳＦＥＴ形成領域において、上記各シリサイ
    ド膜をマスクとして上記半導体基板内に低濃度の第２導
    電型不純物のイオンを注入して、上記高濃度ソース・ド
    レイン領域と上記基板領域との間に低濃度ソース・ドレ
    イン領域を形成する第８の工程と、 上記各ＭＩＳＦＥＴ形成領域において、上記各シリサイ
    ド膜をマスクとして上記半導体基板内に第１導電型不純
    物のイオンを注入して、上記低濃度ソース・ドレイン領
    域と基板領域との間にポケット領域を形成する第９の工
    程と、 上記第１ＭＩＳＦＥＴ形成領域において、上記各シリサ
    イド層をマスクとして上記半導体基板内に第１導電型不
    純物のイオンを注入して、上記第１ＭＩＳＦＥＴのポケ
    ット領域における第１導電型キャリアの濃度を上記第２
    ＭＩＳＦＥＴのポケット領域における第１導電型キャリ
    アの濃度よりも濃くする第１０の工程とを備えているこ
    とを特徴とする半導体装置の製造方法。
  41. 【請求項４１】 半導体基板内のｎＭＩＳＦＥＴ形成領
    域の上にゲート絶縁膜を形成する第１の工程と、 上記ゲート絶縁膜の上にゲート電極を形成する第２の工
    程と、 上記ｎＭＩＳＦＥＴ形成領域内において、上記ゲート電
    極と上記半導体基板内の上記ゲート電極の両側方に位置
    する領域とに少なくともフッ素を含む不純物を導入する
    第３の工程と、 上記第３の工程の後又は前に、上記ｎＭＩＳＦＥＴ形成
    領域内において、上記ゲート電極と上記半導体基板内の
    上記ゲート電極の両側方に位置する領域とに燐を導入す
    る第４の工程と、 上記第３及び第４の工程の後に、熱処理により上記燐を
    拡散，活性化させて、上記ゲート電極を低抵抗のｎ型ゲ
    ート電極にするとともに上記半導体基板内の上記ゲート
    電極の両側方に位置する領域にｎ型ソース・ドレイン領
    域を形成する第５の工程とを備えていることを特徴とす
    る半導体装置の製造方法。
  42. 【請求項４２】 請求項４１記載の半導体装置の製造方
    法において、 上記第２の工程の後、上記第３及び第４の工程の前に、
    上記ゲート電極と上記半導体基板内の上記ゲート電極の
    両側方に位置する領域とに低濃度のｎ型不純物を導入す
    る工程と、 上記低濃度のｎ型不純物を導入した後に上記ゲート電極
    の両側面上に絶縁体サイドウォールを形成する工程とを
    さらに備え、 上記第４の工程は、上記絶縁体サイドウォールをマスク
    として行われることを特徴とする半導体装置の製造方
    法。
  43. 【請求項４３】 請求項４１記載の半導体装置の製造方
    法において、 上記第１及び第２の工程では、上記半導体基板内のｐＭ
    ＩＳＦＥＴ形成領域の上にも上記ｎＭＩＳＦＥＴ形成領
    域におけると同じゲート絶縁膜及びゲート電極を形成
    し、 上記第２の工程の後上記第５の工程の前に、上記ｐＭＩ
    ＳＦＥＴ形成領域において、上記ゲート電極と上記半導
    体基板内の上記ゲート電極の両側方に位置する領域とに
    ｐ型不純物を導入する工程をさらに備え、 上記第５の工程では、上記ｐＭＩＳＦＥＴ形成領域内の
    ｐ型不純物を拡散，活性化させて、上記ゲート電極を低
    抵抗のｐ型ゲート電極にするとともに上記半導体基板内
    の上記ゲート電極の両側方に位置する領域にｐ型ソース
    ・ドレイン領域を形成することを特徴とする半導体装置
    の製造方法。
  44. 【請求項４４】 請求項４３記載の半導体装置の製造方
    法において、 上記第２の工程の後、上記第３及び第４の工程の前に、 上記ｎＭＩＳＦＥＴ形成領域において、上記ゲート電極
    と上記半導体基板内の上記ゲート電極の両側方に位置す
    る領域とに低濃度のｎ型不純物を導入する工程と、 上記ｐＭＩＳＦＥＴ形成領域において、上記ゲート電極
    と上記半導体基板内の上記ゲート電極の両側方に位置す
    る領域とに低濃度のｐ型不純物を導入する工程と、 上記低濃度の不純物を導入した後に上記ゲート電極の両
    側面上に絶縁体サイドウォールを形成する工程とをさら
    に備え、 上記第４の工程及びｐ型不純物を導入する工程は、上記
    絶縁体サイドウォールをマスクとして行われることを特
    徴とする半導体装置の製造方法。
  45. 【請求項４５】 請求項４３又は４４記載の半導体装置
    の製造方法において、 上記ｐ型不純物は、ホウ素のみであることを特徴とする
    半導体装置の製造方法。
  46. 【請求項４６】 請求項４１記載の半導体装置の製造方
    法において、 上記第３の工程における少なくともフッ素を含む不純物
    の導入をフッ化ゲルマニウムイオンの注入により行い、 上記第４の工程を上記第３の工程の後に行い、かつ燐の
    導入を燐イオンの注入により行うことを特徴とする半導
    体装置の製造方法。
  47. 【請求項４７】 請求項４６記載の半導体装置の製造方
    法において、 上記第１及び第２の工程では、上記半導体基板内のｐＭ
    ＩＳＦＥＴ形成領域の上にも上記ｎＭＩＳＦＥＴ形成領
    域におけると同じゲート絶縁膜及びゲート電極を形成
    し、 上記第３の工程では、上記ｎＭＩＳＦＥＴ形成領域のみ
    において、上記ゲート電極と上記半導体基板内の上記ゲ
    ート電極の両側方に位置する領域とにフッ化ゲルマニウ
    ムを導入し、 上記第３の工程の後上記第５の工程の前に、上記ｐＭＩ
    ＳＦＥＴ形成領域において、上記ゲート電極と上記半導
    体基板内の上記ゲート電極の両側方に位置する領域とに
    ｐ型不純物イオンを注入する工程をさらに備え、 上記第５の工程では、上記ｐＭＩＳＦＥＴ形成領域内の
    ｐ型不純物を拡散，活性化させて、上記ゲート電極を低
    抵抗のｐ型ゲート電極にするとともに上記半導体基板内
    の上記ゲート電極の両側方に位置する領域にｐ型ソース
    ・ドレイン領域を形成することを特徴とする半導体装置
    の製造方法。
  48. 【請求項４８】 請求項４６記載の半導体装置の製造方
    法において、 上記第１及び第２の工程では、上記半導体基板内のｐＭ
    ＩＳＦＥＴ形成領域の上にも上記ｎＭＩＳＦＥＴ形成領
    域におけると同じゲート絶縁膜及びゲート電極を形成
    し、 上記第３の工程では、上記ｎＭＩＳＦＥＴ形成領域及び
    上記ｐＭＩＳＦＥＴ形成領域において、上記ゲート電極
    と上記半導体基板内の上記ゲート電極の両側方に位置す
    る領域とにフッ化ゲルマニウムを導入し、 上記第３の工程の後上記第５の工程の前に、上記ｐＭＩ
    ＳＦＥＴ形成領域において、上記ゲート電極と上記半導
    体基板内の上記ゲート電極の両側方に位置する領域とに
    ｐ型不純物イオンを注入する工程をさらに備え、 上記第５の工程では、上記ｐＭＩＳＦＥＴ形成領域内の
    ｐ型不純物を拡散，活性化させて、上記ゲート電極を低
    抵抗のｐ型ゲート電極にするとともに上記半導体基板内
    の上記ゲート電極の両側方に位置する領域にｐ型ソース
    ・ドレイン領域を形成することを特徴とする半導体装置
    の製造方法。
  49. 【請求項４９】 半導体基板に第１ｎ，第２ｎＭＩＳＦ
    ＥＴと第１，第２ｐＭＩＳＦＥＴとを形成するための半
    導体装置の製造方法であって、 第１，第２ｎＭＩＳＦＥＴ形成領域の少なくともチャネ
    ル領域となる領域にｐ型不純物を同時に導入する第１の
    工程と、 第１，第２ｐＭＩＳＦＥＴ形成領域の少なくともチャネ
    ル領域となる領域にｎ型不純物を同時に導入する第２の
    工程と、 上記第２ｎＭＩＳＦＥＴ形成領域及び第１ｐＭＩＳＦＥ
    Ｔ形成領域を覆い、上記第１ｎＭＩＳＦＥＴ形成領域及
    び上記第２ｐＭＩＳＦＥＴ形成領域を開口したマスク部
    材を用いて、上記第１ｎＭＩＳＦＥＴ形成領域及び第２
    ｐＭＩＳＦＥＴ形成領域の少なくともチャネル領域とな
    る領域にｐ型不純物を導入する第３の工程と、 上記各ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート
    絶縁膜を形成する第４の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第５の工程
    と、 上記各ｎＭＩＳＦＥＴ形成領域において、上記各ゲート
    電極をマスクとしてｎ型不純物イオンを上記半導体基板
    内に注入してｎ型ソース・ドレイン領域を形成する一
    方、上記ｐＭＩＳＦＥＴ形成領域において、上記各ゲー
    ト電極をマスクとしてｐ型不純物イオンを上記半導体基
    板内に注入してｐ型ソース・ドレイン領域を形成する第
    ６の工程とを備えていることを特徴とする半導体装置の
    製造方法。
  50. 【請求項５０】 半導体基板に第１ｎ，第２ｎＭＩＳＦ
    ＥＴと第１，第２ｐＭＩＳＦＥＴとを形成するための半
    導体装置の製造方法であって、 第１，第２ｎＭＩＳＦＥＴ形成領域の少なくともチャネ
    ル領域となる領域にｐ型不純物を同時に導入する第１の
    工程と、 第１，第２ｐＭＩＳＦＥＴ形成領域の少なくともチャネ
    ル領域となる領域にｎ型不純物を同時に導入する第２の
    工程と、 上記第１ｎＭＩＳＦＥＴ形成領域及び第２ｐＭＩＳＦＥ
    Ｔ形成領域を覆い、上記第２ｎＭＩＳＦＥＴ形成領域及
    び上記第１ｐＭＩＳＦＥＴ形成領域を開口したマスク部
    材を用いて、上記第２ｎＭＩＳＦＥＴ形成領域及び第１
    ｐＭＩＳＦＥＴ形成領域の少なくともチャネル領域とな
    る領域にｎ型不純物を導入する第３の工程と、 上記各ＭＩＳＦＥＴ形成領域内の半導体基板上にゲート
    絶縁膜を形成する第４の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第５の工程
    と、 上記各ｎＭＩＳＦＥＴ形成領域において、上記各ゲート
    電極をマスクとしてｎ型不純物イオンを上記半導体基板
    内に注入してｎ型ソース・ドレイン領域を形成する一
    方、上記ｐＭＩＳＦＥＴ形成領域において、上記各ゲー
    ト電極をマスクとしてｐ型不純物イオンを上記半導体基
    板内に注入してｐ型ソース・ドレイン領域を形成する第
    ６の工程とを備えていることを特徴とする半導体装置の
    製造方法。
  51. 【請求項５１】 半導体基板に第１ＭＩＳＦＥＴと第２
    ＭＩＳＦＥＴとを形成する半導体装置の製造方法であっ
    て、 各ＭＩＳＦＥＴ形成領域の少なくともチャネル領域とな
    る領域に第１導電型不純物を導入する第１の工程と、 上記各ＭＩＳＦＥＴ形成領域内の半導体基板上に酸化膜
    からなるゲート絶縁膜を形成する第２の工程と、 上記ゲート絶縁膜上にゲート電極を形成する第３の工程
    と、 上記第２ＭＩＳＦＥＴ形成領域において、少なくともゲ
    ート電極内に窒素を導入する第３の工程と、 熱処理により、上記第２ＭＩＳＦＥＴのゲート電極中の
    窒素を拡散させて、上記ゲート絶縁膜を窒化酸化膜にす
    る第４の工程と、 上記各ＭＩＳＦＥＴ形成領域において、上記各ゲート電
    極をマスクとして不純物イオンを上記半導体基板内に注
    入してソース・ドレイン領域を形成する第５の工程とを
    備えていることを特徴とする半導体装置の製造方法。
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