CN102194743B

CN102194743B - 一种掺杂图案的制作方法

Info

Publication number: CN102194743B
Application number: CN201010135822.2A
Authority: CN
Inventors: 曾焕廷; 黄俊宪; 黄宏钦; 李振伟
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2010-03-16
Filing date: 2010-03-16
Publication date: 2014-09-24
Anticipated expiration: 2030-03-16
Also published as: CN102194743A

Abstract

本发明公开了一种掺杂图案的制作方法。该方法包含有：提供一基底，该基底内形成有多个浅沟隔离，且这些浅沟隔离定义并电性隔离多个具有相同电性的有源区域；在该基底上形成一图案化光阻，且该图案化光阻包含多个暴露区，暴露出这些有源区域与相邻有源区域间的这些浅沟隔离；以及进行一离子注入工艺，透过该图案化光阻在该有源区域内形成多个掺杂图案。

Description

一种掺杂图案的制作方法

技术领域

本发明涉及一种掺杂图案的制作方法，尤指一种半导体装置的掺杂图案的制作方法。

背景技术

随着集成电路的高积集化与半导体装置的微小化，半导体装置的线宽与用来提供各装置间电性隔离的浅沟隔离(shallow trench isolation，以下简称为STI)宽度也越来越小，而上述元件线宽的缩小持续挑战着半导体工艺如光刻(photolithography)等工艺的能力。

由于集成电路是多层结构，而每一层均需通过光刻工艺定义图案，因此光刻工艺可说是半导体工艺中关键性技术之一。然而，光刻工艺的二大元素为：光掩模与光阻，在面对各元件的线宽逐渐缩小的趋势中，不仅必需面对光掩模对准的问题，同时亦需面对光阻材料本身可能影响工艺良率的问题。举例来说，光阻材料常因其与前层材料粘着性不佳的关系，而可能在形成后或后续工艺中发生倒塌的问题，继而影响后续离子注入工艺的结果、降低工艺良率与工艺容忍度(process window)。同样的问题不但发生于用以调整V_tn、V_tp的离子注入工艺中，也发生在形成NMOS、PMOS的LDD离子注入工艺与源极/漏极离子注入工艺中。因此，目前仍需要一种可避免因光阻影响工艺良率与容忍度的制作方法。

发明内容

因此，本发明的一目的在于提供一种可避免光阻因素影响离子注入工艺结果的掺杂图案的制作方法。

根据本发明所提供的实施例，提供一种掺杂图案的制作方法。该制作方法包括：提供一基底，该基底内形成有多个浅沟隔离(STI)，且这些STI定义并电性隔离多个具有相同电性的有源区域；在该基底上形成一图案化光阻，且该图案化光阻包含多个暴露区，暴露出这些有源区域与相邻有源区域间的这些STI；以及进行一离子注入工艺，透过该图案化光阻在该有源区域内形成多个掺杂图案。

根据本发明所提供的实施例，另提供一种掺杂图案的制作方法，该制作方法包括：首先提供一基底，该基底内形成有多个STI，且这些STI定义并电性隔离多个具有相同电性的有源区域；利用一导电层定义图案在这些有源区域内形成多个第一导电层图案与在部分STI上形成多个第二导电层图案；在该基底上形成一图案化光阻，该图案化光阻包含多个暴露区，暴露出这些有源区域、部分相邻有源区域间的这些STI与这些第一导电层图案；以及进行一离子注入工艺，透过该图案化光阻在该有源区域内形成多个掺杂图案。

根据本发明所提供的实施例，更提供一种离子注入光掩模的制作方法，该制作方法首先提供一预定掺杂图案与一STI定义图案；以及利用该STI定义图案校正该预定掺杂图案，而在一光掩模上形成一校正掺杂图案。

根据本发明所提供的掺杂图案制作方法，透过校正掺杂图案而形成的图案化光阻将不会形成在预定具有相同掺杂型态的有源区域中的STI上方，因此可避免光阻因粘着度不加发生倒塌、继而影响后续离子注入工艺的结果与工艺容忍度等问题。

附图说明

图1与图2为本发明所提供的掺杂图案的制作方法的第一优选实施例的流程图；

图3至图6为该第一优选实施例的示意图；

图7与图8为本发明所提供的掺杂图案的制作方法的第二优选实施例的流程图；

图9至第13图为该第二优选实施例的示意图。

附图标记说明

100 半导体基板 102 STI

110a NMOS有源区域 110b PMOS有源区域

112a N型掺杂区域 112b P型掺杂区域

114 栅极结构 116a NLDD

116b PLDD 118a 源极/漏极

120、122、124 图案化光阻

130 间隙壁

200、202、204 步骤

2022、2024、2026、2028 步骤

700、702、704、706、708 步骤

7042、7044、7046a、7046b、7048 步骤

300 基底 306 STI定义图案

308 STI区域 310 STI

312 第一有源区域 314 第二有源区域

320、340、360 图案化光阻 322、342、362 暴露区

324、344、364 阻挡区 330、350、370 离子注入工艺

332 N型掺杂图案 334 P型掺杂图案

352、354 掺杂图案/LDD 356 间隙壁

372 掺杂图案/源极/漏极 400、420 预定掺杂图案

402、422 第一掺杂暴露区 404、424 第一掺杂阻挡区

410、430 校正掺杂图案 412、432 第二掺杂暴露区

414、434 第二掺杂阻挡区 500、550 离子注入光掩模

600 导电层定义图案 600a 第一导电层图案

600b 第二导电层图案

具体实施方式

请参阅图1至图6，图1与图2为本发明所提供的掺杂图案的制作方法的第一优选实施例的流程图；图3至图6为该制作方法的第一优选实施例的示意图。如图1所示，首先进行步骤200：提供一基底，该基底内形成有多个STI，这些STI定义并电性隔离多个有源区域。

请参阅图3，本第一优选实施例首先提供一基底300，基底300可为一硅基底或硅覆绝缘基底(silicon-on-insulator，SOI)基底。随后提供一STI定义光掩模，其包含有一STI定义图案306，并进行光刻工艺将该STI定义图案306转移至基底300上定义出多个STI区域308。上述光刻工艺的步骤及其所需的硬掩模及光阻等膜层等细节皆为该领域中的通常知识，故于此不再赘述。接下来进行一蚀刻工艺蚀刻STI区域308，而在基底300内形成多个浅沟(图未示)。随后在浅沟内填入硅氧材料而形成STI 310。如图3所示，STI310在基底300上定义且电性隔离多个第一有源区域312与多个第二有源区域314。举例来说，第一有源区域312为一NMOS晶体管有源区域；而第二有源区域314则为一PMOS晶体管有源区域，反之亦可。

接下来进行步骤202：在该基底上形成一图案化光阻，且该图案化光阻包含多个暴露区，暴露出这些有源区域与相邻有源区域间的这些STI。

步骤202所述的图案化光阻通过一形成于离子注入光掩模上的校正掺杂图案转移而成，而该校正掺杂图案的形成步骤可参阅图2。在本第一优选实施例中，该校正掺杂图案与该离子注入光掩模的制作步骤包含如下的步骤：

步骤2022：提供一STI定义图案与一预定掺杂图案，该预定掺杂图案包含多个第一掺杂阻挡区与多个第一掺杂暴露区。

请参阅图4。预定掺杂图案400可为一已知调整NMOS晶体管的V_tn的离子注入工艺时所需的掺杂图案。而STI定义图案可为上述用以定义STI区域308的STI定义图案306。预定掺杂图案400包含多个第一掺杂暴露区402与多个第一掺杂阻挡区404。预定掺杂图案400为一电脑程序设计且未输出的图案，但在设定中，第一掺杂暴露区402对应于第一有源区域312，而第一掺杂阻挡区404则对应于所有的STI 310与第二有源区域314。

步骤2024：比对该预定掺杂图案与该STI定义图案。

步骤2026：当相邻的第一掺杂暴露区中出现该STI定义图案时合并这些第一掺杂暴露区，而形成一包含有多个第二掺杂暴露区与多个第二掺杂阻挡区的校正掺杂图案。

比对STI定义图案306与预定掺杂图案400，当相邻的第一掺杂暴露区402中出现与第一掺杂阻挡区404重叠的STI定义图案306时，即进行一光学接近修正(optical proximity correction，以下简称为OPC)方法合并第一掺杂暴露区402，删除与STI定义图案306重叠的第一掺杂阻挡区404，而形成如图5所示的多个第二掺杂暴露区412。并在对应于第二有源区域314、第一有源区域312及第二有源区域314间STI 310之处形成多个第二掺杂阻挡区414，而形成一校正掺杂图案410。

步骤2028：转移该校正掺杂图案至一光阻层上形成该图案化光阻。

请参阅图6。接下来，将校正掺杂图案410输出并形成于一离子注入光掩模500，完成离子注入光掩模500的制作。之后再利用一光刻工艺，将离子注入光掩模500上的校正掺杂图案410转移至基底300上，形成步骤202所述的图案化光阻320。图案化光阻320包含多个暴露区322与多个阻挡区324。暴露区322分别对应于校正掺杂图案410的第二掺杂暴露区412，而暴露出第一有源区域312与相邻第一有源区域312间的STI 310。阻挡区324则分别对应于校正掺杂图案410的第二掺杂阻挡区414，而覆盖第二有源区域314、第一有源区域312及第二有源区域314间的STI 310。完成图案化光阻320的制作后，进行：

步骤204：进行一离子注入工艺，透过该图案化光阻于第一有源区域内形成多个掺杂图案。

请继续参阅图6。接下来进行一离子注入工艺330，离子注入工艺330可为用以调整NMOS晶体管Vtn的N型离子注入工艺。离子注入工艺330透过图案化光阻320在第一有源区域312内形成多个有源区域掺杂图案，如N型掺杂图案332。此外，亦可制备另一光掩模来形成另一图案化光阻，再利用相同的制作方法制作用以调整PMOS晶体管Vtp的P型掺杂图案334(示于图9)。

根据本第一优选实施例所教导的方法，利用STI 310内材料可阻挡离子进入基底300的特性，故直接采用STI 310作为离子注入工艺中所需的阻挡层。因此在形成校正掺杂图案410与图案化光阻320时，具有相同电性要求的相邻第一有源区域312中的STI 310上方更刻意不形成阻挡区。随着各元件的线宽逐渐缩小与图案化光阻320高宽比随的增大的趋势，本发明所提供的方法更可避免光阻材料与STI材料因粘着性不佳发生倒塌的情况。

接下来请参阅图7至第13图，图7与图8本发明所提供的掺杂图案的制作方法的第二优选实施例的流程图；图9至第13图则为本第二优选实施例所提供的掺杂图案的制作方法的示意图。在本第二优选实施中，与第一优选实施例相同的元件采用相同的元件标号。

如图7所示，本第二优选实施例首先进行步骤700与步骤702：

步骤700：提供一基底，该基底内形成有多个STI，且这些STI定义并电性隔离多个具有相同电性的有源区域。

如图9所示，本第二优选实施例在一基底300内形成多个STI 310以及由STI 310所定义的第一有源区域312、第二有源区域314。由于STI 310形成的步骤与第一优选实施例相同，故在此不再赘述。接下来通过分别进行上述第一优选实施例所提供的方法，而在第一有源区域312与第二有源区域314内分别形成可调整NMOS晶体管V_tn或PMOS晶体管V_tp的N型掺杂图案332与P型掺杂图案334。

步骤702：利用一导电层定义图案在这些有源区域内形成多个第一导电层图案与在部分STI上形成多个第二导电层图案。

请继续参与图9。接下来利用一导电层定义图案600(示于图10)，在第一有源区域312与第二有源区域314内的基底300上形成多个第一导电层图案600a，例如栅极图案；与形成于部分STI 310上的第二导电层图案600b，例如电阻图案。然而第一导电层图案600a与第二导电层图案600b并不限于上述的栅极图案及电阻导电层图案，其亦可为其他掺杂图案。接下来进行步骤704：

步骤704：在该基底上形成一图案化光阻，该图案化光阻包含多个暴露区，暴露出这些有源区域、相邻有源区域间的这些STI与这些第一导电层图案。

值得注意的是，步骤704所述的图案化光阻通过一形成于离子注入光掩模上校正掺杂图案转移而成，而该校正掺杂图案的形成步骤可参阅图8。在本第二优选实施例中，该校正掺杂图案与该离子注入光掩模的制作步骤包含如下的步骤：

步骤7042：提供一STI定义图案、一导电层定义图案、与一预定掺杂图案，该预定掺杂图案包含多个第一掺杂阻挡区与多个第一掺杂暴露区。

请参阅图10。STI定义图案可为前述用以定义STI区域308的STI定义图案306。而导电层定义图案则可为前述用以形成第一导电层图案600a与第二导电层图案600b的导电层定义图案600。预定掺杂图案420可为一已知的制作NMOS晶体管的LDD与源极/漏极的N型离子注入工艺时所需的掺杂图案。预定掺杂图案420包含多个第一掺杂暴露区422与多个第一掺杂阻挡区424。预定掺杂图案600为一电脑程序设计且未输出的图案，但在设定中，第一掺杂暴露区422对应于第一有源区域312，而第一掺杂阻挡区424则对应于第二有源区域314与各STI 310。

步骤7044：比对该预定掺杂图案、该STI定义图案与该导电层定义图案。

步骤7046a：当相邻的第一掺杂暴露区中仅出现该STI定义图案时合并这些第一掺杂暴露区，形成多个第二掺杂暴露区。

步骤7046b：当相邻的第一掺杂暴露区中同时出现该STI定义图案与该导电层定义图案时，形成多个第二掺杂阻挡区。

请继续参阅图10与图11。在比对预定掺杂图案420、STI定义图案306与导电层定义图案600后，当相同电性且相邻的掺杂区域中，亦即相邻的第一掺杂暴露区422中间仅出现与第一掺杂阻挡区424重叠的STI定义图案306时，便进行一OPC方法合并这些第一掺杂暴露区422，形成多个第二掺杂暴露区432。值得注意的是，当相邻的第一掺杂暴露区422中出现STI定义图案306，但此STI定义图案306上方又同时出现有导电层定义图案600跨越，即STI定义图案306、导电层定义图案600与第一掺杂阻挡区424三者重叠时，则需形成多个相对应的第二掺杂阻挡区434。除此之外，第二掺杂阻挡区434亦形成于对应第二有源区域314与第一有源区域312、第二有源区域314间的STI 310的处。

步骤7048：转移该校正掺杂图案至一光阻层上形成该图案化光阻。

接下来，将包含上述第二掺杂暴露区432与第二掺杂阻挡区434的校正掺杂图案430输出并形成于一离子注入光掩模550(示于第12图)上，完成离子注入光掩模550的制作。请参阅图12。接下来在基底300上再形成一光阻，并利用离子注入光掩模550进行一光刻工艺，将校正掺杂图案430转移至基底300上，而形成步骤704所述的图案化光阻340。且图案化光阻340包含多个暴露区342与多个阻挡区344。暴露区342分别对应于校正掺杂图案430的第二掺杂暴露区432，而暴露出第一有源区域312与其内的第一导电层图案600a，以及相邻第一有源区域312间且其上并无第二导电层图案600b的STI 310。阻挡区344则分别对应于校正掺杂图案430的第二掺杂阻挡区434，而覆盖第二有源区域314、第一有源区域312及第二有源区域314间的STI 310、以及相邻第一有源区域312间但其上形成有第二导电层图案600b的STI 310。完成图案化光阻340的制作后，进行：

步骤706：进行一离子注入工艺，透过该图案化光阻在第一有源区域内形成多个掺杂图案。

请参阅图13。接下来进行一离子注入工艺350，如一用以制作NMOS晶体管的LDD的N型离子注入工艺，透过图案化光阻340在第一有源区域312内形成掺杂图案352，作为NMOS晶体管的LDD。且利用相同的制作方法，亦可制备另一光掩模来形成另一图案化光阻，用以制作另一掺杂图案354，作为PMOS晶体管的LDD。

请继续参阅图13。本第二优选实施例所提供的掺杂图案的制作方法，亦可在形成LDD 352、354及间隙壁356之后，利用上述的离子注入光掩模550在在基底上300上形成另一图案化光阻360，且图案化光阻360亦包含多个暴露区362及多个阻挡区364。暴露区362与阻挡区364对应的位置则同于上述图案化光阻340的暴露区342与阻挡区344。完成图案化光阻360的制作后，进行步骤706所述的一离子注入工艺370，如一用以制作NMOS晶体管的N型源极/漏极的离子工艺，透过图案化光阻360于第一有源区域312内形成掺杂图案372，作为NMOS晶体管的源极/漏极372。且利用相同的制作方法，亦可制备另一光掩模来形成另一图案化光阻，用以制作作为PMOS晶体管的源极/漏极的掺杂图案(图未示)。

根据本第二优选实施例所教导的方法，亦利用STI 310内材料可阻挡离子进入基底300的特性，故直接采用STI 310作为离子注入工艺350/370中所需的阻挡层。因此在形成校正掺杂图案420与图案化光阻340/360时，具有相同电性掺杂要求且相邻的第一有源区域312中的STI 310依据其上方是否有其他第二导电层图案600b的设置判定是否需利用图案化光阻340/360阻挡，即当STI 310上并无第二导电层图案600b设置时，STI 310可作为离子注入工艺350/370中所需的阻挡层，故上方更刻意不形成阻挡区，以避免光阻材料与STI材料因粘着性不加发生倒塌的情况。而当具有相同电性掺杂要求且相邻的第一有源区域312中的STI 310上方有其他第二导电层600b的设置时，则需避免离子注入350/370影响导电层的电性表现，故仍须利用图案化光阻340/360阻挡。

综上所述，本发明所提供的掺杂图案的制作方法中，透过校正掺杂图案而形成的图案化光阻将不会形成在预定具有相同掺杂型态的有源区域中的STI上方，因此可避免光阻因粘着度不加发生倒塌、继而影响后续离子注入工艺的结果与工艺容忍度等问题。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种掺杂图案的制作方法，包含有：

提供一基底，利用一浅沟隔离定义图案在该基底内形成多个浅沟隔离，且这些浅沟隔离定义并电性隔离多个具有相同电性的有源区域；

提供一预定掺杂图案；

比对该预定掺杂图案与该浅沟隔离定义图案以形成一校正掺杂图案；转移该校正掺杂图案而在该基底上形成一图案化光阻，且该图案化光阻包含多个暴露区，暴露出这些有源区域与相邻有源区域间的这些浅沟隔离，其中至少两个相邻的有源区域具有相同电性，且这两个相邻的有源区域彼此电性隔离；以及

进行一离子注入工艺，透过该图案化光阻在该有源区域内形成多个掺杂图案。

2.如权利要求1所述的制作方法，其中形成这些浅沟隔离的步骤还包含：

提供该浅沟隔离定义图案，在该基底上定义多个浅沟隔离区域；以及

在这些浅沟隔离区域内分别形成该浅沟隔离。

3.如权利要求2所述的制作方法，其中形成该图案化光阻的步骤还包含：

提供该预定掺杂图案，该预定掺杂图案包含多个第一掺杂阻挡区与多个第一掺杂暴露区；

比对该预定掺杂图案与该浅沟隔离定义图案，当相邻的第一掺杂暴露区中出现该浅沟隔离定义图案时合并这些第一掺杂暴露区，而形成多个第二掺杂暴露区与多个第二掺杂阻挡区，且该校正掺杂图案包含这些第二掺杂暴露区与这些第二掺杂阻挡区；以及

转移该校正掺杂图案至一光阻层上形成该图案化光阻。

4.如权利要求3所述的制作方法，其中该校正掺杂图案形成于一离子注入光掩模上。

5.如权利要求3所述的制作方法，其中该图案化光阻的这些暴露区分别对应于这些第二掺杂暴露区。

6.如权利要求3所述的制作方法，其中该图案化光阻还包含多个阻挡区，分别对应于该校正掺杂图案的这些第二掺杂阻挡区。

7.如权利要求1所述的制作方法，其中该离子注入工艺包含N型离子注入工艺或P型离子注入工艺。

8.如权利要求1所述的制作方法，其中该掺杂图案包含一有源区域掺杂图案。

9.一种掺杂图案的制作方法，包含有：

利用一导电层定义图案于这些有源区域内形成多个第一导电层图案与在部分浅沟隔离上形成多个第二导电层图案；

提供一预定掺杂图案；

比对该预定掺杂图案、该浅沟隔离定义图案与该导电层定义图案形成一校正掺杂图案；

转移该校正掺杂图案而在该基底上形成一图案化光阻，该图案化光阻包含多个暴露区，暴露出这些有源区域、这些有源区域内的这些第一导电层图案、与部分相邻有源区域间的这些浅沟隔离；以及

进行一离子注入工艺，透过该图案化光阻于该有源区域内形成多个掺杂图案。

10.如权利要求9所述的制作方法，其中形成这些浅沟隔离的步骤还包含：

在这些浅沟隔离区域内分别形成该浅沟隔离。

11.如权利要求10所述的制作方法，其中形成该图案化光阻的步骤还包含：

提供该预定掺杂图案，该预定掺杂图案包含多个第一掺杂阻挡区与多个第一掺杂暴露区；以及

比对该预定掺杂图案、该浅沟隔离定义图案与该导电层定义图案，当相邻的第一掺杂暴露区中仅出现该浅沟隔离定义图案时合并这些第一掺杂暴露区，形成多个第二掺杂暴露区，而当相邻的第一掺杂暴露区中同时出现该浅沟隔离定义图案与该导电层定义图案时，形成多个第二掺杂阻挡区，而该校正掺杂图案包含这些第二掺杂暴露区与这些第二掺杂阻挡区。

12.如权利要求11所述的制作方法，其中该图案化光阻的这些暴露区分别对应于这些第二掺杂暴露区。

13.如权利要求11所述的制作方法，其中该图案化光阻还包含多个阻挡区，分别对应于这些第二掺杂阻挡区。

14.如权利要求13所述的制作方法，其中这些阻挡区覆盖这些第二导电层图案与部分这些浅沟隔离。

15.如权利要求9所述的制作方法，其中该离子注入工艺包含N型离子注入工艺或P型离子注入工艺。

16.如权利要求9所述的制作方法，其中该掺杂图案包含一轻掺杂漏极掺杂图案或一源极/漏极掺杂图案。

17.一种制作离子注入光掩模的制作方法，包含有：

提供一预定掺杂图案与一浅沟隔离(STI)定义图案，该预定掺杂图案还包含多个第一掺杂阻挡区与多个第一掺杂暴露区；

利用该浅沟隔离定义图案校正该预定掺杂图案，而形成一校正掺杂图案；以及

在一光掩模上输出该校正掺杂图案。

18.如权利要求17所述的制作方法，其中形成该校正掺杂图案的步骤还包含：

比对该预定掺杂图案与该浅沟隔离定义图案；

当相邻的第一掺杂暴露区中出现该浅沟隔离定义图案时合并这些第一掺杂暴露区，形成多个第二掺杂暴露区；以及

形成多个第二掺杂阻挡区。

19.如权利要求17所述的制作方法，其中形成该校正掺杂图案的步骤还包含：

提供一导电层定义图案；

比对该预定掺杂图案、该浅沟隔离定义图案与该导电层定义图案；

当相邻的第一掺杂暴露区中仅出现该浅沟隔离定义图案时合并这些第一掺杂暴露区，形成多个第三掺杂暴露区；以及

当相邻的第一掺杂暴露区中同时出现该浅沟隔离定义图案与该导电层定义图案时，形成多个第三掺杂阻挡区。

20.如权利要求19所述的制作方法，其中该导电层定义图案还包含多个栅极定义图案或多个电阻定义图案。