KR20010038177A - 트랜지스터 형성방법 - Google Patents
트랜지스터 형성방법 Download PDFInfo
- Publication number
- KR20010038177A KR20010038177A KR1019990046054A KR19990046054A KR20010038177A KR 20010038177 A KR20010038177 A KR 20010038177A KR 1019990046054 A KR1019990046054 A KR 1019990046054A KR 19990046054 A KR19990046054 A KR 19990046054A KR 20010038177 A KR20010038177 A KR 20010038177A
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- resist film
- transistor
- gate
- resist layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 45
- 239000012535 impurity Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims description 8
- 239000007943 implant Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 15
- 150000002500 ions Chemical class 0.000 abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 17
- 229920005591 polysilicon Polymers 0.000 description 17
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
Abstract
게이트 전극의 단면 프로파일 열화 및 그 길이 변화를 막을 수 있도록 하여, 고정밀 소자를 구현할 수 있도록 한 트랜지스터 형성방법이 개시된다. 이를 구현하기 위하여 본 발명에서는, 반도체 기판 상의 활성영역에 게이트 산화막을 사이에 두고 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함한 상기 기판 전면에 상기 게이트 전극이 충분히 덮혀지도록 제 1 레지스트막을 형성하는 단계와, 상기 게이트 전극의 표면이 노출될 때까지 상기 제 1 레지스트막을 에치백하는 단계와, 상기 게이트 전극의 표면 노출부와 그 주변부의 상기 제 1 레지스트막 표면이 소정 부분 노출되도록, 상기 제 1 레지스트막 상에 제 2 레지스트막을 형성하는 단계 및, 상기 제 2 레지스트막을 마스크로 이용하여 상기 결과물 상으로 불순물을 이온주입하여 상기 게이트 전극 내로 불순물을 주입한 후, 상기 제 1 및 제 2 레지스트막을 제거하는 단계로 이루어진 트랜지스터 형성방법이 제공된다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 트랜지스터 제조시 게이트 전극의 단면 프로파일(profile) 열화로 인해 게이트 전극의 길이가 변화되는 것을 막을 수 있도록 하여 고정밀 소자를 구현할 수 있도록 한 트랜지스터 형성방법에 관한 것이다.
반도체 집적회로(이하, IC라 한다)의 고집적화가 진행됨에 따라 칩 사이즈를 최소화함과 동시에 소자의 성능(performance)을 최대한 높이는 방향으로 기술 개발이 이루어지고 있다. 따라서, 최근에는 IC 제조시 미세 패턴 가공을 위한 보다 정밀한 수준의 공정 진행이 요구되고 있다. 특히, 서브미크론(submicron) 트랜지스터의 게이트 길이가 줄어듦으로 인하여 게이트 전극 형성이 더욱 더 어려워지고 있다. 그리고 트랜지스터를 이루는 게이트 산화막의 경우, 그 두께가 얇아질수록 산화막 커패시턴스가 증가되는 특성을 지니나, 게이트 전극과 기판간의 접합에 의해 형성되는 디플리션층(depletion layer)으로 인해 게이트 산화막의 두께를 어느 한도 이하로 가져가더라도 커패시턴스를 증가시키는데에는 한계가 뒤따랐었다. 이는 트랜지스터 구동시 게이트 전극쪽에 형성된 디플리션층과 게이트 산화막이 한꺼번에 유전막의 역할을 했기 때문이다.
그러므로, 현재는 게이트 전극쪽에 형성되는 디플리션층의 두께를 줄이기 위하여 게이트 전극을 형성하기 전에 미리 게이트 물질 예컨대, 폴리실리콘막 내로 별도의 n형 도판트(dopant)를 이온주입해 주어 기판과 게이트 물질 간의 접합으로 인해 형성되는 디플리션층의 두께를 최소화한 상태에서 게이트 전극 형성을 위한 막질 패터닝 공정을 진행해 주는 방식으로 트랜지스터를 제조하고 있다.
도 1a 내지 도 1c에는 이와 관련된 종래의 트랜지스터 제조방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 3 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 1a에 도시된 바와 같이 STI(shallow trench isolation)(12)가 구비된 p형 반도체 기판(10) 상에 게이트 산화막(14)과 폴리실리콘막(16)을 순차적으로 형성한 다음, 상기 결과물 상으로 n형 불순물, 예컨대 P 이온을 이온주입하여, 상기 폴리실리콘막(16) 내로 n형 불순물을 주입한다.
제 2 단계로서, 도 1b에 도시된 바와 같이 사진식각공정을 이용하여 폴리실리콘막(14) 상에 게이트 전극 형성부를 한정하는 레지스트막(18)을 형성한다.
제 3 단계로서, 도 1c에 도시된 바와 같이 상기 레지스트막(18)을 마스크로 이용하여 폴리실리콘막(16)과 게이트 산화막(14)을 순차적으로 식각하여, 기판(10) 상에 게이트 산화막(14)을 사이에 두고 폴리실리콘 재질의 게이트 전극(16a)을 형성한 다음, 레지스트 패턴(18)을 제거해 주므로써 본 공정 진행을 완료한다.
그러나, 상기 공정 수순에 의거하여 트랜지스터를 제조할 경우에는 공정 진행시 다음과 같은 문제가 발생된다.
통상적으로, 폴리실리콘막(16) 내로 n형 불순물을 주입하게 되면 투입된 도펀트(n형 불순물)의 영향으로 인해 폴리실리콘막의 상층부는 다결정 구조가 깨져 비정질 상태로 변하게 되므로, 비정질화되지 않은 부분의 폴리실리콘막에 비해 이 부분의 식각률(etch rate)이 증가하게 된다.
따라서, 이 상태에서 레지스트막(18)을 마스크로 이용하여 폴리실리콘막(16)의 식각 공정을 진행하게 되면, 폴리실리콘막(16)의 상층부 즉, n형 불순물의 주입이 집중적으로 이루어진 부분에서는 그렇지 않은 부분에 비해 상대적으로 많은 량의 식각이 이루어지게 되고, 그 결과 최종적으로 형성되는 게이트 전극의 단면 프로파일이 열화(degrade)되어져, 게이트 전극(16a)의 길이 또한 기 설정치에 비해 짧아지는 현상이 발생하게 된다.
도 2에는 상기 불량이 발생된 경우에 있어서의 트랜지스터 구조를 도시한 단면도가 제시되어 있다. 도 2를 참조하면, 공정 초기 단계에서 형성코자 하는 게이트 전극의 선폭을 W로 가져가더라도 도 1a 내지 도 1c의 공정 과정을 거치게 되면 α에 해당하는 량만큼이 더 많이 식각되어져 W-α의 선폭을 갖는 게이트 전극이 만들어지게 됨을 확인할 수 있다. 또한, Rp(projected range)로 표시된 지점에서 특히 많은 량의 식각이 이루어진 것을 볼 수 있는데, 이는 이 부분의 불순물 분포량이 다른 부분에 비해 상대적으로 높아 더 많은 량의 식각이 이루어졌기 때문이다.
이러한 현상은 특히, 듀얼 게이트를 갖는 CMOS 제조시 커다란 문제를 야기시키는데, 이는 상기 CMOS 제조시, 통상 한쪽 소자 예컨대, NMOS 형성부의 게이트 물질(예컨대, 폴리실리콘막)쪽에만 불순물을 이온주입하는 방식으로 공정 진행이 이루어지기 때문이다. 이와 같이, 한쪽에만 선택적으로 불순물을 이온주입한 상태에서 게이트 전극 형성을 위한 막질 식각 공정을 진행하게 되면, 상술된 이유들로 인해 NMOS 형성부에 만들어지는 게이트 전극의 단면 프로파일이 열화되는 현상이 발생하게 되고, 이로 인해 NMOS 소자와 PMOS 소자의 게이트 전극 길이의 변화(variation)가 야기되므로, NMOS와 PMOS의 발란스(balance) 특성에 악영향을 미치게 되어 소자의 특성 저하가 유발되는 문제가 발생하게 된다.
게이트 전극의 단면 프로파일 열화로 인해 게이트 전극의 길이가 변화되는 문제가 발생될 경우, 후속 공정(예컨대, 콘택 배선 공정) 진행시 미스얼라인(misalign)으로 인해 게이트 전극 상에서 콘택 홀이 제대로 않뚤리거나 빗겨나가 형성되는 등의 공정 불량이 빈번하게 발생되게 되고, 그 결과 시트 저항(sheet resistance)이 커지는 또 다른 문제가 유발되므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 트랜지스터 제조시 게이트 전극이 형성된 상태하에서 상기 전극 내로만 선택적으로 디플리션층을 감소시키기 위한 별도의 불순물 주입이 이루어지도록 공정을 변경해 주므로써, 게이트 전극의 단면 프로파일 열화 및 게이트 전극의 길이 변화를 막을 수 있도록 하여, 고정밀 트랜지스터를 구현할 수 있도록 한 트랜지스터 형성방법을 제공함에 있다.
도 1a 내지 도 1c는 종래의 트랜지스터 제조방법을 도시한 공정수순도,
도 2는 도 1a 내지 도 1c에 제시된 공정 수순에 의거하여 게이트 전극을 형성할 때 야기될 수 있는 공정 불량 형태를 도시한 단면도,
도 3a 내지 도 3e는 본 발명에 의한 트랜지스터 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상의 활성영역에 게이트 산화막을 사이에 두고 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 포함한 상기 기판 전면에 상기 게이트 전극이 충분히 덮혀지도록 제 1 레지스트막을 형성하는 단계와; 상기 게이트 전극의 표면이 노출될 때까지 상기 제 1 레지스트막을 에치백하는 단계와; 상기 게이트 전극의 표면 노출부와 그 주변부의 상기 제 1 레지스트막 표면이 소정 부분 노출되도록, 상기 제 1 레지스트막 상에 제 2 레지스트막을 형성하는 단계; 및 상기 제 2 레지스트막을 마스크로 이용하여 상기 결과물 상으로 불순물을 이온주입하여 상기 게이트 전극 내로 불순물을 주입한 후, 상기 제 1 및 제 2 레지스트막을 제거하는 단계로 이루어진 트랜지스터 형성방법이 제공된다.
이 경우, 상기 제 1 레지스트막 형성후 U·V 베이크 공정이 더 포함되도록 트랜지스터 형성 공정을 진행해 주어도 무방하다.
상기 공정을 적용하여 트랜지스터를 제조할 경우, 게이트 전극이 형성된 상태하에서 디플리션층 감소를 위한 불순물 이온주입 공정이 진행되므로, 게이트 전극을 이루는 물질 예컨대, 폴리실리콘막의 상층부가 도판트 주입으로 인해 비정질화되더라도 게이트 전극의 단면 프로파일이 열화되는 현상이나 게이트 전극의 길이가 변화되는 현상이 발생하지 않게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 3a 내지 도 3e는 본 발명에서 제안된 트랜지스터 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 제 5 단계로 구분하여 살펴보면 다음과 같다.
제 1 단계로서, 도 3a에 도시된 바와 같이 p형 반도체 기판(100) 내의 소자격리영역에 STI(102)를 형성하여 활성영역과 비활성영역을 구분한 다음, 그 전면에 게이트 산화막(104)과 폴리실리콘막(106)을 순차적으로 형성한다.
제 2 단계로서, 도 3b에 도시된 바와 같이 사진식각공정을 이용하여 게이트 전극 형성부를 제외한 영역의 폴리실리콘막(106)과 게이트 산화막(104)을 순차 식각하여 게이트 절연막(104)을 사이에 두고 폴리실리콘막 재질의 게이트 전극(106a)을 형성한 후, 상기 결과물 전면에 제 1 레지스트막(108a)을 형성하고, U·V 베이크 공정을 실시하여 상기 레지스트막(108a)을 경화시킨다. 이때, 제 1 레지스트막(108a)은 게이트 전극(106a)이 덮혀지도록 충분한 두께로 형성되며, 상기 U·V 베이크 공정은 스킵(skip) 가능하다.
제 3 단계로서, 도 3c에 도시된 바와 같이 게이트 전극(106)의 표면이 노출될 때까지 제 1 레지스트막(108a)을 에치백한다.
제 4 단계로서, 도 3d에 도시된 바와 같이 상기 결과물 전면에 제 2 레지스트막(108b)을 형성하고, 게이트 전극(106a)의 표면 노출부와 그 주변부의 제 1 레지스트막(108a) 표면이 소정 부분 노출되도록 제 2 레지스트막(108b)을 선택식각한 다음, 이를 마스크로 이용하여 상기 기판 상으로 n형 불순물 예컨대, P 이온을 이온주입한다. 그 결과, 상기 게이트 전극(106a) 내에만 선택적으로 도판트인 n형 불순물이 주입되게 된다. 이와 같이, 게이트 전극(106a) 내에 별도의 불순물을 더 주입한 것은 소자 구동시 게이트 전극쪽에 형성되는 디플리션층의 두께를 최소화하기 위함이다.
제 5 단계로서, 도 3e에 도시된 바와 같이 제 1 및 제 2 레지스트막(108a),(108b)을 제거하고, 상기 결과물 상으로 고농도 n형 불순물을 이온주입하여 상기 게이트 전극(106a) 양 에지측의 기판(100) 내부에 소오스·드레인 영역(미 도시)을 형성해 주므로써, 본 공정 진행을 완료한다.
이와 같이 트랜지스터를 제조할 경우, 게이트 전극(106a)을 형성한 이후에 디플리션층 감소를 위한 불순물 이온주입 공정이 진행되므로, 상기 불순물 주입 공정이 완료된 이후에는 별도의 폴리실리콘막 식각 공정이 요구되지 않게 된다. 따라서, 게이트 전극을 이루는 물질 즉, 폴리실리콘막의 상층부가 도판트 주입으로 인해 비정질화되더라도, 이로 인해 게이트 전극의 단면 프로파일이 열화되거나 혹은 그 길이가 변화되는 등의 불량은 발생하지 않게 된다.
그러므로, 듀얼 게이트를 갖는 CMOS 제조시 NMOS 혹은 PMOS 형성부 중 어느 한쪽에만 선택적으로 디플리션층 감소를 위한 불순물 이온주입 공정을 실시해 주더라도 NMOS 형성부와 PMOS 형성부에서 동일한 길이의 게이트 전극을 확보할 수 있게 되고, 그 결과 후속 공정(예컨대, 콘택 배선 공정) 진행시 미스얼라인으로 인해 야기되던 공정 불량(예컨대, 게이트 전극의 단면 프로파일 열화로 인해 야기되던 콘택 홀의 오픈 불량 등) 또한 줄일 수 있게 되므로 소자 구동시 트랜지스터의 시트 저항이 증가되는 것을 막을 수 있게 된다.
본 실시예에서는 일 예로서, NMOS 트랜지스터 형성에 한하여 언급하였으나 상기 공정 기술은 PMOS 트랜지스터 형성시에도 동일하게 적용 가능하다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 반도체 소자 제조시 게이트 전극을 형성한 이후에 상기 전극 내로만 선택적으로 디플리션층을 감소시키기 위한 별도의 불순물을 이온주입해 주는 방식으로 트랜지스터를 제조해 주므로써, 소자 제조시 게이트 전극의 단면 프로파일 열화로 인해 게이트 전극의 길이가 변화되는 것을 막을 수 있게 되므로, 고정밀 트랜지스터를 구현할 수 있게 된다.
Claims (2)
- 반도체 기판 상의 활성영역에 게이트 산화막을 사이에 두고 게이트 전극을 형성하는 단계와;상기 게이트 전극을 포함한 상기 기판 전면에 상기 게이트 전극이 충분히 덮혀지도록 제 1 레지스트막을 형성하는 단계와;상기 게이트 전극의 표면이 노출될 때까지 상기 제 1 레지스트막을 에치백하는 단계와;상기 게이트 전극의 표면 노출부와 그 주변부의 상기 제 1 레지스트막 표면이 소정 부분 노출되도록, 상기 제 1 레지스트막 상에 제 2 레지스트막을 형성하는 단계; 및상기 제 2 레지스트막을 마스크로 이용하여 상기 결과물 상으로 불순물을 이온주입하여 상기 게이트 전극 내로 불순물을 주입한 후, 상기 제 1 및 제 2 레지스트막을 제거하는 단계로 이루어진 것을 특징으로 하는 트랜지스터 형성방법.
- 제 1항에 있어서, 상기 제 1 레지스트막 형성후 U·V 베이크 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990046054A KR20010038177A (ko) | 1999-10-22 | 1999-10-22 | 트랜지스터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990046054A KR20010038177A (ko) | 1999-10-22 | 1999-10-22 | 트랜지스터 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010038177A true KR20010038177A (ko) | 2001-05-15 |
Family
ID=19616514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990046054A KR20010038177A (ko) | 1999-10-22 | 1999-10-22 | 트랜지스터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010038177A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180003294U (ko) | 2017-05-15 | 2018-11-23 | 김동수 | 잔수 표시기능을 가진 술병 |
-
1999
- 1999-10-22 KR KR1019990046054A patent/KR20010038177A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180003294U (ko) | 2017-05-15 | 2018-11-23 | 김동수 | 잔수 표시기능을 가진 술병 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7067365B1 (en) | High-voltage metal-oxide-semiconductor devices and method of making the same | |
| JPH08222645A (ja) | 軽くドープしたドレイン領域を形成する方法 | |
| US9136157B1 (en) | Deep N wells in triple well structures | |
| US20080233695A1 (en) | Integration method of inversion oxide (TOXinv) thickness reduction in CMOS flow without added pattern | |
| US20070249069A1 (en) | Semiconductor devices and methods of manufacturing thereof | |
| US6855590B2 (en) | Method of manufacturing the semiconductor device intended to prevent a leakage current from occuring due to a gate induced drain leakage effect | |
| KR100343471B1 (ko) | 반도체 소자 제조방법 | |
| US8178932B2 (en) | Semiconductor device having transistors | |
| KR20010038177A (ko) | 트랜지스터 형성방법 | |
| KR20050045560A (ko) | 리세스 게이트 트랜지스터의 채널형성용 이온주입 방법 | |
| US6822291B2 (en) | Optimized gate implants for reducing dopant effects during gate etching | |
| KR100598033B1 (ko) | 반도체 소자의 듀얼 게이트 산화막 형성 방법 | |
| KR100467812B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100244249B1 (ko) | 반도체 소자의 제조방법 | |
| KR100531537B1 (ko) | 반도체소자의 제조방법 | |
| KR100301815B1 (ko) | 반도체소자 및 그의 제조방법 | |
| KR20020047846A (ko) | 트랜지스터의 소오스 드레인 이온주입방법 | |
| KR20010058392A (ko) | 트랜지스터 제조방법 | |
| KR100356784B1 (ko) | 미세선폭의상보형트랜지스터(cmosfet)제조방법 | |
| KR100566942B1 (ko) | 질화측벽 식각 후 폴리 피팅을 방지하는 트랜지스터제조방법 | |
| KR100379534B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100720259B1 (ko) | 반도체 소자의 형성 방법 | |
| US20090032878A1 (en) | Semiconductor device and fabrication method thereof | |
| KR20010055402A (ko) | 반도체 소자의 제조 방법 | |
| KR19980078112A (ko) | 반도체소자의 듀얼게이트 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |