CN111640664A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN111640664A
CN111640664A CN201910155808.XA CN201910155808A CN111640664A CN 111640664 A CN111640664 A CN 111640664A CN 201910155808 A CN201910155808 A CN 201910155808A CN 111640664 A CN111640664 A CN 111640664A
Authority
CN
China
Prior art keywords
layer
groove
forming
mask
mask layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910155808.XA
Other languages
English (en)
Other versions
CN111640664B (zh
Inventor
金吉松
肖芳元
胡友存
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910155808.XA priority Critical patent/CN111640664B/zh
Publication of CN111640664A publication Critical patent/CN111640664A/zh
Application granted granted Critical
Publication of CN111640664B publication Critical patent/CN111640664B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体器件及其形成方法，方法包括：在第一区的第二掩膜层中形成第一槽；之后，在第二掩膜层上和第一槽部分区域上形成第一光刻掩膜层，第一光刻掩膜层中具有位于第一槽部分区域上的第一光刻开口，第一光刻开口还在第一方向延伸至第二区上；以第一光刻掩膜层和第二掩膜层为掩膜，在第一区的部分第一掩膜层中注入掺杂离子，在第一区的部分第一掩膜层中形成分割掺杂层，分割掺杂层在第二方向上分割第一槽底部的第一掩膜层；之后，去除第一光刻掩膜层；之后，刻蚀第一槽底部的第一掩膜层，在第一区的第一掩膜层中形成第一中间槽，所述分割掺杂层在第二方向上分割第一中间槽，第二方向与第一方向垂直。所述方法降低了工艺难度。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
在半导体器件制造的工艺中，通常利用光刻工艺将掩膜版上的图形转移到衬底上。光刻过程包括：提供衬底；在衬底上形成光刻胶；对所述光刻胶进行曝光和显影，形成图案化的光刻胶，使得掩膜版上的图案转移到光刻胶中；以图案化的光刻胶为掩膜对衬底进行刻蚀，使得光刻胶上的图案转印到衬底中；去除光刻胶。
随着半导体器件尺寸的不断缩小，光刻关键尺寸逐渐接近甚至超出了光刻的物理极限，由此给光刻技术提出了更加严峻的挑战。双重构图技术的基本思想是通过两次构图形成最终的目标图案，以克服单次构图不能达到的光刻极限。
然而，现有的半导体器件的工艺难度较大。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以降低工艺难度。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供待刻蚀层，所述待刻蚀层包括若干分立的第一区和若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接；在所述待刻蚀层的第一区和第二区上形成第一掩膜层和位于第一掩膜层上的第二掩膜层；在第一区的第二掩膜层中形成第一槽；在第一槽底部的部分第一掩膜层中形成分割掺杂层，所述分割掺杂层在第二方向上分割第一槽底部的第一掩膜层；形成所述分割掺杂层的方法包括：在第二掩膜层上和第一槽部分区域上形成第一光刻掩膜层，第一光刻掩膜层中具有位于第一槽部分区域上的第一光刻开口，第一光刻开口还在第一方向延伸至第二区上；以第一光刻掩膜层和第二掩膜层为掩膜在第一掩膜层中注入掺杂离子，形成分割掺杂层；在第一掩膜层中注入掺杂离子后，去除第一光刻掩膜层；形成所述分割掺杂层后，刻蚀第一槽底部的第一掩膜层，在第一区的第一掩膜层中形成第一中间槽，所述分割掺杂层在第二方向上分割第一中间槽，第二方向与第一方向垂直。
可选的，所述掺杂离子包括硼离子、砷离子或氮离子。
可选的，所述分割掺杂层在第一方向上的尺寸为10纳米～60纳米；所述分割掺杂层在第二方向上的尺寸为10纳米～40纳米。
可选的，所述第一掩膜层和第二掩膜层的材料互不相同；所述第一掩膜层的材料包括SiO2、SiN或非晶硅；所述第二掩膜层的材料包括SiO2、SiN或非晶硅。
可选的，还包括：在第二区的第二掩膜层中形成分割槽，所述分割槽在第二方向上分割第二区的第二掩膜层；形成所述分割槽后，在第一槽的侧壁形成掩膜侧墙，在形成所述掩膜侧墙的过程中，在所述分割槽中形成分割填充层；形成分割掺杂层后，且在形成第一中间槽之前，以所述分割填充层和掩膜侧墙为掩膜刻蚀第二区的第二掩膜层，在第二区的第二掩膜层中形成第二槽，所述分割填充层在第二方向上分割第二槽，第二槽的侧壁暴露出掩膜侧墙；形成第二槽后，以第二掩膜层和掩膜侧墙为掩膜刻蚀第一槽底部第一掩膜层，形成所述第一中间槽；以第二掩膜层、分割填充层和掩膜侧墙为掩膜，刻蚀第二槽底部的第一掩膜层，在第二区的第一掩膜层中形成位于第二槽的底部的第二中间槽。
可选的，形成所述分割槽之前，形成所述分割掺杂层。
可选的，形成所述分割槽之后，且在形成掩膜侧墙和分割填充层之前，形成所述分割掺杂层。
可选的，形成所述掩膜侧墙和分割填充层后，形成分割掺杂层。
可选的，还包括：在第二区的第二掩膜层中形成分割槽，分割槽在第二方向上分割第二区的第二掩膜层；形成所述分割掺杂层后，刻蚀分割槽底部的第一掩膜层，在第二区的第一掩膜层中形成中间分割槽；在第一中间槽的侧壁形成掩膜侧墙，在形成掩膜侧墙的过程中，在中间分割槽和分割槽中形成分割填充层；以分割填充层和掩膜侧墙为掩膜，在第二区的第二掩膜层中形成第二槽，所述分割填充层在第二方向上分割第二槽；刻蚀第二槽底部的第一掩膜层，在第二区的第一掩膜层中形成第二中间槽，第二中间槽位于第二槽的底部，分割填充层在第二方向上分割第二中间槽，第二中间槽的侧壁暴露出掩膜侧墙。
可选的，形成所述分割掺杂层后，形成所述分割槽；或者，形成所述分割槽后，形成所述分割掺杂层。
可选的，所述掩膜侧墙和所述分割填充层的材料包括SiO2、SiN、TiO2、TiN或Al2O3。
可选的，还包括：刻蚀第一中间槽底部的待刻蚀层，在待刻蚀层的第一区中形成第一目标槽；刻蚀第二中间槽底部的待刻蚀层，在待刻蚀层的第二区中形成第二目标槽；在第一目标槽中形成第一互联层；在第二目标槽中形成第二互联层。
本发明还提供一种采用上述任意一项方法形成的半导体器件。
本发明还提供一种半导体器件的形成方法，包括：提供待刻蚀层，所述待刻蚀层包括若干分立的第一区和若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接；在所述待刻蚀层的第一区和第二区上形成第一掩膜层和位于第一掩膜层上的第二掩膜层；在第一区的第二掩膜层中形成第一槽；在第一槽底部的部分第一掩膜层中形成第一分割填充层，第一分割填充层在第二方向上分割第一槽底部的第一掩膜层；形成第一分割填充层的方法包括：在第二掩膜层上和第一槽部分区域上形成第一光刻掩膜层，第一光刻掩膜层中具有位于第一槽部分区域上的第一光刻开口，第一光刻开口还在第一方向延伸至第二区上；以第一光刻掩膜层和第二掩膜层为掩膜刻蚀第一掩膜层，在第一掩膜层中形成第一分割槽；形成第一分割槽后，去除第一光刻掩膜层；去除第一光刻掩膜后，在第一分割槽中形成第一分割填充层；形成第一分割填充层后，刻蚀第一槽底部的第一掩膜层，在第一区的第一掩膜层中形成第一中间槽，第一分割填充层在第二方向上分割第一中间槽，第二方向与第一方向垂直。
可选的，所述第一分割填充层在第一方向上的尺寸为10纳米～60纳米；所述第一分割填充层在第二方向上的尺寸为10纳米～40纳米。
可选的，所述第一掩膜层、第二掩膜层和第一分割填充层的材料互不相同；所述第一掩膜层的材料包括SiO2、SiN或非晶硅；所述第二掩膜层的材料包括SiO2、SiN或非晶硅；所述第一分割填充层的材料包括SiO2、SiN、TiO2、TiN或Al2O3。
可选的，还包括：在形成第一光刻掩膜层之前，或者，在去除第一光刻掩膜后且在形成第一分割填充层之前，在第二区的第二掩膜层中形成第二分割槽，所述第二分割槽在第二方向上分割第二区的第二掩膜层；形成第二分割槽和第一分割槽后，在第一槽的侧壁形成掩膜侧墙，在形成所述掩膜侧墙的过程中，在第一分割槽中形成第一分割填充层，在第二分割槽中形成第二分割填充层；在形成第一中间槽之前，以所述第二分割填充层和掩膜侧墙为掩膜刻蚀第二区的第二掩膜层，在第二区的第二掩膜层中形成第二槽，所述第二分割填充层在第二方向上分割第二槽，第二槽的侧壁暴露出掩膜侧墙；形成第二槽后，以所述第二掩膜层和掩膜侧墙为掩膜刻蚀第一槽底部第一掩膜层，形成所述第一中间槽；以第二掩膜层、第二分割填充层和掩膜侧墙为掩膜，刻蚀第二槽底部的第一掩膜层，在第二区的第一掩膜层中形成第二中间槽。
可选的，形成所述掩膜侧墙、第一分割填充层和第二分割填充层的方法包括：在所述第一槽的侧壁和底部、第一分割槽和第二分割槽中、以及第二掩膜层的顶部表面形成分割填充膜；回刻蚀所述分割填充膜直至暴露出第二掩膜层的顶部表面和第一槽底部的第一掩膜层，形成所述掩膜侧墙、第一分割填充层和第二分割填充层。
可选的，还包括：刻蚀第一中间槽底部的待刻蚀层，在待刻蚀层的第一区中形成第一目标槽；刻蚀第二中间槽底部的待刻蚀层，在待刻蚀层的第二区中形成第二目标槽；在第一目标槽中形成第一互联层；在第二目标槽中形成第二互联层。
本发明还提供一种采用上述任意一项方法形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，第一光刻开口与第一槽的重叠区域用于定义出分割掺杂层的位置，因此分割掺杂层在第一方向上的尺寸较小。第一光刻开口在第二方向上的宽度用于定义出分割掺杂层在第二方向上的尺寸。由于分割掺杂层在第二方向上的尺寸要求较小，因此第一光刻开口在第二方向上的宽度较小。而第一光刻开口还在第一方向延伸至第二区上，因此第一光刻开口在第一方向上的尺寸能够做的较大。这样第一光刻开口仅在第二方向上的尺寸需要限定的较小，而在第一方向上的尺寸无需限定的较小，这样对光刻工艺的挑战降低，降低了工艺的难度。
本发明技术方案提供的半导体器件的形成方法中，第一光刻开口与第一槽的重叠区域用于定义出第一分割槽的位置，因此第一分割槽在第一方向上的尺寸较小。由于第一光刻开口在第二方向上的宽度用于定义出第一分割槽在第二方向上的尺寸，因此当第一光刻开口在第二方向上的宽度较小时，第一分割槽在第二方向上的尺寸也较小。这样，第一分割填充层在第一方向和第二方向上的尺寸均较小。而第一光刻开口还在第一方向延伸至第二区上，因此第一光刻开口在第一方向上的尺寸能够做的较大。这样第一光刻开口仅在第二方向上的尺寸需要限定的较小，而在第一方向上的尺寸无需限定的较小，这样对光刻工艺的挑战降低，降低了工艺的难度。
附图说明
图1至图5是一种半导体器件形成过程的结构示意图；
图6至图25是本发明一实施例中半导体器件形成过程的结构示意图；
图26至图31是本发明另一实施例中半导体器件形成过程的结构示意图；
图32至图41是本发明又一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
图1至图5是一种半导体器件形成过程的结构示意图。
参考图1，提供待刻蚀层100，所述待刻蚀层100包括若干分立的第一区A01和若干分立的第二区A02，第一区A01和第二区A02沿第一方向X相间排布，相邻的第一区A01和第二区A02邻接。
参考图2，在所述待刻蚀层100的第一区A01和第二区A02上形成第一掩膜层120；在第一区A01的第一掩膜层120中形成分立的第一槽121。
参考图3，在第一掩膜层120中形成位于部分第二区A02上的分割槽122，分割槽122的延伸方向平行于第一方向X，分割槽122还能延伸至第一区A01上，部分分割槽122与第一槽121贯通，部分分割槽122与第一槽121相互分立。
参考图4，在所述第一槽121的侧壁形成掩膜侧墙130；在形成掩膜侧墙130的过程中，在所述分割槽122中形成分割掩膜层131，分割掩膜层131填充满第二区A02上的分割槽122。
参考图5，形成掩膜侧墙130和分割掩膜层131后，在第二区A02的第一掩膜层120中形成分立的第二槽150，第二槽150的侧壁暴露出掩膜侧墙130，且第二槽150被第二区A02上的分割槽122沿第二方向Y切断，第二方向Y垂直于第一方向X。
分割槽122可以延伸至第一区A01上，或者，分割槽122和第一槽121相互贯通。由于第一槽121在第一方向X上的宽度大于分割槽122沿第二方向Y上的宽度，因此即使对于部分分割槽122和第一槽121贯通，在形成掩膜侧墙130的过程中，掩膜侧墙130也不会将分割槽122和第一槽121相互贯通的区域填满，第一槽121在第二方向Y上不会被分割掩膜层131切断。而对于与第一槽121相互分立的分割槽122，分割槽122还能延伸至第一区A01上，这样分割掩膜层131还延伸至第一区A01上，在这种情况下，第一槽121在第二方向Y上不会被分割掩膜层131切断。这样形成分割掩膜层131后，分割掩膜层131能够将第二区的第一掩膜层120完全分割且不会对第一槽121分割。在形成第二槽150的过程中，由于分割掩膜层131的阻挡，第二槽150被分割掩膜层131在第二方向Y上完全切断。
通常希望第一槽121也被切断，第一槽121希望被切断的区域和分割掩膜层131的区域需要在第二方向Y上错开。
一种方法为：在第一槽121形成之前，在第一区的第一掩膜层120中形成分割结构，所述分割结构适于将第一槽121分割，形成分立的第一子槽。
然而，为了使第一槽121希望被切断的区域和分割掩膜层131的区域需要在第二方向Y上错开，分割结构不能延伸至对应第二槽位置的第一掩膜层120中，这样分割结构在第一方向X上的尺寸限制的较小；为了使分割结构在第二方向Y两侧的第一子槽之间的间距较小，需要使分割结构在第二方向Y上的尺寸较小。综上，分割结构不仅在第一方向X上的尺寸较小，分割结构还在第二方向Y上的尺寸较小。而分割结构的位置直接由光刻层中的光刻开口定义，因此光刻开口在第一方向X和第二方向Y上的尺寸均较小，对光刻工艺的挑战较大，增加了工艺的难度。
在此基础上，本发明提供一种半导体器件的形成方法，包括：在第一区的第二掩膜层中形成第一槽；之后，在第二掩膜层上部分第一槽部分区域上形成第一光刻掩膜层，第一光刻掩膜层中具有位于第一槽部分区域上的第一光刻开口，第一光刻开口还在第一方向延伸至第二区上；以第一光刻掩膜层和第二掩膜层为掩膜在第一掩膜层中注入掺杂离子，在第一槽底部的部分第一掩膜层中形成分割掺杂层，分割掺杂层在第二方向上分割第一槽底部的第一掩膜层；之后，去除第一光刻掩膜层；之后，刻蚀第一槽底部的第一掩膜层，在第一区的第一掩膜层中形成第一中间槽，分割掺杂层在第二方向上分割第一中间槽。所述方法提降低了工艺难度。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图25是本发明一实施例中半导体器件形成过程的结构示意图。
参考图6，提供待刻蚀层200，所述待刻蚀层200包括若干分立的第一区A1和若干分立的第二区A2，第一区A1和第二区A2沿第一方向X相间排布，相邻的第一区A1和第二区A2邻接。
若干第一区A1沿第一方向X排布，若干第二区A2沿第一方向X排布。
第一区A1和第二区A2沿第一方向X相间排布指的是：相邻的第一区A1之间仅具有一个第二区，相邻的第二区之间仅具有一个第一区。
本实施例中，以五个第一区A1、六个第二区A2作为示例。在其他实施例中，第一区和第二区的数量可以选择其他的数值。
在其他实施例中，第一区和第二区的数量相等。
所述待刻蚀层200的材料包括氧化硅或低K介质层(K小于等于3.9)。
结合参考图7和图8，图7为在图6基础上的示意图，图8为沿图7中切割线M-N的剖面图，在所述待刻蚀层200的第一区A1和第二区A2上形成第一掩膜层220和位于第一掩膜层220上的第二掩膜层230。
所述第一掩膜层220的材料包括SiO2、SiN或非晶硅。
所述第二掩膜层230的材料包括SiO2、SiN或非晶硅。
本实施例中，第一掩膜层220的材料为SiO2，第二掩膜层230的材料为非晶硅。
本实施例中，还包括：在形成第一掩膜层220之前，在所述待刻蚀层200上形成底层硬掩膜层210；形成底层硬掩膜层210后，在底层硬掩膜层210上形成第一掩膜层220；在第一掩膜层220上形成第二掩膜层230。
本实施例中，第一掩膜层220与底层硬掩膜层210接触，第二掩膜层230与第一掩膜层220接触。
所述底层硬掩膜层210的材料包括氮化钛。
所述底层硬掩膜层210的作用包括：底层硬掩膜层210作为刻蚀停止层；所述底层硬掩膜层210作为后续平坦化互联膜的停止层；所述底层硬掩膜层210为材料为硬掩膜材料，因此后续刻蚀形成第一目标槽和第二目标槽时，底层硬掩膜层210的刻蚀损耗较小，底层硬掩膜层210中图形传递到待刻蚀层中的过程中，图形传递的稳定性较高。
本实施例中，还包括：在形成底层硬掩膜层210之前，在待刻蚀层200上形成粘附层(未图示)，所述粘附层的材料包括SiOC。所述粘附层用于提高底层硬掩膜层210和待刻蚀层200之间的粘附性，使底层硬掩膜层210和待刻蚀层200之间的结合更加牢固。在其他实施例中，不形成粘附层。
本实施例中，底层硬掩膜层210、第一掩膜层220和第二掩膜层230的材料互不相同。
结合参考图9和图10，图9为在图7基础上的示意图，图10为在图8基础上的示意图，且图10为沿图9中切割线M-N的剖面图，在第一区A1的第二掩膜层230中形成第一槽231。
第一槽231沿第二方向Y延伸，第二方向Y与第一方向X垂直。
第一槽231在第一方向X上的宽度为10纳米～60纳米。
在第一方向X上，相邻第一槽231之间的间距为10纳米～60纳米。
接着，在第一槽231底部的部分第一掩膜层220中形成分割掺杂层，所述分割掺杂层在第二方向Y上分割第一槽231底部的第一掩膜层220。
下面参考图11至图16具体介绍形成分割掺杂层的方法。
结合参考图11和图12，图11为在图9基础上的示意图，图12为在图10基础上的示意图，且图12为沿图11中切割线M-N的剖面图，在第二掩膜层230上、第一槽231中和第一槽231上形成第一平坦层240；在第一平坦层240上形成第一底部抗反射层241；在第一底部抗反射层241上形成第一光刻掩膜层242，所述第一光刻掩膜层242中具有位于第一槽231部分区域上的第一光刻开口243，第一光刻开口243还在第一方向X延伸至第二区A2上。
第一光刻掩膜层242位于第二掩膜层230上和第一槽231部分区域上，第一光刻开口243的底部暴露出第一底部抗反射层241。
第一光刻掩膜层242的材料为光刻胶。
第一光刻开口243的延伸方向平行于第一方向X。本实施例中，第一光刻开口243仅位于部分个第一槽231的部分区域上，且第一槽231上的第一光刻开口243还在第一方向X延伸至第二区上。在其他实施例中，每个第一槽的部分区域上均具有第一光刻开口，且第一槽上的第一光刻开口还在第一方向X延伸至第二区上。
第一光刻开口243与第一槽231的重叠区域用于定义出后续的分割掺杂层的位置。
第一光刻开口243在第二方向Y上的宽度用于定义出后续分割掺杂层在第二方向Y上的尺寸。由于分割掺杂层在第二方向Y上的尺寸要求较小，因此第一光刻开口243在第二方向Y上的宽度较小，具体的，在一个实施例中，第一光刻开口243在第二方向Y上的宽度为20纳米～60纳米，如20纳米、30纳米、40纳米、50纳米或60纳米。
第一光刻开口243还在第一方向X延伸至第二区A2上，因此第一光刻开口243在第一方向X上的尺寸能够做的较大。这样第一光刻开口243仅在第二方向Y上的尺寸需要限定的较小，而在第一方向X上的尺寸无需限定的较小，这样对光刻工艺的挑战降低，降低了工艺的难度。在一个实施例中，第一光刻开口243在第一方向X上的尺寸为：65纳米～1000纳米，如80纳米、100纳米、200纳米。
结合参考图13和图14，图13为在图11基础上的示意图，图14为在图12基础上的示意图，且图14为沿图13中切割线M-N的剖面图，以第一光刻掩膜层242为掩膜刻蚀去除第一光刻开口243底部的第一底部抗反射层241和第一平坦层240，直至暴露出第一掩膜层220的表面和第二掩膜层230的表面；之后，以第一光刻掩膜层242和第二掩膜层230为掩膜在第一掩膜层220中注入掺杂离子，形成分割掺杂层250，所述分割掺杂层250在第二方向Y上分割第一槽231底部的第一掩膜层220。
由于第一光刻开口243与第一槽231的重叠区域用于定义出分割掺杂层250的位置，因此分割掺杂层250在第一方向X上的尺寸较小。由于第一光刻开口243在第二方向Y上的宽度用于定义出后续分割掺杂层在第二方向Y上的尺寸，因此当第一光刻开口243在第二方向Y上的宽度较小时，分割掺杂层250在第二方向Y上的尺寸也较小。
本实施例中，分割掺杂层250不会延伸至第二区A2的第一掩膜层220中，因此分割掺杂层250不会对后续第二槽切断的位置有影响。
本实施例中，所述分割掺杂层250在第一方向X上的尺寸为10纳米～60纳米所述分割掺杂层250在第二方向Y上的尺寸为10纳米～40纳米。
所述掺杂离子包括硼离子、砷离子或氮离子。
需要说明的是，在第一掩膜层220中注入掺杂离子以形成分割掺杂层250的过程中，还会注入至第一光刻开口243底部的部分第二掩膜层230中，但是掺杂离子对第二掩膜层230的刻蚀性能的改变较小，所述掺杂离子对第一掩膜层220的刻蚀性能的改变较大。
结合参考图15和图16，图15为在图13基础上的示意图，图16为在图14基础上的示意图，且图16为沿图15中切割线M-N的剖面图，在第一掩膜层220中注入掺杂离子后，去除第一光刻掩膜层242。
在第一掩膜层220中注入掺杂离子后，去除第一光刻掩膜层242、第一底部抗反射层241和第一平坦层240。
结合参考图17和图18，图17为在图15基础上的示意图，且图18为沿图17中切割线M1-N1的剖面图，在第二区A2的第二掩膜层230中形成分割槽260，所述分割槽260在第二方向Y上分割第二区A2的第二掩膜层230。
所述分割槽260在第二方向Y上的尺寸需要较小，在一个实施例中，分割槽260在第二方向Y上的尺寸为10纳米～40纳米。
所述分割槽260还能延伸至第一区A1上，部分分割槽260与第一槽231贯通，部分分割槽260与第一槽231相互分立。
由于部分分割槽260能与第一槽231贯通，或者部分分割槽260还能延伸至第一区A1上，这样分割槽260在第一方向X上的尺寸能够较大，分割槽260在第一方向X上的尺寸相对于在第二方向Y上的尺寸较大，分割槽260仅需要在第二方向Y上的尺寸限定的较小，因此形成分割槽260的工艺难度降低。
所述分割槽260在待刻蚀层200表面的投影图形与分割掺杂层250在待刻蚀层200表面的投影图形之间在第二方向Y上之间的距离大于零。
所述分割槽260沿第二方向Y上的尺寸小于第一槽231在第一方向X上的宽度。
本实施例中，形成分割掺杂层250后，形成分割槽260，好处在于：利于形成对形成分割槽260的光刻材料的曝光过程。
在其他实施例中，形成所述分割槽之后，且在形成掩膜侧墙和分割填充层之前，形成分割掺杂层。
在其他实施例中，形成掩膜侧墙和分割填充层后，形成分割掺杂层。
结合参考图19、图20和图21，图19为在图17基础上的示意图，图20为在图18基础上的示意图，图20为沿图19中切割线N1-M1的剖面示意图，图21为沿图19中切割线N2-M2的剖面示意图，形成所述分割槽260后，在第一槽231的侧壁形成掩膜侧墙271，在形成所述掩膜侧墙271的过程中，在所述分割槽260中形成分割填充层272。
所述掩膜侧墙271的材料包括SiO2、SiN、TiO2、TiN或Al2O3。所述分割填充层272的材料包括SiO2、SiN、TiO2、TiN或Al2O3。
所述底层硬掩膜层210、第一掩膜层220、第二掩膜层230和掩膜侧墙271的材料互不相同。
本实施例中，所述掩膜侧墙271的厚度可以做到很小，这样使得后续第一槽和第二槽之间的间距较小，这样使得后续形成的第一互联层和第二互联层之间的间距较小，为10纳米～30纳米。在一个具体的实施例中，掩膜侧墙271的厚度为:10纳米～30纳米，如20纳米或25纳米。
所述分割槽260沿第二方向Y上的尺寸小于等于掩膜侧墙271厚度的2倍，使得分割填充层272能够填充满第二区A2的分割槽260。
本实施例中，即使在部分分割槽260和第一槽231贯通的情况下，在形成掩膜侧墙271的过程中，掩膜侧墙271也不会将分割槽260和第一槽231相互贯通的区域填满，第一槽231在第二方向Y上不会被分割填充层272切断。而对于与第一槽231相互分立的分割槽260，分割槽260还能延伸至第一区A1上，这样分割填充层272还延伸至第一区A1上，在这种情况下，第一槽231在第二方向Y上不会被分割填充层272切断。这样形成分割填充层272后，分割填充层272能够将第二区A2的第一掩膜层220完全分割且不会对第一槽231分割。后续，在形成第二槽的过程中，由于分割填充层272的阻挡，第二槽被分割填充层272在第二方向Y上完全切断。
形成所述掩膜侧墙271和分割填充层272的方法包括：在第一槽231的侧壁和底部、分割槽260中、以及第二掩膜层230上形成分割填充膜；回刻蚀分割填充膜直至暴露出第二掩膜层230的顶部表面、第一掩膜层220的顶部表面和分割掺杂层250的表面，形成掩膜侧墙271和分割填充层272。
结合参考图22和图23，图22为在图19基础上的示意图，图23为在图21基础上的示意图，且图23为沿图22中切割线M2-N2的剖面图，形成分割掺杂层250后，以所述分割填充层272和掩膜侧墙271为掩膜刻蚀第二区A2的第二掩膜层230，在第二区A2的第二掩膜层230中形成第二槽280，分割填充层272在第二方向Y上分割第二槽280，第二槽280的侧壁暴露出掩膜侧墙271。
第二槽280的延伸方向平行于第一方向X。
第二槽280在第一方向X上的宽度为10纳米～60纳米。
所述分割填充层272将第二槽280在第二方向Y上分割。
所述分割掺杂层250未延伸至第二槽280底部的第一掩膜层220中。
第一槽231和第二槽280之间被掩膜侧墙271隔开。
结合参考图24和图25，图24为在图22基础上的示意图，图25为在图23基础上的示意图，且图25为沿图24中切割线M2-N2的剖面图，形成第二槽280后，以第二掩膜层230和掩膜侧墙271为掩膜刻蚀第一槽231底部第一掩膜层220，在第一区A1的第一掩膜层220中形成第一中间槽291，所述分割掺杂层250在第二方向Y上分割第一中间槽291，第二方向Y与第一方向X垂直；以第二掩膜层230、分割填充层272和掩膜侧墙271为掩膜，刻蚀第二槽280底部的第一掩膜层220，在第二区A2的第一掩膜层220中形成位于第二槽280的底部的第二中间槽292。
所述分割填充层272底部的第二区A2第一掩膜层220在第二方向Y上分割第二中间槽292。
形成第二槽280后，形成第一中间槽291和第二中间槽292。
沿第二方向Y上，分割掺杂层250将第一中间槽291分割开。
刻蚀第一槽231底部第一掩膜层220以形成第一中间槽291的工艺包括干刻工艺，如各项异性干刻工艺。
在刻蚀第一槽231底部第一掩膜层220以形成第一中间槽291的过程中，刻蚀工艺对第一掩膜层220的刻蚀速率大于对分割掺杂层250的刻蚀速率，在一个具体的实施例中，刻蚀工艺对第一掩膜层220的刻蚀速率与对分割掺杂层250的刻蚀速率之比值大于20，如50。
本实施例中，在同一道刻蚀工艺中，刻蚀第一槽231底部第一掩膜层220和第二槽280底部的第一掩膜层220，形成第一中间槽291和第二中间槽292，简化了工艺。在其他实施例中，在不同的刻蚀工艺分别形成第一中间槽291和第二中间槽292。
本实施例中，还包括：刻蚀第一中间槽底部的待刻蚀层，在待刻蚀层的第一区中形成第一目标槽；刻蚀第二中间槽底部的待刻蚀层，在待刻蚀层的第二区中形成第二目标槽；在第一目标槽中形成第一互联层；在第二目标槽中形成第二互联层。
本实施例中，还包括：在刻蚀第一中间槽底部的待刻蚀层以及第二中间槽底部的待刻蚀层之前，刻蚀第一中间槽底部的底层硬掩膜层210和粘附层，刻蚀第二中间槽底部的底层硬掩膜层210和粘附层。
在一个实施例中，形成第一中间槽和第二中间槽之后，且在形成第一互联层和第二互联层之前，去除第一掩膜层和第二掩膜层；去除第一掩膜层和第二掩膜层后，且在形成第一目标槽和第二目标槽之后，在第一目标槽和第二目标槽中、以及底层硬掩膜层210上形成互联膜；平坦化互联膜直至暴露出底层硬掩膜层210的顶部表面，在第一目标槽中形成第一互联层；在第二目标槽中形成第二互联层；之后，去除底层硬掩膜层210和粘附层。
第一互联层和第二互联层的材料为金属，如铜。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
本发明另一实施例还提供一种半导体器件的形成方法，本实施例与前一实施例的区别在于：形成所述分割掺杂层后，刻蚀分割槽底部的第一掩膜层，在第二区的第一掩膜层中形成中间分割槽；在第一中间槽的侧壁形成掩膜侧墙，在形成掩膜侧墙的过程中，在中间分割槽中形成分割填充层；以分割填充层和掩膜侧墙为掩膜，在第二区的第二掩膜层中形成第二槽，分割填充层在第二方向上分割第二槽；刻蚀第二槽底部的第一掩膜层，在第二区的第一掩膜层中形成第二中间槽，第二中间槽位于第二槽的底部，分割填充层在第二方向上分割第二中间槽，第二中间槽的侧壁暴露出掩膜侧墙。关于本实施例与前一实施例中相同的内容，不再详述。
图26至图31是本发明另一实施例中半导体器件形成过程的结构示意图。
结合参考图26和图27，图26为在图17基础上的示意图，图27为沿图26中切割线M2-N2的剖面示意图，形成所述分割掺杂层250后，刻蚀分割槽260底部的第一掩膜层220，在第二区A2的第一掩膜层220中形成中间分割槽310；形成所述分割掺杂层250后，刻蚀第一槽231底部的第一掩膜层220，在第一区A1的第一掩膜层220中形成第一中间槽320，分割掺杂层250在第二方向Y分割第一中间槽320。
所述中间分割槽310位于分割槽260的底部。
在刻蚀第一槽231底部的第一掩膜层220以形成第一中间槽320的过程中，刻蚀工艺对第一掩膜层220的刻蚀速率大于对分割掺杂层250的刻蚀速率，在一个具体的实施例中，刻蚀工艺对第一掩膜层220的刻蚀速率与对分割掺杂层250的刻蚀速率之比值大于20，如50。
本实施例中，采用同一道刻蚀工艺形成第一中间槽320和中间分割槽310，简化了工艺。在其他实施例中，在不同的刻蚀工艺分别形成第一中间槽320和中间分割槽310。
本实施例中，形成所述分割掺杂层250后，形成所述分割槽260。
在其他实施例中，形成所述分割槽后，形成所述分割掺杂层。
结合参考图28和图29，图28为在图26基础上的示意图，图29为在图27基础上的示意图，且图29为沿图28中切割线M2-N2的剖面图，在第一中间槽320的侧壁形成掩膜侧墙331，在形成掩膜侧墙331的过程中，在中间分割槽310和分割槽260中形成分割填充层332。
所述掩膜侧墙331和分割填充层332的材料参照前一实施例中掩膜侧墙和分割填充层的材料。
所述掩膜侧墙331覆盖分割掺杂层250在第二方向Y两侧的侧壁。
本实施例中，所述掩膜侧墙331还位于第一槽231的侧壁，分割填充层332还填充在分割槽260中。
形成掩膜侧墙331和分割填充层332的方法包括：在所述第一中间槽320和第一槽231的侧壁、第一中间槽320的底部、中间分割槽310和分割槽260中、以及第二掩膜层230和分割掺杂层250上形成分割填充膜；回刻蚀分割填充膜直至暴露出第二掩膜层230的顶部表面和分割掺杂层250的顶部表面以及底层硬掩膜层210的表面，形成掩膜侧墙331和分割填充层332。
所述掩膜侧墙331的厚度参照前述实施例中掩膜侧墙的厚度。
所述分割槽260沿第二方向Y上的尺寸小于等于掩膜侧墙331厚度的2倍，中间分割槽310沿第二方向Y上的尺寸小于等于掩膜侧墙331厚度的2倍，使得分割填充层332能够填充满第二区A2的中间分割槽310和第二区A2的分割槽260。
结合参考图30和图31，图30为在图28基础上的示意图，图31为在图29基础上的示意图，且图31为沿图30中切割线M2-N2的剖面图，以分割填充层332和掩膜侧墙331为掩膜，在第二区A2的第二掩膜层230中形成第二槽340，分割填充层332在第二方向Y上分割第二槽340；刻蚀第二槽340底部的第一掩膜层220，在第二区A2的第一掩膜层220中形成第二中间槽341，第二中间槽341位于第二槽340的底部，分割填充层332在第二方向Y上分割第二中间槽341，第二中间槽341的侧壁暴露出掩膜侧墙331。
本实施例中，还包括：刻蚀第一中间槽底部的待刻蚀层，在待刻蚀层的第一区中形成第一目标槽；刻蚀第二中间槽底部的待刻蚀层，在待刻蚀层的第二区中形成第二目标槽；在第一目标槽中形成第一互联层；在第二目标槽中形成第二互联层。
本实施例中，还包括：在刻蚀第一中间槽底部的待刻蚀层以及第二中间槽底部的待刻蚀层之前，刻蚀第一中间槽底部的底层硬掩膜层210和粘附层，刻蚀第二中间槽底部的底层硬掩膜层210和粘附层。
形成第一互联层和第二互联层的过程参照前述实施例，不再详述。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
本发明又一实施例还提供一种半导体器件的形成方法，本实施例与前一实施例的区别在于：在第一槽底部的部分第一掩膜层中形成第一分割填充层，第一分割填充层在第二方向上分割第一槽底部的第一掩膜层，形成第一分割填充层的方法包括：在第二掩膜层上和第一槽部分区域上形成第一光刻掩膜层，第一光刻掩膜层中具有位于第一槽部分区域上的第一光刻开口，第一光刻开口还在第一方向延伸至第二区上；以第一光刻掩膜层和第二掩膜层为掩膜刻蚀第一掩膜层，在第一掩膜层中形成第一分割槽；形成第一分割槽后，去除第一光刻掩膜层；去除第一光刻掩膜后，在第一分割槽中形成第一分割填充层；形成第一分割填充层后，刻蚀第一槽底部的第一掩膜层，在第一区的第一掩膜层中形成第一中间槽，第一分割填充层在第二方向上分割第一中间槽，第二方向与第一方向垂直。
图32至图41是本发明又一实施例中半导体器件形成过程的结构示意图。
结合参考图32和图33，图32为在图11基础上的示意图，图33为在图12基础上的示意图，且图33为沿图32中切割线M-N的剖面图，以第一光刻掩膜层242为掩膜刻蚀去除第一光刻开口243底部的第一底部抗反射层241和第一平坦层240，直至暴露出第一掩膜层220的表面和第二掩膜层230的表面；之后，以第一光刻掩膜层242和第二掩膜层230为掩膜刻蚀第一掩膜层220，在第一掩膜层220中形成第一分割槽410，第一分割槽410在第二方向Y上分割第一槽231底部的第一掩膜层220。
本实施例中，第一光刻开口243与第一槽231的重叠区域用于定义出第一分割槽410的位置，因此第一分割槽410在第一方向X上的尺寸较小。由于第一光刻开口243在第二方向Y上的宽度用于定义出第一分割槽410在第二方向Y上的尺寸，因此当第一光刻开口243在第二方向Y上的宽度较小时，第一分割槽410在第二方向Y上的尺寸也较小。
本实施例中，所述第一分割槽410在第一方向X上的尺寸为10纳米～60纳米，所述第一分割槽410在第二方向Y上的尺寸为10纳米～40纳米。
本实施例中，第一分割槽410不会延伸至第二区Y的第一掩膜层220中，因此第一分割槽410不会对后续第二槽切断的位置有影响。
结合参考图34和图35，图34为在图32基础上的示意图，图35为沿图34中切割线M2-N2的剖面图，形成第一分割槽410后，去除第一光刻掩膜层242；去除第一光刻掩膜层242后，在第二区A2的第二掩膜层230中形成第二分割槽420，所述第二分割槽420在第二方向Y上分割第二区A2的第二掩膜层230。
形成第一分割槽410后，去除第一光刻掩膜层242、第一底部抗反射层241和第一平坦层240。
本实施例中，去除第一光刻掩膜层242、第一底部抗反射层241和第一平坦层240后，形成第二分割槽420。
在其他实施例中，在形成第一光刻掩膜层、第一底部抗反射层和第一平坦层之前，形成第二分割槽。
所述第二分割槽420在第二方向Y上的尺寸需要较小，在一个实施例中，第二分割槽420在第二方向Y上的尺寸为10纳米～40纳米。
所述第二分割槽420沿第二方向Y上的尺寸小于第一槽231在第一方向X上的宽度。
所述第二分割槽420还能延伸至第一区A1上，部分第二分割槽420与第一槽231贯通，部分第二分割槽420与第一槽231相互分立。
由于部分第二分割槽420能与第一槽231贯通，或者部分第二分割槽420还能延伸至第一区A1上，这样第二分割槽420在第一方向X上的尺寸能够较大，第二分割槽420在第一方向X上的尺寸相对于在第二方向Y上的尺寸较大，第二分割槽420仅需要在第二方向Y上的尺寸限定的较小，因此形成第二分割槽420的工艺难度降低。
结合参考图36和图37，图36为在图34基础上的示意图，图37为在图35基础上的示意图，图37为沿图36中切割线M2-N2的剖面图，形成第二分割槽420和第一分割槽410后，在第一槽231的侧壁形成掩膜侧墙430，在形成所述掩膜侧墙430的过程中，在第一分割槽410中形成第一分割填充层431，在第二分割槽420中形成第二分割填充层432。
第一分割槽410沿第二方向Y上的尺寸小于等于掩膜侧墙430厚度的2倍，使得第一分割填充层431能够填充满第一分割槽410。
第二分割槽420沿第二方向Y上的尺寸小于等于掩膜侧墙430厚度的2倍，使得第二分割填充层432能够填充满第二区A2的第二分割槽420。
所述第一分割填充层431在待刻蚀层表面的投影图形与第二分割填充层432在待刻蚀层表面的投影图形之间在第二方向Y上之间的距离大于零。
形成所述掩膜侧墙430、第一分割填充层431和第二分割填充层432的方法包括：在所述第一槽231的侧壁和底部、第一分割槽410和第二分割槽420中、以及第二掩膜层230的顶部表面形成分割填充膜；回刻蚀所述分割填充膜直至暴露出第二掩膜层230的顶部表面和第一槽231底部的第一掩膜层220，形成所述掩膜侧墙430、第一分割填充层431和第二分割填充层432。
本实施例中，掩膜侧墙430、第一分割填充层431和第二分割填充层432在同一道工艺制程中形成，因此简化了工艺。
所述第一分割填充层431在第一方向X上的尺寸为10纳米～60纳米，所述第一分割填充层431在第二方向Y上的尺寸为10纳米～40纳米。
所述第二分割填充层432在第二方向Y上的尺寸为10纳米～40纳米。
所述第一掩膜层220、第二掩膜层230和第一分割填充层431的材料互不相同。
本实施例中，所述第一掩膜层220的材料包括SiO2、SiN或非晶硅；所述第二掩膜层230的材料包括SiO2、SiN或非晶硅；所述第一分割填充层431的材料包括SiO2、SiN、TiO2、TiN或Al2O3。所述第二分割填充层432的材料包括SiO2、SiN、TiO2、TiN或Al2O3。所述掩膜侧墙430的材料包括SiO2、SiN、TiO2、TiN或Al2O3。
结合参考图38和图39，图38为在图36基础上的示意图，图39为在图37基础上的示意图，且图39为沿图38中切割线M2-N2的剖面图，以所述第二分割填充层432和掩膜侧墙430为掩膜刻蚀第二区A2的第二掩膜层230，在第二区A2的第二掩膜层230中形成第二槽440，第二分割填充层432在第二方向Y上分割第二槽440，第二槽440的侧壁暴露出掩膜侧墙430。
结合参考图40和图41，图40为在图38基础上的示意图，图41为在图39基础上的示意图，且图41为沿图40中切割线M2-N2的剖面图，形成第二槽440后，以所述第二掩膜层230和掩膜侧墙430为掩膜刻蚀第一槽231底部的第一掩膜层220，在第一区A1的第一掩膜层220中形成第一中间槽451，第一分割填充层431在第二方向Y上分割第一中间槽451，第二方向Y与第一方向X垂直；以第二掩膜层230、第二分割填充层432和掩膜侧墙430为掩膜，刻蚀第二槽440底部的第一掩膜层220，在第二区A2的第一掩膜层220中形成第二中间槽452。
第二分割填充层432底部的第二区A2第一掩膜层220在第二方向Y上分割第二中间槽452。
本实施例中，还包括：刻蚀第一中间槽底部的待刻蚀层，在待刻蚀层的第一区中形成第一目标槽；刻蚀第二中间槽底部的待刻蚀层，在待刻蚀层的第二区中形成第二目标槽；在第一目标槽中形成第一互联层；在第二目标槽中形成第二互联层。
本实施例中，还包括：在刻蚀第一中间槽底部的待刻蚀层以及第二中间槽底部的待刻蚀层之前，刻蚀第一中间槽底部的底层硬掩膜层210和粘附层，刻蚀第二中间槽底部的底层硬掩膜层210和粘附层。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：
提供待刻蚀层，所述待刻蚀层包括若干分立的第一区和若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接；
在所述待刻蚀层的第一区和第二区上形成第一掩膜层和位于第一掩膜层上的第二掩膜层；
在第一区的第二掩膜层中形成第一槽；
在第一槽底部的部分第一掩膜层中形成分割掺杂层，所述分割掺杂层在第二方向上分割第一槽底部的第一掩膜层；
形成所述分割掺杂层的方法包括：在第二掩膜层上和第一槽部分区域上形成第一光刻掩膜层，第一光刻掩膜层中具有位于第一槽部分区域上的第一光刻开口，第一光刻开口还在第一方向延伸至第二区上；以第一光刻掩膜层和第二掩膜层为掩膜在第一掩膜层中注入掺杂离子，形成分割掺杂层；在第一掩膜层中注入掺杂离子后，去除第一光刻掩膜层；
形成所述分割掺杂层后，刻蚀第一槽底部的第一掩膜层，在第一区的第一掩膜层中形成第一中间槽，所述分割掺杂层在第二方向上分割第一中间槽，第二方向与第一方向垂直。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述掺杂离子包括硼离子、砷离子或氮离子。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述分割掺杂层在第一方向上的尺寸为10纳米～60纳米；所述分割掺杂层在第二方向上的尺寸为10纳米～40纳米。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一掩膜层和第二掩膜层的材料互不相同；所述第一掩膜层的材料包括SiO2、SiN或非晶硅；所述第二掩膜层的材料包括SiO2、SiN或非晶硅。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在第二区的第二掩膜层中形成分割槽，所述分割槽在第二方向上分割第二区的第二掩膜层；形成所述分割槽后，在第一槽的侧壁形成掩膜侧墙，在形成所述掩膜侧墙的过程中，在所述分割槽中形成分割填充层；形成分割掺杂层后，且在形成第一中间槽之前，以所述分割填充层和掩膜侧墙为掩膜刻蚀第二区的第二掩膜层，在第二区的第二掩膜层中形成第二槽，所述分割填充层在第二方向上分割第二槽，第二槽的侧壁暴露出掩膜侧墙；形成第二槽后，以第二掩膜层和掩膜侧墙为掩膜刻蚀第一槽底部第一掩膜层，形成所述第一中间槽；以第二掩膜层、分割填充层和掩膜侧墙为掩膜，刻蚀第二槽底部的第一掩膜层，在第二区的第一掩膜层中形成位于第二槽的底部的第二中间槽。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，形成所述分割槽之前，形成所述分割掺杂层。
7.根据权利要求5所述的半导体器件的形成方法，其特征在于，形成所述分割槽之后，且在形成掩膜侧墙和分割填充层之前，形成所述分割掺杂层。
8.根据权利要求5所述的半导体器件的形成方法，其特征在于，形成所述掩膜侧墙和分割填充层后，形成分割掺杂层。
9.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在第二区的第二掩膜层中形成分割槽，分割槽在第二方向上分割第二区的第二掩膜层；形成所述分割掺杂层后，刻蚀分割槽底部的第一掩膜层，在第二区的第一掩膜层中形成中间分割槽；在第一中间槽的侧壁形成掩膜侧墙，在形成掩膜侧墙的过程中，在中间分割槽和分割槽中形成分割填充层；以分割填充层和掩膜侧墙为掩膜，在第二区的第二掩膜层中形成第二槽，所述分割填充层在第二方向上分割第二槽；刻蚀第二槽底部的第一掩膜层，在第二区的第一掩膜层中形成第二中间槽，第二中间槽位于第二槽的底部，分割填充层在第二方向上分割第二中间槽，第二中间槽的侧壁暴露出掩膜侧墙。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，形成所述分割掺杂层后，形成所述分割槽；或者，形成所述分割槽后，形成所述分割掺杂层。
11.根据权利要求5或9所述的半导体器件的形成方法，其特征在于，所述掩膜侧墙和所述分割填充层的材料包括SiO2、SiN、TiO2、TiN或Al2O3。
12.根据权利要求5或9所述的半导体器件的形成方法，其特征在于，还包括：刻蚀第一中间槽底部的待刻蚀层，在待刻蚀层的第一区中形成第一目标槽；刻蚀第二中间槽底部的待刻蚀层，在待刻蚀层的第二区中形成第二目标槽；在第一目标槽中形成第一互联层；在第二目标槽中形成第二互联层。
13.一种采用权利要求1至12任意一项方法形成的半导体器件。
14.一种半导体器件的形成方法，其特征在于，包括：
提供待刻蚀层，所述待刻蚀层包括若干分立的第一区和若干分立的第二区，第一区和第二区沿第一方向相间排布，相邻的第一区和第二区邻接；
在所述待刻蚀层的第一区和第二区上形成第一掩膜层和位于第一掩膜层上的第二掩膜层；
在第一区的第二掩膜层中形成第一槽；
在第一槽底部的部分第一掩膜层中形成第一分割填充层，第一分割填充层在第二方向上分割第一槽底部的第一掩膜层；
形成第一分割填充层的方法包括：在第二掩膜层上和第一槽部分区域上形成第一光刻掩膜层，第一光刻掩膜层中具有位于第一槽部分区域上的第一光刻开口，第一光刻开口还在第一方向延伸至第二区上；以第一光刻掩膜层和第二掩膜层为掩膜刻蚀第一掩膜层，在第一掩膜层中形成第一分割槽；形成第一分割槽后，去除第一光刻掩膜层；去除第一光刻掩膜后，在第一分割槽中形成第一分割填充层；
形成第一分割填充层后，刻蚀第一槽底部的第一掩膜层，在第一区的第一掩膜层中形成第一中间槽，第一分割填充层在第二方向上分割第一中间槽，第二方向与第一方向垂直。
15.根据权利要求14所述半导体器件的形成方法，其特征在于，所述第一分割填充层在第一方向上的尺寸为10纳米～60纳米；所述第一分割填充层在第二方向上的尺寸为10纳米～40纳米。
16.根据权利要求14所述半导体器件的形成方法，其特征在于，所述第一掩膜层、第二掩膜层和第一分割填充层的材料互不相同；所述第一掩膜层的材料包括SiO2、SiN或非晶硅；所述第二掩膜层的材料包括SiO2、SiN或非晶硅；所述第一分割填充层的材料包括SiO2、SiN、TiO2、TiN或Al2O3。
17.根据权利要求14所述半导体器件的形成方法，其特征在于，还包括：在形成第一光刻掩膜层之前，或者，在去除第一光刻掩膜后且在形成第一分割填充层之前，在第二区的第二掩膜层中形成第二分割槽，所述第二分割槽在第二方向上分割第二区的第二掩膜层；形成第二分割槽和第一分割槽后，在第一槽的侧壁形成掩膜侧墙，在形成所述掩膜侧墙的过程中，在第一分割槽中形成第一分割填充层，在第二分割槽中形成第二分割填充层；在形成第一中间槽之前，以所述第二分割填充层和掩膜侧墙为掩膜刻蚀第二区的第二掩膜层，在第二区的第二掩膜层中形成第二槽，所述第二分割填充层在第二方向上分割第二槽，第二槽的侧壁暴露出掩膜侧墙；形成第二槽后，以所述第二掩膜层和掩膜侧墙为掩膜刻蚀第一槽底部第一掩膜层，形成所述第一中间槽；以第二掩膜层、第二分割填充层和掩膜侧墙为掩膜，刻蚀第二槽底部的第一掩膜层，在第二区的第一掩膜层中形成第二中间槽。
18.根据权利要求17所述半导体器件的形成方法，其特征在于，形成所述掩膜侧墙、第一分割填充层和第二分割填充层的方法包括：在所述第一槽的侧壁和底部、第一分割槽和第二分割槽中、以及第二掩膜层的顶部表面形成分割填充膜；回刻蚀所述分割填充膜直至暴露出第二掩膜层的顶部表面和第一槽底部的第一掩膜层，形成所述掩膜侧墙、第一分割填充层和第二分割填充层。
19.根据权利要求17所述的半导体器件的形成方法，其特征在于，还包括：刻蚀第一中间槽底部的待刻蚀层，在待刻蚀层的第一区中形成第一目标槽；刻蚀第二中间槽底部的待刻蚀层，在待刻蚀层的第二区中形成第二目标槽；在第一目标槽中形成第一互联层；在第二目标槽中形成第二互联层。
20.一种采用权利要求14至19任意一项方法形成的半导体器件。
CN201910155808.XA 2019-03-01 2019-03-01 半导体器件及其形成方法 Active CN111640664B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910155808.XA CN111640664B (zh) 2019-03-01 2019-03-01 半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910155808.XA CN111640664B (zh) 2019-03-01 2019-03-01 半导体器件及其形成方法

Publications (2)

Publication Number Publication Date
CN111640664A true CN111640664A (zh) 2020-09-08
CN111640664B CN111640664B (zh) 2023-04-25

Family

ID=72332314

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910155808.XA Active CN111640664B (zh) 2019-03-01 2019-03-01 半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN111640664B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023092811A1 (zh) * 2021-11-24 2023-06-01 上海集成电路研发中心有限公司 双重构图的图形化方法和半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594336A (zh) * 2012-08-13 2014-02-19 中芯国际集成电路制造(上海)有限公司 一种双重图形化方法
CN104752329A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN106200272A (zh) * 2015-04-30 2016-12-07 中国科学院微电子研究所 一种自对准双重图形成像方法
CN106611711A (zh) * 2015-10-22 2017-05-03 中芯国际集成电路制造(北京)有限公司 半导体器件的形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594336A (zh) * 2012-08-13 2014-02-19 中芯国际集成电路制造(上海)有限公司 一种双重图形化方法
CN104752329A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法
CN106200272A (zh) * 2015-04-30 2016-12-07 中国科学院微电子研究所 一种自对准双重图形成像方法
CN106611711A (zh) * 2015-10-22 2017-05-03 中芯国际集成电路制造(北京)有限公司 半导体器件的形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023092811A1 (zh) * 2021-11-24 2023-06-01 上海集成电路研发中心有限公司 双重构图的图形化方法和半导体结构

Also Published As

Publication number Publication date
CN111640664B (zh) 2023-04-25

Similar Documents

Publication Publication Date Title
CN111640656B (zh) 半导体器件及其形成方法
CN111834203B (zh) 半导体器件及其形成方法
US11251044B2 (en) Semiconductor devices and fabrication methods thereof
US11322353B2 (en) Semiconductor device and fabrication method thereof
US11183395B2 (en) Semiconductor device and fabrication method thereof
CN111640659B (zh) 半导体器件及其形成方法
CN111640664B (zh) 半导体器件及其形成方法
CN111668093B (zh) 半导体器件及其形成方法
CN111640666B (zh) 半导体器件及其形成方法
CN111640665B (zh) 半导体器件及其形成方法
CN111640667B (zh) 半导体器件及其形成方法
CN111640660B (zh) 半导体器件及其形成方法
CN111834212B (zh) 半导体器件及其形成方法
CN111986989B (zh) 半导体结构及其形成方法
CN111952154A (zh) 图形化方法及其形成的半导体器件
KR20210145986A (ko) 평탄화층 형성 방법 및 이를 이용한 패턴 형성 방법
CN111668155B (zh) 图形化方法及其形成的半导体器件
CN112053947A (zh) 图形化方法及其形成的半导体器件
CN111668091B (zh) 半导体器件及其形成方法
CN111640668B (zh) 半导体器件及其形成方法
CN111952170B (zh) 半导体器件及其形成方法
CN111668099B (zh) 图形化方法及其形成的半导体器件
CN111668156B (zh) 图形化方法及其形成的半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant