CN104425356A - 一种半导体器件的制备方法 - Google Patents

一种半导体器件的制备方法 Download PDF

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CN104425356A CN201310379930.8A CN201310379930A CN104425356A CN 104425356 A CN104425356 A CN 104425356A CN 201310379930 A CN201310379930 A CN 201310379930A CN 104425356 A CN104425356 A CN 104425356A
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刘焕新
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Abstract

本发明涉及一种半导体器件的制备方法，包括：提供半导体衬底，在所述半导体衬底上形成有镶嵌的金属互连结构；依次形成蚀刻停止层、介电层及具有开口图案的金属硬掩膜层；以所述图案化的金属掩膜层为掩膜蚀刻所述介电层，以在所述介电层中形成沟槽和通孔，露出所述金属互连结构；沉积牺牲材料层，以填充所述沟槽和通孔；去除部分所述牺牲材料层；回蚀刻所述金属硬掩膜层，以扩大所述金属硬掩膜层的开口；去除剩余的所述牺牲材料层。本发明中在形成沟槽和通孔后沉积所DUO材料层，以覆盖所述底部互联结构中的金属Cu，作为保护层保护所述金属Cu在后续的步骤中不被蚀刻、造成损失，提高了器件的性能以及良率。

Description

一种半导体器件的制备方法
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件的制备方法。
背景技术
随着半导体集成电路工艺技术的不断进步，当半导体器件缩小至深亚微米的范围时，互联中的电阻(R)和电容(C)易产生寄生效应，导致金属连线传递的时间延迟(RC timedelay)。为了克服互联中的寄生效应，越来越多的人在超大规模集成电路后段互联的集成工艺中，采用低阻值材料(铜)或低介电常数(low k dielectric)的隔离物质来减少因寄生电阻与寄生电容引起的RC延迟时间。选用低介电常数(low k dielectric)介电层可以有效地解决上述问题，但也带来新的问题，由于低介电常数介电层具有很低的强度，以致在半导体器件制备工艺中很容易受到损坏，例如在光刻、灰化过程中都可以引起低介电常数介电层的损害。
为了降低工艺过程中对低介电常数介电层的损害，现有技术选用的方法如图1a-1c所示，通常在所述低介电常数介电层上形成TiN的硬掩膜层108，如图1a所示，首先提供半导体衬底（图中未示出），在所述半导体衬底上形成层间介电层101，在所述层间介电层101上形成第一蚀刻停止层102和第一低K介电层103，然后在所述层间介电层101和第一低K介电层103中形成底部金属互连结构105，然后沉积第二蚀刻停止层104，在所述第二蚀刻停止层104上依次形成第二低K介电层106、TEOS硬掩膜层107、TiN硬掩膜层108，然后图案化所述TEOS硬掩膜层107、TiN硬掩膜层108，并以所述图案化的TEOS硬掩膜层107、TiN硬掩膜层108为掩膜蚀刻所述第二低K介电层106，形成通孔10，进一步图案化所述TiN硬掩膜层108，形成通孔10，进而蚀刻所述第二低K介电层106，在所述第二低K介电层106中形成沟槽20，进一步蚀刻打开所述第二蚀刻停止层104，以露出所述底部金属互联结构105。
在形成所述沟槽20和通孔10之后进行导电材料的填充，和所述底部金属互连结构形成电连接，进而形成双镶嵌结构，在填充导电材料之前还包括回蚀刻所述TiN硬掩膜层108，以扩大所述TiN硬掩膜层108的开口，避免在填充过程中形成孔洞（void），在该步骤中回蚀刻所述TiN硬掩膜层108，同时去除蚀刻过程中残留大量聚合物（polymer），在该过程中先选用EKC清洗剂和H2O2的混合溶液，然后选用DHF进行湿法清洗，其中所述EKC为羟胺系列的刻蚀灰化后残余去除剂（其中包含H2O2以及H2O），所述DHF为稀释的氢氟酸，该过程能够很好的回蚀刻所述TiN硬掩膜层108，但是该过程中同时会对所述底部金属互联结构105中的金属Cu蚀刻，造成金属Cu的损失，最终使所述双镶嵌结构失效，导致半导体器件性能降低，良率降低。
因此，需要对目前半导体器件的制备方法进行改进，以在回蚀刻所述硬掩膜层，形成较大开口的同时不会对底部金属Cu造成损害，以此提高半导体器件的性能和良率。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题提供了一种半导体器件的制备方法，包括：
提供半导体衬底，在所述半导体衬底上形成有镶嵌的金属互连结构；
依次形成蚀刻停止层、介电层及具有开口图案的金属硬掩膜层；
以所述图案化的金属掩膜层为掩膜蚀刻所述介电层，以在所述介电层中形成沟槽和通孔，露出所述金属互连结构；
沉积牺牲材料层，以填充所述沟槽和通孔；
去除部分所述牺牲材料层；
回蚀刻所述金属硬掩膜层，以扩大所述金属硬掩膜层的开口；
去除剩余的所述牺牲材料层。
作为优选，所述牺牲材料层为DUO。
作为优选，所述介电层和所述金属硬掩膜层之间还形成有氧化物硬掩膜层。
作为优选，所述氧化物硬掩膜层为TEOS层。
作为优选，所述金属硬掩膜层为TiN层。
作为优选，所述介电层为低K材料层。
作为优选，在沉积牺牲材料层之前，还包括选用超纯水进行清洗的步骤。
作为优选，在所述介电层中形成所述通孔的方法为：
在所述金属硬掩膜层上形成图案化的第一光刻胶层，所述第一光刻胶层上具有所述通孔的图案；
以所述第一光刻胶层为掩膜蚀刻所述金属硬掩膜层以及所述介电层，以在所述介电层中形成所述通孔。
作为优选，在所述介电层中形成所述沟槽的方法为：
在所述金属硬掩膜层上形成第二光刻胶层，所述第二光刻胶层上具有所述沟槽的图案；
以所述光第二刻胶层为掩膜蚀刻所述金属硬掩膜层以及所述介电层，以在所述介电层中形成所述沟槽。
作为优选，选用CLK888蚀刻所述牺牲材料层，以去除部分所述牺牲材料层。
作为优选，蚀刻所述牺牲材料层至所述金属硬掩膜层以下。
作为优选，去除的部分所述牺牲材料层的厚度大于所述金属硬掩膜层的厚度，小于所述金属硬掩膜层、所述沟槽、所述通孔的厚度之和。
作为优选，所述蚀刻温度为70-80℃。
作为优选，选用稀释的H2O2回蚀刻所述金属硬掩膜层。
作为优选，所述稀释的H2O2的体积比组成为H2O2:H2O=1:4-10，其中所述H2O2的质量分数为31%。
作为优选，所述回蚀刻的温度为室温至45℃。
作为优选，选用CLK888蚀刻去除剩余的所述DUO材料层以及蚀刻过程中产生的聚合物。
作为优选，所述蚀刻温度为70-80℃，蚀刻时间为30-120s。
作为优选，回蚀刻所述金属硬掩膜层，去除位于中间的部分所述金属硬掩膜层，形成阶梯状结构，以扩大所述金属硬掩膜层的开口。
本发明为了克服现有技术中存在的问题，在衬底中形成底部金属互联结构之后，沉积低K介电层，并在低K介电层中形成沟槽和通孔露出所述底部互联结构，然后沉积DUO材料层以完全填充所述沟槽和通孔，所述完全DUO材料层覆盖所述底部互联结构中的金属Cu，作为保护层保护所述金属Cu在后续的步骤中不被蚀刻、造成损失，最后选用高蚀刻选择比的方法去除所述DUO材料层，而所述底部互联结构中的金属Cu没有受到影响，提高了器件的性能以及良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1c为现有技术中制备所述半导体器件的剖面示意图；
图2a-2f为本发明的一具体实施方式中制备所述半导体器件的剖面示意图；
图3为本发明的一具体实施方式中制备所述半导体器件的流程示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
下面结合附图对本发明所述半导体器件的制备方法做进一步说明，首先，参照图2a，首先提供半导体衬底，所述衬底并没有在该图中示出，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在该半导体衬底中还可以进一步形成栅极以及位于栅极两侧的源漏区以及形成其他有源器件。
然后在所述衬底上形成层间介质材料层201(interlayer dielectric,ILD)，用作集成电路封装中多层金属布线间的层间绝缘，本发明中可以选用先进封装用聚合物ILD材料，例如聚酰亚胺(PI)、聚苯并噁唑(PBO)以及苯并环丁烯(BCB)等材料，但不局限于上述示例。在该层间介质材料层中形成接触孔，具体形成方法为蚀刻所述层间介质材料层，形成沟道然后填充导电材料从而形成接触塞，用于后续过程中的电连接，所述接触塞选用导电材料W。
在所述层间介质材料层201上形成第一蚀刻停止层202，在蚀刻过程中用于保护位于下方的各种有源器件以及衬底材料等，所述第一蚀刻停止层可以是氮掺杂的碳化物（氮掺杂的碳化硅，NBLoK）、SiN、SiC、NDC中的一种，在一个实施例中使用CVD的方法来形成具有100-1000埃的NBLoK层。
在所述刻第一蚀停止层202上形成第一介电层203，所述第一介电层203可以使用低K材料或超低K材料，例如氟氧化硅（SiOF）、氢化的硅碳氧化物（SiCOH）、碳氧化硅（SiCO）、掺氮的碳化硅（BLoK）等无机材料，或者芳香族碳氢化合物、二甲苯塑料等有机化合物，形成具有厚度为1000-6000埃的低k介电层，在本发明中优选为氢化的硅碳氧化物（SiCOH）材料。在所述第一介电层形成金属互连结构205，该金属互连结构205与位于层间介质材料层中的接触塞电连接。作为优选，其中所述金属互连结构205选用金属Cu。
在所述第一介电层203上形成第二蚀刻停止层204，所述第二蚀刻停止层204可以是氮掺杂的碳化物（氮掺杂的碳化硅，NBLoK）、SiN、SiC、聚酰胺NDC中的一种，在一个实施例中使用CVD的方法来形成具有100-1000埃的NBLoK层。
然后在所述第二蚀刻停止层204上形成第二介电层206，所述第二介电层206选用低K或者超低K材料的材料层，在本发明中所述第二介电层206优选为介电常数为2.0-2.75BD材料层，优选为介电常数为2.5的硅碳氧化物（SiCOH）材料，该介电层的厚度可以根据需要进行选择，在本发明的一实施例中，该介电层的形成方法可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法中的一种。
在所述第二介电层206上方形成氧化物硬掩膜层207，其中，所述氧化物硬掩膜层207可以选用等离子增强氮化硅层PESIN层、等离子增强正硅酸乙酯PETEOS层、以及正硅酸乙酯TEOS层中的一种或多种的组合，在本发明的优选实施方式中，所述硬掩膜叠层优选为BD材料硬掩膜层和TEOS层的组合，所述BD材料硬掩膜层的厚度为400-2000埃，所述TEOS层的厚度为400-2000埃；作为优选，所述硬掩膜叠层的沉积方法可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。本发明中优选化学气相沉积（CVD）法。所述硬掩膜在之后的蚀刻步骤中保护所述介电层部分不受损伤。其中，所述氧化物硬掩膜层207为可选择形成的硬掩膜层。
在所述氧化物硬掩膜层207上方为金属硬掩膜208，所述金属硬掩膜208可以为TiN、TaN、Ti和Ta中的一种或者多种的组合，在本发明的一个实施例中该金属硬掩膜层优选为TiN，其厚度为50-600埃，优选100-450埃，在本发明的一个实施例中使用CVD或PVD的方法来形成所述金属硬掩膜层。
然后在所述金属硬掩膜208上形成抗反射层，在所述抗反射层上形成光刻胶层，为了简化所述过程，在图中没有标示所述抗反射层以及光刻胶层，图案化所述光刻胶层，定义出所述通孔的图形，并以所述光刻胶图案为掩膜层，蚀刻所述抗反射层、金属硬掩膜层208、氧化物硬掩膜层207，形成通孔，作为优选，在该蚀刻步骤中，蚀刻至所述第二介电层206，以在所述第二介电层206中形成通孔，进一步，在所述第二介电层206中所形成的通孔的深度为10-200埃，优选为10-100埃，然后去除所述抗反射层以及光刻胶层。
参照图2b，图案化所述第二层间介电层，以形成沟槽和通孔。
具体地，在暴露的硬掩膜叠层以及金属硬掩膜上沉积有机分布层（Organic distribution layer,ODL），含硅的底部抗反射涂层（Si-BARC），在所述含硅的底部抗反射涂层（Si-BARC）上沉积图案化了的光刻胶层，其中所述光刻胶上的图案定义了所要形成沟槽的图形。
然后蚀刻所述第二介电层206、第二蚀刻停止层204、形成沟槽和通孔，露出所述金属互连结构205，该蚀刻步骤同时全部去除所述有机分布层（Organic distribution layer,ODL），含硅的底部抗反射涂层（Si-BARC）以及光刻胶层；形成所述沟槽和通孔以及去除所述抗反射层、光刻胶层是一步完成的，与现有技术中多步完成蚀刻不同，在该步骤中选用干法蚀刻实现所述目的，并且在干法蚀刻中可以选用CF4、CHF3另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。
参照图2c，沉积牺牲材料层209，以填充所述沟槽和通孔；具体地，在沉积牺牲材料层209之前，还包括清洗步骤，在本发明的一具体实施方式中选用超纯水清洗DI，优选为清洗、漂洗、干燥三个工序。首先用浓度为2％-10％的水基清洗剂配合加热、刷洗、喷淋喷射、超声波清洗等物理清洗手段对印刷电路板进行批量清洗，然后再用纯水或离子水（DI水）进行2-3次漂洗，最后进行热风干燥。
所述DI清洗用于去除干法蚀刻步骤中残留的F基物质以及少量的聚合物（Polymer）。
然后沉积牺牲材料层209，所述牺牲材料层209完全填充所述沟槽和通孔，并覆盖所述金属硬掩膜层208，所述牺牲材料层209可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。
在该步骤中，所述牺牲材料层209选用DUO材料，所述DUO材料的沉积可以选用本领域常用方法，并不局限于上述方式，所述牺牲材料层209完全覆盖所述金属互连结构205，以保护所述金属互连结构205中的金属Cu在后续的步骤中不被蚀刻、造成损失，以提高器件性能。
参照图2d，蚀刻去除部分所述牺牲材料层209。具体地，蚀刻所述牺牲材料层209，去除所述金属硬掩膜层208上的牺牲材料层209以及所述沟槽和通孔中的部分牺牲材料层209，其中，去除的所述牺牲材料层209的厚度大于所述金属硬掩膜层208的厚度，但是小于所述金属硬掩膜层208+所述沟槽+所述通孔的厚度，作为优选，在本发明的一具体地实施方式中，蚀刻所述牺牲材料层209至所述氧化物硬掩膜层207以下、沟槽底部以上，例如所述氧化物硬掩膜层207的下端，并且在所述沟槽的表面的上方，形成新的沟槽50。
在该步骤中选用CLK888作为蚀刻液，所述CLK888蚀刻液作为清除剂，其主要成分为氢氧化烷基铵以及溶剂，所述CLK888为市售产品，市场上所售CLK888蚀刻液均可以应用于本发明，并不局限于某一品牌，本领域技术人员可以根据需要进行选择。
作为优选，为了更好的蚀刻所述牺牲材料层209，需要严格控制蚀刻温度，作为优选，所述蚀刻温度为60-90℃，更优选为70-80℃，蚀刻时间并不局限于某一范围，将所述牺牲材料层209蚀刻至所述氧化物硬掩膜层207的下端和所述沟槽以上的时间均可以应用于本发明，以更好的保护所述金属互连结构205中的金属Cu。
参照图2e，回蚀刻所述金属硬掩膜层208，以扩大所述金属硬掩膜层208的开口。
具体地，所述金属硬掩膜层208优选为TiN层，在该步骤中选用稀释的H2O2进行回蚀刻（tech back），其中，所述稀释的H2O2的体积配比为H2O2(31%):H2O=1:4-10，其中所述H2O2的浓度（质量分数）为31%，在蚀刻步骤的温度为室温至45℃，优选为-20℃-45℃，更优选为15℃-45℃。
在该步骤中，由于稀释的H2O2对于所述TiN层和所述牺牲材料层209具有较大的时刻选择比，因此，在回蚀刻所述TiN层时不会对所述牺牲材料层209造成损坏，进而保护位于所述牺牲材料层209下方的金属Cu不被损坏。
在该步骤中蚀刻去除的所述金属硬掩膜层208的量为5-100埃，优选为10-50埃，去除位于中间的部分所述金属硬掩膜层，形成阶梯状结构，以扩大所述金属硬掩膜层的开口，以扩大所述金属硬掩膜层208的开口，保证在后面导电材料填充过程中不会产生孔洞，实现导电材料的高效填充，提高所述半导体器件的性能和良率。
参照图2f，去除剩余的所述牺牲材料层209，以露出所述金属塞205。
具体地，蚀刻去除剩余的所述牺牲材料层209，去除所述沟槽和通孔中的全部的牺牲材料层209，以露出所述金属塞205中的金属Cu，同时去除所述器件中残余的聚合物，例如在蚀刻过程中在所述沟槽和通孔中的侧壁上以及其他部位形成的聚合物，以更好的实现金属材料的填充。
在该步骤中选用CLK888作为蚀刻液，所述CLK888蚀刻液作为清除剂，其主要成分为氢氧化烷基铵以及溶剂，所述CLK888为市售产品，市场上所售CLK888蚀刻液均可以应用于本发明，并不局限于某一品牌，本领域技术人员可以根据需要进行选择。
作为优选，为了更好的蚀刻所述牺牲材料层209，需要严格控制蚀刻温度，作为优选，所述蚀刻温度为60-90℃，更优选为70-80℃，蚀刻时间为10s-150s，优选为30s-120s，更优选为50s-100s。
在该步骤中所述CLK888对所述牺牲材料层209以及金属Cu具有较大的时刻选择比，在该步骤中去除所述牺牲材料层209的时候不会对所述金属Cu造成损坏，解决现有技术中在蚀刻所述金属硬掩膜层会对所述金属Cu造成损失的问题。
作为进一步的优选，沉积导电材料，以填充所述沟槽以及通孔并执行平坦化，和所述金属互连结构205形成连接，以形成双镶嵌的结构。
具体地，所述导电材料可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。较佳地，导电材料为钨材料。在本发明的一具体地实施方式中，导电材料可为钴(Co)、钼(Mo)、氮化钛(TiN)以及含有钨的导电材料或其组合。
本发明为了克服现有技术中存在的问题，在衬底中形成底部互联结构之后，沉积低K介电层，并在低K介电层中形成沟槽和通孔露出所述底部互联结构，然后沉积DUO材料层以完全填充所述沟槽和通孔，所述完全DUO材料层覆盖所述底部互联结构中的金属Cu，作为保护层保护所述金属Cu在后续的步骤中不被蚀刻、造成损失，最后选用高蚀刻选择比的方法去除所述DUO材料层，而所述底部互联结构中的金属Cu没有受到影响，提高了器件的性能以及良率。
图3为本发明一具体实施方式中制备所述半导体器件的工艺流程图，包括以下步骤：
步骤201提供半导体衬底，在所述半导体衬底上形成有镶嵌的金属互连结构；
步骤202依次形成蚀刻停止层、介电层及具有开口图案的金属硬掩膜层；
步骤203以所述图案化的金属掩膜层为掩膜蚀刻所述介电层，以在所述介电层中形成沟槽和通孔，露出所述金属互连结构；
步骤204沉积牺牲材料层，以填充所述沟槽和通孔；
步骤205去除部分所述牺牲材料层；
步骤206回蚀刻所述金属硬掩膜层，以扩大所述金属硬掩膜层的开口；
步骤207去除剩余的所述牺牲材料层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (17)

1.一种半导体器件的制备方法，包括：
提供半导体衬底，在所述半导体衬底上形成有镶嵌的金属互连结构；
依次形成蚀刻停止层、介电层及具有开口图案的金属硬掩膜层；
以所述图案化的金属掩膜层为掩膜蚀刻所述介电层，以在所述介电层中形成沟槽和通孔，露出所述金属互连结构；
沉积牺牲材料层，以填充所述沟槽和通孔；
去除部分所述牺牲材料层；回蚀刻所述金属硬掩膜层，以扩大所述金属硬掩膜层的开口；
去除剩余的所述牺牲材料层。
2.根据权利要求1所述的方法，其特征在于，所述牺牲材料层为DUO。
3.根据权利要求1所述的方法，其特征在于，所述介电层和所述金属硬掩膜层之间还形成有氧化物硬掩膜层。
4.根据权利要求3所述的方法，其特征在于，所述氧化物硬掩膜层为TEOS层，所述金属硬掩膜层为TiN层，所述介电层为低K材料层。
5.根据权利要求1所述的方法，其特征在于，在所述介电层中形成所述通孔的方法为：
在所述金属硬掩膜层上形成图案化的第一光刻胶层，所述第一光刻胶层上具有所述通孔的图案；
以所述第一光刻胶层为掩膜蚀刻所述金属硬掩膜层以及所述介电层，以在所述介电层中形成所述通孔。
6.根据权利要求1所述的方法，其特征在于，在所述介电层中形成所述沟槽的方法为：
在所述金属硬掩膜层上形成第二光刻胶层，所述第二光刻胶层上具有所述沟槽的图案；
以所述光第二刻胶层为掩膜蚀刻所述金属硬掩膜层以及所述介电层，以在所述介电层中形成所述沟槽。
7.根据权利要求1所述的方法，其特征在于，在沉积牺牲材料层之前，还包括选用超纯水进行清洗的步骤。
8.根据权利要求1所述的方法，其特征在于，选用CLK888蚀刻所述牺牲材料层，以去除部分所述牺牲材料层。
9.根据权利要求1或8所述的方法，其特征在于，蚀刻所述牺牲材料层至所述金属硬掩膜层以下。
10.根据权利要求1或8所述的方法，其特征在于，去除的部分所述牺牲材料层的厚度大于所述金属硬掩膜层的厚度，小于所述金属硬掩膜层、所述沟槽、所述通孔的厚度之和。
11.根据权利要求9所述的方法，其特征在于，蚀刻所述牺牲材料层至所述金属硬掩膜层以下，以露出所述金属硬掩膜层的侧壁，并在剩余所述牺牲材料层的上方形成沟槽。
12.根据权利要求8所述的方法，其特征在于，所述蚀刻温度为70-80℃。
13.根据权利要求1所述的方法，其特征在于，选用稀释的H2O2回蚀刻所述金属硬掩膜层。
14.根据权利要求13所述的方法，其特征在于，所述稀释的H2O2的体积比组成为H2O2:H2O=1:4-10，其中所述H2O2的质量分数为31%。
15.根据权利要求1或13所述的方法，其特征在于，所述回蚀刻的温度为室温至45℃。
16.根据权利要求1所述的方法，其特征在于，选用CLK888蚀刻去除剩余的所述DUO材料层以及蚀刻过程中产生的聚合物，所述蚀刻温度为70-80℃，蚀刻时间为30-120s。
17.根据权利要求1所述的方法，其特征在于，回蚀刻所述金属硬掩膜层，去除位于中间的部分所述金属硬掩膜层，形成阶梯状结构，以扩大所述金属硬掩膜层的开口。
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