CN114242690A - 互连结构及其形成方法 - Google Patents

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Abstract

本发明的实施例提供了一种互连结构包括非绝缘体结构、衬垫层、介电结构、导电结构和防粘层。衬垫层位于非绝缘体结构上并且具有位于其中的开口。介电结构位于衬垫层上。介电结构包括位于其中的通孔开口。通孔开口具有侧壁。导电结构位于介电结构的通孔开口中并通过衬垫层的开口电连接至非绝缘体结构。防粘层位于介电结构的通孔开口的侧壁和导电结构之间。本发明的实施例还提供了另一种互连结构以及形成互连结构的方法。

Description

互连结构及其形成方法
本申请是于2016年12月16日提交的申请号为201611169409.1的名称为“互连结构及其形成方法”的发明专利申请的分案申请。
技术领域
本发明总的来说涉及半导体领域，并且更具体地，涉及互连结构及其形成方法。
背景技术
双镶嵌工艺是用于在半导体器件中形成互连的技术。随着部件尺寸的减小，双镶嵌工艺提供了对小几何图形更精准的尺寸控制。因此，双镶嵌工艺适合于超大规模集成(ULSI)电路技术，其中越来越多的器件被封装在半导体衬底内的相同或更小的区域中。
发明内容
根据本发明的实施例，一种互连结构，包括：非绝缘体结构；衬垫层，位于非绝缘体结构上并且具有位于其中的开口；介电结构，位于衬垫层上，介电结构包括位于其中的通孔开口，通孔开口具有侧壁；导电结构，位于介电结构的通孔开口中并通过衬垫层的开口电连接至非绝缘体结构；以及防粘层，位于介电结构的通孔开口的侧壁和导电结构之间。
根据本发明的实施例，一种互连结构，包括：非绝缘体结构；衬垫层，位于非绝缘体结构上并且具有位于其中的开口；介电结构，位于衬垫层上，介电结构包括位于其中的通孔开口，通孔开口具有侧壁；介电通孔衬垫，位于介电结构的通孔开口的侧壁上并与衬垫层分开；以及导电结构，位于通孔开口中并通过衬垫层的开口电连接至非绝缘体结构。
根据本发明的实施例，一种形成互连结构的方法，包括：在非绝缘体结构上形成衬垫层；在衬垫层上形成介电结构；在介电结构中形成通孔开口；在通孔开口的至少一个侧壁上形成防粘层；在形成防粘层之后，移除通孔开口之下的衬垫层的一部分以暴露非绝缘体结构；以及在通孔开口中形成导电结构，其中，导电结构电连接至非绝缘体结构。
附图说明
根据具体描述结合参考附图可以更好地理解本发明的各方面。应该强调，根据工业中的标准实践，各个部件未按比例绘出。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图8是根据本公开的一些实施例在不同阶段制造互连结构的方法的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
图1至图8是根据本公开的一些实施例在不同阶段制造互连结构的方法的截面图。
现参考图1。衬垫层104在非绝缘体结构102上形成。非绝缘体结构102指的是由一个或多个非绝缘体材料、多晶硅、金属、导电材料、半导体材料或其组合制成的结构。非绝缘体结构102可以充当栅电极、半导体器件的源极区/漏极区，比如鳍式场效晶体管(FinFET)。
在一些实施例中，当非绝缘体结构102充当FinFET的栅电极时，非绝缘体结构102可能由后栅极工艺制成。示例性后栅极工艺可能包括在半导体鳍片上形成包括比如多晶硅的材料的伪栅极结构，在伪栅极结构旁边形成包括比如氧化硅、氮化硅、氮氧化硅、碳化硅的材料的间隔件，移除伪栅极结构以形成在间隔件之间的沟槽及在间隔件之间的沟槽中形成至少一个金属层以形成非绝缘体结构102。金属层可能包括适合形成栅电极或其部分的金属材料，其包括，功函数层、衬垫层、界面层、晶种层、粘合层、阻挡层等。在一些实施例中，金属层包括合适的金属，比如TiN、WN、TaN或Ru，其执行于p型FinFET。在一些替代实施例中，金属层可能包括合适的金属，比如Ti、Ag、Al、TiAl、TiAlN、TiAlC、TiAlCN、TaC、TaCN、TaSiN、Mn或Zr，其执行于n型FinFET。
在一些实施例中，当非绝缘体结构102充当源极区/漏极区时，示例性形成工艺可能包括通过使用离子注入将掺杂n型掺杂剂(比如磷)或掺杂p型掺杂剂(比如硼)到至少一部分未被间隔件和栅电极所覆盖的半导体鳍片。另一个形成源极区/漏极区的示例性工艺可能包括在接近间隔件的鳍片中形成至少一个源极/漏极凹槽、在源极/漏极凹槽中形成晶种层、在源极/漏极凹槽中的晶种层上形成松弛的外延层、在源极/漏极凹槽中的松弛的外延层上形成外延层，因此晶种层、松弛的外延层和外延层形成源极/漏极应激源充当源极区/漏极区。在一些实施例中，源极/漏极应激源包括，例如SiP、SiP或SiCP，其能够在半导体鳍片中诱导对n型沟道的拉伸应变。在一些其它实施例中，源极/漏极应激源包括SiGe，其能够在半导体鳍片中诱导对p型沟道的压缩应变。
衬垫层104可能充当蚀刻停止层，其在形成通孔开口的蚀刻工艺期间和/或形成沟槽开口的蚀刻工艺期间保护非绝缘体结构102。在一些实施例中，衬垫层104可能包括介电材料，比如碳化硅、氮化硅或掺碳氮化硅。在一些实施例中，衬垫层104可能包括导电材料，比如Ti、TiN、TiC、TiCN、Ta、TaN、TaC、TaCN、W、WN、WC、WCN、TiAl、TiAlN、TiAlC或TiAlCN。在一些实施例中，衬垫层104可能通过使用化学汽相沉积(CVD)、高密度等离子体(HDP)CVD、次大气压CVD(ACVD)、分子层沉积(MLD)、溅射、物理汽相沉积(PVD)、电镀或其它合适的技术被沉积。例如，在一些实施例中，MLD工艺在低于约10毫托的压力之下和在约350℃至约500℃的温度范围之间被施行。在一些实施例中，氮化硅通过反应硅源化合物和氮源被沉积于非绝缘体结构102的顶面上。硅源化合物提供硅至沉积的氮化硅并可能包括硅烷(SiH4)或正硅酸乙酯(TEOS)。氮源提供氮至沉积的氮化硅并可能包括氨(NH3)或氮气(N2)。在一些其它实施例中，掺碳氮化硅通过反应碳源化合物、硅源化合物和氮源被沉积于非绝缘体结构102的顶面上。碳源化合物可能包括有机化合物，比如碳氢化合物，例如乙烯(C2H6)。
现参考图2。介电结构106在衬垫层104上形成。换句话说，衬垫层104存在于介电结构106和非绝缘体结构102之间。介电结构106可能是包括介电材料的层间介电(ILD)层。介电材料可能包括正硅酸乙酯(TEOS)、极低k(ELK)介电材料、无氮抗反射涂层(NFARC)、氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、旋涂玻璃(SOG)、含氟硅玻璃(FSG)、掺杂碳氧化硅(例如SiCOH)、干凝胶、气凝胶、氟化非晶碳、聚对二甲苯、BCB(苯并环丁烯)、聚酰亚胺和/或其组合。ELK介电材料具有小于例如约2.5的介电常数。应了解，介电结构106可能包括一个或多个介电材料和/或一个或多个介电层。在一些实施例中，介电结构106可能通过CVD、HDP CVD、SACVD、旋涂、溅射或其它合适的技术沉积于衬垫层104上。
现参考图3。抗反射层108在介电结构106上形成。抗反射层108可能由氮化物材料、有机材料、氧化物材料等制成。抗反射层108通过使用合适的技术形成，例如CVD。
蚀刻工艺在介电结构106中被执行以在其中形成凹槽110，并且衬垫层104未被暴露于凹槽110。换句话说，介电结构106被凹陷直到达到衬垫层104上方水平。换句话说，蚀刻工艺不蚀刻通过介电结构106以暴露衬垫层104。因此，在这一步，衬垫层104不被蚀刻或损坏，因此蚀刻衬垫层104的副产物不在该蚀刻工艺期间产生。由此，无副产物在蚀刻工艺期间粘附至凹槽110的内表面112。凹槽110的示例性形成工艺描述如下。光刻胶层(未示出)可能在介电结构106上方形成，然后被图案化以形成具有凹槽110图像的光刻胶掩模。使用光刻胶层作为掩模，然后凹槽110的图案蚀刻进介电结构106。在执行蚀刻工艺之后，光刻胶掩模被例如氧等离子灰化移除。形成凹槽110的蚀刻工艺在衬垫层104被暴露之前停止，因此部分介电结构106在这一步保持在凹槽110和衬垫层104之间。该剩余部分介电结构106可以保护衬垫层104免受蚀刻或损坏，从而防止蚀刻衬垫层104的副产物被粘附至凹槽110的内表面112。在一些实施例中，蚀刻工艺可能是干蚀刻、湿蚀刻和/或等离子体刻蚀工艺。例如，形成凹槽110的蚀刻工艺可能使用四氟化碳(CF4)、三氟甲烷(CHF3)和作为蚀刻气体的氧的混合物。
掩模层114可能在抗反射层108上形成。掩模层114具有开口116。开口116暴露部分抗反射层108，因此可对抗反射层108的暴露部分和介电结构106的底层部分执行蚀刻工艺以在随后的工艺中形成沟槽开口。在一些实施例中，掩模层114可能是硬掩模，比如氮化硅(Si3N4)，其与抗反射层108和介电结构106相比具有相对较高的蚀刻电阻率。硬掩模的形成可能由比如CVD工艺执行。在一些其它实施例中，掩模层114可能为光刻胶层。掩模层114的形成包括在抗反射层108上形成光刻胶层，然后图案化以形成具有开口116图像的光刻胶掩模。
现参考图4。防粘层118至少形成于凹槽110的内表面112上。更详细地，防粘层118可以共形地形成于掩模层114的顶面和侧面、抗反射层108的顶面和侧面及凹槽110的内表面112。特别是，凹槽110的内表面112包括底面112B和侧面112L。侧面112L连接底面112B和介电结构106的顶面。在一些实施例中，全部侧面112L和全部底面112B被防粘层118覆盖。防粘层118和介电结构106由具有不同粘附特性的不同材料制成。更具体地，防粘层118和介电结构106对蚀刻衬垫层104的副产物具有不同的粘附特性。具体地，防粘层118和介电结构106包括不同的材料，使得防粘层118对蚀刻衬垫层104的副产物的粘附能力弱于介电结构106对蚀刻衬垫层104的副产物的粘附能力。因此，形成于凹槽110的整个内表面112上的防粘层118可以在随后的工艺中蚀刻衬垫层104时，防止副产物粘附至内表面112，因此随后形成的通孔开口的尺寸未被粘附至内表面112的副产物减少。本文中的“对副产物的粘附能力”指的是可以粘附至每个表面的单元面积的副产物数量。更具体地，“抗反射层118的对副产物的粘附能力”指的是可以粘附至每个抗反射层118表面的单元面积的副产物数量。同样地，“介电结构106的对副产物的粘附能力”指的是可以粘附至每个介电结构106表面的单元面积的副产物数量。在一些实施例中，防粘层118的材料是电介质，比如氮化硅(SiN)或氮氧化硅(SiON)，并且介电结构106的材料是不同于防粘层118的材料。例如，介电结构106包含正硅酸乙酯(TEOS)、极低k(ELK)介电材料、或无氮抗反射涂层(NFARC)。通过防粘层118和介电结构106的这些不同材料，防粘层118可以展示比介电结构106更弱的粘附能力。在一些实施例中，防粘层118共形地形成于凹槽110的内表面112上。防粘层118的形成可能通过原子层沉积(ALD)或CVD工艺执行。例如，防粘层118可能是通过ALD形成的氮化硅层。氮化硅层由包括多个氮化硅沉积周期的ALD工艺形成，每个氮化硅沉积周期可能包括通过硅前体接触掩模层114和抗反射层108的表面及凹槽110的内表面112，使得硅前体吸附于这些表面、以及通过氮前体接触这些表面。氮化硅沉积周期可能被多次重复以获得氮化硅层所需的厚度及成分。最终的氮化硅层可充当共形地形成于凹槽110的内表面112上的防粘层118。
现参考图5。防粘层118、抗反射层108及介电结构106的一部分被移除，以便在介电结构106中形成通孔开口O1和沟槽开口O2，其中通孔开口O1存在于沟槽开口O2和衬垫层104之间，并且通孔和沟槽开口O1和O2互相连通。更详细地，图4中位于凹槽110之下的部分介电结构106被移除以形成暴露衬垫层104的通孔开口O1。换句话说，通孔开口O1在形成防粘层118之后被加深直到到达衬垫层104。此外，移除这部分介电结构106伴随着沟槽开口O2的形成。换句话说，在移除位于凹槽110之下的部分介电结构106的期间，另一部分位于掩模层114的开口116之下的介电结构106也被移除。由此，通孔开口O1和沟槽开口O2可以在相同的工艺中完成。在移除工艺中，掩模层114防止介电结构106的底层部分被移除。换句话说，沟槽开口O2的形成移除未被掩模层114覆盖的部分介电结构106。移除工艺可以是蚀刻工艺，比如各向异性蚀刻工艺。各向异性蚀刻工艺可以是，例如基于CF4或基于C4F8的干蚀刻工艺。
图5中该移除工艺形成了位于沟槽开口O2之下的通孔开口O1的侧壁120。在形成通孔和沟槽开口O1和O2之后，部分防粘层118保持在至少一部分部分侧壁120上并充当介电通孔衬垫，以便防止副产物在随后的工艺中蚀刻衬垫层104的期间粘附至侧壁120。由此，通孔开口01的尺寸未被蚀刻衬垫层104的副产物减少。
在一些实施例中，由于暴露衬垫层104的蚀刻工艺在形成防粘层118之后被执行，因此在形成防粘层118之后形成通孔开口O1的下部区域。因此，防粘层118不存在于通孔开口O1的下部区域。换句话说，防粘层118存在于部分侧壁120上。更详细地，侧壁120包括上部122和下部124。下部124存在于上部122和非绝缘体结构102之间。换句话说，上部122存在于下部124和沟槽开口O2之间。防粘层118存在于上部122上并不存在于下部124上。换句话说，上部122被防粘层118覆盖，并且下部124未被防粘层118覆盖。换句话说，防粘层118存在于沟槽开口O2附近或接近沟槽开口O2的部分侧壁120。更详细地，在形成通孔开口O1之后，图4中凹槽110的侧面112L的底部保持在介电结构106中并充当侧壁120的上部122，并且图4中在凹槽110的侧面112L的底部上的部分防粘层118也保持在介电结构106上。在一些实施例中，由于防粘层118通过使用比如ALD工艺被共形地形成于侧面112L上，防粘层118共形于侧壁120的上部122。
在一些实施例中，如图5所示，侧壁120的上部122和下部124彼此不对齐，因为在上部122上的防粘层118充当保护在图5中执行蚀刻工艺期间的底层介电结构106的掩模。更详细地，从上部122至通孔开口O1的中心轴的距离大于从下部124至通孔开口O1的中心轴的距离。换句话说，侧壁120在其上具有凹槽126。凹槽126邻近沟槽开口O2。防粘层118存在于凹槽126中，或更具体地，防粘层118填充凹槽126。
现参考图6。位于通孔开口O1之下的部分衬垫层104被移除以形成开口O3，其允许通孔开口O1暴露非绝缘体结构102。更详细地，衬垫层104的开口O3暴露非绝缘体结构102。由于防粘层118具有的对蚀刻衬垫层104的开口O3的副产物的粘附能力弱于介电结构106的通孔开口O1的侧壁120的副产物的粘附能力，在侧壁120上的防粘层118可防止蚀刻衬垫层104的开口O3的副产物在该衬垫移除工艺期间粘附至侧壁120，因此通孔开口O1的尺寸在移除部分衬垫层104之后未被减少。在一些实施例中，非绝缘体结构102包括金属，并且防粘层118具有的对金属的粘附能力弱于介电结构106的通孔开口O1的侧壁120对金属的粘附能力，因此侧壁120上的防粘层118可防止过蚀刻非绝缘体102的副产物粘附至侧壁120。
在一些实施例中，位于通孔开口O1之下的部分衬垫层104可以通过使用干蚀刻工艺被移除。干蚀刻工艺可具有高选择性，以使干蚀刻工艺可能停止于非绝缘体结构102上。因此，可以降低非绝缘体结构102的不需要的蚀刻。例如，干蚀刻工艺可能在约150至220W的电压和约10至45毫托的压力下通过使用CH2F2和Ar作为刻蚀气体来进行。衬垫层104可有益地在无凹槽的情况下形成非绝缘体结构102，该凹槽会由形成通孔和沟槽开口O1和O2的蚀刻工艺引起，从而增强了器件的性能。在执行该衬垫去除工艺之后，通孔开口01外侧的衬垫层104的另一部分保持在介电结构106和非绝缘体结构102之间。由于防粘层118不存在于侧壁120的下部124，所以防粘层118不与剩余衬垫层104接触。换句话说，防粘层118与剩余衬垫层104分开。更具体地说，防粘层118和剩余衬垫层104由介电结构106的侧壁120的下部124分开。
现参考图7。导电结构128在通孔开口O1和沟槽开口O2中形成并穿过衬垫层104的开口O3以电连接至非绝缘结构102。防粘层118存在于侧壁120的上部122和导电结构128之间。更详细地，防粘层118与侧壁120的上部122和导电结构128接触。通过这种构造，侧壁120的上部122和导电结构128被防粘层118分开。换句话说，侧壁120的上部122不与导电结构128接触。由于防粘层118不存在于侧壁120的下部124，所以侧壁120的下部124与导电结构128接触。换句话说，侧壁120与防粘层118和导电结构128接触。换句话说，导电结构128与防粘层118和侧壁120接触。换句话说，防粘层118和侧壁120的下部124分别存在于导电结构128的不同区域。在一些实施例中，导电结构128被防粘层118环绕。
在一些实施例中，导电结构128包括TiN、TaN、Ta、Ti、Hf、Zr、Ni、W、Co、Cu或Al。在一些实施例中，导电结构128可能通过CVD、PVD、电镀、ALD或其它合适的技术形成。在一些实施例中，导电结构128可能包括层压板。层压板可能进一步包括阻挡金属层、衬垫金属层或湿金属层。此外，导电结构128的厚度取决于通孔和沟槽开口O1和O2的深度。导电结构128被沉积，直到通孔和沟槽开口O1和O2基本上被填充或过填充。
在一些实施例中，当导电结构128过填充沟槽开口O2时，导电结构128可能包括下部导电部分130、中部导电部分132和上部导电部分134。中部导电结构132连接下部导电结构130和上部导电结构134。下部导电结构130填充衬垫层104的通孔开口O1和开口O3并接触非绝缘体102。更详细地，下部导电部分130存在于衬垫层104的通孔开口O1和开口O3中并接触防粘层118和侧壁120的下部124。导电结构128的过填充部分形成位于掩模层114上方的上部导电部分134。中部导电部分132填充沟槽开口O2。
现参考图8。在填充通孔开口O1和沟槽开口O2之后，执行化学机械抛光(CMP)工艺以平坦化导电结构128。CMP工艺移除沟槽开口O2外侧的导电结构128的上部导电部分134，当达到介电结构106时CMP工艺可停止，并因此提供基本上平坦的表面。CMP工艺移除了抗反射层108和掩模层114。
在一些实施例中，在衬垫移除工艺期间，由于防粘层存在于通孔开口的至少一部分侧壁上，防粘层可以防止蚀刻衬垫层的开口的副产物在衬垫移除工艺期间粘附至通孔开口的侧壁。因此，通孔开口的尺寸未被副产物减少，这可有利于足够量或尺寸的导电材料形成在通孔开口中。
根据本公开的一些实施例，互连结构包括非绝缘体结构、衬垫层、介电结构、导电结构和防粘层。衬垫层存在于非绝缘体结构上并在其中具有开口。介电结构存在于衬垫层上。介电结构在其中包括通孔开口。通孔开口具有侧壁。导电结构存在于介电结构的通孔开口中并通过衬垫层的开口电连接至非绝缘体结构。防粘层存在于介电结构的通孔开口的侧壁和导电结构之间。
根据本公开的一些实施例，互连结构包括非绝缘体结构、衬垫层、介电结构、介电通孔衬垫和导电结构。衬垫层存在于非绝缘体结构上并在其中具有开口。介电结构存在于衬垫层上。介电结构在其中包括通孔开口。通孔开口具有侧壁。介电通孔衬垫存在于介电结构的通孔开口的侧壁上并与衬垫层分开。导电结构存在于通孔开口中并通过衬垫层的开口电连接至非绝缘体结构。
根据本公开的一些实施例，形成互连结构的方法包括：在非绝缘体结构上形成衬垫层、在衬垫层上形成介电结构、在介电结构中形成通孔开口、在通孔开口的至少一个侧壁上形成防粘层、在形成防粘层之后移除位于通孔开口之下的部分衬垫层以暴露非绝缘层结构、以及在通孔开口中形成导电结构，并且导电结构电连接至非绝缘体结构。
根据本发明的实施例，一种互连结构，包括：非绝缘体结构；衬垫层，位于非绝缘体结构上并且具有位于其中的开口；介电结构，位于衬垫层上，介电结构包括位于其中的通孔开口，通孔开口具有侧壁；导电结构，位于介电结构的通孔开口中并通过衬垫层的开口电连接至非绝缘体结构；以及防粘层，位于介电结构的通孔开口的侧壁和导电结构之间。
根据本发明的实施例，防粘层对于蚀刻衬垫层的开口的副产物的粘附能力弱于介电结构的通孔开口的侧壁对副产物的粘附能力。
根据本发明的实施例，非绝缘体结构包括金属。
根据本发明的实施例，防粘层对于金属的粘附能力弱于介电结构的通孔开口的侧壁对于金属的粘附能力。
根据本发明的实施例，衬垫层和防粘层被介电结构的一部分分开。
根据本发明的实施例，介电结构进一步包括位于其中的沟槽开口，其中，通孔开口位于沟槽开口和非绝缘体结构之间，并且其中，防粘层位于邻近于沟槽开口的介电结构的通孔开口的侧壁的一部分上。
根据本发明的实施例，沟槽开口与通孔开口相连。
根据本发明的实施例，导电结构进一步位于沟槽开口中。
根据本发明的实施例，防粘层由氮化硅、氮氧化硅或其组合制成。
根据本发明的实施例，一种互连结构，包括：非绝缘体结构；衬垫层，位于非绝缘体结构上并且具有位于其中的开口；介电结构，位于衬垫层上，介电结构包括位于其中的通孔开口，通孔开口具有侧壁；介电通孔衬垫，位于介电结构的通孔开口的侧壁上并与衬垫层分开；以及导电结构，位于通孔开口中并通过衬垫层的开口电连接至非绝缘体结构。
根据本发明的实施例，介电通孔衬垫和介电结构由具有不同粘附特性的不同材料制成。
根据本发明的实施例，介电通孔衬垫对于蚀刻衬垫层的开口的副产物的粘附能力弱于介电结构对副产物的粘附能力。
根据本发明的实施例，导电结构被介电通孔衬垫环绕。
根据本发明的实施例，介电结构进一步包括位于其中的沟槽开口，其中，通孔开口位于沟槽开口和非绝缘体结构之间，并且其中，介电通孔衬垫位于邻近于沟槽开口的介电结构的通孔开口的侧壁的一部分上。
根据本发明的实施例，介电结构的通孔开口的侧壁具有位于其中的至少一个凹槽，并且介电通孔衬垫位于凹槽中。
根据本发明的实施例，一种形成互连结构的方法，包括：在非绝缘体结构上形成衬垫层；在衬垫层上形成介电结构；在介电结构中形成通孔开口；在通孔开口的至少一个侧壁上形成防粘层；在形成防粘层之后，移除通孔开口之下的衬垫层的一部分以暴露非绝缘体结构；以及在通孔开口中形成导电结构，其中，导电结构电连接至非绝缘体结构。
根据本发明的实施例，进一步包括：在形成防粘层之后，加深通孔开口直到达到衬垫层。
根据本发明的实施例，进一步包括：在形成防粘层之后，在介电结构中形成沟槽开口，其中，沟槽开口与通孔开口相连。
根据本发明的实施例，防粘层对于移除衬垫层的部分的副产物的粘附能力弱于介电结构的通孔开口的侧壁对副产物的粘附能力。
根据本发明的实施例，防粘层由氮化硅、氮氧化硅或其组合制成。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其它工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种半导体器件，包括：
栅电极；
衬垫层，位于所述栅电极上并且具有位于其中的开口，其中，所述衬垫层是导电的；
介电结构，位于所述衬垫层上，所述介电结构包括位于其中的通孔开口，所述通孔开口具有阶梯式侧壁结构，所述阶梯式侧壁结构包括下侧壁、从所述下侧壁横向缩进的上侧壁以及从所述上侧壁的低端横向延伸至所述下侧壁的顶端的中间表面；
导电结构，位于所述介电结构的所述通孔开口中并通过所述衬垫层的所述开口与所述栅电极接触；以及
防粘层，位于所述介电结构的所述通孔开口的所述阶梯式侧壁结构的所述中间表面的第一部分和所述下侧壁上并且位于所述阶梯式侧壁结构和所述导电结构之间，其中，所述防粘层具有渐缩的顶部，
其中，所述防粘层不存在于所述中间表面的位于所述第一部分上方的第二部分上，使得所述防粘层与所述上侧壁在垂直于所述栅电极的方向上通过所述中间表面的第二部分间隔开，并且所述介电结构的所述通孔开口的相对阶梯式侧壁结构的中间表面之间的距离在靠近所述栅电极的方向上逐渐减小，并且设置在所述中间表面的第一部分上的所述防粘层的第一厚度在靠近所述栅电极的方向上逐渐增大至设置在所述下侧壁上的防粘层的第二厚度。
2.根据权利要求1所述的半导体器件，其中，所述防粘层对于蚀刻所述衬垫层的所述开口的副产物的粘附能力弱于所述介电结构的所述通孔开口的所述阶梯式侧壁结构对所述副产物的粘附能力。
3.根据权利要求1所述的半导体器件，其中，所述栅电极包括金属。
4.根据权利要求3所述的半导体器件，其中，所述防粘层对于所述金属的粘附能力弱于所述介电结构的所述通孔开口的所述阶梯式侧壁结构对于所述金属的粘附能力。
5.根据权利要求1所述的半导体器件，其中，所述衬垫层和所述防粘层被所述介电结构的一部分分开。
6.根据权利要求1所述的半导体器件，其中，所述介电结构进一步包括位于其中的沟槽开口，其中，所述通孔开口位于所述沟槽开口和所述栅电极之间。
7.根据权利要求1所述的半导体器件，其中，所述沟槽开口与所述通孔开口相连。
8.根据权利要求1所述的半导体器件，其中，所述导电结构进一步位于所述沟槽开口中。
9.一种半导体器件，包括：
源极/漏极区；
衬垫层，位于所述源极/漏极区上并且具有位于其中的开口，其中，所述衬垫层是导电的；
介电结构，位于所述衬垫层上，所述介电结构包括位于其中的通孔开口，所述通孔开口具有阶梯式侧壁结构，所述阶梯式侧壁结构包括下侧壁、从所述下侧壁横向缩进的上侧壁以及从所述上侧壁的低端横向延伸至所述下侧壁的顶端的中间表面；
介电通孔衬垫，位于所述介电结构的所述通孔开口的所述阶梯式侧壁结构的所述中间表面的第一部分和所述下侧壁上并与所述衬垫层分开，其中，所述介电通孔衬垫具有渐缩的顶部；以及
导电结构，位于所述通孔开口中并通过所述衬垫层的所述开口与所述源极/漏极区接触，
其中，所述介电通孔衬垫不存在于所述中间表面的位于所述第一部分上方的第二部分上，使得所述介电通孔衬垫与所述上侧壁在垂直于所述源极/漏极区的方向上通过所述中间表面的第二部分间隔开，并且所述介电结构的所述通孔开口的相对阶梯式侧壁结构的中间表面之间的距离在靠近所述源极/漏极区的方向上逐渐减小，并且设置在所述中间表面的第一部分上的所述介电通孔衬垫的第一厚度在靠近所述源极/漏极区的方向上逐渐增大至设置在所述下侧壁上的介电通孔衬垫的第二厚度。
10.一种形成半导体器件的方法，包括：
在栅电极或源极/漏极区上形成衬垫层；
在所述衬垫层上形成介电结构；
在所述介电结构中形成通孔开口；
在所述介电结构上方形成掩模层；
图案化所述掩模层；
在图案化所述掩模层之后，在所述通孔开口的至少一个侧壁上以及所述掩模层的顶面和侧面上形成防粘层；
在形成所述防粘层之后，使用图案化的掩模层作为蚀刻掩模在所述介电结构中形成沟槽开口并且延伸所述通孔开口以突破所述防粘层，其中，所述沟槽开口与所述通孔开口相连，其中，在形成所述沟槽开口时，至少去除形成在所述掩模层的顶面和侧面上的所述防粘层，并且其中在形成所述沟槽开口之后，所述通孔开口具有弯曲的顶面，并且所述防粘层具有渐缩的顶部，其中，在延伸所述通孔开口以突破所述防粘层之后，所述防粘层的剩余部分的底面由所述介电结构覆盖；
在形成所述沟槽开口之后，移除所述通孔开口之下的所述衬垫层的一部分以暴露所述栅电极或所述源极/漏极区；以及
在所述通孔开口中形成导电结构，其中，所述导电结构接触所述栅电极或所述源极/漏极区，
其中，所述防粘层设置在所述通孔开口的顶部的第一部分上，但不存在于所述通孔开口的顶部的位于第一部分上方的第二部分上，使得所述防粘层与所述通孔开口的最顶面在垂直于所述栅电极或所述源极/漏极区的方向上通过所述第二部分间隔开，并且其中，所述通孔开口的顶部的宽度在靠近所述栅电极或所述源极/漏极区的方向上逐渐减小，并且设置在所述通孔开口的顶部的第一部分上的所述防粘层的第一厚度在靠近所述栅电极或所述源极/漏极区的方向上逐渐增大至设置在所述通孔开口的顶部下方的防粘层的第二厚度。
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