KR20080084423A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 웨이퍼 에지부의 상기 저장전극용 산화막은 상기 식각 방지막 패턴에 의해 식각되지 않도록 하는 단계와, 상기 감광막 패턴 및 식각 방지막 패턴을 제거하는 단계를 포함하며, 웨이퍼 에지부에 식각 방지막 패턴을 형성하여 상기 웨이퍼 에지부에 저장전극 영역이 형성되지 않도록 하여 저장전극용 산화막을 제거하는 딥 아웃 공정 시 저장전극이 리프팅되는 현상을 방지하여 넷 다이 수를 증가시키고 그에 따른 반도체 소자의 생산성 및 수율을 향상시키는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 웨이퍼를 도시한 평면도.
도 2는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 100 : 웨이퍼 15, 110 : 저장전극용 산화막
20a, 20b : 저장전극 영역 120 : 식각 방지막 패턴
130 : 감광막 패턴 140 : 저장전극 영역
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 웨이퍼 에지부의 상기 저장전극용 산화막은 상기 식각 방지막 패턴에 의해 식각되지 않도록 하는 단계와, 상기 감광막 패턴 및 식각 방지막 패턴을 제거하는 단계를 포함하며, 웨이퍼 에지부에 식각 방지막 패턴을 형성하여 상기 웨이퍼 에지부에 저장전극 영역이 형성되지 않도록 하여 저장전극용 산화막을 제거하는 딥 아웃 공정 시 저장전극이 리프팅 되는 현상을 방지하여 넷 다이 수를 증가시키고 그에 따른 반도체 소자의 생산성 및 수율을 향상시키는 기술을 개시한다.
반도체 소자의 제조 공정에서 생산성 향상을 위해서 웨이퍼당 최대의 넷 다이(Net Die)를 구현하는 것이 필수적이다.
그러나, 종래의 방법은 웨이퍼 에지부에서 상기 웨이퍼가 뒤틀리는 워피지, 에지-비드가 형성되어 있는 웨이퍼 에지부에 포토레지스트 용해제를 분사하여 에지-비드를 제거하는 EBR(EdgeBead Removal) 및 웨이퍼 에지부를 노광하여 에지부의 포토레지스트를 미리 제거하는 WEE(wafer edge exposure)에 의해 정상적인 패터닝이 불가능해 진다.
이는 후속공정인 딥 아웃(dip out) 공정 시 저장전극 영역이 리프팅(Lifting) 되는 현상이 유발되는 문제가 있다.
도 1은 웨이퍼의 일부를 도시한 평면도이다.
도 1을 참조하면, 웨이퍼 내부에 복수 개의 샷(Shot, 5)이 구비되고, 하나의 샷(5)은 3개의 다이(Die, 7)로 구성되는 것을 나타낸다.
여기서, A 영역은 웨이퍼 중심부이고, B 영역은 웨이퍼 에지부로서 하나의 다이가 완전하게 형성되지 않는 영역을 의미한다.
도 2는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 것으로, 상기 '도 1'의 ⓐ - ⓐ'에 따른 절단면을 도시한 단면도이다.
도 2를 참조하면, 저장전극 콘택플러그(미도시)가 구비된 웨이퍼(10) 상부에 저장전극용 산화막(15)을 형성한다.
다음에, 상기 결과물 상부에 감광막(미도시)을 형성하고, 노광 및 현상 공정을 수행하여 저장전극 영역을 정의하는 감광막 패턴(미도시)을 형성한다.
그 다음, 상기 감광막 패턴(미도시)을 마스크로 하부의 저장전극용 산화막(15)을 식각하여 웨이퍼(10)를 노출시키는 저장전극 영역(20a, 20b)을 형성한다.
다음에, 상기 감광막 패턴(미도시)을 제거한다.
여기서, 웨이퍼 중심부(A)에 형성되는 저장전극 영역(20a)은 예정된 대로 웨이퍼(10)를 노출시키며 형성된다.
그러나, 웨이퍼 에지부(B)에 형성되는 저장전극 영역(20b)은 웨이퍼(10)를 노출시키지 못하고, 예정된 영역을 확보하지 못하게 된다.
다음에, 후속 공정으로 저장전극 영역(20a, 20b)에 저장전극(미도시)을 형성하는 경우, 저장전극 산화막(15)을 제거하는 딥 아웃(Dip Out) 공정 시 상기 저장전극(미도시)이 리프팅되는 문제가 발생한다.
또한, 상기 리프팅 현상에 의한 디펙트(Defect)의 발생을 방지하기 위해 하나의 넷 다이 씩 노광 공정을 진행할 경우 약 30% 이상의 쓰루 풋(Throughput) 저하가 발생하는 문제가 있다.
상기 문제점을 해결하기 위하여, 웨이퍼 에지부의 저장전극용 산화막 상부에 식각 방지막 패턴을 형성하여 풀 샷(Full Shot)으로 노광 공정을 수행하더라도 웨이퍼 에지부의 산화막이 식각되지 않도록 함으로써, 상기 산화막을 제거하는 딥 아웃(Dip Out) 공정 시 상기 산화막에 의한 리프팅(Lifting) 발생을 근본적으로 방지 할 수 있다.
이로 인해 약 30%의 넷 다이(Net Die)의 손실을 방지할 수 있어 소자의 생산성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
웨이퍼 에지부를 포함하는 웨이퍼 상부에 저장전극용 산화막을 형성하는 단계와,
상기 웨이퍼 에지부의 상기 저장전극용 산화막 상부에 식각 방지막 패턴을 형성하는 단계와,
상기 식각 방지막 패턴을 포함하는 웨이퍼 상부에 저장전극 영역을 정의하는 감광막 패턴을 형성하는 단계와,
상기 감광막 패턴을 마스크로 상기 저장전극용 산화막을 식각하여 저장전극 영역을 형성하되, 상기 웨이퍼 에지부의 상기 저장전극용 산화막은 상기 식각 방지막 패턴에 의해 식각되지 않도록 하는 단계와,
상기 감광막 패턴 및 식각 방지막 패턴을 제거하는 단계를 포함하는 것과,
상기 식각 방지막 패턴은 비정질 탄소층, 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나로 형성하는 것과,
상기 식각 방지막 패턴을 형성하는 단계는
상기 웨이퍼 전체 표면에 식각 방지막을 형성하는 단계와,
상기 웨이퍼 에지부에 플라즈마 블로킹 키트를 형성하는 단계와,
상기 플라즈마 블로킹 키트를 마스크로 웨이퍼 중심부의 식각 방지막을 제거하는 단계를 포함하는 것과,
상기 식각 방지막 패턴을 형성하는 단계는
상기 결과물 상에 상기 웨이퍼 에지부를 노출시키는 마스크를 형성하는 단계와,
상기 마스크에 의해 노출된 상기 웨이퍼 에지부에 상기 식각 방지막 패턴을 증착시키는 단계를 포함하는 것과,
상기 감광막 패턴은 풀 샷 노광 공정을 수행하여 형성하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 것으로, 상기 '도 1'의 ⓐ - ⓐ'에 따른 절단면을 도시한 단면도이다.
여기서, 'A' 영역은 웨이퍼의 안쪽에 위치하여 예정된 크기의 저장전극 영역을 형성할 수 있는 웨이퍼 중심부를 도시한 것이며, 'B' 영역은 웨이퍼 에지부를 도시한 것이다.
도 3a를 참조하면, 저장전극 콘택플러그(미도시)가 구비된 웨이퍼(100) 상부에 저장전극용 산화막(110)을 형성한다.
도 3b를 참조하면, 웨이퍼(100) 에지부의 저장전극용 산화막(110) 상부에 식각 방지막 패턴(120)을 형성한다.
여기서, 식각 방지막 패턴(120)의 형성 방법은 저장전극용 산화막(110)이 구비된 웨이퍼(100) 전체 표면에 식각 방지막(미도시)을 형성하고, 웨이퍼(100) 에지부(B)의 식각 방지막(미도시) 상부에 플라즈마 블로킹 키트(미도시)를 형성한다.
다음에, 상기 플라즈마 블로킹 키트(미도시)를 마스크로 웨이퍼(100)의 중심부(A)에 형성된 식각 방지막(미도시)을 식각하여 웨이퍼(100) 에지부(B)에 식각 방지막 패턴(120)이 형성되도록 한다.
이때, 상기 식각 방지막(미도시)의 식각 공정을 플라즈마 스트립(Plasma Strip) 장비에서 수행하는 것이 바람직하다.
또한, 상기한 방법 이외에 식각 방지막 패턴(120)의 형성 방법은 웨이퍼(100) 에지부(B)를 제외한 영역에 블로킹 키트(미도시)를 형성한 후 웨이퍼(100) 에지부(B)에만 식각 방지막 패턴(120)을 증착시킨다. 이는 식각 방지막 증착 장비에서 수행하는 것이 바람직하다.
여기서, 식각 방지막 패턴(120)은 산화막의 식각에 영향을 받지 않는 비정질 탄소층(a-Carbon), 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다.
도 3c를 참조하면, 식각 방지막 패턴(120)이 구비된 웨이퍼(100) 전면에 감광막(미도시)을 형성한다.
다음에, 상기 감광막(미도시)에 노광 및 현상 공정을 수행하여 저장전극 영역을 노출시키는 감광막 패턴(130)을 형성한다.
여기서, 감광막 패턴(130)의 형성을 위해 풀 샷(Full Shot)노광을 수행하여 넷 다이(Net Die)를 최대한 확보하도록 하는 것이 바람직하다.
도 3d를 참조하면, 감광막 패턴(130)을 마스크로 저장전극용 산화막(110)을 식각하여 웨이퍼(100) 중심부(A)에 저장전극 영역(140)을 형성한다.
이때, 웨이퍼(100) 에지부(B)에도 감광막 패턴(130)이 형성되었으나, 하부의 식각 방지막 패턴(120)에 의해 저장전극용 산화막(110)이 식각되는 것을 방지할 수 있다.
도 3e를 참조하면, 감광막 패턴(130)을 제거한다.
이때, 감광막 패턴(130) 제거 공정 시 식각 방지막 패턴(120)도 제거되도록 하는 것이 바람직하다.
다음에, 후속 공정으로 저장전극 영역(140) 내부에 하부 전극층을 형성한 후 딥 아웃(Dip-Out) 공정을 수행하여 저장전극용 산화막(110)을 제거하여 하부 전극을 형성한다.
다음에, 상기 하부 전극 표면에 유전체막 및 플레이트 전극을 순차적으로 형성한다.
이때, 웨이퍼(100) 에지부(B)에는 저장전극 영역(140)이 형성되어 있지 않으므로, 저장전극용 산화막(110)을 제거하는 상기 딥 아웃 공정 시 저장 전극의 리프팅 현상이 유발되지 않는다.
본 발명에 따른 반도체 소자의 제조 방법은 저장전극용 산화막을 제거하는 딥 아웃(Dip Out) 공정 시 상기 산화막이 리프팅(Lifting) 되어 후속 공정 시 디펙 트(Defect)로 작용하는 것을 방지할 수 있다.
또한, 상기 산화막의 리프팅 현상을 방지함으로써, 약 30%의 넷 다이(Net Die)의 손실을 방지할 수 있어 소자의 생산성이 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 웨이퍼 에지부를 포함하는 웨이퍼 상부에 저장전극용 산화막을 형성하는 단계;
    상기 웨이퍼 에지부의 상기 저장전극용 산화막 상부에 식각 방지막 패턴을 형성하는 단계;
    상기 식각 방지막 패턴을 포함하는 웨이퍼 상부에 저장전극 영역을 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 저장전극용 산화막을 식각하여 저장전극 영역을 형성하되, 상기 웨이퍼 에지부의 상기 저장전극용 산화막은 상기 식각 방지막 패턴에 의해 식각되지 않도록 하는 단계; 및
    상기 감광막 패턴 및 식각 방지막 패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 식각 방지막 패턴은 비정질 탄소층, 폴리실리콘층 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 식각 방지막 패턴을 형성하는 단계는
    상기 웨이퍼 전체 표면에 식각 방지막을 형성하는 단계;
    상기 웨이퍼 에지부에 플라즈마 블로킹 키트를 형성하는 단계; 및
    상기 플라즈마 블로킹 키트를 마스크로 웨이퍼 중심부의 식각 방지막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 식각 방지막 패턴을 형성하는 단계는
    상기 결과물 상에 상기 웨이퍼 에지부를 노출시키는 마스크를 형성하는 단계; 및
    상기 마스크에 의해 노출된 상기 웨이퍼 에지부에 상기 식각 방지막 패턴을 증착시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 감광막 패턴은 풀 샷 노광 공정을 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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