CN101465282B - 制造半导体器件的方法 - Google Patents

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Abstract

本发明公开一种制造半导体器件的方法，所述方法包括：在具有底层结构的半导体基板上形成蚀刻目标层；在蚀刻目标层上形成第一掩模图案；在包括第一掩模图案的蚀刻目标层上形成具有均一厚度的间隔物材料层；在间隔物材料层的凹口区域上形成第二掩模图案；以及用第一掩模图案和第二掩模图案作为蚀刻掩模，对蚀刻目标层进行蚀刻，以形成精细图案。

Description

制造半导体器件的方法
技术领域
本发明涉及一种制造半导体器件的方法，更具体地说，涉及这样一种制造半导体器件的方法：其可以使制造工序的覆盖裕量增加，以得到接垫布图，从而有助于在应用负型SPT法时形成互连电路区域。
背景技术
由于半导体器件变得高度集成化，因此需要降低用于形成电路的图案的尺寸和节距。根据Rayleigh公式，半导体器件中精细图案的尺寸与曝光工序所使用的光的波长成正比，而与曝光工序所使用的曝光机中的透镜的尺寸成反比。因此，已经使用这样的方法来形成精细图案：减小曝光工序所使用的光的波长或增加曝光工序所使用的透镜的尺寸。
各种光学工序已经克服了半导体器件制造中的技术限制。例如，已精细地设计出掩模以调节经由该掩模透射的光量；已开发出新的光阻材料；已开发出使用大数值孔径透镜的扫描仪；并且已开发出转换掩模。
然而，由于使用例如KrF和ArF等目前可用的光源在曝光能力及分辨能力方面受到的限制，因而难以形成图案的期望宽度和节距。例如，已开发出用于制造约60nm的图案的曝光技术，但是制造小于60nm的图案还存在问题。
已进行了各种研究来形成具有精细尺寸和节距的光阻图案。
这些研究之一描述了一种执行双重光学工序来形成图案的双重图案化技术(DPT)。
在DPT的一个实例中，双重曝光蚀刻技术(DE2T)包括对具有双循环(double cycle)的第一图案实施曝光和蚀刻，以及对在第一图案之间的具有双循环的第二图案实施曝光和蚀刻。在DPT的另一个实例中，间隔物图案化技术(SPT)包括使用间隔物来形成图案。DE2T和SPT两者均可以使用负型及正型方式来执行。
在负型DE2T中，在第二掩模工序中移除从第一掩模工序获得的图案以形成期望图案。在正型DE2T中，使从第一掩模工序和第二掩模工序获得的图案相结合以形成期望图案。然而，DE2T使用两种不同的掩模，从而需要额外的工序并且增加了复杂度。此外，在从彼此独立的第一掩模工序和第二掩模工序获得的图案中还可能产生未对准(称为覆盖(overlay))。
另一方面，SPT是一种自对准方法，该方法包括执行一次掩模工序来将单元区域图案化，从而防止未对准。
然而，为了在核心区域和外围电路区域中，特别是在单元垫(mat)的外部区块中形成接垫图案，需要额外的掩模工序来隔离每个接垫图案。一般说来，当用SPT来形成布置在单元垫的中央区块内的多个线型精细图案时，不使单元垫的外部区块图案化。在于中央区块内形成多个线型图案之后，通过使单元垫的外部区块图案化而形成接垫图案，每个接垫图案都连接至相应的线型精细图案。在使外部区块图案化时，执行用于限定接垫图案的形状的掩模工序。然后，还执行用于移除外部区块中的残余部分的额外掩模工序。此外，难以控制间隔物形成区域的沉积均一性，并且难以调整间隔物蚀刻工序的临界尺寸(CD)。
虽然在包括线/距的多层结构的情况下，将SPT单独地应用至NAND快闪工序，但若在DRAM或复杂的图案层中设置有砖形壁图案，则难以使用SPT来形成图案。在此情况下，一般使用DE2T。
发明内容
本发明的各种实施例的目的在于提供一种接垫布图以助于利用如下基本原理形成互连电路区域：在应用负型SPT法时，在间隔物沉积材料之间形成的间隙填充多晶硅的最终外形形成为具有线(line)。
本发明的各种实施例旨在增加覆盖裕量，这是因为在移除间隙填充多晶硅以露出间隔物沉积材料时，可应用干式回蚀或湿式移除工序。
根据本发明的一个实施例，一种制造半导体器件的方法包括：在具有底层结构的半导体基板上形成蚀刻目标层；在所述蚀刻目标层上形成第一掩模图案；在包括所述第一掩模图案的蚀刻目标层上形成具有均一厚度的间隔物材料层；在所述间隔物材料层的凹口区域上形成第二掩模图案；以及用所述第一掩模图案和所述第二掩模图案作为蚀刻掩模来蚀刻所述蚀刻目标层，以形成精细图案。
根据本发明的一个实施例，一种制造半导体器件的方法包括：在半导体基板上依次形成蚀刻目标层、第一硬掩模材料层、第一分隔物材料层、以及第二硬掩模材料层；选择性地蚀刻所述第二硬掩模材料层以形成第二硬掩模图案；用所述第二硬掩模图案作为蚀刻掩模来蚀刻所述第一分隔物材料层，以形成第一分隔物；在包括所述第一分隔物的第一硬掩模材料层上形成间隔物材料层和第二分隔物材料层；局部蚀刻所述间隔物材料层和所述第二分隔物材料层直到露出所述第一分隔物，从而露出所述间隔物材料层，以在所述第一分隔物之间形成第二分隔物；用所述第一分隔物和所述第二分隔物作为蚀刻掩模，来蚀刻所述间隔物材料层和所述第一硬掩模材料层，以形成第一硬掩模图案；以及用所述第一硬掩模图案作为蚀刻掩模来蚀刻所述蚀刻目标层，以形成精细图案。
根据本发明的一个实施例，一种制造半导体器件的方法包括：在具有底层结构的半导体基板上形成蚀刻目标层；在所述蚀刻目标层上形成第一掩模材料层，并选择性地蚀刻所述第一掩模材料层以形成包括接垫图案和线图案的第一掩模图案；形成包括线图案的第二掩模图案，其中所述线图案形成于所述第一掩模图案之间；形成第三掩模图案，所述第三掩模图案将所述第二掩模图案连接至所述第一掩模图案的接垫图案；以及用所述第一掩模图案、所述第二掩模图案以及所述第三掩模图案作为蚀刻掩模来蚀刻所述蚀刻目标层，以形成精细图案。
附图说明
图1a至图1h为示出负型间隔物图案化技术(SPT)的剖视图。
图2为示出闪速存储器的单元区域的平面图。
图3a至图3g为示出根据本发明的实施例使用负型SPT形成精细图案的方法的视图。
图4a至图4g为示出根据本发明的实施例使用负型SPT形成精细图案的方法的视图。
具体实施方式
图1a至图1h为示出负型间隔物图案化技术(SPT)的剖视图。图1a至图1h示出在形成闪速存储器的控制栅极时的情况。本发明可以应用于闪速存储器件中的其它结构或应用于其它类型的存储器件。
参照图1a，在半导体基板100中形成限定有源区的器件隔离膜(未示出)。在半导体基板100上沉积氧化物/氮化物/氧化物(ONO)介电层104。此外，在ONO介电层104上沉积栅极层106。在此，该栅极层106包括多晶硅和硅化钨。在栅极层106上形成第一氮氧化硅(SiON)膜110。在此，在第一SiON膜110下方存在多个层，该多个层用于在半导体基板100上构造闪速存储器的控制栅极。然而，在其它实施例中，位于第一SiON膜110下方的蚀刻目标层可以是其它精细图案(例如电容器、导线等)所包括的任何层。
在第一SiON膜110上沉积第一正硅酸四乙酯(TEOS)膜112和第一多晶硅膜114作为硬掩模。
在第一多晶硅膜114上形成第一非晶碳116和第二SiON膜118以作为硬掩模来蚀刻第一多晶硅膜114。使用光阻掩模不容易蚀刻第一多晶硅膜114。在第二SiON膜118上形成底部抗反射涂层(BARC)膜119。
在BARC膜119上涂覆光阻膜(未示出)。使用掩模对光阻膜执行曝光和显影工序以形成光阻图案120，在该掩模中限定了节距为期望节距的两倍的图案。例如，当不考虑蚀刻偏压时，若线形成为具有40nm的临界尺寸(CD)，则两个相邻线之间的间距形成为具有120nm的CD。即，线距比例为1：3。
参照图1b，使用光阻图案120作为蚀刻掩模来依次蚀刻BARC膜119、第二SiON膜118、第一非晶碳116和第一多晶硅膜114以形成第一多晶硅图案，该第一多晶硅图案包括第一多晶硅膜114的第一结构114a、以及第一多晶硅膜114的第二结构114b。第一多晶硅图案包括类似于第一结构和第二结构的许多其它结构。然后，移除残留的光阻图案120、BARC膜119、第二SiON膜118和第一非晶碳116。
此外，根据在第一TEOS膜112上形成的间隔物(稍后说明)的厚度，对第一TEOS膜112的上部进行局部蚀刻。对该上部进行局部蚀刻的原因为：通过充填间隔物之间的间隙而形成的第二多晶硅图案(稍后说明)的高度与第一多晶硅图案114a、114b的高度大致相同。若第一多晶硅图案与第二多晶硅图案的高度不同，则使用第一多晶硅图案和第二多晶硅图案这两者作为蚀刻掩模的蚀刻工序是不稳定的，这是因为蚀刻掩模是不均一的。这会使经由该蚀刻工序所形成的蚀刻外形发生扭曲。为了防止该扭曲现象产生，应蚀刻第一TEOS膜112的上部。
参照图1c，在第一TEOS膜112和第一多晶硅图案114a、114b上沉积作为间隔物的第二TEOS膜122。应该在比第一多晶硅图案114a、114b的沉积温度和第一TEOS膜112的沉积温度低的温度下沉积第二TEOS膜122，以防止由于热应力而产生膜抬起现象。此外，因为用作间隔物的沉积材料会影响半导体器件内的精细图案的CD，因此优选地使用具有良好阶梯覆盖能力的材料来形成第二TEOS膜122。在一个实施例中，第二TEOS膜122是使用原子层沉积(ALD)工序来形成的。在此，关键的是使第二TEOS膜122沉积为具有均一的厚度，例如，与第一多晶硅图案114a、114b的CD大致相同的厚度。
第二TEOS膜122应该与结合后的第一TEOS膜112和第一多晶硅图案114a、114b的形状一致，并且在第一多晶硅图案的第一结构114a和第二结构114b之间限定凹口区域(或沟槽)123。沟槽123的宽度优选地应大致等于第一结构114a(或第二结构114b)的宽度。
参照图1d和图1e，在第二TEOS膜122上形成第二多晶硅膜124，从而填充沟槽123。需要沉积足够的第二多晶硅膜124以具有大致均一的平坦表面(参照图1d)。在第二多晶硅膜124上执行回蚀工序直到第二TEOS膜122的上部基本上露出为止。因此，如图1e所示，形成这样的第二多晶硅图案：其包括第二多晶硅膜124的第一部分124a和第二多晶硅膜124的第二部分124b。
参照图1f，对第二TEOS膜122进行局部蚀刻以露出第一多晶硅图案114a、114b，从而使第二多晶硅图案的第二部分124b与第一多晶硅图案的第一结构114a和第二结构114b一起形成线图案。第二TEOS膜122是使用干式回蚀工序和湿式剥离工序来进行蚀刻的。
参照图1g，分别使用第一多晶硅图案114a、114b和第二多晶硅图案124a、124b作为蚀刻掩模来蚀刻第一TEOS膜112和第二TEOS膜122，以形成第一TEOS图案112a和第二TEOS图案122a。
参照图1h，使用第一TEOS图案112a和第二TEOS图案122a作为蚀刻掩模来蚀刻第一SiON膜110、ONO介电层104以及栅极层106，从而形成具有小节距的经精细图案化的第一SiON膜110a，该第一SiON膜110a是难以用传统的曝光工序形成的。还可以使用经图案化的第一SiON膜110a来蚀刻半导体基板100。
图2为示出可实施本实施例的闪速存储器的单元区域的平面图。具体地说，单元区域中所包括的多个控制栅极形成为具有多根线的形状的图案，并且用于连接源极选择线或漏极选择线的互连电路区域形成为具有位于控制栅极两端的接垫的形状。
图3a至图3g为示出根据本发明的实施例使用负型SPT来形成精细图案的方法的视图。图3a至图3g示出闪速存储器的控制栅极的互连电路区域的制造方法。
参照图3a，在半导体基板300上沉积介电层304。此外，在介电层304上沉积栅极层306。在此，该栅极层306包括多晶硅和硅化钨。在栅极层306上形成第一氮氧化硅(SiON)膜310。
在第一SiON膜310上沉积第一正硅酸四乙酯(TEOS)膜312和第一多晶硅膜314作为硬掩模。在第一多晶硅膜314上形成第一非晶碳316和第二SiON膜318以作为硬掩模来蚀刻第一多晶硅膜314。
在第二SiON膜318上涂覆光阻膜(未示出)。使用掩模对光阻膜执行曝光和显影工序以形成光阻图案320，在该掩模中限定了节距为期望节距的两倍的图案。为了防止光阻图案320被曝光和显影工序损坏，可以在第二SiON膜318和光阻图案320之间形成底部抗反射涂层(BARC)膜(未示出)。在此情况下，光阻膜被涂覆到BARC膜上。
参照图3a，当不考虑蚀刻偏压时，经由曝光和显影工序形成的光阻图案320的线距比例为1：3。例如，若线形成为具有40nm的CD，则间距形成为具有120nm的CD。
参照图3b，使用光阻图案320作为蚀刻掩模来依次蚀刻BARC膜(若存在的话)、第二SiON膜318、第一非晶碳316和第一多晶硅膜314，以形成这样的第一多晶硅图案：该图案包括第一多晶硅膜314的第一结构314a、以及第一多晶硅膜314的第二结构314b。然后，移除残余的光阻图案320、BARC膜(若存在的话)、第二SiON膜318和第一非晶碳316。根据在第一TEOS膜312上形成的间隔物(稍后说明)的厚度，对第一TEOS膜312的上部进行局部蚀刻。
参照图3c，在第一TEOS膜312和第一多晶硅图案314a、314b上沉积用作间隔物材料的第二TEOS膜322。在第一多晶硅图案314a、314b上形成的第二TEOS膜322在第一多晶硅图案的第一结构314a与第二结构314b之间限定凹口区域(或沟槽)。在第二TEOS膜322上形成作为间隙填充硬掩模的第二多晶硅膜324，该第二多晶硅膜324填充凹口区域。将第二多晶硅膜324沉积至具有足够的厚度以提供大致均一的上表面。对第二多晶硅324执行回蚀工序或化学机械抛光(CMP)工序以露出第二TEOS膜322的一部分。根据图案化的线、互连电路区域等的期望数量，所得到的第二多晶硅具有多个区域。例如，图3c示出包括第一部分324a、第二部分324b和第三部分324c的第二多晶硅324。
参照图3d，对第二TEOS膜322执行回蚀工序或化学机械抛光(CMP)工序。由此露出第一多晶硅图案314a、314b。
参照图3e，在第二多晶硅图案324a、324b、324c，第一多晶硅图案314a、314b，以及第二TEOS膜322的露出部分上涂覆光阻膜(未示出)。对光阻膜执行曝光和显影工序，以形成与期望接垫形状对应的第二光阻图案326，该第二光阻图案326限定第二多晶硅图案324a、324b、324c的边缘。为了将第二多晶硅图案324a、324b、324c形成精确的接垫形状并防止期望接垫的未对准，必须精确地执行用于形成第二光阻图案326的掩模工序。具体地说，第二光阻图案326的形状由一对接垫图案限定并且可以为例如图3e所示的阶梯形状。在此情况下，对于每一个阶梯来说：在水平方向(I-I’)上，第二光阻图案326的延伸量大约等于以下两个宽度的和：由第一多晶硅膜314的一部分(例如314a)和第二TEOS膜322的位于第一多晶硅膜314的该部分的两侧上的部分所形成的线图案的宽度、以及第二多晶硅324的相邻部分(例如324b)的宽度；在竖直方向上，该第二光阻图案326的延伸量由连接至两个线图案的两个接垫图案来决定，例如，第二光阻图案326的延伸量可以等于以下长度的和：由第一多晶硅图案314的一部分所形成的接垫图案的长度、第二TEOS膜322的位于第一多晶硅膜314的上述部分的两侧上的部分的长度、以及第二多晶硅324的相邻部分的长度。
参照图3f，使用光阻图案326作为蚀刻掩模来蚀刻第二多晶硅图案324a的露出部分和第二TEOS膜322的对应部分，以露出第一TEOS膜312。然后，移除光阻图案326。
然后，分别使用第一多晶硅图案314a和第二多晶硅图案324a作为蚀刻掩模来蚀刻第一TEOS膜312和第二TEOS膜322，以在第一SiON膜310上形成第一TEOS图案312a和第二TEOS图案322a。
参照图3g，使用第一TEOS图案312a和第二TEOS图案322a作为蚀刻掩模来蚀刻第一SiON膜310，由此形成具有小节距的经精细图案化的第一SiON膜310a，该第一SiON膜310a是难以用传统的曝光工序形成的。
图2所示的精细图案形成为具有多个单位图案。每个单位图案包括对应于控制栅极的线图案和对应于互连电路区域的接垫图案。在利用图3a至图3g所示方法获得的精细图案中，与第一多晶硅图案314a、314b对应地形成选自单位图案的第一单位图案，并且与第二多晶硅图案324a、324b、324c对应地形成第二单位图案。第一单位图案和第二单位图案以交替方式设置。
在上述实施例中，使用第二TEOS图案322a来形成蚀刻掩模，可以形成难以用光阻膜通过光刻技术来获得的精细图案。然而，蚀刻裕量不大并且使用光阻图案326来形成接垫形状可能具有挑战性。可能由于在曝光工序中使用光阻图案326而造成接垫之间的节距狭小并且产生未对准。若发生未对准，则不会对第二多晶硅图案324a、324b、324c进行精确地蚀刻，从而使接垫图案保持相互连接而造成器件内出现瑕疵。
图4a至图4g是示出根据本发明的实施例使用负型SPT来形成精细图案的方法的视图。
参照图4a，在第二氮氧化硅(SiON)膜418上形成形状与图3a的光阻图案不同的第一光阻图案420a、420b。
参照图4a至图4g，在半导体基板400上沉积介电层404。此外，在介电层404上沉积栅极层406。在栅极层406上形成第一氮氧化硅(SiON)膜410。
在第一SiON膜410上形成第一TEOS膜412和第一多晶硅膜414作为硬掩模。在第一多晶硅膜414上形成第一非晶碳416。第一非晶碳416和第二SiON膜418作为用来蚀刻第一多晶硅414的硬掩模。可以在第二SiON膜418与第一光阻图案420a、420b之间形成底部抗反射涂层(BARC)膜(未示出)。
在第二SiON膜418上(或者，若BARC存在的话，在BARC上)涂覆光阻膜(未示出)。使用掩模在光阻膜上执行曝光和显影工序，在该掩模中限定了节距为期望节距的两倍的控制栅极图案、以及布置在控制栅极图案之间的接垫图案。通过曝光和显影工序形成的第一光阻图案包括：(1)第一部分420a，其具有形成控制栅极的线图案、以及形成互连电路区域的接垫图案；以及(2)第二部分420b，其具有接垫图案的一部分但不具有线图案。第一光阻图案420a、420b具有1：3的线距比例。例如，当不考虑蚀刻偏压时，若线形成为具有40nm的临界尺寸(CD)，则间距形成为具有120nm的CD。
参照图4b，使用第一光阻图案420a、420b作为蚀刻掩模，依次蚀刻BARC膜(若存在的话)、第二SiON膜418、第一非晶碳416以及第一多晶硅膜414，以形成第一多晶硅图案，该第一多晶硅图案包括：第一多晶硅膜414的第一部分414a，该第一部分具有与第一光阻图案420a、420b的第一部分420a的形状(即，线图案及接垫图案)对应的第一形状；以及第一多晶硅膜414的第二部分414b，该第二部分具有与第一光阻图案420a、420b的第二部分420b的形状(即，接垫图案的一部分但不具有线图案)对应的第二形状。然后，移除残余的第一光阻图案420a、420b，BARC(若存在的话)，第二SiON膜418以及第一非晶碳416。根据在第一TEOS膜412上形成的间隔物(稍后说明)的厚度，对第一TEOS膜412的上部进行局部蚀刻。
参照图4c，在第一TEOS膜412和第一多晶硅图案414a、414b的露出部分上沉积作为间隔物材料的第二TEOS膜422。在第二TEOS膜422上形成作为间隙填充硬掩模的第二多晶硅424。与图1d所示的沉积足够的第二多晶硅以使其具有平坦表面的工序不同，在第二TEOS膜422上沉积具有大致均一厚度的第二多晶硅424，从而使得在第一多晶硅图案414a、414b所处的区域中形成的第二多晶硅424高于其它区域中形成的第二多晶硅424。
然后，对第二TEOS膜422和第二多晶硅424执行干式回蚀工序或湿式剥离工序。由此将第二多晶硅424的在宽阔区域中形成为高度较低的部分、以及第二TEOS膜422的上部大体上移除。然而，在第一多晶硅图案414a、414b之间位于第二TEOS膜422的预期区域中的第二多晶硅424保留下来。此外，第二多晶硅图案424a在第一多晶硅膜414的第一部分414a与第二部分414b之间保留下来，该第二多晶硅图案包括第二多晶硅424的具有线形状的一部分(即，第二多晶硅图案的线图案在第一多晶硅图案的线图案之间保留下来)。参照图4d，然后，蚀刻第二TEOS膜422，从而使得第一多晶硅图案414a、414b和第二多晶硅图案424a保留在第一TEOS膜412上，并且第二TEOS图案422a保留在第二多晶硅图案424a的下方。
参照图4e，在用于使第二多晶硅图案424a与第一多晶硅膜414的第二部分414b互连(即，使第二多晶硅图案的线图案与第一多晶硅图案的接垫图案的一部分互连)的区域中形成第二光阻图案428。一般说来，使用第二掩模工序将第二多晶硅图案424a连接至第一多晶硅膜414的第二部分414b。因为对按照设计规则设计的器件执行SPT工序来克服传统设备的显影限制，因此需要图案覆盖程度小于10nm。
通过第二掩模工序形成的第二光阻图案428与图3e所示的第二光阻图案326相似；然而，用于形成第二光阻图案428的工序裕量更充裕。例如，第二光阻图案428的尺寸可以在如下范围内：即，从使第二多晶硅图案424a与第一多晶硅膜414的第二部分414b之间的接触最小的尺寸至包括第二多晶硅图案424a和第一多晶硅膜414的第二部分414b的尺寸。即，第二光阻图案428满足的必要条件是最小接触，并且充分条件是使互连区域与邻近图案(即，第一多晶硅膜414的第一部分414a)间隔开。此外，若第二光阻图案428具有位于上述范围内的适当尺寸，则可以改善第二掩模工序的对准裕量。因此，与通过精确执行曝光和显影工序所形成的第二光阻图案326相比，第二光阻图案428更具优势。
参照图4f，使用第一多晶硅图案414a和414b、第二多晶硅图案424a以及第二光阻图案428作为蚀刻掩模来蚀刻第一TEOS膜412，以形成第一TEOS图案412a。然后，移除第一多晶硅图案414a和414b、第二多晶硅图案424a以及第二光阻图案428，以露出第一TEOS图案412a和第一SiON膜410。
参照图4g，使用第一TEOS图案412a作为蚀刻掩模来蚀刻第一SiON膜410，从而形成具有小节距的经精细图案化的第一SiON膜410a，该第一SiON膜410a是不能用传统的曝光工序形成的。该精细图案形成为具有多个单位图案。每个单位图案包括对应于控制栅极的线图案、以及对应于互连电路区域的接垫图案。参照图4a至图4f，该单位图案包括：与第一多晶硅图案414a、414b对应的第一单位图案和第二单位图案的接垫图案；与第一多晶硅图案414a、414b对应的第一单位图案的线图案；以及与第二多晶硅图案424a对应的第二单位图案的线图案。使用第二光阻图案428通过蚀刻工序使第二单位图案的接垫图案和线图案彼此互连。
在图4a至图4g所示的实施例中，使用蚀刻工序使设置在第二TEOS图案422a的一部分之间的第二多晶硅图案424a形成为具有线形状。利用此原理，用第二光阻图案428将第二多晶硅图案424a和第一多晶硅膜414的第二部分414b连接起来，从而可以将第二多晶硅图案424a和第一多晶硅膜414的第二部分414b用作蚀刻掩模来蚀刻第一TEOS膜412并且随后蚀刻第一SiON膜410。
与图3a至图3g所示的用于形成多个精细图案(每个图案包括控制栅极图案和互连电路区域)的实施例相比，图4a至图4g所示的实施例使用光阻图案(其中使用曝光工序仅使互连电路区域图案化)，可以增加位于制造过程中的精细图案之间的精细图案的覆盖裕量。换句话说，与使用光阻图案326经由蚀刻工序来界定图3e所示的精细图案的接垫区域的精确边界相比，使用图4e所示的第二光阻图案428经由蚀刻工序，更易于确保较大的操作裕量。
具体地说，第一多晶硅膜414的第二部分414b形成为“
Figure G200810180954XD0012192707QIETU
”形，从而增加了使用第二掩模工序来形成接垫的工序的覆盖裕量。“
Figure G200810180954XD0012192713QIETU
”形的图案连接到第二部分414b的附近从而与第二部分414b和第二TEOS图案422a连接。因此，获得这样的线图案：其包括“
Figure G200810180954XD0012192718QIETU
”形(在这里，在随后的回蚀或湿式移除工序中蚀刻第二多晶硅424)的第二多晶硅图案424a。
如上所述，本发明提供一种接垫布图，以助于利用如下基本原理形成互连电路区域：在应用负型SPT法时，在间隔物沉积材料之间形成的间隙填充多晶硅的最终外形形成为具有线(line)。
此外，在移除间隙填充多晶硅以露出间隔物沉积材料时，由于可以应用干式回蚀或湿式移除工序，因此本发明可以增加覆盖裕量。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述的沉积、蚀刻、抛光和图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例来说，本发明可以用于动态随机存取存储(DRAM)器件或非易失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。
本发明要求分别于2007年12月20日和2008年5月28日提交的韩国专利申请No.10-2007-0134549和No.10-2008-0049896的优先权，上述韩国专利申请的全部内容通过引用并入本文。

Claims (15)

1.一种制造半导体器件的方法，所述方法包括：
在半导体基板上依次形成蚀刻目标层、第一硬掩模材料层、第一分隔物材料层、以及第二硬掩模材料层；
选择性地蚀刻所述第二硬掩模材料层以形成第二硬掩模图案；
使用所述第二硬掩模图案作为蚀刻掩模来蚀刻所述第一分隔物材料层，以形成第一分隔物，所述第一分隔物包括第一部分和第二部分；
在所述第一硬掩模材料层和所述第一分隔物上形成间隔物材料层和第二分隔物材料层；
局部蚀刻所述间隔物材料层和所述第二分隔物材料层直到露出所述第一分隔物材料层的第一部分和第二部分，从而部分地露出所述间隔物材料层并形成第二分隔物，所述第二分隔物位于所述第一分隔物的第一部分和第二部分之间；
使用所述第一分隔物和所述第二分隔物的露出部分作为蚀刻掩模来蚀刻所述间隔物材料层和所述第一硬掩模材料层，以形成第一硬掩模图案；以及
使用所述第一硬掩模图案作为蚀刻掩模来蚀刻所述蚀刻目标层，以形成具有期望图案的蚀刻目标层。
2.根据权利要求1所述的方法，其中，
所述第一分隔物的节距是所述期望图案的节距的两倍，所述方法还包括：
在所述第二硬掩模材料层上形成氮氧化硅膜。
3.根据权利要求2所述的方法，还包括：
在所述氮氧化硅膜上形成底部抗反射涂层(BARC)膜。
4.根据权利要求1所述的方法，其中，
所述第二硬掩模材料层包括非晶碳。
5.根据权利要求1所述的方法，其中，
所述第一硬掩模材料层和所述间隔物材料层包括相同的材料。
6.根据权利要求5所述的方法，其中，
形成所述第一分隔物的步骤还包括：将所述第一硬掩模材料层蚀刻为使得所述第二分隔物的高度与所述第一分隔物的高度大致相同。
7.根据权利要求5所述的方法，其中，
所述第一硬掩模材料层和所述间隔物材料层包括TEOS。
8.根据权利要求1所述的方法，其中，
所述第一分隔物材料层和所述第二分隔物材料层包括相同的材料。
9.根据权利要求8所述的方法，其中，
所述第一分隔物材料层和所述第二分隔物材料层包括多晶硅。
10.根据权利要求1所述的方法，其中，
所述第二分隔物材料层形成有均一的厚度，所述第二分隔物是通过局部蚀刻第二分隔物材料层的预定深度而形成的。
11.根据权利要求10所述的方法，其中，
对所述间隔物材料层和所述第二分隔物材料层进行局部蚀刻的步骤是采用干式回蚀工序、湿式蚀刻工序或CMP工序进行的。
12.根据权利要求1所述的方法，其中，
当所述第二分隔物材料层形成有大致平坦的表面时，所述第一分隔物和所述第二分隔物具有大致相同的节距。
13.一种制造半导体器件的方法，所述方法包括：
在具有底层结构的半导体基板上形成蚀刻目标层；
在所述蚀刻目标层上形成第一掩模材料层，并选择性地蚀刻所述第一掩模材料层以形成包括多个接垫图案和多个线图案的第一掩模图案；
在所述第一掩模图案和所述蚀刻目标层上形成间隔物材料层；
形成包括线图案的第二掩模图案，所述线图案形成在所述第一掩模图案的线图案之间；
在用于使所述第二掩模图案的线图案与所述第一掩模图案的接垫图案的一部分互连的区域上形成第三掩模图案；以及
使用所述第一掩模图案、所述第二掩模图案以及所述第三掩模图案作为蚀刻掩模来蚀刻所述蚀刻目标层，以形成经图案化的蚀刻目标层。
14.根据权利要求13所述的方法，其中，
形成所述第二掩模图案的步骤包括：
在所述间隔物材料层上形成第二掩模材料层，所述第二掩模材料层完全覆盖所述间隔物材料层；以及
蚀刻所述第二掩模材料层直到至少露出所述间隔物材料层的上部。
15.根据权利要求13所述的方法，其中，
形成所述第二掩模图案的步骤包括：
将所述第一掩模图案的接垫图案形成为具有凹形形状；以及将所述第二掩模图案形成为具有连接至竖直部的水平部。
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